JPH1116354A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1116354A JPH1116354A JP9172296A JP17229697A JPH1116354A JP H1116354 A JPH1116354 A JP H1116354A JP 9172296 A JP9172296 A JP 9172296A JP 17229697 A JP17229697 A JP 17229697A JP H1116354 A JPH1116354 A JP H1116354A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/12—Equalization of bit lines
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】ビット線プリチャージ電位を電源の１／２より
ずらした電位として、ビット線のレンファレンス電位を
生成してセンスアップを確実に駆動する。 【解決手段】最初にビット線を第一の電位に、センスア
ンプ回路を第二の電位にプリチャージし、両者を接続し
て、両者の容量比に応じた第三の電位にビット線のプリ
チャージ電位を設定し、ワード線を活性化してメモリセ
ルをビット線に接続する。メモリセル内の電位に応じて
ビット線に微小電圧が生成され、それをセンスアンプ回
路で検出して増幅する。例えば、第一の電位をグランド
電源にし、第二の電位を高電位側電源に設定すると、第
三の電位は、電源電位の１／２の電位よりもグランド電
位側にずれた電位となる。この電位はグランド電位より
も高い電位であるので、選択されたビット線には、第三
の電位より微小電圧分高いか、又は低い電位が生成され
る。
ずらした電位として、ビット線のレンファレンス電位を
生成してセンスアップを確実に駆動する。 【解決手段】最初にビット線を第一の電位に、センスア
ンプ回路を第二の電位にプリチャージし、両者を接続し
て、両者の容量比に応じた第三の電位にビット線のプリ
チャージ電位を設定し、ワード線を活性化してメモリセ
ルをビット線に接続する。メモリセル内の電位に応じて
ビット線に微小電圧が生成され、それをセンスアンプ回
路で検出して増幅する。例えば、第一の電位をグランド
電源にし、第二の電位を高電位側電源に設定すると、第
三の電位は、電源電位の１／２の電位よりもグランド電
位側にずれた電位となる。この電位はグランド電位より
も高い電位であるので、選択されたビット線には、第三
の電位より微小電圧分高いか、又は低い電位が生成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、センスアンプの感度を上げることができ且つダミ
ーセルを利用したビット線レファレンス電圧の生成を不
要にした半導体記憶装置に関する。
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、センスアンプの感度を上げることができ且つダミ
ーセルを利用したビット線レファレンス電圧の生成を不
要にした半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の一つであるＤＲＡＭ
は、一般的には１トランジスタと１キャパシタからなる
メモリセルを有する。メモリセルのキャパシタに電荷を
蓄積するかしないかにより、情報を記録する。そして、
メモリセルのキャパシタの電位がビット線に読み出さ
れ、ビット線対に生成された微小な電位差がセンスアン
プにより検出され増幅される。
は、一般的には１トランジスタと１キャパシタからなる
メモリセルを有する。メモリセルのキャパシタに電荷を
蓄積するかしないかにより、情報を記録する。そして、
メモリセルのキャパシタの電位がビット線に読み出さ
れ、ビット線対に生成された微小な電位差がセンスアン
プにより検出され増幅される。
【０００３】従来のＤＲＡＭでは、ビット線のプリチャ
ージレベルを高電位側電源の半分の電位にする方式が主
流である。高電位側電源をＶｃｃとすると、ビット線の
プリチャージ電位は、Ｖｃｃ／２となる。そして、メモ
リセルの電位がキャパシタに電荷が蓄積されて高電位の
場合には、ビット線はそのプリチャージ電位から微小電
圧だけ上昇する。一方、メモリセルの電位がキャパシタ
に電荷が蓄積されずに低電位の場合には、ビット線はそ
のプリチャージ電位から微小電圧だけ下降する。そし
て、反対側のビット線の電位はプリチャージ電位のまま
であり、両ビット線に微小電圧の差が生成される。この
微小電圧が、センスアンプにより検出され増幅される。
ージレベルを高電位側電源の半分の電位にする方式が主
流である。高電位側電源をＶｃｃとすると、ビット線の
プリチャージ電位は、Ｖｃｃ／２となる。そして、メモ
リセルの電位がキャパシタに電荷が蓄積されて高電位の
場合には、ビット線はそのプリチャージ電位から微小電
圧だけ上昇する。一方、メモリセルの電位がキャパシタ
に電荷が蓄積されずに低電位の場合には、ビット線はそ
のプリチャージ電位から微小電圧だけ下降する。そし
て、反対側のビット線の電位はプリチャージ電位のまま
であり、両ビット線に微小電圧の差が生成される。この
微小電圧が、センスアンプにより検出され増幅される。
【０００４】上記した高電位側電源の半分の電位にプリ
チャージ電位を設定することで、ダミーセル等の対向ビ
ット線側にレファレンス電位を生成する為の回路が不要
になる。
チャージ電位を設定することで、ダミーセル等の対向ビ
ット線側にレファレンス電位を生成する為の回路が不要
になる。
【０００５】
【発明が解決しようとする課題】ところが、近年の低消
費電力化に伴い、電源電圧が低電位化する傾向にある。
或いは、内部で外部電源から降圧した内部降圧電源を生
成して使用する傾向にある。その為、電源の１／２をビ
ット線プリチャージ電位に使用する場合、センスアンプ
回路の増幅トランジスタを駆動することが困難になると
いう問題を招いている。即ち、センスアンプ回路は、通
常ソース端子が共通接続された一対のトランジスタによ
る差動回路を構成するが、電源の１／２の電位をそれら
のゲート端子に印加しても、ゲート・ソース間電圧がト
ランジスタの閾値電圧に満たない或いはそれに近くなる
傾向にある。その為に、センスアンプ回路の感度が低下
してしまう、或いは最悪で駆動不能になる。
費電力化に伴い、電源電圧が低電位化する傾向にある。
或いは、内部で外部電源から降圧した内部降圧電源を生
成して使用する傾向にある。その為、電源の１／２をビ
ット線プリチャージ電位に使用する場合、センスアンプ
回路の増幅トランジスタを駆動することが困難になると
いう問題を招いている。即ち、センスアンプ回路は、通
常ソース端子が共通接続された一対のトランジスタによ
る差動回路を構成するが、電源の１／２の電位をそれら
のゲート端子に印加しても、ゲート・ソース間電圧がト
ランジスタの閾値電圧に満たない或いはそれに近くなる
傾向にある。その為に、センスアンプ回路の感度が低下
してしまう、或いは最悪で駆動不能になる。
【０００６】そこで、電源の１／２の電位をプリチャー
ジ電位とする方式の代わりに、ビット線のプリチャージ
電位を、グランド電位或いは高電位側電源の電位にする
ことが提案される。こうすることで、センスアンプ回路
のトランジスタを十分駆動させることができる。ビット
線のプリチャージ電位を、グランド電位或いは高電位側
電源の電位にすると、対向するビット線のレファレンス
電位を生成する為の回路が必要になる。例えば、上記し
た通りダミーセル等である。かかるダミーセル方式は、
余分な回路と共にダミーセルを駆動することによる余分
な消費電力を要するので、好ましくない。また、第三の
電位を生成してレファレンス電位に利用することも考え
られるが、かかる中間電位を安定に生成する回路は非常
に困難である。
ジ電位とする方式の代わりに、ビット線のプリチャージ
電位を、グランド電位或いは高電位側電源の電位にする
ことが提案される。こうすることで、センスアンプ回路
のトランジスタを十分駆動させることができる。ビット
線のプリチャージ電位を、グランド電位或いは高電位側
電源の電位にすると、対向するビット線のレファレンス
電位を生成する為の回路が必要になる。例えば、上記し
た通りダミーセル等である。かかるダミーセル方式は、
余分な回路と共にダミーセルを駆動することによる余分
な消費電力を要するので、好ましくない。また、第三の
電位を生成してレファレンス電位に利用することも考え
られるが、かかる中間電位を安定に生成する回路は非常
に困難である。
【０００７】そこで、本発明の目的は、ビット線プリチ
ャージ電位を電源の１／２よりずらした電位にするとと
もに、ダミーセル等を利用することなくビット線のレン
ファレンス電位を生成することができる半導体記憶装置
を提供することにある。
ャージ電位を電源の１／２よりずらした電位にするとと
もに、ダミーセル等を利用することなくビット線のレン
ファレンス電位を生成することができる半導体記憶装置
を提供することにある。
【０００８】また、本発明の目的は、安定してビット線
プリチャージ電位を電源の１／２より低くまたは高くず
らした電位にすることができるプリチャージ回路を設け
た半導体記憶装置を提供することにある。
プリチャージ電位を電源の１／２より低くまたは高くず
らした電位にすることができるプリチャージ回路を設け
た半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、プリチャージ期間において、最初にビッ
ト線を第一の電位にプリチャージし、センスアンプ回路
を第二の電位にプリチャージする。その後、ビット線と
センスアンプ回路とをビット線トランスファーゲートに
より接続し、両者の容量比に応じた第三の電位にビット
線のプリチャージ電位を設定する。その後、ワード線を
活性化してメモリセルをビット線に接続する。メモリセ
ル内の電位に応じてビット線に微小電圧が生成され、そ
れをセンスアンプ回路で検出して増幅する。上記第一の
電位と第二の電位を異ならせることで、第三の電位を第
一の電位側に近い中間の電位にすることができる。例え
ば、第一の電位をグランド電源にし、第二の電位を高電
位側電源に設定すると、第三の電位は、電源電位の１／
２の電位よりもグランド電位側にずれた電位となる。こ
の電位はグランド電位よりも高い電位であるので、選択
されたビット線には、第三の電位より微小電圧分高いか
または低い電位が生成される。従って、センスアンプ
は、第三の電位をレファレンス電位（基準電位）として
利用することができる。
に、本発明は、プリチャージ期間において、最初にビッ
ト線を第一の電位にプリチャージし、センスアンプ回路
を第二の電位にプリチャージする。その後、ビット線と
センスアンプ回路とをビット線トランスファーゲートに
より接続し、両者の容量比に応じた第三の電位にビット
線のプリチャージ電位を設定する。その後、ワード線を
活性化してメモリセルをビット線に接続する。メモリセ
ル内の電位に応じてビット線に微小電圧が生成され、そ
れをセンスアンプ回路で検出して増幅する。上記第一の
電位と第二の電位を異ならせることで、第三の電位を第
一の電位側に近い中間の電位にすることができる。例え
ば、第一の電位をグランド電源にし、第二の電位を高電
位側電源に設定すると、第三の電位は、電源電位の１／
２の電位よりもグランド電位側にずれた電位となる。こ
の電位はグランド電位よりも高い電位であるので、選択
されたビット線には、第三の電位より微小電圧分高いか
または低い電位が生成される。従って、センスアンプ
は、第三の電位をレファレンス電位（基準電位）として
利用することができる。
【００１０】本発明は、複数のワード線と、複数のビッ
ト線と、それらの交差する位置に設けられる複数のメモ
リセルとを有する半導体記憶装置において、前記ビット
線に生成される電位を検出するセンスアンプ回路と、プ
リチャージ期間に前記ビット線を第一の電位にプリチャ
ージするビット線プリチャージ回路と、プリチャージ期
間に前記センスアンプ回路を第一の電位と異なる第二の
電位にプリチャージするセンスアンププリチャージ回路
と、前記ビット線とセンスアンプ回路がプリチャージさ
れる時に前記ビット線とセンスアンプ回路とを分離し、
該プリチャージが終了し前記ビット線及びセンスアンプ
回路が前記第一及び第二の電位から分離された後に前記
ビット線とセンスアンプ回路とを結合するビット線トラ
ンスファーゲート回路とを有し、前記ビット線トランス
ファーゲート回路が前記ビット線とセンスアンプ回路と
を結合してビット線が前記第一と第二の電位の間の第三
の電位になった後、前記ワード線が駆動されることを特
徴とする。
ト線と、それらの交差する位置に設けられる複数のメモ
リセルとを有する半導体記憶装置において、前記ビット
線に生成される電位を検出するセンスアンプ回路と、プ
リチャージ期間に前記ビット線を第一の電位にプリチャ
ージするビット線プリチャージ回路と、プリチャージ期
間に前記センスアンプ回路を第一の電位と異なる第二の
電位にプリチャージするセンスアンププリチャージ回路
と、前記ビット線とセンスアンプ回路がプリチャージさ
れる時に前記ビット線とセンスアンプ回路とを分離し、
該プリチャージが終了し前記ビット線及びセンスアンプ
回路が前記第一及び第二の電位から分離された後に前記
ビット線とセンスアンプ回路とを結合するビット線トラ
ンスファーゲート回路とを有し、前記ビット線トランス
ファーゲート回路が前記ビット線とセンスアンプ回路と
を結合してビット線が前記第一と第二の電位の間の第三
の電位になった後、前記ワード線が駆動されることを特
徴とする。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１２】図１は、本発明の原理を説明する為の図で
ある。図２は、同様に本発明の原理を説明する為の図で
ある。図１（ａ）には、メモリの概略的構成が示され
る。メモリセルが接続されるビット線対１０とセンスア
ンプ１２とがビット線トランスファーゲート１４により
接続させる。ビット線対１０には第一の電位Ｖ１にビッ
ト線対１０をプリチャージするビット線プリチャージ回
路１６が、センスアンプ１２にはセンスアンプ入力対を
第一の電位Ｖ１と異なる第二の電位Ｖ２にプリチャージ
するセンスアンププリチャージ回路１８が、それぞれ設
けられる。
ある。図２は、同様に本発明の原理を説明する為の図で
ある。図１（ａ）には、メモリの概略的構成が示され
る。メモリセルが接続されるビット線対１０とセンスア
ンプ１２とがビット線トランスファーゲート１４により
接続させる。ビット線対１０には第一の電位Ｖ１にビッ
ト線対１０をプリチャージするビット線プリチャージ回
路１６が、センスアンプ１２にはセンスアンプ入力対を
第一の電位Ｖ１と異なる第二の電位Ｖ２にプリチャージ
するセンスアンププリチャージ回路１８が、それぞれ設
けられる。
【００１３】図１の例では、図１（ｂ）に示される通
り、第一の電位Ｖ１が低く、第二の電位Ｖ２が高く設定
される。例えば、第一の電位Ｖ１は低電位側電源に、第
二の電位Ｖ２は高電位側電源に設定される。図１（ｂ）
には、スタンバイ期間におけるビット線対１０とセンス
アンプ入力対との電位が示される。そして、アクティブ
期間の前に、ビット線対１０とセンスアンプ１２とは、
それぞれのプリチャージ電源から切り離され、ビット線
トランスファーゲートのスイッチ１４が閉じられる。そ
の結果、図１（ｃ）に示される通り、ビット線対の電位
とセンスアンプ入力対の電位とは、両者の容量Ｃｂｌと
Ｃｓａの比によってきまる第三の電位 （Ｃｂｌ＊Ｖ１＋Ｃｓａ＊Ｖ２）／（Ｃｂｌ＋Ｃｓａ） となる。
り、第一の電位Ｖ１が低く、第二の電位Ｖ２が高く設定
される。例えば、第一の電位Ｖ１は低電位側電源に、第
二の電位Ｖ２は高電位側電源に設定される。図１（ｂ）
には、スタンバイ期間におけるビット線対１０とセンス
アンプ入力対との電位が示される。そして、アクティブ
期間の前に、ビット線対１０とセンスアンプ１２とは、
それぞれのプリチャージ電源から切り離され、ビット線
トランスファーゲートのスイッチ１４が閉じられる。そ
の結果、図１（ｃ）に示される通り、ビット線対の電位
とセンスアンプ入力対の電位とは、両者の容量Ｃｂｌと
Ｃｓａの比によってきまる第三の電位 （Ｃｂｌ＊Ｖ１＋Ｃｓａ＊Ｖ２）／（Ｃｂｌ＋Ｃｓａ） となる。
【００１４】一般に、ビット線には多数のメモリセルが
接続されるため、その容量Ｃｂｌは、センスアンプの入
力対の容量Ｃｓａよりも大きい。従って、図１（ｃ）の
電位は、第一の電位Ｖ１と第二の電位Ｖ２との中間より
も第一の電位Ｖ１側にずれた基準電位（レファレンス電
位）となる。しかも、この電位は再現性良く安定的に生
成される。
接続されるため、その容量Ｃｂｌは、センスアンプの入
力対の容量Ｃｓａよりも大きい。従って、図１（ｃ）の
電位は、第一の電位Ｖ１と第二の電位Ｖ２との中間より
も第一の電位Ｖ１側にずれた基準電位（レファレンス電
位）となる。しかも、この電位は再現性良く安定的に生
成される。
【００１５】今仮に、メモリセル内の記憶電圧が、第一
の電位Ｖ１の場合と第二の電位Ｖ２の場合であるとする
と、ワード線を立ち上げてメモリセルをビット線に接続
すると、ビット線の電位は、上記の基準電位より微小電
圧上昇または下降する。従って、基準電位をレファレン
ス電位として、センスアンプ１２は微小電位差を検出す
ることができる。しかも、基準電位は第一の電位Ｖ１と
第二の電位Ｖ２の設定により、電源の１／２の電位から
下側にずらすことができるので、センスアンプ回路のト
ランジスタの駆動不良の問題はない。
の電位Ｖ１の場合と第二の電位Ｖ２の場合であるとする
と、ワード線を立ち上げてメモリセルをビット線に接続
すると、ビット線の電位は、上記の基準電位より微小電
圧上昇または下降する。従って、基準電位をレファレン
ス電位として、センスアンプ１２は微小電位差を検出す
ることができる。しかも、基準電位は第一の電位Ｖ１と
第二の電位Ｖ２の設定により、電源の１／２の電位から
下側にずらすことができるので、センスアンプ回路のト
ランジスタの駆動不良の問題はない。
【００１６】図２は、第一の電位Ｖ１が高く、第二の電
位Ｖ２が低く設定されている点で図１と異なる。従っ
て、この場合は、スイッチ１４を閉じると、ビット線対
１０とセンスアンプ入力対の電位は、第一の電位Ｖ１に
近い中間の基準電位となる。従って、同様にして、この
基準電位をビット線のレファレンス電位として利用する
ことができる。
位Ｖ２が低く設定されている点で図１と異なる。従っ
て、この場合は、スイッチ１４を閉じると、ビット線対
１０とセンスアンプ入力対の電位は、第一の電位Ｖ１に
近い中間の基準電位となる。従って、同様にして、この
基準電位をビット線のレファレンス電位として利用する
ことができる。
【００１７】図３は、本発明の実施の形態例のメモリ回
路を示す図である。この例は、上記した図１の例に対応
する。図３中、左右に位置するビット線対側部分２０、
２４の間に、センスアンプ側部分２２が設けられる。左
右のビット線対側部分２０，２４には、それぞれ複数の
メモリセルｃｅｌｌが設けられる。折り返しビット線方
式に配置されたビット線対ＢＬ０，／ＢＬ０とＢＬ１，
／ＢＬ１と、それらに交差するワード線ＷＬ００，ＷＬ
０１，ＷＬ１０，ＷＬ１１とが設けられる。ビット線と
ワード線との交差位置に、メモリセルｃｅｌｌが配置さ
れる。メモリセルは、図示される通り、１個のトランジ
スタと１個のキャパシタで構成される。
路を示す図である。この例は、上記した図１の例に対応
する。図３中、左右に位置するビット線対側部分２０、
２４の間に、センスアンプ側部分２２が設けられる。左
右のビット線対側部分２０，２４には、それぞれ複数の
メモリセルｃｅｌｌが設けられる。折り返しビット線方
式に配置されたビット線対ＢＬ０，／ＢＬ０とＢＬ１，
／ＢＬ１と、それらに交差するワード線ＷＬ００，ＷＬ
０１，ＷＬ１０，ＷＬ１１とが設けられる。ビット線と
ワード線との交差位置に、メモリセルｃｅｌｌが配置さ
れる。メモリセルは、図示される通り、１個のトランジ
スタと１個のキャパシタで構成される。
【００１８】センスアンプ側部分２２には、センスアン
プ３１，３２が設けられる。センスアンプ３１，３２
は、両側のビット線対ＢＬ０，／ＢＬ０及びＢＬ１，／
ＢＬ１に、ビット線トランスファゲート２９，３０を介
して接続される。従って、図３の例では、いずれか一方
のビット線トランスファゲート２９，３０のトランジス
タを導通させて、左右一方のビット線対が、センスアン
プの入力対ｎ００，ｎ０１に接続される。即ち、センス
アンプ３１，３２は、左右のビット線対に共用される。
プ３１，３２が設けられる。センスアンプ３１，３２
は、両側のビット線対ＢＬ０，／ＢＬ０及びＢＬ１，／
ＢＬ１に、ビット線トランスファゲート２９，３０を介
して接続される。従って、図３の例では、いずれか一方
のビット線トランスファゲート２９，３０のトランジス
タを導通させて、左右一方のビット線対が、センスアン
プの入力対ｎ００，ｎ０１に接続される。即ち、センス
アンプ３１，３２は、左右のビット線対に共用される。
【００１９】センスアンプ３１，３２は、Ｐ型トランジ
スタ５６，５７とＮ型トランジスタ５８，５９を有し、
ＣＭＯＳインバータ回路の入力と出力を交差接続した構
成である。センスアンプは、トランジスタの共通ソース
端子に与えられるセンスアンプ制御信号ＳＡＰ，ＳＡＮ
により活性化または非活性化される。ビット線トランス
ファゲート２９，３０は、それぞれＮ型トランジスタ５
０，５１及び５２，５３で構成され、ビット線トランス
ファゲート選択信号ＩＳＯ０、ＩＳＯ１により一方が導
通される。
スタ５６，５７とＮ型トランジスタ５８，５９を有し、
ＣＭＯＳインバータ回路の入力と出力を交差接続した構
成である。センスアンプは、トランジスタの共通ソース
端子に与えられるセンスアンプ制御信号ＳＡＰ，ＳＡＮ
により活性化または非活性化される。ビット線トランス
ファゲート２９，３０は、それぞれＮ型トランジスタ５
０，５１及び５２，５３で構成され、ビット線トランス
ファゲート選択信号ＩＳＯ０、ＩＳＯ１により一方が導
通される。
【００２０】図３の回路では、図１で説明した様に、ビ
ット線対プリチャージ回路２６，２７，２８は、スタン
バイ期間（プリチャージ期間）にビット線対ＢＬ０，／
ＢＬ０とＢＬ１，／ＢＬ１とを第一の電位Ｖ１にプリチ
ャージする。また、センスアンププリチャージ回路３３
は、スタンバイ期間（プリチャージ期間）にセンスアン
プの入力対ｎ００，ｎ０１を第二の電位Ｖ２にプリチャ
ージする。回路２６，２７により、左側のビット線対が
プリチャージされ、回路２６，２８により、右側のビッ
ト線対がプリチャージされる。
ット線対プリチャージ回路２６，２７，２８は、スタン
バイ期間（プリチャージ期間）にビット線対ＢＬ０，／
ＢＬ０とＢＬ１，／ＢＬ１とを第一の電位Ｖ１にプリチ
ャージする。また、センスアンププリチャージ回路３３
は、スタンバイ期間（プリチャージ期間）にセンスアン
プの入力対ｎ００，ｎ０１を第二の電位Ｖ２にプリチャ
ージする。回路２６，２７により、左側のビット線対が
プリチャージされ、回路２６，２８により、右側のビッ
ト線対がプリチャージされる。
【００２１】ビット線プリチャージ回路２６，２７，２
８は、Ｎ型トランジスタ４０乃至４７で構成され、左右
のビット線プリチャージ信号ＢＬＰ０，ＢＬＰ１により
それぞれ制御される。また、ビット線プリチャージ回路
２７，２８は、ビット線対間を短絡する短絡トランジス
タ４４，４７を有し、イコライズ信号ＥＱＬ０，ＥＱＬ
１により制御される。ビット線プリチャージ信号ＢＬＰ
０，ＢＬＰ１とイコライズ信号ＥＱＬ０，ＥＱＬ１が共
にＨレベルになると、ビット線対は第一の電位Ｖ１にプ
リチャージされる。
８は、Ｎ型トランジスタ４０乃至４７で構成され、左右
のビット線プリチャージ信号ＢＬＰ０，ＢＬＰ１により
それぞれ制御される。また、ビット線プリチャージ回路
２７，２８は、ビット線対間を短絡する短絡トランジス
タ４４，４７を有し、イコライズ信号ＥＱＬ０，ＥＱＬ
１により制御される。ビット線プリチャージ信号ＢＬＰ
０，ＢＬＰ１とイコライズ信号ＥＱＬ０，ＥＱＬ１が共
にＨレベルになると、ビット線対は第一の電位Ｖ１にプ
リチャージされる。
【００２２】また、センスアンププリチャージ回路３３
は、Ｐ型トランジスタ６０，６１で構成され、ビット線
プリチャージ信号ＰＲＥ２により制御される。第二の電
位Ｖ２が高い電位であるので、センスアンプ入力対ｎ０
０，ｎ０１を確実に第二の電位Ｖ２にプリチャージでき
るように、Ｐ型トランジスタが使用される。従って、Ｎ
型のトランジスタで構成されてもよい。Ｎ形トランジス
タの場合は、ビット線プリチャージ信号ＰＲＥ２は逆極
性になる。図３の例では、プリチャージ期間においてビ
ット線プリチャージ信号ＰＲＥ２がＬレベルの時に、セ
ンスアンプの入力対ｎ００，ｎ０１が第二の電位Ｖ２に
プリチャージされる。
は、Ｐ型トランジスタ６０，６１で構成され、ビット線
プリチャージ信号ＰＲＥ２により制御される。第二の電
位Ｖ２が高い電位であるので、センスアンプ入力対ｎ０
０，ｎ０１を確実に第二の電位Ｖ２にプリチャージでき
るように、Ｐ型トランジスタが使用される。従って、Ｎ
型のトランジスタで構成されてもよい。Ｎ形トランジス
タの場合は、ビット線プリチャージ信号ＰＲＥ２は逆極
性になる。図３の例では、プリチャージ期間においてビ
ット線プリチャージ信号ＰＲＥ２がＬレベルの時に、セ
ンスアンプの入力対ｎ００，ｎ０１が第二の電位Ｖ２に
プリチャージされる。
【００２３】図４は、図３のメモリ回路の変形例を示す
図である。図３と同じ部分には、同じ引用番号が与えら
れる。図４の回路例では、ビット線プリチャージ回路６
４，６５が図３の回路と異なる。このビット線プリチャ
ージ回路６４，６５は、実質的に図３の回路２７，２８
と同じ構成である。但し、トランジスタ４２，４３はビ
ット線プリチャージ信号ＢＬＰ０により制御され、トラ
ンジスタ４４はイコライズ信号ＥＱＬ０で制御される。
また、トランジスタ４５，４６はビット線プリチャージ
信号ＢＬＰ１により制御され、トランジスタ４７はイコ
ライズ信号ＥＱＬ１で制御される。それ以外は、同様の
構成である。
図である。図３と同じ部分には、同じ引用番号が与えら
れる。図４の回路例では、ビット線プリチャージ回路６
４，６５が図３の回路と異なる。このビット線プリチャ
ージ回路６４，６５は、実質的に図３の回路２７，２８
と同じ構成である。但し、トランジスタ４２，４３はビ
ット線プリチャージ信号ＢＬＰ０により制御され、トラ
ンジスタ４４はイコライズ信号ＥＱＬ０で制御される。
また、トランジスタ４５，４６はビット線プリチャージ
信号ＢＬＰ１により制御され、トランジスタ４７はイコ
ライズ信号ＥＱＬ１で制御される。それ以外は、同様の
構成である。
【００２４】図５は、図３及び図４に示したメモリ回路
の動作を説明するタイミングチャート図である。このタ
イミングチャート図は、単に各制御信号や端子の信号の
順番を示すだけであり、時間軸である横軸や電位軸であ
る縦軸のスケールは特に意味を与えるものではない。図
５の例では、第一の電位Ｖ１は低電位側電源、第二の電
位Ｖ２は高電位側電源に設定される。より具体的には、
第一の電位Ｖ１はグランド電位Ｖｓｓであり、第二の電
位Ｖ２は内部で生成された内部降圧電源Ｖｉｉレベルで
ある。一般に、内部降圧電源Ｖｉｉは、外部電源Ｖｃｃ
を所定電位だけ降下させた安定した電源である。
の動作を説明するタイミングチャート図である。このタ
イミングチャート図は、単に各制御信号や端子の信号の
順番を示すだけであり、時間軸である横軸や電位軸であ
る縦軸のスケールは特に意味を与えるものではない。図
５の例では、第一の電位Ｖ１は低電位側電源、第二の電
位Ｖ２は高電位側電源に設定される。より具体的には、
第一の電位Ｖ１はグランド電位Ｖｓｓであり、第二の電
位Ｖ２は内部で生成された内部降圧電源Ｖｉｉレベルで
ある。一般に、内部降圧電源Ｖｉｉは、外部電源Ｖｃｃ
を所定電位だけ降下させた安定した電源である。
【００２５】図５には、時間軸に沿ってスタンバイ期間
（プリチャージ期間）ｔ１、アクティブ期間ｔ２及びス
タンバイ期間ｔ１が示される。まず、スタンバイ期間ｔ
１では、ビット線トランスファゲート選択信号ＩＳＯ
０、ＩＳＯ１は、いずれもＬレベルにあり、ビット線ト
ランスファゲート２９，３０はいずれも非導通状態にあ
る。したがって、ビット線対とセンスアンプとは電気的
に分離されている。このとき、イコライズ信号ＥＱＬ
０，１及びビット線プリチャージ信号ＢＬＰ０，１は共
にＨレベルにあり、ビット線対は第一の電位Ｖ１にプリ
チャージされる。また、センスアンププリチャージ信号
ＰＲＥ２はＬレベルにあり、トランジスタ６０，６１が
導通し、センスアンプ入力対ｎ００，ｎ０１は第二の電
位Ｖ２にプリチャージされる。その時、センスアンプ制
御信号ＳＡＰ，ＳＡＮは、それぞれＬレベル（Ｖ１レベ
ル）、Ｈレベル（Ｖ２レベル）にされ、センスアンプの
プリチャージ電位Ｖ２によってはセンスアンプのトラン
ジスタが導通しない。
（プリチャージ期間）ｔ１、アクティブ期間ｔ２及びス
タンバイ期間ｔ１が示される。まず、スタンバイ期間ｔ
１では、ビット線トランスファゲート選択信号ＩＳＯ
０、ＩＳＯ１は、いずれもＬレベルにあり、ビット線ト
ランスファゲート２９，３０はいずれも非導通状態にあ
る。したがって、ビット線対とセンスアンプとは電気的
に分離されている。このとき、イコライズ信号ＥＱＬ
０，１及びビット線プリチャージ信号ＢＬＰ０，１は共
にＨレベルにあり、ビット線対は第一の電位Ｖ１にプリ
チャージされる。また、センスアンププリチャージ信号
ＰＲＥ２はＬレベルにあり、トランジスタ６０，６１が
導通し、センスアンプ入力対ｎ００，ｎ０１は第二の電
位Ｖ２にプリチャージされる。その時、センスアンプ制
御信号ＳＡＰ，ＳＡＮは、それぞれＬレベル（Ｖ１レベ
ル）、Ｈレベル（Ｖ２レベル）にされ、センスアンプの
プリチャージ電位Ｖ２によってはセンスアンプのトラン
ジスタが導通しない。
【００２６】今、仮に左側のビット線対側回路２０が選
択されるとする。アクティブ期間ｔ２になる直前に、ま
ず、両プリチャージ信号ＢＬＰ０，１とＰＲＥ２がそれ
ぞれＬレベル及びＨレベルに変化し、ビット線対を第一
の電位Ｖ１から切り離し、センスアンプ入力対ｎ００，
ｎ０１を第二の電位Ｖ２から切り離す。その時、ビット
線対ＢＬ０，／ＢＬ０はトランジスタ４４により短絡さ
れた状態であり、同じ電位に保たれる。そこで、選択さ
れた方の左側のビット線トランスファゲート信号ＩＳＯ
０のみがＨレベルになり、ビット線対ＢＬ０，／ＢＬ０
がセンスアンプ入力対ｎ００，ｎ０１に接続される。そ
の結果、ビット線対とセンスアンプ入力対の電位は、両
者の容量ＣｂｌとＣｓａの比によりきまる上記した中間
基準電位Ｖｒｅｆになる。一般に、多数のメモリセルが
接続されるビット線対の容量Ｃｂｌはセンスアンプの容
量Ｃｓａよりも大きく、したがって、基準電位Ｖｒｅｆ
は、内部降圧電源ＶｉｉとグランドＶｓｓの間の１／２
の電位よりも低い中間電位に設定される。第二の電位Ｖ
２を内部電源Ｖｉｉよりも低い電位にすることで、更に
基準電位Ｖｒｅｆをグランド電位に近い電位にすること
もできる。この時点では、センスアンプ制御信号ＳＡ
Ｐ，ＳＡＮは、それぞれ基準電位Ｖｒｅｆより低い、高
い電位にあり、トランジスタは駆動されない。
択されるとする。アクティブ期間ｔ２になる直前に、ま
ず、両プリチャージ信号ＢＬＰ０，１とＰＲＥ２がそれ
ぞれＬレベル及びＨレベルに変化し、ビット線対を第一
の電位Ｖ１から切り離し、センスアンプ入力対ｎ００，
ｎ０１を第二の電位Ｖ２から切り離す。その時、ビット
線対ＢＬ０，／ＢＬ０はトランジスタ４４により短絡さ
れた状態であり、同じ電位に保たれる。そこで、選択さ
れた方の左側のビット線トランスファゲート信号ＩＳＯ
０のみがＨレベルになり、ビット線対ＢＬ０，／ＢＬ０
がセンスアンプ入力対ｎ００，ｎ０１に接続される。そ
の結果、ビット線対とセンスアンプ入力対の電位は、両
者の容量ＣｂｌとＣｓａの比によりきまる上記した中間
基準電位Ｖｒｅｆになる。一般に、多数のメモリセルが
接続されるビット線対の容量Ｃｂｌはセンスアンプの容
量Ｃｓａよりも大きく、したがって、基準電位Ｖｒｅｆ
は、内部降圧電源ＶｉｉとグランドＶｓｓの間の１／２
の電位よりも低い中間電位に設定される。第二の電位Ｖ
２を内部電源Ｖｉｉよりも低い電位にすることで、更に
基準電位Ｖｒｅｆをグランド電位に近い電位にすること
もできる。この時点では、センスアンプ制御信号ＳＡ
Ｐ，ＳＡＮは、それぞれ基準電位Ｖｒｅｆより低い、高
い電位にあり、トランジスタは駆動されない。
【００２７】さて、そこで、イコライズ信号ＥＱＬ０が
Ｌレベルになり、ビット線対ＢＬ０，／ＢＬ０が分離さ
れる。その後、ワード線ＷＬ０＃（＃はいずれかの番
号）がＨレベルに立ち上げられる。一般に、ワード線は
内部降圧電源Ｖｉｉよりも更に高い昇圧電位にされる。
その結果、メモリセルの電圧がビット線に読み出され、
一方のビット線の電位が微小電位ΔＶだけ下降または上
昇する。図５の例ではΔＶだけ下降している。
Ｌレベルになり、ビット線対ＢＬ０，／ＢＬ０が分離さ
れる。その後、ワード線ＷＬ０＃（＃はいずれかの番
号）がＨレベルに立ち上げられる。一般に、ワード線は
内部降圧電源Ｖｉｉよりも更に高い昇圧電位にされる。
その結果、メモリセルの電圧がビット線に読み出され、
一方のビット線の電位が微小電位ΔＶだけ下降または上
昇する。図５の例ではΔＶだけ下降している。
【００２８】ビット線対間に微小電圧が生成されると、
センスアンプ制御信号ＳＡＰとＳＡＮと がそれぞれＨ
レベルとＬレベルに変化し、センスアンプ３１，３２が
活性化される。即ち、センスアンプのトランジスタのゲ
ートソース間にはその閾値電圧を越える電圧が印加され
て、駆動される。その結果、ビット線対の電位は大きく
増幅される。ここでは、ビット線対の基準電位Ｖｒｅｆ
がグランド電位Ｖｓｓ（この例では第一の電位Ｖ１）に
近い電位であるので、センスアンプ３１、３２のうち、
主にＰ型トランジスタ５６，５７側が最初に駆動され
る。従って、センスアンプ制御信号ＳＡＰのＨレベルへ
の変化をセンスアンプ制御信号ＳＡＮのＬレベルへの変
化よりも、若干早くすることで、センスアンプの駆動を
スムーズに行うことができる。
センスアンプ制御信号ＳＡＰとＳＡＮと がそれぞれＨ
レベルとＬレベルに変化し、センスアンプ３１，３２が
活性化される。即ち、センスアンプのトランジスタのゲ
ートソース間にはその閾値電圧を越える電圧が印加され
て、駆動される。その結果、ビット線対の電位は大きく
増幅される。ここでは、ビット線対の基準電位Ｖｒｅｆ
がグランド電位Ｖｓｓ（この例では第一の電位Ｖ１）に
近い電位であるので、センスアンプ３１、３２のうち、
主にＰ型トランジスタ５６，５７側が最初に駆動され
る。従って、センスアンプ制御信号ＳＡＰのＨレベルへ
の変化をセンスアンプ制御信号ＳＡＮのＬレベルへの変
化よりも、若干早くすることで、センスアンプの駆動を
スムーズに行うことができる。
【００２９】センスアンプが増幅したノードｎ００，ｎ
０１の電位は、図示しないコラムゲートを介してデータ
バス線に出力される。それと共に、メモリセルに再書き
込みされ、ワード線は立ち下がる。そして、スタンバイ
期間ｔ１では、ビット線トランスファー信号ＩＳＯ０が
Ｌレベルになり、ビット線トランスファーゲート２９が
非導通となる。更に、他の制御信号も、最初のスタンバ
イ状態のレベルになる。即ち、ビット線対は第一の電位
Ｖ１にプリチャージされ、センスアンプは第二の電位Ｖ
２にプリチャージされる。
０１の電位は、図示しないコラムゲートを介してデータ
バス線に出力される。それと共に、メモリセルに再書き
込みされ、ワード線は立ち下がる。そして、スタンバイ
期間ｔ１では、ビット線トランスファー信号ＩＳＯ０が
Ｌレベルになり、ビット線トランスファーゲート２９が
非導通となる。更に、他の制御信号も、最初のスタンバ
イ状態のレベルになる。即ち、ビット線対は第一の電位
Ｖ１にプリチャージされ、センスアンプは第二の電位Ｖ
２にプリチャージされる。
【００３０】以上が、図３，４のメモリ回路の動作であ
る。上記回路において、ビット線対の基準電位Ｖｒｅｆ
を電源Ｖｉｉの１／２よりもグランド電位よりにするこ
とで、メモリセルのＨレベルのリークに対しても、精度
よくセンスアンプによる微小電圧の検出を行うことがで
きる。即ち、メモリセル内のＨレベルは、例えばセルト
ランジスタを介してのリークあるいはセルキャパシタを
介してのリークにより低下する傾向にある。その場合、
基準電位が電源の１／２であると、リークにより低下し
たＨレベルと基準電位との差が少なくなり、ビット線に
生成される微小電圧も小さくなる。それに対して、上記
の実施の形態例では、ビット線の基準電位Ｖｒｅｆが、
電源の１／２よりもグランド側にずれているので、リー
クして低下したメモリセルのＨレベルに対しても、ビッ
ト線には十分に大きな微小電圧が生成される。尚、メモ
リセルのＬレベル側は、グランド電位であるので、リー
クによる変動は生じない。
る。上記回路において、ビット線対の基準電位Ｖｒｅｆ
を電源Ｖｉｉの１／２よりもグランド電位よりにするこ
とで、メモリセルのＨレベルのリークに対しても、精度
よくセンスアンプによる微小電圧の検出を行うことがで
きる。即ち、メモリセル内のＨレベルは、例えばセルト
ランジスタを介してのリークあるいはセルキャパシタを
介してのリークにより低下する傾向にある。その場合、
基準電位が電源の１／２であると、リークにより低下し
たＨレベルと基準電位との差が少なくなり、ビット線に
生成される微小電圧も小さくなる。それに対して、上記
の実施の形態例では、ビット線の基準電位Ｖｒｅｆが、
電源の１／２よりもグランド側にずれているので、リー
クして低下したメモリセルのＨレベルに対しても、ビッ
ト線には十分に大きな微小電圧が生成される。尚、メモ
リセルのＬレベル側は、グランド電位であるので、リー
クによる変動は生じない。
【００３１】図６には、本発明の他の実施の形態例のメ
モリ回路を示す図である。この例は、上記した図２の例
に対応する。この例では、図３と異なり、第一の電位Ｖ
１が第二の電位Ｖ２よりも高い場合である。従って、ビ
ット線対の基準電位Ｖｒｅｆは、高い方の第一の電位Ｖ
１側にずれたレベルとなる。この例では、典型的には第
一の電位Ｖ１は内部の電源Ｖｉｉとなり、第二の電位Ｖ
２はグランド電位Ｖｓｓとなる。或いは、第一の電位Ｖ
１は、内部電源Ｖｉｉではなく、何らかの高い電位であ
っても良い。
モリ回路を示す図である。この例は、上記した図２の例
に対応する。この例では、図３と異なり、第一の電位Ｖ
１が第二の電位Ｖ２よりも高い場合である。従って、ビ
ット線対の基準電位Ｖｒｅｆは、高い方の第一の電位Ｖ
１側にずれたレベルとなる。この例では、典型的には第
一の電位Ｖ１は内部の電源Ｖｉｉとなり、第二の電位Ｖ
２はグランド電位Ｖｓｓとなる。或いは、第一の電位Ｖ
１は、内部電源Ｖｉｉではなく、何らかの高い電位であ
っても良い。
【００３２】図６には、図３と同じ部分には同じ引用番
号を付している。図３の回路と異なるところは、センス
アンププリチャージ回路６６が、Ｎ型トランジスタ６
７，６８で構成されていることである。第二の電位Ｖ２
が低い電位であるので、Ｐ型トランジスタではなく、Ｎ
型のトランジスタが使用される。それに伴い、センスア
ンププリチャージ信号ＰＲＥ２は、図３の場合と逆極性
になる。ビット線プリチャージ回路２６，２７，２８は
図３の回路と同様である。但し、第一の電位Ｖ１が高い
電位であるので、トランジスタ４０，４１，４２，４
３，４４などを制御する信号である、ビット線プリチャ
ージ信号ＢＬＰ０，ＢＬＰ１やイコライズ信号ＥＱＬ
０，ＥＱＬ１は、第一の電位Ｖ１よりもトランジスタの
閾値電圧だけ高い電位のＨレベルに制御される。
号を付している。図３の回路と異なるところは、センス
アンププリチャージ回路６６が、Ｎ型トランジスタ６
７，６８で構成されていることである。第二の電位Ｖ２
が低い電位であるので、Ｐ型トランジスタではなく、Ｎ
型のトランジスタが使用される。それに伴い、センスア
ンププリチャージ信号ＰＲＥ２は、図３の場合と逆極性
になる。ビット線プリチャージ回路２６，２７，２８は
図３の回路と同様である。但し、第一の電位Ｖ１が高い
電位であるので、トランジスタ４０，４１，４２，４
３，４４などを制御する信号である、ビット線プリチャ
ージ信号ＢＬＰ０，ＢＬＰ１やイコライズ信号ＥＱＬ
０，ＥＱＬ１は、第一の電位Ｖ１よりもトランジスタの
閾値電圧だけ高い電位のＨレベルに制御される。
【００３３】図７は、図６の変形例を示す図である。図
７の回路は、図４と同じ部分には同じ引用番号を付して
いる。図７の回路では、図４と同様に、ビット線プリチ
ャージ回路６４，６５が、図６の場合と異なる。ビット
線プリチャージ回路６４，６５では、Ｎ型トランジスタ
４２，４３，４５，４６がビット線プリチャージ信号Ｂ
ＬＰ０，ＢＬＰ１により制御され、ビット線短絡トラン
ジスタ４４，４７は、それぞれイコライズ信号ＥＱＬ
０，１により制御される。図７のセンスアンププリチャ
ージ回路６６は、図６と同様に、図４のプリチャージ回
路３３とは異なり、Ｎ型トランジスタで構成される。
７の回路は、図４と同じ部分には同じ引用番号を付して
いる。図７の回路では、図４と同様に、ビット線プリチ
ャージ回路６４，６５が、図６の場合と異なる。ビット
線プリチャージ回路６４，６５では、Ｎ型トランジスタ
４２，４３，４５，４６がビット線プリチャージ信号Ｂ
ＬＰ０，ＢＬＰ１により制御され、ビット線短絡トラン
ジスタ４４，４７は、それぞれイコライズ信号ＥＱＬ
０，１により制御される。図７のセンスアンププリチャ
ージ回路６６は、図６と同様に、図４のプリチャージ回
路３３とは異なり、Ｎ型トランジスタで構成される。
【００３４】図８は、図６と図７の回路の動作を示すタ
イミングチャート図である。図８は、図５のタイミング
チャート図とほぼ同じであるが、上記した通りセンスア
ンププリチャージ信号ＰＲＥ２の極性が逆になっている
点で異なる。更に、図５と異なり、図８の場合は、第一
の電位Ｖ１が高い電位であり、第二の電位Ｖ２が低い電
位であり、更に、ビット線の基準電位Ｖｒｅｆが高い電
位側にずれたレベルになっている。
イミングチャート図である。図８は、図５のタイミング
チャート図とほぼ同じであるが、上記した通りセンスア
ンププリチャージ信号ＰＲＥ２の極性が逆になっている
点で異なる。更に、図５と異なり、図８の場合は、第一
の電位Ｖ１が高い電位であり、第二の電位Ｖ２が低い電
位であり、更に、ビット線の基準電位Ｖｒｅｆが高い電
位側にずれたレベルになっている。
【００３５】そして、スタンバイ期間ｔ１での動作、ア
クティブ期間ｔ１での動作などは、図５と同様である。
簡単に説明すると、プリチャージ期間であるスタンバイ
期間ｔ１では、ビット線対は内部の電源Ｖｉｉである第
一の電位Ｖ１にプリチャージされ、センスアンプの入力
端子ｎ００，ｎ０１はグランド電位Ｖｓｓである第二の
電位Ｖ２にプリチャージされている。そこで、それぞれ
のプリチャージ信号ＢＬＰ０，ＰＲＥ２が共にＬレベル
になり、ビット線対とセンスアンプが第一の電位Ｖ１と
第二の電位Ｖ２から分離される。仮に、左側のビット線
対側回路２０が選択されたとすると、ビット線トランス
ファ信号ＩＳＯ０がＨレベルになり、センスアンプの入
力対ｎ００，ｎ０１とビット線対ＢＬ０，／ＢＬ０とが
接続され、その入力対とビット線対は両者の容量比に応
じた基準電位Ｖｒｅｆになる。
クティブ期間ｔ１での動作などは、図５と同様である。
簡単に説明すると、プリチャージ期間であるスタンバイ
期間ｔ１では、ビット線対は内部の電源Ｖｉｉである第
一の電位Ｖ１にプリチャージされ、センスアンプの入力
端子ｎ００，ｎ０１はグランド電位Ｖｓｓである第二の
電位Ｖ２にプリチャージされている。そこで、それぞれ
のプリチャージ信号ＢＬＰ０，ＰＲＥ２が共にＬレベル
になり、ビット線対とセンスアンプが第一の電位Ｖ１と
第二の電位Ｖ２から分離される。仮に、左側のビット線
対側回路２０が選択されたとすると、ビット線トランス
ファ信号ＩＳＯ０がＨレベルになり、センスアンプの入
力対ｎ００，ｎ０１とビット線対ＢＬ０，／ＢＬ０とが
接続され、その入力対とビット線対は両者の容量比に応
じた基準電位Ｖｒｅｆになる。
【００３６】そして、イコライズ信号ＥＱＬ０をＬレベ
ルにして、ビット線対ＢＬ０，／ＢＬ０を分離してか
ら、ワード線が立ち上がる。その結果、一方のビット線
に微小電圧ΔＶが生成される。それをセンスアンプ３
１，３２がセンスして増幅する。この例の場合は、ビッ
ト線基準電位Ｖｒｅｆが高い電位側にずれているので、
センスアンプの活性化信号ＳＡＰを先にＨレベルにして
から、もう一つの活性化信号ＳＡＮをＬレベルにするこ
とで、センスアンプの動作をよりスムーズにすることが
できる。
ルにして、ビット線対ＢＬ０，／ＢＬ０を分離してか
ら、ワード線が立ち上がる。その結果、一方のビット線
に微小電圧ΔＶが生成される。それをセンスアンプ３
１，３２がセンスして増幅する。この例の場合は、ビッ
ト線基準電位Ｖｒｅｆが高い電位側にずれているので、
センスアンプの活性化信号ＳＡＰを先にＨレベルにして
から、もう一つの活性化信号ＳＡＮをＬレベルにするこ
とで、センスアンプの動作をよりスムーズにすることが
できる。
【００３７】そして、リセット期間ｔ１では、ワード線
が立ち下げられ、最初のスタンバイ期間の状態に戻る。
が立ち下げられ、最初のスタンバイ期間の状態に戻る。
【００３８】図９は、図６の回路の変形例である。第一
の電位Ｖ１が高い電位であるので、ビット線プリチャー
ジ回路２６０，２７０，２８０がＰ型トランジスタ６９
乃至７６で構成される。従って、プリチャージ制御信号
ＢＬＰ０，ＢＬＰ１及びイコライズ信号ＥＱＬ０，ＥＱ
Ｌ１は、図６の場合と逆の極性になる。それ以外の部分
は同じ構成であるので、同じ引用番号を付した。
の電位Ｖ１が高い電位であるので、ビット線プリチャー
ジ回路２６０，２７０，２８０がＰ型トランジスタ６９
乃至７６で構成される。従って、プリチャージ制御信号
ＢＬＰ０，ＢＬＰ１及びイコライズ信号ＥＱＬ０，ＥＱ
Ｌ１は、図６の場合と逆の極性になる。それ以外の部分
は同じ構成であるので、同じ引用番号を付した。
【００３９】図１０は、図７の回路の変形例である。第
一の電位Ｖ１が高い電位であるので、ビット線プリチャ
ージ回路６７０，６８０がＰ型トランジスタ６９乃至７
４で構成される。従って、プリチャージ制御信号ＢＬＰ
０，ＢＬＰ１及びイコライズ信号ＥＱＬ０，ＥＱＬ１
は、図７の場合と逆の極性になる。それ以外の部分は同
じ構成であるので、同じ引用番号を付した。
一の電位Ｖ１が高い電位であるので、ビット線プリチャ
ージ回路６７０，６８０がＰ型トランジスタ６９乃至７
４で構成される。従って、プリチャージ制御信号ＢＬＰ
０，ＢＬＰ１及びイコライズ信号ＥＱＬ０，ＥＱＬ１
は、図７の場合と逆の極性になる。それ以外の部分は同
じ構成であるので、同じ引用番号を付した。
【００４０】図１１は、図９と図１０の動作を示すタイ
ミングチャート図である。上記した通り、図９と図１０
はビット線プリチャージ信号ＢＬＰ０，ＢＬＰ１とイコ
ライズ信号ＥＱＬ０，ＥＱＬ１とが図６，７の回路の逆
極性である。従って、図１１の両信号ＢＬＰ０，ＢＬＰ
１、ＥＱＬ０，ＥＱＬ１は、図８とは逆極性である。そ
れ以外の部分は同じである。従って、図１１による動作
説明は省略する。
ミングチャート図である。上記した通り、図９と図１０
はビット線プリチャージ信号ＢＬＰ０，ＢＬＰ１とイコ
ライズ信号ＥＱＬ０，ＥＱＬ１とが図６，７の回路の逆
極性である。従って、図１１の両信号ＢＬＰ０，ＢＬＰ
１、ＥＱＬ０，ＥＱＬ１は、図８とは逆極性である。そ
れ以外の部分は同じである。従って、図１１による動作
説明は省略する。
【００４１】図１２は、上記してきた実施の形態例の具
体的な電位の例を示す図である。図３〜５にて示した実
施の形態例では、ビット線対のプリチャージ電位Ｖ１が
低く、センスアンプのプリチャージ電位Ｖ２が高く設定
されている。そこで、その具体例として、第一の電位Ｖ
１がグランド電位Ｖｓｓで第二の電位Ｖ２が内部降圧電
源Ｖｉｉに設定した例が、図１２に示される。内部降圧
電源Ｖｉｉは、一般に外部から供給される高電位側電源
Ｖｃｃから所定電圧降圧して生成される安定な内部電源
である。図１２に示され通り、ビット線トランスファー
ゲートでセンスアンプとビット線対とが短絡されると、
ビット線対の基準電位Ｖｒｅｆ１は、内部電源Ｖｉｉの
１／２とグランド電位との間の電位になる。その基準電
位Ｖｒｅｆ１の上下に、ビット線の電位は微小電圧ΔＶ
だけ上昇または下降する。
体的な電位の例を示す図である。図３〜５にて示した実
施の形態例では、ビット線対のプリチャージ電位Ｖ１が
低く、センスアンプのプリチャージ電位Ｖ２が高く設定
されている。そこで、その具体例として、第一の電位Ｖ
１がグランド電位Ｖｓｓで第二の電位Ｖ２が内部降圧電
源Ｖｉｉに設定した例が、図１２に示される。内部降圧
電源Ｖｉｉは、一般に外部から供給される高電位側電源
Ｖｃｃから所定電圧降圧して生成される安定な内部電源
である。図１２に示され通り、ビット線トランスファー
ゲートでセンスアンプとビット線対とが短絡されると、
ビット線対の基準電位Ｖｒｅｆ１は、内部電源Ｖｉｉの
１／２とグランド電位との間の電位になる。その基準電
位Ｖｒｅｆ１の上下に、ビット線の電位は微小電圧ΔＶ
だけ上昇または下降する。
【００４２】一方、図６〜１１の実施の形態例では、ビ
ット線対のプリチャージ電位Ｖ１が高く、センスアンプ
のプリチャージ電位Ｖ２が低く設定されている。そこ
で、その具体例として、第一の電位Ｖ１が内部降圧電源
Ｖｉｉで第二の電位Ｖ２がグランド電位Ｖｓｓに設定し
た例が、図１２に示される。この場合のビット線の基準
電位Ｖｒｅｆ２は、内部電源Ｖｉｉとその１／２の電位
との間の電位になる。
ット線対のプリチャージ電位Ｖ１が高く、センスアンプ
のプリチャージ電位Ｖ２が低く設定されている。そこ
で、その具体例として、第一の電位Ｖ１が内部降圧電源
Ｖｉｉで第二の電位Ｖ２がグランド電位Ｖｓｓに設定し
た例が、図１２に示される。この場合のビット線の基準
電位Ｖｒｅｆ２は、内部電源Ｖｉｉとその１／２の電位
との間の電位になる。
【００４３】第一の電位Ｖ１と第二の電位Ｖ２とは、必
ずしも電源電位である必要はない。ビット線基準電位Ｖ
ｒｅｆを最適の電位に設定できる様に、任意の電位が採
用され得る。
ずしも電源電位である必要はない。ビット線基準電位Ｖ
ｒｅｆを最適の電位に設定できる様に、任意の電位が採
用され得る。
【００４４】
【発明の効果】以上説明した通り、本発明によれば、ビ
ット線のプリチャージ電位を電源の１／２の電位より高
くまたは低くした中間電位に設定することができるの
で、センスアンプの駆動動作を確実にすることができ
る。更に、ダミーセルやダミーキャパシタを利用してビ
ット線にレファレンスとなる基準電位を生成する特別の
回路を生成する必要はない。そして、ビット線プリチャ
ージ電位を電源の１／２の電位よりも低くする場合は、
メモリセルのＨレベルがリークにより低下しても、ビッ
ト線には有効な微小電圧が検出され、読み出しを確実に
行うことができる。
ット線のプリチャージ電位を電源の１／２の電位より高
くまたは低くした中間電位に設定することができるの
で、センスアンプの駆動動作を確実にすることができ
る。更に、ダミーセルやダミーキャパシタを利用してビ
ット線にレファレンスとなる基準電位を生成する特別の
回路を生成する必要はない。そして、ビット線プリチャ
ージ電位を電源の１／２の電位よりも低くする場合は、
メモリセルのＨレベルがリークにより低下しても、ビッ
ト線には有効な微小電圧が検出され、読み出しを確実に
行うことができる。
【図１】本発明の原理を説明する為の図である。
【図２】本発明の原理を説明する為の図である。
【図３】本発明の実施の形態例のメモリ回路を示す図で
ある。
ある。
【図４】図３のメモリ回路の変形例を示す図である。
【図５】図３及び図４に示したメモリ回路の動作を説明
するタイミングチャート図である。
するタイミングチャート図である。
【図６】本発明の他の実施の形態例のメモリ回路を示す
図である。
図である。
【図７】図６のメモリ回路の変形例を示す図である。
【図８】図６及び図７に示したメモリ回路の動作を説明
するタイミングチャート図である。
するタイミングチャート図である。
【図９】図６の回路の変形例である。
【図１０】図７の回路の変形例である。
【図１１】図９と図１０の動作を示すタイミングチャー
ト図である。
ト図である。
【図１２】実施の形態例の具体的な電位の例を示す図で
ある。
ある。
ＷＬ ワード線 ＢＬ ビット線 ２６，２７，２８ ビット線プリチャージ回路 ２９，３０ ビット線トランスファーゲート ３１，３２ センスアンプ回路 ３３，６６ センスアンププリチャージ回路 ６４，６５ ビット線プリチャージ回路 ２７０，２８０ ビット線プリチャージ回路 ６４０，６５０ ビット線プリチャージ回路 Ｖ１ 第一の電位 Ｖ２ 第二の電位
Claims (7)
- 【請求項１】複数のワード線と、複数のビット線と、そ
れらの交差する位置に設けられる複数のメモリセルとを
有する半導体記憶装置において、 前記ビット線に生成される電位を検出するセンスアンプ
回路と、 プリチャージ期間に前記ビット線を第一の電位にプリチ
ャージするビット線プリチャージ回路と、 プリチャージ期間に前記センスアンプ回路を第一の電位
と異なる第二の電位にプリチャージするセンスアンププ
リチャージ回路と、 前記ビット線とセンスアンプ回路がプリチャージされる
時に前記ビット線とセンスアンプ回路とを分離し、該プ
リチャージが終了し前記ビット線及びセンスアンプ回路
が前記第一及び第二の電位から分離された後に前記ビッ
ト線とセンスアンプ回路とを結合するビット線トランス
ファーゲート回路とを有し、 前記ビット線トランスファーゲート回路が前記ビット線
とセンスアンプ回路とを結合してビット線が前記第一と
第二の電位の間の第三の電位になった後、前記ワード線
が駆動されることを特徴とする半導体記憶装置。 - 【請求項２】請求項１において、 前記センスアンプ回路は、ビット線対間に生成される電
圧を検出し、 更に、前記プリチャージ期間に該ビット線対間を短絡
し、前記ビット線対が前記第三の電位になった後、前記
ワード線が駆動される前に、前記ビット線対間の短絡を
解除するビット線短絡回路を有することを特徴とする半
導体記憶装置。 - 【請求項３】請求項１において、 前記センスアンプ回路は、一対のＣＭＯＳインバータの
入力対と出力対とを交差接続して構成され、 該ＣＭＯＳインバータのＰ型トランジスタのソースに供
給される第一のセンスアンプ制御信号は、前記プリチャ
ージ期間において該Ｐ型トランジスタを非導通にする第
四の電位に制御され、前記ビット線の電位を検出すると
きは該Ｐ型トランジスタを活性化する第五の電位に制御
され、 該ＣＭＯＳインバータのＮ型トランジスタのソースに供
給される第二のセンスアンプ制御信号は、前記プリチャ
ージ期間において該Ｎ型トランジスタを非導通にする第
六の電位に制御され、前記ビット線の電位を検出すると
きは該Ｎ型トランジスタを活性化する第七の電位に制御
されることを特徴とする半導体記憶装置。 - 【請求項４】請求項３において、 前記第四の電位は前記第三の電位よりも低く、前記第六
の電位は前記第三の電位よりも高いことを特徴とする半
導体記憶装置。 - 【請求項５】請求項１において、 前記第一の電位はグランド電位であり、前記第二の電位
は電源電位であることを特徴する半導体記憶装置。 - 【請求項６】請求項１において、 前記第一の電位は電源電位であり、前記第二の電位はグ
ランド電位であることを特徴する半導体記憶装置。 - 【請求項７】請求項５または６において、 前記第三の電位は、前記電源電位の１／２の電位よりも
グランド電位側または電源電位側にずれた電位であるこ
とを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17229697A JP3399787B2 (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
| US08/987,618 US6049493A (en) | 1997-06-27 | 1997-12-09 | Semiconductor memory device having a precharge device |
| KR1019980003796A KR100272903B1 (ko) | 1997-06-27 | 1998-02-10 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17229697A JP3399787B2 (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1116354A true JPH1116354A (ja) | 1999-01-22 |
| JP3399787B2 JP3399787B2 (ja) | 2003-04-21 |
Family
ID=15939305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17229697A Expired - Fee Related JP3399787B2 (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
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|---|---|
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| KR (1) | KR100272903B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
| US7738281B2 (en) | 2006-10-23 | 2010-06-15 | Panasonic Corporation | Semiconductor storage device |
| US8199549B2 (en) | 2000-02-04 | 2012-06-12 | Renesas Electronics Corporation | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321296B1 (en) * | 1998-08-04 | 2001-11-20 | International Business Machines Corporation | SDRAM L3 cache using speculative loads with command aborts to lower latency |
| JP4413293B2 (ja) * | 1998-09-24 | 2010-02-10 | 富士通マイクロエレクトロニクス株式会社 | リセット動作を高速化したメモリデバイス |
| US6301179B1 (en) * | 1999-06-01 | 2001-10-09 | Bae Systems Information And Electronic Systems Integration, Inc. | Self-equalized low power precharge sense amp for high speed SRAMs |
| JP4138228B2 (ja) * | 2000-11-20 | 2008-08-27 | 株式会社東芝 | 半導体メモリ |
| US6580655B2 (en) * | 2001-08-29 | 2003-06-17 | International Business Machines Corporation | Pre-charge circuit and method for memory devices with shared sense amplifiers |
| KR100410988B1 (ko) * | 2001-11-15 | 2003-12-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법 |
| KR100425474B1 (ko) * | 2001-11-21 | 2004-03-30 | 삼성전자주식회사 | 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 |
| KR100466981B1 (ko) * | 2002-03-04 | 2005-01-24 | 삼성전자주식회사 | 저전압 불휘발성 반도체 메모리 장치 |
| CN101527133B (zh) * | 2004-09-17 | 2012-07-18 | 日本电气株式会社 | 半导体器件、使用该器件的电路和显示设备及其驱动方法 |
| JP4833704B2 (ja) * | 2006-03-24 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP2010176740A (ja) * | 2009-01-28 | 2010-08-12 | Elpida Memory Inc | 半導体記憶装置 |
| US8339882B2 (en) * | 2010-07-12 | 2012-12-25 | Promos Technologies Pte. Ltd. | Dual bit line precharge architecture and method for low power dynamic random access memory (DRAM) integrated circuit devices and devices incorporating embedded DRAM |
| US8446791B2 (en) * | 2010-12-03 | 2013-05-21 | Oracle International Corporation | Process tolerant large-swing sense amplfier with latching capability |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05159575A (ja) * | 1991-12-04 | 1993-06-25 | Oki Electric Ind Co Ltd | ダイナミックランダムアクセスメモリ |
| JPH07130175A (ja) * | 1993-09-10 | 1995-05-19 | Toshiba Corp | 半導体記憶装置 |
| KR960011207B1 (ko) * | 1993-11-17 | 1996-08-21 | 김광호 | 반도체 메모리 장치의 데이타 센싱방법 및 그 회로 |
| KR0140175B1 (ko) * | 1994-11-12 | 1998-07-15 | 김광호 | 반도체 메모리 장치의 센스앰프 회로 |
| JP3241280B2 (ja) * | 1996-11-19 | 2001-12-25 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| JPH10283776A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-06-27 JP JP17229697A patent/JP3399787B2/ja not_active Expired - Fee Related
- 1997-12-09 US US08/987,618 patent/US6049493A/en not_active Expired - Lifetime
-
1998
- 1998-02-10 KR KR1019980003796A patent/KR100272903B1/ko not_active IP Right Cessation
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| JP2008084529A (ja) * | 2007-11-05 | 2008-04-10 | Renesas Technology Corp | 半導体装置 |
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|---|---|
| KR100272903B1 (ko) | 2000-11-15 |
| US6049493A (en) | 2000-04-11 |
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