JP4413293B2 - リセット動作を高速化したメモリデバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミックＲＡＭ（ＤＲＡＭ）等のメモリデバイスに関し、特に、ビット線のリセット動作を高速化したメモリデバイスに関する。
【０００２】
【従来の技術】
ＤＲＡＭ等のメモリデバイスは、大容量化と共に高速化の要請がある。高速化の一例として、ページモードやバーストモード等が提案されている。また、近年において、コラムアドレスだけでなく、ローアドレスの変更を伴うランダムアクセスサイクル自体を短くすることも提案されている。例えば、日経エレクトロニクス１９９８年６月１５日号、１６３−１７１頁、または、１９９８ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ DIGEST OF TECHNICAL PAPERS, ２２−２５頁等において、ランダムアクセス動作に対するサイクルタイムを短くしたファーストサイクルＲＡＭ（ＦＣＲＡＭ、Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ、富士通株式会社による商標登録出願中）が提案されている。
【０００３】
図１は、従来のメモリデバイスの回路例を示す図である。図１のメモリデバイスは、左右方向のコラム方向に延びる第１のビット線対ＢＬ０，／ＢＬ０と、第２のビット線対ＢＬ１，／ＢＬ１との間に、センスアンプＳＡと、ビット線クランパ及びショート回路ＢＬＲと、コラムゲートＣＬＧとが設けられる。これらのセンスアンプＳＡ、ビット線クランパ及びショート回路ＢＬＲ及びコラムゲートＣＬＧは、第１及び第２のビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１に共用され、その間に設けられた第１または第２のビット線トランスファＢＬＴ０，ＢＬＴ１の一方を導通させることにより、第１のビット線対または第２のビット線対に接続される。
【０００４】
左右に設けられた第１及び第２のセルマトリクスＣＭ０，ＣＭ１には、ワード線ＷＬ０，ＷＬ１が設けられ、ワード線とビット線との交差位置に、メモリセルＭＣ０，ＭＣ１が配置される。そして、図１に示された回路が、ワード線方向に複数コラム配置される。
【０００５】
図１のセンスアンプＳＡは、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３とＰチャネルトランジスタＰ１，Ｐ２，Ｐ３から構成され、Ｎ側のセンスアンプ活性化信号ｌｅｚに応答して、トランジスタＮ１が導通し、ノードｎｓａをグランド電圧Ｖssに引き下げ、Ｐ側のセンスアンプ活性化信号ｌｅｘに応答して、トランジスタＰ１が導通し、ノードｐｓａを内部電源Ｖiiに引き上げることで、活性化される。センスアンプの活性化により、ビット線対がグランド電圧Ｖssと内部電源Ｖiiとに駆動、増幅される。
【０００６】
ビット線トランスファＢＬＴ０，ＢＬＴ１は、それぞれＮチャネルトランスファＮ１０，Ｎ１１とＮ１２，Ｎ１３で構成され、それぞれのトランスファ制御信号ｂｌｔ０またはｂｌｔ１に制御されて、対応するビット線対をセンスアンプＳＡ、ビット線クランパ及びショート回路ＢＬＲに接続する。
【０００７】
ビット線クランパ及びショート回路ＢＬＲは、ビット線リセット信号ｂｒｅに応答してＮチャネルトランジスタＮ４，Ｎ５，Ｎ６が導通し、トランジスタＮ４によりビット線対間を短絡すると同時に、トランジスタＮ５，Ｎ６により、ビット線対をプリチャージレベルである内部電源の１／２のＶii／２にクランプする。そして、コラムゲートＣＬＧは、コラム選択信号ｃｌに応答して、ビット線対をデータバス線対ＤＢ，／ＤＢに接続するＮチャネルトランジスタＮ１４，Ｎ１５からなる。
【０００８】
上記の従来のメモリデバイスの動作は、リセット状態において、ビット線トランスファＢＬＴ０，ＢＬＴ１の両方が導通し、ビット線リセット信号ｂｒｅによってビット線クランパ及びショート回路ＢＬＲのトランジスタＮ４〜Ｎ６が導通し、両ビット線対を短絡すると共に、ビット線プリチャージレベルにする。今仮に、メモリセルＭＣ０が選択されるとすると、その後、ビット線トランスファＢＬＴ１側が非導通となり、ワード線ＷＬ０が駆動され、メモリセルＭＣ０内の蓄積電荷に応じて、第１のビット線対ＢＬ０，／ＢＬ０に微小電圧差が生成される。そこで、センスアンプ活性化信号ｌｅｚが立ち上がり、ｌｅｘが立ち下がることで、センスアンプＳＡが活性化され、ビット線対ＢＬ０，／ＢＬ０に生成された微小電圧差が増幅され、一方のビット線が内部電源Ｖiiまで、他方のビット線がグランド電圧Ｖssまで駆動される。そして、コラム選択信号ｃｌに応答して、ビット線対ＢＬ０，／ＢＬ０がデータバス線対ＤＢ，／ＤＢに接続され、図示しない読み出しアンプ及び出力回路を経由して、読み出し信号が出力される。その後、ワード線ＷＬ０が立ち下がり、メモリセルＭＣ０内に再書き込みが行われると、センスアンプＳＡが非活性化されると共に、ビット線リセット信号ｂｒｅに応答して、ビット線クランパ及びショート回路ＢＬＲのトランジスタが導通し、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を短絡して、プリチャージレベルＶii／２にクランプする。
【０００９】
図１に示されたメモリデバイスの構成は、左右のビット線対が１つのセンスアンプを共用する。そして、ビット線トランスファＢＬＴ０，ＢＬＴ１により、一方のビット線対がセンスアンプＳＡに接続される。更に、センスアンプＳＡに隣接して、ビット線リセット用の回路であるビット線クランパ及びショート回路ＢＬＲが設けられ、これも左右のビット線対に共用される。従って、１つのセンスアンプＳＡに対して、比較的長いビット線対が接続され、メモリデバイス全体としてセンスアンプＳＡの列の数が少ない場合に、レイアウト効率の観点から有効である。
【００１０】
しかしながら、ビット線クランパ及びショート回路ＢＬＲが、ビット線トランスファＢＬＴ０，ＢＬＴ１を経由してビット線対に接続されるので、ビット線トランスファのトランジスタＮ１０〜Ｎ１３のオン抵抗により、ビット線対のリセット動作に長時間を要する。この様な、長時間のリセット動作は、ランダムアクセス動作のサイクルタイムを長くする原因となる。
【００１１】
図２は、従来のメモリデバイスの別の回路例を示す図である。図２には、図１と対応する部分には、同じ引用番号を付した。図２の従来例は、第１の従来例と同様に、センスアンプＳＡが、コラム方向に配置された左右のビット線対ＢＬ０，／ＢＬ０とＢＬ１，／ＢＬ１とで共用される。従って、センスアンプＳＡと両ビット線対との間に、それぞれ、ビット線トランスファＢＬＴ０，ＢＬＴ１が設けられる。センスアンプＳＡと共に、コラムゲートＣＬＧも両ビット線対に共用される。
【００１２】
図２に示した従来例は、図１の従来例で指摘した、ビット線対を短絡してプリチャージレベルＶii／２にリセットする動作を高速化するために、ビット線リセット回路であるビット線クランパ及びショート回路ＢＬＲが、それぞれのビット線対に設けられる。即ち、ビット線クランパ及びショート回路ＢＬＲ０は、右側のビット線対ＢＬ０，／ＢＬ０に接続され、リセット信号ｂｌｔ１に応答して、接続されたビット線対ＢＬ０，／ＢＬ０を短絡し、プリチャージレベルにクランプする。同様に、ビット線クランパ及びショート回路ＢＬＲ１は、左側のビット線対ＢＬ１，／ＢＬ１に接続され、リセット信号ｂｌｔ０に応答して、接続されたビット線対ＢＬ１，／ＢＬ１を短絡し、プリチャージレベルにクランプする。それぞれのビット線クランパ及びショート回路は、同様に、短絡用のＮチャネルトランジスタＮ４，Ｎ２４、クランプ用のＮチャネルトランジスタＮ５，Ｎ６、Ｎ２５，Ｎ２６で構成される。
【００１３】
図２に示した従来例の場合は、右側のビット線クランパ及びショート回路ＢＬＲ０と左側のビット線トランスファＢＬＴ１とが、同じ制御信号ｂｌｔ１により制御され、一方、左側のビット線クランパ及びショート回路ＢＬＲ１と右側のビット線トランスファＢＬＴ０とが、同じ制御信号ｂｌｔ０により制御される。従って、それぞれのビット線クランパ及びショート回路ＢＬＲ０，ＢＬＲ１は、ビット線トランスファを経由することなく、それぞれのビット線対を直接短絡し、プリチャージレベルにクランプすることができる。その結果、図１の従来例よりもリセット動作時間を短縮することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記のビット線クランパ及びショート回路のうち、トランジスタＮ５，Ｎ６及びＮ２５，Ｎ２６で構成されるクランパ回路は、ビット線が長時間にわたりＨレベル（内部電源Ｖii）レベルに固定されていた場合に、メモリデバイスの基板内の接合リーク等によりそのＨレベルが低下し、リセット時のビット線対間のショート動作だけでは、ビット線対を内部電源の１／２であるプリチャージレベルＶii／２にすることができない場合に必要となるだけである。従って、ビット線対をリセットするのは、主にショート回路であり、ビット線クランパ回路の動作は、それほどビット線対のリセット動作に影響を与えない。
【００１５】
一方、図２で示した従来例は、ビット線リセット用のビット線クランパ回路とショート回路からなる回路ＢＬＲ０，ＢＬＲ１を、ビット線対それぞれに設けている。従って、ビット線対の長さを短く分割して、ビット線対のリセット動作を高速化するメモリデバイスの場合、ビット線対それぞれにクランパ回路が設けられることは、高集積化の弊害となる。即ち、ビット線対のリセット動作の高速化にそれほど寄与しないクランパ回路を、ビット線対毎に設けると、リセット動作の高速化に寄与せず、むしろ面積効率を低下するという問題を招く。
【００１６】
特に、前述した、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭの場合、センスアンプＳＡによるビット線対の駆動動作時間を短縮化したり、ビット線対のリセット動作を短縮化するために、ビット線対の長さは短く細分化される。その分、メモリデバイス全体としては、センスアンプ列の数とそれを共用するビット線対の数が増大する。従って、ＦＣＲＡＭのアーキテクチャでは、特に、図２の如きビット線対毎にクランパ回路を設けることは、面積効率の低下を招く。更に、図１の如くビット線対のショート回路をビット線対で共用することは、前述の通り、ビット線対のリセット時間の短縮化に反する構成である。
【００１７】
更に、ＦＣＲＡＭは、サイクルタイムを短縮化したことで、リセット動作が頻繁に行われ、消費電力の増大を招く。従って、ビット線のリセット用のビット線クランパ回路及びショート回路も、省電力化が求められている。
【００１８】
そこで、本発明の目的は、面積効率が良く、ビット線対のリセット動作時間を短縮したメモリデバイスを提供することにある。
【００１９】
更に、本発明の目的は、ビット線対のリセット動作時間が短縮化されると共に、リセット動作が省電力化されたメモリデバイスを提供することにある。
【００２０】
更に、本発明の目的は、ランダムアクセスのサイクルタイムが短く、省電力化されたメモリデバイスを提供することにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、複数のワード線と複数のビット線対と、それらの交差位置に配置されるメモリセルとを有するメモリデバイスにおいて、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、
更に、前記第１及び第２のビット線トランスファを導通する第１及び第２のトランスファ制御信号を生成する第１及び第２のトランスファ制御回路を有し、前記第１及び第２のトランスファ制御信号に応答して、前記第２及び第１のビット線ショート回路が動作することを特徴とする。
【００２２】
上記の発明によれば、ビット線ショート回路がビット線対毎に設けられているので、ビット線短絡動作を伴うリセット動作を高速に行うことができる。更に、ビット線クランパ回路が第１及び第２のビット線対に共用されるので、面積効率を高めることができる。
【００２３】
更に、上記の発明において、前記センスアンプを駆動するセンスアンプドライバが、複数のセンスアンプに共通に設けられたことを特徴とする。それにより、センスアンプの面積効率を高めることができる。
【００２４】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記クランパ用トランジスタを駆動するクランパ制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。
【００２５】
上記の発明によれば、クランパ制御信号の生成の電力消費を少なくすることができる。
【００２６】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記ビット線ショート回路が、前記ビット線対間に設けられたショート用トランジスタで構成され、当該トランジスタを駆動するショート制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。
【００２７】
上記の発明によれば、ビット線ショート制御信号の生成の消費電力を少なくすることができる。
【００２８】
上記の目的を達成するために、第２の発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
ワード方向に分割して設けられ、複数のメモリセルと、複数のワード線と、複数のビット線対とをそれぞれ有する複数のサブセルマトリクスを有し、
前記サブセルマトリクスは、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有することを特徴とする。
【００２９】
上記の第２の発明によれば、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭにおいて、ビット線のリセット動作を短くし、セルマトリクス領域の面積効率を高めることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００３１】
図３は、本発明の第１の実施の形態例のメモリデバイスの回路図である。図３のメモリデバイスは、コラム方向に配置された第１のビット線対ＢＬ０，／ＢＬ０と、第２のビット線対ＢＬ１，／ＢＬ１とにより、センスアンプＳＡと、ビット線クランパＣＬＰと、コラムゲートＣＬＧとが共用される。従って、これらの共用されるセンスアンプＳＡと、ビット線クランパＣＬＰと、コラムゲートＣＬＧは、第１及び第２のビット線対ＢＬ０，／ＢＬ０とＢＬ１，／ＢＬ１と、ビット線トランスファＢＬＴ０，ＢＬＴ１を介して、接続される。更に、第１及び第２のビット線対には、それぞれ、ビット線ショート回路ＳＨ０，ＳＨ１が設けられる。また、第１のビット線対ＢＬ０，／ＢＬ０とワード線ＷＬ０との交差位置には、１トランジスタと１キャパシタからなるメモリセルＭＣ０が配置され、同様に、第２のビット線対とワード線ＷＬ１との交差位置には、メモリセルＭＣ１が配置される。但し、図３中には、一方のメモリセルのみを示す。
【００３２】
図３の回路には、図１，２と対応する部分には、同じ引用番号を与えた。但し、図３のメモリデバイスでは、図１の例と異なり、ビット線ショート回路がそれぞれのビット線対に設けられる。右側のビット線ショート回路ＳＨ０は、ＮチャネルトランジスタＮ４０で構成され、左側のビット線トランスファＢＬＴ１を制御するトランスファ制御信号blt1で制御される。また、左側のビット線ショート回路ＳＨ１は、ＮチャネルトランスファＮ４１で構成され、右側のビット線トランスファＢＬＴ０を制御するトランスファ制御信号blt0で制御される。
【００３３】
そして、図３のメモリデバイスでは、図２の例と異なり、ビット線クランパＣＬＰが、第１及び第２のビット線対に共通に設けられ、トランジスタＮ５，Ｎ６で構成され、両トランスファ制御信号blt0,blt1 から生成されるクランパ制御信号（或いはビット線リセット信号）ｂｒｓにより制御され、いずれか一方のビット線対をプリチャージレベルＶii／２にクランプする。センスアンプＳＡの構成は、図１，２の例と同じである。
【００３４】
図４は、図３のメモリデバイスの動作波形図である。図４に従って、図３の第１の実施の形態例の動作を説明する。以下の説明は、左側のセルマトリクスＣＭ０内のＨレベルを記憶しているメモリセルＭＣ０が読み出される場合である。
【００３５】
最初のリセット状態では、両方のトランスファ制御信号blt0、blt1が共に内部電源Ｖiiよりも高いＨレベルにあり、そのトランスファ制御信号blt0、blt1から生成されるクランパ制御信号brs も高いＨレベルにある。従って、左右のビット線トランスファＢＬＴ０，ＢＬＴ１が共に導通状態であり、同様に左右のビット線ショート回路ＳＨ０，ＳＨ１のトランジスタＮ４０とＮ４１が導通状態であり、ビット線クランパＣＬＰのトランジスタＮ５，Ｎ６も導通状態にある。その結果、第１及び第２のビット線対は、内部電源Ｖiiの半分のプリチャージレベルＶii／２にリセットされている。
【００３６】
次に、トランスファ制御信号blt1とクランパ制御信号brs がＬレベルになり、左側のビット線トランスファＢＬＴ１が非導通になり、右側のビット線ショート回路ＳＨ０のトランジスタＮ４０が非導通になり、クランパ回路ＣＬＰのトランジスタＮ５，Ｎ６が非導通になり、リセット状態が終了する。この状態では、第１のビット線対ＢＬ０，／ＢＬ０が、導通状態を維持するビット線トランスファＢＬＴ０を介して、センスアンプＳＡに接続される。
【００３７】
そこで、右側のセルマトリクスＣＭ０内のワード線ＷＬ０が、内部電源Ｖiiよりも高いＨレベルに駆動される。その結果、第１のビット線対のうち、一方のビット線ＢＬ０がメモリセルＭＣ０内の電荷量に応じて、微小電圧だけ上昇し、他方のビット線／ＢＬ０はプリチャージレベルＶii／２を維持する。そして、センスアンプ活性化信号ｌｅｚが立ち上がり、ｌｅｘが立ち下がることで、センスアンプドライバＳＡＤが導通し、センスアンプＳＡが活性化され、ビット線対ＢＬ０，／ＢＬ０に生成された微小電圧差が増幅され、一方のビット線ＢＬ０が内部電源Ｖiiまで、他方のビット線／ＢＬ０がグランド電圧Ｖssまで駆動される。そして、図示しないコラム選択信号ｃｌに応答して、第１のビット線対ＢＬ０，／ＢＬ０がデータバス線対ＤＢ，／ＤＢに接続され、図示しない読み出しアンプ及び出力回路を経由して、読み出し信号が出力される。
【００３８】
その後、ワード線ＷＬ０が立ち下がり、メモリセルＭＣ０内に再書き込みが行われると、センスアンプ活性化信ｌｅｚが立ち下がり、ｌｅｘが立ち上がることで、センスアンプドライバＳＡＤが非導通になり、センスアンプＳＡが非活性化される。そして、トランスファ制御信号blt1とクランパ制御信号brs が立ち上がり、左側のビット線トランスファＢＬＴ１が導通し、ショート回路ＳＨ０により第１のビット線対間が短絡され、クランパ回路ＣＬＰが両方のビット線対をプリチャージレベルＶii／２にクランプする。即ち、ビット線をリセットする回路である、両ビット線ショート回路と、ビット線クランパとが活性化状態となり、両ビット線対は、プリチャージレベルＶii／２にリセットされる。
【００３９】
以上の通り、図３に示したメモリデバイスは、ビット線対間をショートするビット線ショート回路ＳＨ０，ＳＨ１をそれぞれのビット線対に設けているので、ビット線対間の短絡動作は、共用するセンスアンプとの間に設けられたビット線トランスファを介することなく行われる。従って、ビット線トランスファのトランジスタの導通抵抗による遅延がなくなり、ビット線対のリセット動作を高速に行うことができる。そして、ビット線対のリセット動作の速度にそれほど寄与しないビット線クランパＣＬＰは、第１及び第２のビット線対に共用化して、面積効率を高めている。
【００４０】
図５は、第２の実施の形態例のメモリデバイスの回路図である。図５には、ｎ対の第１及び第２のビット線対ＢＬ0 ，／ＢＬ0 〜ＢＬ2n-1，／ＢＬ2n-1が示され、それぞれの第１及び第２のビット線対が、センスアンプＳＡ1 〜ＳＡn と、ビット線クランパＣＬＰ1 〜ＣＬＰn と、コラムゲートＣＬＧ1 〜ＣＬＧn を共用する。そして、それぞれの第１及び第２のビット線対が、専用のビット線ショート回路ＳＨ0 、ＳＨ1 〜ＳＨ2n-2、ＳＨ2n-1を有する。また、センスアンプＳＡ1 〜ＳＡn と第１及び第２のビット線対間には、ビット線トランスファＢＬＴ0 、ＢＬＴ1 〜ＢＬＴ2n-2、ＢＬＴ2n-1が設けられる。それぞれの制御信号は、図３の例と同じである。
【００４１】
図５の第２の実施の形態例が第１の実施の形態例と異なる点は、複数のセンスアンプＳＡ1 〜ＳＡn に共通に、センスアンプドライバＳＡＤであるＮチャネルトランジスタＮ１と、ＰチャネルトランジスタＰ１が設けられることにある。そして、その共通に設けられたセンスアンプドライバＳＡＤが共通ノードｎｓａ，ｐｓａを、グランド電圧Ｖss、内部電源Ｖiiにそれぞれ駆動することで、複数のセンスアンプＳＡ1 〜ＳＡn が、活性化される。
【００４２】
この様に、第２の実施の形態例では、複数のセンスアンプに共通にセンスアンプドライバＳＡＤが設けられているので、その分面積効率を上げることができる。そして、センスアンプＳＡの数が少ないアーキテクチャのメモリデバイスでは、この様に、センスアンプドライバＳＡＤを共通化しても、センスアンプＳＡの活性化速度を十分に高速に保つことができる。
【００４３】
図６は、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭの全体構成図である。上記した第１及び第２の実施の形態例のメモリデバイスは、メモリコア領域の構成を細分化し、ビット線対リセット動作を短縮し、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭに適用される場合、ビット線対のリセット動作を高速化すると共に、面積効率を上げることができる。
【００４４】
次に、図６のＦＣＲＡＭの全体構成について説明する。まず、外部クロックＣＬＯＣＫがクロック入力バッファ１０に供給され、内部クロックｃｌｋが出力される。この内部クロックｃｌｋに応答して、コントロール信号ＣＮＴ、ローアドレスＲａｄｄ、コラムアドレスＣａｄｄが、それぞれの入力バッファ１１，１２，１３に入力されラッチされる。また、同様に内部クロックｃｌｋに応答して、データ出力端子ＤＱからデータが出力され、データ入力端子Ｄｉｎからデータが入力される。
【００４５】
コントロール信号ＣＮＴは、コマンドデコーダ１４に供給され、コマンドがデコードされる。また、初期状態において、コントロール信号ＣＮＴに応答して、ローアドレス端子Ｒａｄｄから供給される各種のモード設定値がモードレジスタ１５にラッチされる。通常動作において、コントロール信号ＣＮＴがコマンドデコーダ１４でデコードされ、そのデコード出力に応答して、ＲＡＳジェネレータ１６によりＲＡＳ活性化が検出されると、コントロールユニット１７によりデコーダなどの動作が制御される。具体的には、ワードデコーダ３０、ビット線トランスファデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５などである。
【００４６】
ローアドレス信号Ｒａｄｄは、入力バッファ１２によりラッチされ、ワードプリデコーダ１９によりプリデコードされる。そのプリデコードされた信号が、ワードデコーダ３０，ビット線トランスファデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、及びブロックデコーダ２０に供給される。また、コラムアドレスＣａｄｄは、入力バッファ１３によりラッチされ、コラムプリデコーダ２２によりプリデコードされる。そのプリデコードされた信号が、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５、及び読み出し側パラレル・シリアル変換回路３７、書き込み側シリアル・パラレル変換回路４２に供給される。
【００４７】
ＦＣＲＡＭは、コントロール信号ＣＮＴをデコードして動作モードを検出する第１ステージ１００と、ローアドレス信号Ｒａｄｄをデコードしてワード線及びセンスアンプを活性化し、リード・ライト用バッファ回路３６にデータをパラレルに出力するまでの第２ステージ２００と、リード・ライト用バッファ回路３６にパラレルに出力されたデータをパラレル・シリアル変換回路３７でシリアルデータに変換し、データ出力バッファ３８から出力するまでの第３ステージ３００とに分けられる。第３ステージ３００には、書き込み用のデータをデータ入力バッファ４４に入力し、シリアル・パラレル変換し、リード・ライト用バッファ回路にデータをパラレルに供給する回路も含まれる。第１、第２及び第３ステージ１００，２００，３００は、パイプライン構造を有し、それぞれのステージが独立して動作する。
【００４８】
メモリコア４０内には、図示しない１トランジスタと１キャパシタからなるメモリセルがビット線とサブワード線ＳＷＬとの交差位置に配置される。メモリコア４０は、後述する通り、ロー方向（図中横方向）について複数のサブセルマトリクスに分割され、センスアンプＳＡの列もそれぞれのサブセルマトリクス毎に設けられる。従って、サブセルマトリクスの選択には、コラムアドレスが利用される。そして、メインワードデコーダ３０がローアドレスに従ってメインワード線を選択し、そのメインワード線に接続されるサブワード線のうち、選択されたサブセルマトリクス内のサブワード線だけが活性化される。同様に、選択されたサブセルマトリクス内であって、選択されたサブワード線に対応するセンスアンプだけがセンスアンプ活性化回路により活性化される。
【００４９】
メモリコア４０内の読み出し時の動作は、一般的なＤＲＡＭと同じである。即ち、メインワード線に属し選択されたサブセルマトリクス内のサブワード線が活性化される。活性化されたサブワード線上のメモリのデータが、ビット線に読み出され、センスアンプの活性化に伴い増幅されラッチされる。センスアンプにラッチされたデータは、リード・ライト用バッファ３６にバーストレングス分だけ並列に出力される。その後は、パラレル・シリアル変換回路３７によりシリアルデータに変換され、データ出力バッファ３８から連続して出力される。パラレル・シリアル変換回路３７は、データレイテンシカウンタ２４により制御されるタイミングで、変換動作を行う。
【００５０】
パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて、必要な数のデータをシリアルに出力する。例えば、リード・ライト・バッファ３６からパラレルに供給された４ビットのデータは、２ビットのコラムアドレスとバーストレングス１，２，４に対応して、それぞれ１ビット、２ビット、４ビットをシリアルに出力する。
【００５１】
第２ステージ２００、メモリコア４０及びリードライトバッファ３６とで、１つのブロックが構成される。通常、メモリデバイス内には複数のブロックが設けられる。従って、各ブロック内にはブロックデコーダ２０が設けられ、ローアドレス信号に応じて、選択されたか否かの信号を生成して、ワードデコーダ２０，ビット線トランスファーゲートデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３に供給する。
【００５２】
図７は、ＦＣＲＡＭのメモリコアの部分回路図である。図７には、メモリコア内の水平方向であるワード方向に分割されたサブセルマトリクスＳＣＭ0 、ＳＣＭ1 が示される。ワードデコーダ３０は、複数のサブセルマトリクスに共通のメインワードデコーダ３０Ｍと各サブセルマトリクス毎に設けられるサブワードデコーダ３０Ｓとで構成される。また、１／４デコーダ３３も、共通のメイン１／４ワードデコーダ３３Ｍとそれぞれに設けられるサブ１／４ワードデコーダ３３Ｓとで構成される。そして、メインワードデコーダ３０Ｍには、ロー系アドレスraaz、rabzと、ワードドライバリセット信号wdr とメインワードブロック活性化信号mbke0,1 とが与えられ、メイン１／４ワードデコーダ３３Ｍには、ワードドライバリセット信号wdr 、ロー系アドレスraq 、ブロック選択信号bks とが与えられる。また、サブセルマトリクスＳＣＭを選択するコラム系アドレスrba0z 、rba1z が、サブ１／４ワードデコーダ３３Ｓにそれぞれ与えられ、サブワードデコーダ３０Ｓには、メインワード線ＭＷＬとサブ１／４ワードデコーダ３３Ｓの出力とが与えられる。
【００５３】
従って、メインワードデコーダ３０Ｍにより、複数のサブセルマトリクスのワード方向が選択される。それぞれのメインワード線ＭＷＬは、４つのサブワードデコーダ３０Ｓを選択し、それぞれのサブワードデコーダ３０Ｓは、サブ１／４ワードデコーダ３３Ｓの出力により選択される。但し、図７中には、メインワード線ＭＷＬに対して１個のサブワードデコーダＳＷＤのみが示される。また、サブ１／４ワードデコーダ３３Ｓは、コラム系アドレスrba0z 、rba1z により選択された時に、その選択出力を対応するサブワードデコーダ３０Ｓに与える。その結果、メインワード線ＭＷＬとサブ１／４ワードデコーダ３３Ｓにより選択されたサブワードデコーダ３０Ｓのみが、サブワード線ＳＷＬを駆動する。サブワード線ＳＷＬは、サブセルマトリクスＳＣＭ毎に分離されているので、その駆動速度は高速である。
【００５４】
トランスファ制御回路であるビット線トランスファデコーダ３１は、メインビット線トランスファデコーダ３１Ｍとサブビット線トランスファデコーダ３１Ｓで構成され、メインビット線トランスファデコーダ３１Ｍは、ブロック選択信号bks とビット線リセット信号blr とを与えられ、メインビット線トランスファ信号ＭＢＬＴを出力する。サブビット線トランスファデコーダ３１Ｓは、メインビット線トランスファ信号ＭＢＬＴとコラム系アドレスrba0z 、rba1z とを与えられ、トランスファ制御信号blt0,1を出力する。従って、サブセルマトリクス内のビット線トランスファＢＬＴ０、ＢＬＴ１のみが導通する。
【００５５】
また、トランスファ制御信号blt0,1は、ビット線ショート回路ＳＨ１，ＳＨ０にもそれぞれ供給される。従って、ビット線トランスファＢＬＴ0 が導通を維持して、他方のビット線トランスファＢＬＴ1 が非導通になる時は、ビット線ショートＳＨ０のトランジスタが非導通になり、ビット線対の短絡を終了する。また逆に、ビット線トランスファＢＬＴ1 が導通を維持して、他方のビット線トランスファＢＬＴ0 が非導通になる時は、ビット線ショートＳＨ１のトランジスタが非導通になる。
【００５６】
クランパ制御回路４５には、両方のサブビット線トランスファ３１Ｓからの信号が与えられ、片方のビット線トランスファＢＬＴ0 、ＢＬＴ1 が活性化されるときに、クランパ制御信号ｂｒｓが生成される。
【００５７】
センスアンプ活性化回路３２は、メインセンスアンプ活性化回路３２Ｍとサブセンスアンプ活性化回路３２Ｓで構成され、メインセンスアンプ活性化回路３２Ｍは、メインワードブロック活性化信号mbke0,mbke1 メインビット線トランスファ信号ＭＢＬＴ0 、ＭＢＬＴ1 と活性化タイミング信号ｔｓａとが与えられ、メイン活性化信号ＭＬＥを生成する。また、サブセンスアンプ活性化回路３２Ｓは、メイン活性化信号ＭＬＥとクランパ制御回路４５の出力が与えられ、選択されたサブセルマトリクス内のセンスアンプ列にセンスアンプ活性化信号ｌｅｘ，ｌｅｚを供給する。
【００５８】
尚、図７には、コラムゲート及びデータバス線対は省略されている。
【００５９】
上記の通り、ＦＣＲＡＭのメモリコアの特徴は、ワード方向に対して複数のサブセルマトリクスＳＣＭに分割され、選択されたサブセルマトリクス内のサブワード線ＳＷＬのみが駆動されることにある。それに伴い、選択されたサブセルマトリクス内のビット線トランスファＢＬＴが制御され、センスアンプ列とクランパ列とショート回路列が駆動される。その結果、ワード線駆動速度が速く、センスアンプ活性化速度も速く、リセット速度も速い。かかる構成にすることで、ローアドレスの変化を伴うランダムアクセスのサイクルタイムを短くすることができる。
【００６０】
図８は、ＦＣＲＡＭの読み出し動作のタイミングチャート図である。ＦＣＲＡＭの特徴的な構成は、第１に、ローアドレス及びコラムアドレスとコントロール信号の取り込み、及びコマンドデコード動作を行う第１ステージと、ワード線とセンスアンプの活性化及びリセットを行う第２ステージとを分けて、パイプライン動作させるようにし、第２に、メモリコア内を複数のサブセルマトリクスに分割し、コラムアドレスで選択されたサブセルマトリクス内のサブワード線とセンスアンプだけを活性化するようにし、第３に、バーストレングス分の複数のデータを一括してセンスアンプと第３ステージとの間で転送することにある。
【００６１】
図８に従って読み出し動作を以下に説明する。リードコマンドＲＥＡＤに同期して、ローアドレスＲａｄｄとコラムアドレスＣａｄｄとが非マルチプレクスで同時に、或いはマルチプレクスで短い時間の間に連続して供給される。第１ステージ１００は、それらのアドレスとコントロール信号を取り込み、コントロール信号をデコードする。デコード結果に従って、第２ステージは、ローアドレスとコラムアドレスをデコードして、ワード線の駆動（活性化）とセンスアンプの駆動（活性化）を行う。上記の第２の特徴点により、ワード線及びセンスアンプの活性化動作は、高速化される。
【００６２】
第３ステージにおいて、センスアンプにより増幅されラッチされたデータは、ブロック内のデータバスを経由して、４ビット単位でリード・ライト・バッファ３７に出力されラッチされる。そして、その４ビットのデータは、パラレルにパラレル・シリアル変換回路３７に出力される。パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて必要な数のデータをシリアルに出力する。図８の例では、バーストレングスが２に設定されており、２ビットのデータがデータ出力端子ＤＱから出力される。
【００６３】
各ブロック内のリード・ライト・バッファ３７から４ビットのデータがブロックに共通に設けられたパラレル・シリアル変換回路３７に出力されると、ブロック内では自動的にリセット動作（プリチャージ動作）に入る。即ち、ワード線を非活性化し、センスアンプを非活性化し、ビット線やデータバス線の電位をリセット（プリチャージ）する。かかるリセット（プリチャージ）動作は、オートリセット回路１８により開始される。複数ビットのデータがパラレルに第３ステージのコラム系の回路に出力されることで、バーストレングスにかかわらずセンスアンプの活性化の期間を短くすることができる。従って、従来の一般的なＤＲＡＭのように、バーストレングス分のデータが全て出力されるまで、ワード線やセンスアンプの活性化を継続する必要がなく、次のリードコマンドに対するワード線やセンスアンプの活性化動作に入ることができる。即ち、図８に示される通り、最初のリードコマンドに対するワード線とセンスアンプがリセットされた直後に、次のリードコマンドに対するワード線とセンスアンプの活性化が開始される。
【００６４】
上記の様に、ＦＣＲＡＭの特徴的な構成により、サイクルタイムｔRCは、アクセスタイムｔRAC よりも短くなる。即ち、第１ステージと第２ステージをパイプライン構成にすることで、次のサイクルのアドレスとコントロール信号の取り込みとデコードを先行して始めることができ、メモリコアの改良とメモリコアからの複数ビットの一括出力によりワード線とセンスアンプの活性化の期間を短くすることができる。その結果、ランダム・アクセス動作に対しても短時間で行うことが可能になる。
【００６５】
図７に示される通り、上記してきたＦＣＲＡＭ構造において、特に、ビット線対間の短絡を行うビット線ショート回路ＳＨを、ビット線対それぞれに設けることで、ビット線対のリセット動作を速くすることができ、また、クランパＣＬＰとセンスアンプＳＡとを第１及び第２のビット線対で共用することで、センスアンプが配置される領域の面積効率を上げることができる。
【００６６】
図９は、サブビット線トランスファデコーダとクランパ制御回路の回路図である。上側に配置されるサブビット線トランスファデコーダ（トランスファ制御回路）３１Ｓは、ＰチャネルトランジスタＰ２１，Ｐ２２，ＮチャネルトランジスタＮ２１，Ｎ２２，Ｎ２３、及びインターネット４６，４７を有する。そして、トランスファ制御信号blt0を生成する。下側のサブビット線トランスファデコーダ（トランスファ制御回路）３１Ｓも同様の構成であり、トランスファ制御信号blt1を生成する。更に、サブビット線トランスファデコーダ３１Ｓは、内部電源Ｖiiよりも高い昇圧電源Ｖppに接続され、出力のトランスファ制御信号blt0、blt1は、グランド電源Ｖssから昇圧電源Ｖppまでの振幅を有する。
【００６７】
クランパ制御回路４５は、サブビット線トランスファデコーダ３１Ｓのノードｎ１，ｎ２を入力するＮＡＮＤゲート５０とインバータ５１を有する。そして、昇圧電源Ｖppに接続され、クランパ制御信号brs も、グランド電源Ｖssから昇圧電源Ｖppまでの振幅を有する。
【００６８】
サブビット線トランスファデコーダ３１Ｓの動作を説明すると、ＰチャネルトランジスタＰ２１及びＮチャネルトランジスタＮ２３には、メイントランスファ制御信号ＭＢＬＴ0 が供給され、ＮチャネルトランジスタＮ２１、Ｎ２２には、それぞれ前述のコラム系のアドレスrba0z 、rba1z とが与えられる。
【００６９】
図１０は、図９の動作タイミングチャート図である。図１０に従って、動作を説明する。
【００７０】
まず、リセット状態では、メイントランスファ制御信号ＭＢＬＴ0 がＬレベルであり、トランジスタＰ２１が導通、トランジスタＮ２３が非導通となり、ノードｎ１はＨレベルにある。その結果、トランスファ制御信号blt0,blt1 は共にＨレベルになる。即ち、ビット線トランスファＢＬＴ0 、ＢＬＴ1 は共に導通状態であり、ビット線対が短絡されリセットされる。また、ノードｎ１のＨレベルにより、インバータ４６の出力がＬレベルになり、トランジスタＰ２２が導通し、ノードｎ１のＨレベルがラッチされる。更に、ノードｎ１とｎ２のＨレベルにより、クランパ制御回路４５のＮＡＮＤゲート５０の出力はＬレベルになり、クランパ制御信号ｂｒｓはＨレベルになり、ビット線クランパＣＬＰが駆動され、ビット線対がプリチャージレベルにクランプされる。
【００７１】
次に、活性化状態において、時刻ｔ１では、選択側のメイントランスファ制御信号ＭＢＬＴ1 はＬレベルを維持する。従って、対応するトランスファ制御信号blt1はＨレベルを維持し、対応するビット線トランスファＢＬＴ1 は導通状態を保ち、ビット線対をセンスアンプＳＡに接続したままである。また、非選択側のメイントランスファ制御信号ＭＢＬＴ0 はＨレベルになる。それに応答してトランジスタＮ２３が導通し、アドレスrba0z 、rba1z が両方ともＨレベルであれば、トランジスタＮ２１，Ｎ２２が導通し、ノードｎ１がＬレベルになる。その結果、トランスファ制御信号blt0がＬレベルになり、対応するビット線トランスファＢＬＴ0 が非導通になり、対応する側のビット線対群がセンスアンプＳＡから切り離される。それと同時に、クランパ制御信号ｂｒｓもＬレベルになり、ビット線クランパＣＬＰは非活性化される。また、選択側のビット線対に設けられたビット線ショート回路は、トランスファ制御信号blt0のＬレベルにより、非導通になる。
【００７２】
但し、アドレスrba0z 、rba1z の一方でもＬレベルであると、トランジスタＮ２１、Ｎ２２のいずれかが非導通になるので、ラッチ動作によってノードｎ２のＨレベルが維持され、出力blt1はＨレベルを維持する。即ち、非選択のサブセルマトリクスＳＣＭにおいては、トランスファ制御信号は駆動されず、クランパ制御信号ｂｒｓもＨレベルを維持する。
【００７３】
時刻ｔ２は、メイントランスファ制御信号ＭＢＬＴ1 がＨレベルになる場合である。この場合は、トランスファ制御信号blt1がＬレベルになり、対応するビット線トランスファＢＬＴ1 を非導通にして、ビット線対をセンスアンプＳＡから切り離す。また、それと同時にクランパ制御信号ｂｒｓもＬレベルになりクランパＣＬＰを非活性化する。
【００７４】
サブビット線トランスファデコーダ３１Ｓが昇圧電源Ｖppに接続され、トランスファ制御信号blt0、blt1も昇圧電源Ｖppまで駆動される。その結果、ビット線トランスファＢＬＴのトランジスタのゲートは昇圧電圧Ｖppとなって、センスアンプＳＡによって一方のビット線を内部電源Ｖiiまで駆動することができる。また、クランパ制御信号ｂｒｓも昇圧電源Ｖppまで駆動される。
【００７５】
図１１は、サブビット線トランスファデコーダとクランパ制御回路の別の例の回路図である。図９の回路と対応する部分には同じ引用番号を与えた。図１１の例は、クランパ制御回路４５が、昇圧電源Ｖppではなくそれより低い内部電源Ｖiiが接続されている点で、図９の回路と異なる。それ以外は同じである。外部から供給される電源Ｖccを昇圧して昇圧電源Ｖppが生成される。そして、昇圧電源Ｖppを利用して内部の低い電源Ｖiiが生成される。従って、電圧の関係は、Ｖpp＞Ｖcc、Ｖpp＞Ｖiiになる。
【００７６】
そして、ビット線クランパＣＬＰは、ビット線対を内部電源Ｖiiの半分のプリチャージレベルＶii／２にクランプする回路であり、そのトランスファのゲート電圧は特に昇圧電源Ｖppにする必要はない。従って、図１１の例では、クランパ制御回路４５の電源を低い内部電源Ｖiiにすることにより、クランパ制御信号ｂｒｓのＨレベルを昇圧電源Ｖppより低い内部電源Ｖiiにすることができ、消費電力を削減することができる。即ち、昇圧電源Ｖppの消費電流を削減することができるのである。ＦＣＲＡＭの場合は、かかる消費電力の削減は重要である。即ち、ＦＣＲＡＭは、サイクルタイムが短いので、内部のリセット動作とアクティブ動作の周期が短くなる。従って、それだけ全体の消費電力が増大することになる。そこで、図１１の如き回路にすることで、少しでも消費電力を削減することは、ＦＣＲＡＭの場合に重要である。
【００７７】
図１２は、更に、サブビット線トランスファデコーダとクランパ制御回路の別の例の回路図である。図９の回路と対応する部分には同じ引用番号を与えた。図１２の例では、サブビット線トランスファデコーダ３１Ｓに、ビット線ショート回路の制御信号blt0,blt1 を生成するインバータ６０，６１及び６２，６３を追加する。そして、これらのインバータ６０〜６３は、昇圧電源Ｖppではなく、内部電源Ｖiiを接続する。従って、ショート回路用の制御信号blt0,blt1 （ＳＨへ）は、内部電源Ｖiiまでしか駆動されない。従って、その分消費電力を削減することができる。ビット線ショート回路も、図３に示されたトランジスタん４０、Ｎ４１のゲート電圧を内部電源Ｖiiにしても、ビット線対間を導通させることができる。
【００７８】
【発明の効果】
以上説明した通り、本発明によれば、ビット線ショート回路をビット線対毎に設け、ビット線クランパをビット線対に共通に設けたので、ビット線対のリセット動作を高速化し、面積効率を向上させることができる。
【００７９】
更に、上記の構成をＦＣＲＡＭに適用することにより、ＦＣＲＡＭのサイクルタイムの短縮に大きく寄与することができる。
【図面の簡単な説明】
【図１】従来のメモリデバイスの回路例を示す図である。
【図２】従来のメモリデバイスの別の回路例を示す図である。
【図３】本発明の第１の実施の形態例のメモリデバイスの回路図である。
【図４】図３のメモリデバイスの動作波形図である。
【図５】第２の実施の形態例のメモリデバイスの回路図である。
【図６】ＦＣＲＡＭの全体構成図である。
【図７】ＦＣＲＡＭのメモリコアの部分回路図である。
【図８】ＦＣＲＡＭの読み出し動作のタイミングチャート図である。
【図９】サブビット線トランスファデコーダとクランパ制御回路の回路図である。
【図１０】図９の動作タイミングチャート図である。
【図１１】サブビット線トランスファデコーダとクランパ制御回路の回路図（２）である。
【図１２】サブビット線トランスファデコーダとクランパ制御回路の回路図（３）である。
【符号の説明】
ＢＬ，／ＢＬ ビット線
ＭＷＬ メインワード線
ＳＷＬ サブワード線
ＭＣ メモリセル
ＳＣＭ サブセルマトリクス
ＢＬＴ ビット線トランスファ
blt トランスファ制御信号
ＣＬＰ ビット線クランパ回路
ＳＨ ビット線ショート回路
ＳＡ センスアンプ
ＳＡＤ センスアンプドライバ
lex,lez センスアンプ活性化信号
３１ トランスファ制御回路、ビット線トランスファデコーダ
４５ クランパ制御回路
brs クランパ制御信号
【発明の属する技術分野】
本発明は、ダイナミックＲＡＭ（ＤＲＡＭ）等のメモリデバイスに関し、特に、ビット線のリセット動作を高速化したメモリデバイスに関する。
【０００２】
【従来の技術】
ＤＲＡＭ等のメモリデバイスは、大容量化と共に高速化の要請がある。高速化の一例として、ページモードやバーストモード等が提案されている。また、近年において、コラムアドレスだけでなく、ローアドレスの変更を伴うランダムアクセスサイクル自体を短くすることも提案されている。例えば、日経エレクトロニクス１９９８年６月１５日号、１６３−１７１頁、または、１９９８ ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＣＩＲＣＵＩＴＳ DIGEST OF TECHNICAL PAPERS, ２２−２５頁等において、ランダムアクセス動作に対するサイクルタイムを短くしたファーストサイクルＲＡＭ（ＦＣＲＡＭ、Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ、富士通株式会社による商標登録出願中）が提案されている。
【０００３】
図１は、従来のメモリデバイスの回路例を示す図である。図１のメモリデバイスは、左右方向のコラム方向に延びる第１のビット線対ＢＬ０，／ＢＬ０と、第２のビット線対ＢＬ１，／ＢＬ１との間に、センスアンプＳＡと、ビット線クランパ及びショート回路ＢＬＲと、コラムゲートＣＬＧとが設けられる。これらのセンスアンプＳＡ、ビット線クランパ及びショート回路ＢＬＲ及びコラムゲートＣＬＧは、第１及び第２のビット線対ＢＬ０，／ＢＬ０、ＢＬ１，／ＢＬ１に共用され、その間に設けられた第１または第２のビット線トランスファＢＬＴ０，ＢＬＴ１の一方を導通させることにより、第１のビット線対または第２のビット線対に接続される。
【０００４】
左右に設けられた第１及び第２のセルマトリクスＣＭ０，ＣＭ１には、ワード線ＷＬ０，ＷＬ１が設けられ、ワード線とビット線との交差位置に、メモリセルＭＣ０，ＭＣ１が配置される。そして、図１に示された回路が、ワード線方向に複数コラム配置される。
【０００５】
図１のセンスアンプＳＡは、ＮチャネルトランジスタＮ１，Ｎ２，Ｎ３とＰチャネルトランジスタＰ１，Ｐ２，Ｐ３から構成され、Ｎ側のセンスアンプ活性化信号ｌｅｚに応答して、トランジスタＮ１が導通し、ノードｎｓａをグランド電圧Ｖssに引き下げ、Ｐ側のセンスアンプ活性化信号ｌｅｘに応答して、トランジスタＰ１が導通し、ノードｐｓａを内部電源Ｖiiに引き上げることで、活性化される。センスアンプの活性化により、ビット線対がグランド電圧Ｖssと内部電源Ｖiiとに駆動、増幅される。
【０００６】
ビット線トランスファＢＬＴ０，ＢＬＴ１は、それぞれＮチャネルトランスファＮ１０，Ｎ１１とＮ１２，Ｎ１３で構成され、それぞれのトランスファ制御信号ｂｌｔ０またはｂｌｔ１に制御されて、対応するビット線対をセンスアンプＳＡ、ビット線クランパ及びショート回路ＢＬＲに接続する。
【０００７】
ビット線クランパ及びショート回路ＢＬＲは、ビット線リセット信号ｂｒｅに応答してＮチャネルトランジスタＮ４，Ｎ５，Ｎ６が導通し、トランジスタＮ４によりビット線対間を短絡すると同時に、トランジスタＮ５，Ｎ６により、ビット線対をプリチャージレベルである内部電源の１／２のＶii／２にクランプする。そして、コラムゲートＣＬＧは、コラム選択信号ｃｌに応答して、ビット線対をデータバス線対ＤＢ，／ＤＢに接続するＮチャネルトランジスタＮ１４，Ｎ１５からなる。
【０００８】
上記の従来のメモリデバイスの動作は、リセット状態において、ビット線トランスファＢＬＴ０，ＢＬＴ１の両方が導通し、ビット線リセット信号ｂｒｅによってビット線クランパ及びショート回路ＢＬＲのトランジスタＮ４〜Ｎ６が導通し、両ビット線対を短絡すると共に、ビット線プリチャージレベルにする。今仮に、メモリセルＭＣ０が選択されるとすると、その後、ビット線トランスファＢＬＴ１側が非導通となり、ワード線ＷＬ０が駆動され、メモリセルＭＣ０内の蓄積電荷に応じて、第１のビット線対ＢＬ０，／ＢＬ０に微小電圧差が生成される。そこで、センスアンプ活性化信号ｌｅｚが立ち上がり、ｌｅｘが立ち下がることで、センスアンプＳＡが活性化され、ビット線対ＢＬ０，／ＢＬ０に生成された微小電圧差が増幅され、一方のビット線が内部電源Ｖiiまで、他方のビット線がグランド電圧Ｖssまで駆動される。そして、コラム選択信号ｃｌに応答して、ビット線対ＢＬ０，／ＢＬ０がデータバス線対ＤＢ，／ＤＢに接続され、図示しない読み出しアンプ及び出力回路を経由して、読み出し信号が出力される。その後、ワード線ＷＬ０が立ち下がり、メモリセルＭＣ０内に再書き込みが行われると、センスアンプＳＡが非活性化されると共に、ビット線リセット信号ｂｒｅに応答して、ビット線クランパ及びショート回路ＢＬＲのトランジスタが導通し、ビット線対ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１を短絡して、プリチャージレベルＶii／２にクランプする。
【０００９】
図１に示されたメモリデバイスの構成は、左右のビット線対が１つのセンスアンプを共用する。そして、ビット線トランスファＢＬＴ０，ＢＬＴ１により、一方のビット線対がセンスアンプＳＡに接続される。更に、センスアンプＳＡに隣接して、ビット線リセット用の回路であるビット線クランパ及びショート回路ＢＬＲが設けられ、これも左右のビット線対に共用される。従って、１つのセンスアンプＳＡに対して、比較的長いビット線対が接続され、メモリデバイス全体としてセンスアンプＳＡの列の数が少ない場合に、レイアウト効率の観点から有効である。
【００１０】
しかしながら、ビット線クランパ及びショート回路ＢＬＲが、ビット線トランスファＢＬＴ０，ＢＬＴ１を経由してビット線対に接続されるので、ビット線トランスファのトランジスタＮ１０〜Ｎ１３のオン抵抗により、ビット線対のリセット動作に長時間を要する。この様な、長時間のリセット動作は、ランダムアクセス動作のサイクルタイムを長くする原因となる。
【００１１】
図２は、従来のメモリデバイスの別の回路例を示す図である。図２には、図１と対応する部分には、同じ引用番号を付した。図２の従来例は、第１の従来例と同様に、センスアンプＳＡが、コラム方向に配置された左右のビット線対ＢＬ０，／ＢＬ０とＢＬ１，／ＢＬ１とで共用される。従って、センスアンプＳＡと両ビット線対との間に、それぞれ、ビット線トランスファＢＬＴ０，ＢＬＴ１が設けられる。センスアンプＳＡと共に、コラムゲートＣＬＧも両ビット線対に共用される。
【００１２】
図２に示した従来例は、図１の従来例で指摘した、ビット線対を短絡してプリチャージレベルＶii／２にリセットする動作を高速化するために、ビット線リセット回路であるビット線クランパ及びショート回路ＢＬＲが、それぞれのビット線対に設けられる。即ち、ビット線クランパ及びショート回路ＢＬＲ０は、右側のビット線対ＢＬ０，／ＢＬ０に接続され、リセット信号ｂｌｔ１に応答して、接続されたビット線対ＢＬ０，／ＢＬ０を短絡し、プリチャージレベルにクランプする。同様に、ビット線クランパ及びショート回路ＢＬＲ１は、左側のビット線対ＢＬ１，／ＢＬ１に接続され、リセット信号ｂｌｔ０に応答して、接続されたビット線対ＢＬ１，／ＢＬ１を短絡し、プリチャージレベルにクランプする。それぞれのビット線クランパ及びショート回路は、同様に、短絡用のＮチャネルトランジスタＮ４，Ｎ２４、クランプ用のＮチャネルトランジスタＮ５，Ｎ６、Ｎ２５，Ｎ２６で構成される。
【００１３】
図２に示した従来例の場合は、右側のビット線クランパ及びショート回路ＢＬＲ０と左側のビット線トランスファＢＬＴ１とが、同じ制御信号ｂｌｔ１により制御され、一方、左側のビット線クランパ及びショート回路ＢＬＲ１と右側のビット線トランスファＢＬＴ０とが、同じ制御信号ｂｌｔ０により制御される。従って、それぞれのビット線クランパ及びショート回路ＢＬＲ０，ＢＬＲ１は、ビット線トランスファを経由することなく、それぞれのビット線対を直接短絡し、プリチャージレベルにクランプすることができる。その結果、図１の従来例よりもリセット動作時間を短縮することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上記のビット線クランパ及びショート回路のうち、トランジスタＮ５，Ｎ６及びＮ２５，Ｎ２６で構成されるクランパ回路は、ビット線が長時間にわたりＨレベル（内部電源Ｖii）レベルに固定されていた場合に、メモリデバイスの基板内の接合リーク等によりそのＨレベルが低下し、リセット時のビット線対間のショート動作だけでは、ビット線対を内部電源の１／２であるプリチャージレベルＶii／２にすることができない場合に必要となるだけである。従って、ビット線対をリセットするのは、主にショート回路であり、ビット線クランパ回路の動作は、それほどビット線対のリセット動作に影響を与えない。
【００１５】
一方、図２で示した従来例は、ビット線リセット用のビット線クランパ回路とショート回路からなる回路ＢＬＲ０，ＢＬＲ１を、ビット線対それぞれに設けている。従って、ビット線対の長さを短く分割して、ビット線対のリセット動作を高速化するメモリデバイスの場合、ビット線対それぞれにクランパ回路が設けられることは、高集積化の弊害となる。即ち、ビット線対のリセット動作の高速化にそれほど寄与しないクランパ回路を、ビット線対毎に設けると、リセット動作の高速化に寄与せず、むしろ面積効率を低下するという問題を招く。
【００１６】
特に、前述した、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭの場合、センスアンプＳＡによるビット線対の駆動動作時間を短縮化したり、ビット線対のリセット動作を短縮化するために、ビット線対の長さは短く細分化される。その分、メモリデバイス全体としては、センスアンプ列の数とそれを共用するビット線対の数が増大する。従って、ＦＣＲＡＭのアーキテクチャでは、特に、図２の如きビット線対毎にクランパ回路を設けることは、面積効率の低下を招く。更に、図１の如くビット線対のショート回路をビット線対で共用することは、前述の通り、ビット線対のリセット時間の短縮化に反する構成である。
【００１７】
更に、ＦＣＲＡＭは、サイクルタイムを短縮化したことで、リセット動作が頻繁に行われ、消費電力の増大を招く。従って、ビット線のリセット用のビット線クランパ回路及びショート回路も、省電力化が求められている。
【００１８】
そこで、本発明の目的は、面積効率が良く、ビット線対のリセット動作時間を短縮したメモリデバイスを提供することにある。
【００１９】
更に、本発明の目的は、ビット線対のリセット動作時間が短縮化されると共に、リセット動作が省電力化されたメモリデバイスを提供することにある。
【００２０】
更に、本発明の目的は、ランダムアクセスのサイクルタイムが短く、省電力化されたメモリデバイスを提供することにある。
【００２１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、複数のワード線と複数のビット線対と、それらの交差位置に配置されるメモリセルとを有するメモリデバイスにおいて、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、
更に、前記第１及び第２のビット線トランスファを導通する第１及び第２のトランスファ制御信号を生成する第１及び第２のトランスファ制御回路を有し、前記第１及び第２のトランスファ制御信号に応答して、前記第２及び第１のビット線ショート回路が動作することを特徴とする。
【００２２】
上記の発明によれば、ビット線ショート回路がビット線対毎に設けられているので、ビット線短絡動作を伴うリセット動作を高速に行うことができる。更に、ビット線クランパ回路が第１及び第２のビット線対に共用されるので、面積効率を高めることができる。
【００２３】
更に、上記の発明において、前記センスアンプを駆動するセンスアンプドライバが、複数のセンスアンプに共通に設けられたことを特徴とする。それにより、センスアンプの面積効率を高めることができる。
【００２４】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記クランパ用トランジスタを駆動するクランパ制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。
【００２５】
上記の発明によれば、クランパ制御信号の生成の電力消費を少なくすることができる。
【００２６】
更に、上記の発明において、第１の内部電源を有し、前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記ビット線ショート回路が、前記ビット線対間に設けられたショート用トランジスタで構成され、当該トランジスタを駆動するショート制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とする。
【００２７】
上記の発明によれば、ビット線ショート制御信号の生成の消費電力を少なくすることができる。
【００２８】
上記の目的を達成するために、第２の発明は、コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
ワード方向に分割して設けられ、複数のメモリセルと、複数のワード線と、複数のビット線対とをそれぞれ有する複数のサブセルマトリクスを有し、
前記サブセルマトリクスは、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有することを特徴とする。
【００２９】
上記の第２の発明によれば、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭにおいて、ビット線のリセット動作を短くし、セルマトリクス領域の面積効率を高めることができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００３１】
図３は、本発明の第１の実施の形態例のメモリデバイスの回路図である。図３のメモリデバイスは、コラム方向に配置された第１のビット線対ＢＬ０，／ＢＬ０と、第２のビット線対ＢＬ１，／ＢＬ１とにより、センスアンプＳＡと、ビット線クランパＣＬＰと、コラムゲートＣＬＧとが共用される。従って、これらの共用されるセンスアンプＳＡと、ビット線クランパＣＬＰと、コラムゲートＣＬＧは、第１及び第２のビット線対ＢＬ０，／ＢＬ０とＢＬ１，／ＢＬ１と、ビット線トランスファＢＬＴ０，ＢＬＴ１を介して、接続される。更に、第１及び第２のビット線対には、それぞれ、ビット線ショート回路ＳＨ０，ＳＨ１が設けられる。また、第１のビット線対ＢＬ０，／ＢＬ０とワード線ＷＬ０との交差位置には、１トランジスタと１キャパシタからなるメモリセルＭＣ０が配置され、同様に、第２のビット線対とワード線ＷＬ１との交差位置には、メモリセルＭＣ１が配置される。但し、図３中には、一方のメモリセルのみを示す。
【００３２】
図３の回路には、図１，２と対応する部分には、同じ引用番号を与えた。但し、図３のメモリデバイスでは、図１の例と異なり、ビット線ショート回路がそれぞれのビット線対に設けられる。右側のビット線ショート回路ＳＨ０は、ＮチャネルトランジスタＮ４０で構成され、左側のビット線トランスファＢＬＴ１を制御するトランスファ制御信号blt1で制御される。また、左側のビット線ショート回路ＳＨ１は、ＮチャネルトランスファＮ４１で構成され、右側のビット線トランスファＢＬＴ０を制御するトランスファ制御信号blt0で制御される。
【００３３】
そして、図３のメモリデバイスでは、図２の例と異なり、ビット線クランパＣＬＰが、第１及び第２のビット線対に共通に設けられ、トランジスタＮ５，Ｎ６で構成され、両トランスファ制御信号blt0,blt1 から生成されるクランパ制御信号（或いはビット線リセット信号）ｂｒｓにより制御され、いずれか一方のビット線対をプリチャージレベルＶii／２にクランプする。センスアンプＳＡの構成は、図１，２の例と同じである。
【００３４】
図４は、図３のメモリデバイスの動作波形図である。図４に従って、図３の第１の実施の形態例の動作を説明する。以下の説明は、左側のセルマトリクスＣＭ０内のＨレベルを記憶しているメモリセルＭＣ０が読み出される場合である。
【００３５】
最初のリセット状態では、両方のトランスファ制御信号blt0、blt1が共に内部電源Ｖiiよりも高いＨレベルにあり、そのトランスファ制御信号blt0、blt1から生成されるクランパ制御信号brs も高いＨレベルにある。従って、左右のビット線トランスファＢＬＴ０，ＢＬＴ１が共に導通状態であり、同様に左右のビット線ショート回路ＳＨ０，ＳＨ１のトランジスタＮ４０とＮ４１が導通状態であり、ビット線クランパＣＬＰのトランジスタＮ５，Ｎ６も導通状態にある。その結果、第１及び第２のビット線対は、内部電源Ｖiiの半分のプリチャージレベルＶii／２にリセットされている。
【００３６】
次に、トランスファ制御信号blt1とクランパ制御信号brs がＬレベルになり、左側のビット線トランスファＢＬＴ１が非導通になり、右側のビット線ショート回路ＳＨ０のトランジスタＮ４０が非導通になり、クランパ回路ＣＬＰのトランジスタＮ５，Ｎ６が非導通になり、リセット状態が終了する。この状態では、第１のビット線対ＢＬ０，／ＢＬ０が、導通状態を維持するビット線トランスファＢＬＴ０を介して、センスアンプＳＡに接続される。
【００３７】
そこで、右側のセルマトリクスＣＭ０内のワード線ＷＬ０が、内部電源Ｖiiよりも高いＨレベルに駆動される。その結果、第１のビット線対のうち、一方のビット線ＢＬ０がメモリセルＭＣ０内の電荷量に応じて、微小電圧だけ上昇し、他方のビット線／ＢＬ０はプリチャージレベルＶii／２を維持する。そして、センスアンプ活性化信号ｌｅｚが立ち上がり、ｌｅｘが立ち下がることで、センスアンプドライバＳＡＤが導通し、センスアンプＳＡが活性化され、ビット線対ＢＬ０，／ＢＬ０に生成された微小電圧差が増幅され、一方のビット線ＢＬ０が内部電源Ｖiiまで、他方のビット線／ＢＬ０がグランド電圧Ｖssまで駆動される。そして、図示しないコラム選択信号ｃｌに応答して、第１のビット線対ＢＬ０，／ＢＬ０がデータバス線対ＤＢ，／ＤＢに接続され、図示しない読み出しアンプ及び出力回路を経由して、読み出し信号が出力される。
【００３８】
その後、ワード線ＷＬ０が立ち下がり、メモリセルＭＣ０内に再書き込みが行われると、センスアンプ活性化信ｌｅｚが立ち下がり、ｌｅｘが立ち上がることで、センスアンプドライバＳＡＤが非導通になり、センスアンプＳＡが非活性化される。そして、トランスファ制御信号blt1とクランパ制御信号brs が立ち上がり、左側のビット線トランスファＢＬＴ１が導通し、ショート回路ＳＨ０により第１のビット線対間が短絡され、クランパ回路ＣＬＰが両方のビット線対をプリチャージレベルＶii／２にクランプする。即ち、ビット線をリセットする回路である、両ビット線ショート回路と、ビット線クランパとが活性化状態となり、両ビット線対は、プリチャージレベルＶii／２にリセットされる。
【００３９】
以上の通り、図３に示したメモリデバイスは、ビット線対間をショートするビット線ショート回路ＳＨ０，ＳＨ１をそれぞれのビット線対に設けているので、ビット線対間の短絡動作は、共用するセンスアンプとの間に設けられたビット線トランスファを介することなく行われる。従って、ビット線トランスファのトランジスタの導通抵抗による遅延がなくなり、ビット線対のリセット動作を高速に行うことができる。そして、ビット線対のリセット動作の速度にそれほど寄与しないビット線クランパＣＬＰは、第１及び第２のビット線対に共用化して、面積効率を高めている。
【００４０】
図５は、第２の実施の形態例のメモリデバイスの回路図である。図５には、ｎ対の第１及び第２のビット線対ＢＬ0 ，／ＢＬ0 〜ＢＬ2n-1，／ＢＬ2n-1が示され、それぞれの第１及び第２のビット線対が、センスアンプＳＡ1 〜ＳＡn と、ビット線クランパＣＬＰ1 〜ＣＬＰn と、コラムゲートＣＬＧ1 〜ＣＬＧn を共用する。そして、それぞれの第１及び第２のビット線対が、専用のビット線ショート回路ＳＨ0 、ＳＨ1 〜ＳＨ2n-2、ＳＨ2n-1を有する。また、センスアンプＳＡ1 〜ＳＡn と第１及び第２のビット線対間には、ビット線トランスファＢＬＴ0 、ＢＬＴ1 〜ＢＬＴ2n-2、ＢＬＴ2n-1が設けられる。それぞれの制御信号は、図３の例と同じである。
【００４１】
図５の第２の実施の形態例が第１の実施の形態例と異なる点は、複数のセンスアンプＳＡ1 〜ＳＡn に共通に、センスアンプドライバＳＡＤであるＮチャネルトランジスタＮ１と、ＰチャネルトランジスタＰ１が設けられることにある。そして、その共通に設けられたセンスアンプドライバＳＡＤが共通ノードｎｓａ，ｐｓａを、グランド電圧Ｖss、内部電源Ｖiiにそれぞれ駆動することで、複数のセンスアンプＳＡ1 〜ＳＡn が、活性化される。
【００４２】
この様に、第２の実施の形態例では、複数のセンスアンプに共通にセンスアンプドライバＳＡＤが設けられているので、その分面積効率を上げることができる。そして、センスアンプＳＡの数が少ないアーキテクチャのメモリデバイスでは、この様に、センスアンプドライバＳＡＤを共通化しても、センスアンプＳＡの活性化速度を十分に高速に保つことができる。
【００４３】
図６は、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭの全体構成図である。上記した第１及び第２の実施の形態例のメモリデバイスは、メモリコア領域の構成を細分化し、ビット線対リセット動作を短縮し、ランダムアクセスのサイクルタイムを短くしたＦＣＲＡＭに適用される場合、ビット線対のリセット動作を高速化すると共に、面積効率を上げることができる。
【００４４】
次に、図６のＦＣＲＡＭの全体構成について説明する。まず、外部クロックＣＬＯＣＫがクロック入力バッファ１０に供給され、内部クロックｃｌｋが出力される。この内部クロックｃｌｋに応答して、コントロール信号ＣＮＴ、ローアドレスＲａｄｄ、コラムアドレスＣａｄｄが、それぞれの入力バッファ１１，１２，１３に入力されラッチされる。また、同様に内部クロックｃｌｋに応答して、データ出力端子ＤＱからデータが出力され、データ入力端子Ｄｉｎからデータが入力される。
【００４５】
コントロール信号ＣＮＴは、コマンドデコーダ１４に供給され、コマンドがデコードされる。また、初期状態において、コントロール信号ＣＮＴに応答して、ローアドレス端子Ｒａｄｄから供給される各種のモード設定値がモードレジスタ１５にラッチされる。通常動作において、コントロール信号ＣＮＴがコマンドデコーダ１４でデコードされ、そのデコード出力に応答して、ＲＡＳジェネレータ１６によりＲＡＳ活性化が検出されると、コントロールユニット１７によりデコーダなどの動作が制御される。具体的には、ワードデコーダ３０、ビット線トランスファデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５などである。
【００４６】
ローアドレス信号Ｒａｄｄは、入力バッファ１２によりラッチされ、ワードプリデコーダ１９によりプリデコードされる。そのプリデコードされた信号が、ワードデコーダ３０，ビット線トランスファデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３、及びブロックデコーダ２０に供給される。また、コラムアドレスＣａｄｄは、入力バッファ１３によりラッチされ、コラムプリデコーダ２２によりプリデコードされる。そのプリデコードされた信号が、センスアンプ活性化回路３２、１／４デコーダ３３、コラムデコーダ３４、コラム系コントロールユニット３５、及び読み出し側パラレル・シリアル変換回路３７、書き込み側シリアル・パラレル変換回路４２に供給される。
【００４７】
ＦＣＲＡＭは、コントロール信号ＣＮＴをデコードして動作モードを検出する第１ステージ１００と、ローアドレス信号Ｒａｄｄをデコードしてワード線及びセンスアンプを活性化し、リード・ライト用バッファ回路３６にデータをパラレルに出力するまでの第２ステージ２００と、リード・ライト用バッファ回路３６にパラレルに出力されたデータをパラレル・シリアル変換回路３７でシリアルデータに変換し、データ出力バッファ３８から出力するまでの第３ステージ３００とに分けられる。第３ステージ３００には、書き込み用のデータをデータ入力バッファ４４に入力し、シリアル・パラレル変換し、リード・ライト用バッファ回路にデータをパラレルに供給する回路も含まれる。第１、第２及び第３ステージ１００，２００，３００は、パイプライン構造を有し、それぞれのステージが独立して動作する。
【００４８】
メモリコア４０内には、図示しない１トランジスタと１キャパシタからなるメモリセルがビット線とサブワード線ＳＷＬとの交差位置に配置される。メモリコア４０は、後述する通り、ロー方向（図中横方向）について複数のサブセルマトリクスに分割され、センスアンプＳＡの列もそれぞれのサブセルマトリクス毎に設けられる。従って、サブセルマトリクスの選択には、コラムアドレスが利用される。そして、メインワードデコーダ３０がローアドレスに従ってメインワード線を選択し、そのメインワード線に接続されるサブワード線のうち、選択されたサブセルマトリクス内のサブワード線だけが活性化される。同様に、選択されたサブセルマトリクス内であって、選択されたサブワード線に対応するセンスアンプだけがセンスアンプ活性化回路により活性化される。
【００４９】
メモリコア４０内の読み出し時の動作は、一般的なＤＲＡＭと同じである。即ち、メインワード線に属し選択されたサブセルマトリクス内のサブワード線が活性化される。活性化されたサブワード線上のメモリのデータが、ビット線に読み出され、センスアンプの活性化に伴い増幅されラッチされる。センスアンプにラッチされたデータは、リード・ライト用バッファ３６にバーストレングス分だけ並列に出力される。その後は、パラレル・シリアル変換回路３７によりシリアルデータに変換され、データ出力バッファ３８から連続して出力される。パラレル・シリアル変換回路３７は、データレイテンシカウンタ２４により制御されるタイミングで、変換動作を行う。
【００５０】
パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて、必要な数のデータをシリアルに出力する。例えば、リード・ライト・バッファ３６からパラレルに供給された４ビットのデータは、２ビットのコラムアドレスとバーストレングス１，２，４に対応して、それぞれ１ビット、２ビット、４ビットをシリアルに出力する。
【００５１】
第２ステージ２００、メモリコア４０及びリードライトバッファ３６とで、１つのブロックが構成される。通常、メモリデバイス内には複数のブロックが設けられる。従って、各ブロック内にはブロックデコーダ２０が設けられ、ローアドレス信号に応じて、選択されたか否かの信号を生成して、ワードデコーダ２０，ビット線トランスファーゲートデコーダ３１、センスアンプ活性化回路３２、１／４デコーダ３３に供給する。
【００５２】
図７は、ＦＣＲＡＭのメモリコアの部分回路図である。図７には、メモリコア内の水平方向であるワード方向に分割されたサブセルマトリクスＳＣＭ0 、ＳＣＭ1 が示される。ワードデコーダ３０は、複数のサブセルマトリクスに共通のメインワードデコーダ３０Ｍと各サブセルマトリクス毎に設けられるサブワードデコーダ３０Ｓとで構成される。また、１／４デコーダ３３も、共通のメイン１／４ワードデコーダ３３Ｍとそれぞれに設けられるサブ１／４ワードデコーダ３３Ｓとで構成される。そして、メインワードデコーダ３０Ｍには、ロー系アドレスraaz、rabzと、ワードドライバリセット信号wdr とメインワードブロック活性化信号mbke0,1 とが与えられ、メイン１／４ワードデコーダ３３Ｍには、ワードドライバリセット信号wdr 、ロー系アドレスraq 、ブロック選択信号bks とが与えられる。また、サブセルマトリクスＳＣＭを選択するコラム系アドレスrba0z 、rba1z が、サブ１／４ワードデコーダ３３Ｓにそれぞれ与えられ、サブワードデコーダ３０Ｓには、メインワード線ＭＷＬとサブ１／４ワードデコーダ３３Ｓの出力とが与えられる。
【００５３】
従って、メインワードデコーダ３０Ｍにより、複数のサブセルマトリクスのワード方向が選択される。それぞれのメインワード線ＭＷＬは、４つのサブワードデコーダ３０Ｓを選択し、それぞれのサブワードデコーダ３０Ｓは、サブ１／４ワードデコーダ３３Ｓの出力により選択される。但し、図７中には、メインワード線ＭＷＬに対して１個のサブワードデコーダＳＷＤのみが示される。また、サブ１／４ワードデコーダ３３Ｓは、コラム系アドレスrba0z 、rba1z により選択された時に、その選択出力を対応するサブワードデコーダ３０Ｓに与える。その結果、メインワード線ＭＷＬとサブ１／４ワードデコーダ３３Ｓにより選択されたサブワードデコーダ３０Ｓのみが、サブワード線ＳＷＬを駆動する。サブワード線ＳＷＬは、サブセルマトリクスＳＣＭ毎に分離されているので、その駆動速度は高速である。
【００５４】
トランスファ制御回路であるビット線トランスファデコーダ３１は、メインビット線トランスファデコーダ３１Ｍとサブビット線トランスファデコーダ３１Ｓで構成され、メインビット線トランスファデコーダ３１Ｍは、ブロック選択信号bks とビット線リセット信号blr とを与えられ、メインビット線トランスファ信号ＭＢＬＴを出力する。サブビット線トランスファデコーダ３１Ｓは、メインビット線トランスファ信号ＭＢＬＴとコラム系アドレスrba0z 、rba1z とを与えられ、トランスファ制御信号blt0,1を出力する。従って、サブセルマトリクス内のビット線トランスファＢＬＴ０、ＢＬＴ１のみが導通する。
【００５５】
また、トランスファ制御信号blt0,1は、ビット線ショート回路ＳＨ１，ＳＨ０にもそれぞれ供給される。従って、ビット線トランスファＢＬＴ0 が導通を維持して、他方のビット線トランスファＢＬＴ1 が非導通になる時は、ビット線ショートＳＨ０のトランジスタが非導通になり、ビット線対の短絡を終了する。また逆に、ビット線トランスファＢＬＴ1 が導通を維持して、他方のビット線トランスファＢＬＴ0 が非導通になる時は、ビット線ショートＳＨ１のトランジスタが非導通になる。
【００５６】
クランパ制御回路４５には、両方のサブビット線トランスファ３１Ｓからの信号が与えられ、片方のビット線トランスファＢＬＴ0 、ＢＬＴ1 が活性化されるときに、クランパ制御信号ｂｒｓが生成される。
【００５７】
センスアンプ活性化回路３２は、メインセンスアンプ活性化回路３２Ｍとサブセンスアンプ活性化回路３２Ｓで構成され、メインセンスアンプ活性化回路３２Ｍは、メインワードブロック活性化信号mbke0,mbke1 メインビット線トランスファ信号ＭＢＬＴ0 、ＭＢＬＴ1 と活性化タイミング信号ｔｓａとが与えられ、メイン活性化信号ＭＬＥを生成する。また、サブセンスアンプ活性化回路３２Ｓは、メイン活性化信号ＭＬＥとクランパ制御回路４５の出力が与えられ、選択されたサブセルマトリクス内のセンスアンプ列にセンスアンプ活性化信号ｌｅｘ，ｌｅｚを供給する。
【００５８】
尚、図７には、コラムゲート及びデータバス線対は省略されている。
【００５９】
上記の通り、ＦＣＲＡＭのメモリコアの特徴は、ワード方向に対して複数のサブセルマトリクスＳＣＭに分割され、選択されたサブセルマトリクス内のサブワード線ＳＷＬのみが駆動されることにある。それに伴い、選択されたサブセルマトリクス内のビット線トランスファＢＬＴが制御され、センスアンプ列とクランパ列とショート回路列が駆動される。その結果、ワード線駆動速度が速く、センスアンプ活性化速度も速く、リセット速度も速い。かかる構成にすることで、ローアドレスの変化を伴うランダムアクセスのサイクルタイムを短くすることができる。
【００６０】
図８は、ＦＣＲＡＭの読み出し動作のタイミングチャート図である。ＦＣＲＡＭの特徴的な構成は、第１に、ローアドレス及びコラムアドレスとコントロール信号の取り込み、及びコマンドデコード動作を行う第１ステージと、ワード線とセンスアンプの活性化及びリセットを行う第２ステージとを分けて、パイプライン動作させるようにし、第２に、メモリコア内を複数のサブセルマトリクスに分割し、コラムアドレスで選択されたサブセルマトリクス内のサブワード線とセンスアンプだけを活性化するようにし、第３に、バーストレングス分の複数のデータを一括してセンスアンプと第３ステージとの間で転送することにある。
【００６１】
図８に従って読み出し動作を以下に説明する。リードコマンドＲＥＡＤに同期して、ローアドレスＲａｄｄとコラムアドレスＣａｄｄとが非マルチプレクスで同時に、或いはマルチプレクスで短い時間の間に連続して供給される。第１ステージ１００は、それらのアドレスとコントロール信号を取り込み、コントロール信号をデコードする。デコード結果に従って、第２ステージは、ローアドレスとコラムアドレスをデコードして、ワード線の駆動（活性化）とセンスアンプの駆動（活性化）を行う。上記の第２の特徴点により、ワード線及びセンスアンプの活性化動作は、高速化される。
【００６２】
第３ステージにおいて、センスアンプにより増幅されラッチされたデータは、ブロック内のデータバスを経由して、４ビット単位でリード・ライト・バッファ３７に出力されラッチされる。そして、その４ビットのデータは、パラレルにパラレル・シリアル変換回路３７に出力される。パラレル・シリアル変換回路３７は、設定されたバーストレングスに応じて必要な数のデータをシリアルに出力する。図８の例では、バーストレングスが２に設定されており、２ビットのデータがデータ出力端子ＤＱから出力される。
【００６３】
各ブロック内のリード・ライト・バッファ３７から４ビットのデータがブロックに共通に設けられたパラレル・シリアル変換回路３７に出力されると、ブロック内では自動的にリセット動作（プリチャージ動作）に入る。即ち、ワード線を非活性化し、センスアンプを非活性化し、ビット線やデータバス線の電位をリセット（プリチャージ）する。かかるリセット（プリチャージ）動作は、オートリセット回路１８により開始される。複数ビットのデータがパラレルに第３ステージのコラム系の回路に出力されることで、バーストレングスにかかわらずセンスアンプの活性化の期間を短くすることができる。従って、従来の一般的なＤＲＡＭのように、バーストレングス分のデータが全て出力されるまで、ワード線やセンスアンプの活性化を継続する必要がなく、次のリードコマンドに対するワード線やセンスアンプの活性化動作に入ることができる。即ち、図８に示される通り、最初のリードコマンドに対するワード線とセンスアンプがリセットされた直後に、次のリードコマンドに対するワード線とセンスアンプの活性化が開始される。
【００６４】
上記の様に、ＦＣＲＡＭの特徴的な構成により、サイクルタイムｔRCは、アクセスタイムｔRAC よりも短くなる。即ち、第１ステージと第２ステージをパイプライン構成にすることで、次のサイクルのアドレスとコントロール信号の取り込みとデコードを先行して始めることができ、メモリコアの改良とメモリコアからの複数ビットの一括出力によりワード線とセンスアンプの活性化の期間を短くすることができる。その結果、ランダム・アクセス動作に対しても短時間で行うことが可能になる。
【００６５】
図７に示される通り、上記してきたＦＣＲＡＭ構造において、特に、ビット線対間の短絡を行うビット線ショート回路ＳＨを、ビット線対それぞれに設けることで、ビット線対のリセット動作を速くすることができ、また、クランパＣＬＰとセンスアンプＳＡとを第１及び第２のビット線対で共用することで、センスアンプが配置される領域の面積効率を上げることができる。
【００６６】
図９は、サブビット線トランスファデコーダとクランパ制御回路の回路図である。上側に配置されるサブビット線トランスファデコーダ（トランスファ制御回路）３１Ｓは、ＰチャネルトランジスタＰ２１，Ｐ２２，ＮチャネルトランジスタＮ２１，Ｎ２２，Ｎ２３、及びインターネット４６，４７を有する。そして、トランスファ制御信号blt0を生成する。下側のサブビット線トランスファデコーダ（トランスファ制御回路）３１Ｓも同様の構成であり、トランスファ制御信号blt1を生成する。更に、サブビット線トランスファデコーダ３１Ｓは、内部電源Ｖiiよりも高い昇圧電源Ｖppに接続され、出力のトランスファ制御信号blt0、blt1は、グランド電源Ｖssから昇圧電源Ｖppまでの振幅を有する。
【００６７】
クランパ制御回路４５は、サブビット線トランスファデコーダ３１Ｓのノードｎ１，ｎ２を入力するＮＡＮＤゲート５０とインバータ５１を有する。そして、昇圧電源Ｖppに接続され、クランパ制御信号brs も、グランド電源Ｖssから昇圧電源Ｖppまでの振幅を有する。
【００６８】
サブビット線トランスファデコーダ３１Ｓの動作を説明すると、ＰチャネルトランジスタＰ２１及びＮチャネルトランジスタＮ２３には、メイントランスファ制御信号ＭＢＬＴ0 が供給され、ＮチャネルトランジスタＮ２１、Ｎ２２には、それぞれ前述のコラム系のアドレスrba0z 、rba1z とが与えられる。
【００６９】
図１０は、図９の動作タイミングチャート図である。図１０に従って、動作を説明する。
【００７０】
まず、リセット状態では、メイントランスファ制御信号ＭＢＬＴ0 がＬレベルであり、トランジスタＰ２１が導通、トランジスタＮ２３が非導通となり、ノードｎ１はＨレベルにある。その結果、トランスファ制御信号blt0,blt1 は共にＨレベルになる。即ち、ビット線トランスファＢＬＴ0 、ＢＬＴ1 は共に導通状態であり、ビット線対が短絡されリセットされる。また、ノードｎ１のＨレベルにより、インバータ４６の出力がＬレベルになり、トランジスタＰ２２が導通し、ノードｎ１のＨレベルがラッチされる。更に、ノードｎ１とｎ２のＨレベルにより、クランパ制御回路４５のＮＡＮＤゲート５０の出力はＬレベルになり、クランパ制御信号ｂｒｓはＨレベルになり、ビット線クランパＣＬＰが駆動され、ビット線対がプリチャージレベルにクランプされる。
【００７１】
次に、活性化状態において、時刻ｔ１では、選択側のメイントランスファ制御信号ＭＢＬＴ1 はＬレベルを維持する。従って、対応するトランスファ制御信号blt1はＨレベルを維持し、対応するビット線トランスファＢＬＴ1 は導通状態を保ち、ビット線対をセンスアンプＳＡに接続したままである。また、非選択側のメイントランスファ制御信号ＭＢＬＴ0 はＨレベルになる。それに応答してトランジスタＮ２３が導通し、アドレスrba0z 、rba1z が両方ともＨレベルであれば、トランジスタＮ２１，Ｎ２２が導通し、ノードｎ１がＬレベルになる。その結果、トランスファ制御信号blt0がＬレベルになり、対応するビット線トランスファＢＬＴ0 が非導通になり、対応する側のビット線対群がセンスアンプＳＡから切り離される。それと同時に、クランパ制御信号ｂｒｓもＬレベルになり、ビット線クランパＣＬＰは非活性化される。また、選択側のビット線対に設けられたビット線ショート回路は、トランスファ制御信号blt0のＬレベルにより、非導通になる。
【００７２】
但し、アドレスrba0z 、rba1z の一方でもＬレベルであると、トランジスタＮ２１、Ｎ２２のいずれかが非導通になるので、ラッチ動作によってノードｎ２のＨレベルが維持され、出力blt1はＨレベルを維持する。即ち、非選択のサブセルマトリクスＳＣＭにおいては、トランスファ制御信号は駆動されず、クランパ制御信号ｂｒｓもＨレベルを維持する。
【００７３】
時刻ｔ２は、メイントランスファ制御信号ＭＢＬＴ1 がＨレベルになる場合である。この場合は、トランスファ制御信号blt1がＬレベルになり、対応するビット線トランスファＢＬＴ1 を非導通にして、ビット線対をセンスアンプＳＡから切り離す。また、それと同時にクランパ制御信号ｂｒｓもＬレベルになりクランパＣＬＰを非活性化する。
【００７４】
サブビット線トランスファデコーダ３１Ｓが昇圧電源Ｖppに接続され、トランスファ制御信号blt0、blt1も昇圧電源Ｖppまで駆動される。その結果、ビット線トランスファＢＬＴのトランジスタのゲートは昇圧電圧Ｖppとなって、センスアンプＳＡによって一方のビット線を内部電源Ｖiiまで駆動することができる。また、クランパ制御信号ｂｒｓも昇圧電源Ｖppまで駆動される。
【００７５】
図１１は、サブビット線トランスファデコーダとクランパ制御回路の別の例の回路図である。図９の回路と対応する部分には同じ引用番号を与えた。図１１の例は、クランパ制御回路４５が、昇圧電源Ｖppではなくそれより低い内部電源Ｖiiが接続されている点で、図９の回路と異なる。それ以外は同じである。外部から供給される電源Ｖccを昇圧して昇圧電源Ｖppが生成される。そして、昇圧電源Ｖppを利用して内部の低い電源Ｖiiが生成される。従って、電圧の関係は、Ｖpp＞Ｖcc、Ｖpp＞Ｖiiになる。
【００７６】
そして、ビット線クランパＣＬＰは、ビット線対を内部電源Ｖiiの半分のプリチャージレベルＶii／２にクランプする回路であり、そのトランスファのゲート電圧は特に昇圧電源Ｖppにする必要はない。従って、図１１の例では、クランパ制御回路４５の電源を低い内部電源Ｖiiにすることにより、クランパ制御信号ｂｒｓのＨレベルを昇圧電源Ｖppより低い内部電源Ｖiiにすることができ、消費電力を削減することができる。即ち、昇圧電源Ｖppの消費電流を削減することができるのである。ＦＣＲＡＭの場合は、かかる消費電力の削減は重要である。即ち、ＦＣＲＡＭは、サイクルタイムが短いので、内部のリセット動作とアクティブ動作の周期が短くなる。従って、それだけ全体の消費電力が増大することになる。そこで、図１１の如き回路にすることで、少しでも消費電力を削減することは、ＦＣＲＡＭの場合に重要である。
【００７７】
図１２は、更に、サブビット線トランスファデコーダとクランパ制御回路の別の例の回路図である。図９の回路と対応する部分には同じ引用番号を与えた。図１２の例では、サブビット線トランスファデコーダ３１Ｓに、ビット線ショート回路の制御信号blt0,blt1 を生成するインバータ６０，６１及び６２，６３を追加する。そして、これらのインバータ６０〜６３は、昇圧電源Ｖppではなく、内部電源Ｖiiを接続する。従って、ショート回路用の制御信号blt0,blt1 （ＳＨへ）は、内部電源Ｖiiまでしか駆動されない。従って、その分消費電力を削減することができる。ビット線ショート回路も、図３に示されたトランジスタん４０、Ｎ４１のゲート電圧を内部電源Ｖiiにしても、ビット線対間を導通させることができる。
【００７８】
【発明の効果】
以上説明した通り、本発明によれば、ビット線ショート回路をビット線対毎に設け、ビット線クランパをビット線対に共通に設けたので、ビット線対のリセット動作を高速化し、面積効率を向上させることができる。
【００７９】
更に、上記の構成をＦＣＲＡＭに適用することにより、ＦＣＲＡＭのサイクルタイムの短縮に大きく寄与することができる。
【図面の簡単な説明】
【図１】従来のメモリデバイスの回路例を示す図である。
【図２】従来のメモリデバイスの別の回路例を示す図である。
【図３】本発明の第１の実施の形態例のメモリデバイスの回路図である。
【図４】図３のメモリデバイスの動作波形図である。
【図５】第２の実施の形態例のメモリデバイスの回路図である。
【図６】ＦＣＲＡＭの全体構成図である。
【図７】ＦＣＲＡＭのメモリコアの部分回路図である。
【図８】ＦＣＲＡＭの読み出し動作のタイミングチャート図である。
【図９】サブビット線トランスファデコーダとクランパ制御回路の回路図である。
【図１０】図９の動作タイミングチャート図である。
【図１１】サブビット線トランスファデコーダとクランパ制御回路の回路図（２）である。
【図１２】サブビット線トランスファデコーダとクランパ制御回路の回路図（３）である。
【符号の説明】
ＢＬ，／ＢＬ ビット線
ＭＷＬ メインワード線
ＳＷＬ サブワード線
ＭＣ メモリセル
ＳＣＭ サブセルマトリクス
ＢＬＴ ビット線トランスファ
blt トランスファ制御信号
ＣＬＰ ビット線クランパ回路
ＳＨ ビット線ショート回路
ＳＡ センスアンプ
ＳＡＤ センスアンプドライバ
lex,lez センスアンプ活性化信号
３１ トランスファ制御回路、ビット線トランスファデコーダ
４５ クランパ制御回路
brs クランパ制御信号
Claims (11)
- 複数のワード線と複数のビット線対と、それらの交差位置に配置されるメモリセルとを有するメモリデバイスにおいて、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線トランスファゲートの前記センスアンプとは反対側の前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、
更に、前記第１及び第２のビット線トランスファゲートを導通する第１及び第２のトランスファ制御信号を生成する第１及び第２のトランスファ制御回路を有し、前記第１及び第２のトランスファ制御信号に応答して、前記第２及び第１のビット線ショート回路が動作し、リセット状態では前記ビット線ショート回路とビット線クランパとが活性状態になり前記第１及び第２のビット線トランスファゲートが導通状態になることを特徴とするメモリデバイス。 - 請求項１において、
更に、前記第１及び第２のビット線対により共用され、前記ビット線対の信号をデータバス線対に供給するコラムゲートを有することを特徴とするメモリデバイス。 - 請求項１または２において、
前記センスアンプを駆動するセンスアンプドライバが、複数のセンスアンプに共通に設けられたことを特徴とするメモリデバイス。 - 請求項１または２において、
更に、前記第１及び第２のビット線ショート回路をそれぞれ制御する第１及び第２のショート制御信号に従って、前記ビット線クランパを制御するクランパ制御信号が生成されることを特徴とするメモリデバイス。 - 請求項１において、
更に、第１の内部電源を有し、
前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、
前記クランパ用トランジスタを駆動するクランパ制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とするメモリデバイス。 - 請求項１において、
更に、第１の内部電源を有し、
前記センスアンプは、前記ビット線対の一方を前記第１の内部電源まで増幅し、
前記第１及び第２のビット線トランスファゲートが、前記センスアンプと前記第１及び第２のビット線対間に設けられたトランスファ用トランジスタで構成され、当該トランジスタを駆動するトランスファ制御信号が、前記第１の内部電源より高い電圧に制御され、前記ビット線ショート回路が、前記ビット線対間に設けられたショート用トランジスタで構成され、当該トランジスタを駆動するショート制御信号が、前記トランスファ制御信号より低い電圧に制御されることを特徴とするメモリデバイス。 - 請求項１において、前記第１及び第２のビット線トランスファーゲート及び前記第１及び第２のビット線ショート回路は、Ｎチャネルトランジスタで構成されていることを特徴とするメモリデバイス。
- コマンドデコードを行う第１のステージと、センスアンプの活性化を行う第２のステージと、データの入出力を行う第３のステージとがパイプライン構成をなし、前記センスアンプと第３のステージとの間で複数のデータをパラレルに転送するメモリデバイスにおいて、
ワード方向に分割して設けられ、複数のメモリセルと、複数のワード線と、複数のビット線対とをそれぞれ有する複数のサブセルマトリクスを有し、
前記サブセルマトリクスは、
コラム方向に配置された第１のビット線対と第２のビット線対により共用され、該ビット線対を増幅するセンスアンプと、
前記センスアンプと、第１及び第２のビット線対との間に設けられ、選択されたメモリセル側のビット線対を前記センスアンプに接続する第１及び第２のビット線トランスファゲートと、
前記第１及び第２のビット線トランスファゲートの間に配置され、前記第１のビット線対と第２のビット線対により共用され、当該ビット線対にプリチャージレベルを供給するビット線クランパと、
前記第１及び第２のビット線トランスファゲートの前記センスアンプとは反対側の前記第１及び第２のビット線対にそれぞれ設けられ、該ビット線対間を短絡するビット線ショート回路とを有し、
前記ビット線クランパが、ビット線対間にショート用トランジスタを有することなく、前記プリチャージレベルの端子と前記ビット線対との間に設けられたクランパ用トランジスタを有し、リセット状態では前記ビット線ショート回路とビット線クランパとが活性状態になり前記第１及び第２のビット線トランスファゲートが導通状態になることを特徴とするメモリデバイス。 - 請求項８において、
更に、前記第１及び第２のビット線対により共用され、前記ビット線対の信号をデータバス線対に供給するコラムゲートを有することを特徴とするメモリデバイス。 - 請求項８または９において、
前記ビット線トランスファゲートを制御するトランスファ制御信号が、第１の電圧に駆動され、
前記ビット線クランパを制御するクランパ制御信号が、前記第１の電圧よりも低く駆動されることを特徴とするメモリデバイス。 - 請求項８または９において、
前記ビット線トランスファゲートを制御するトランスファ制御信号が、第１の電圧に駆動され、
前記ビット線ショート回路を制御するショート制御信号が、前記第１の電圧よりも低く駆動されることを特徴とするメモリデバイス。
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