4 2 5 b 5 3 A7 B7 經濟部智慧財產局工消費合作社印製 五、發明説明（1 ) 本發明係與動態RAM(DRAM)之類的記憶體電路有關 ，特別係有關具有重設操作速度較快之位元線的記憶體電 路。 對於DRAM—類記憶體裝置之容量與速度的需求不斷 提高。舉例而言，分頁模式與脈衝模式已被提出以提高速 度》近來亦有人提出降低隨機存取循環，這涉及行位址及 列位址的改變。實例之‘一為快循環RAM(FCRAM，Fujitsu 之註冊商標），其隨機存取作業之循環時間較短，該技術 揭露 1998年 6 月 15 日之 Nikkei Electronics，第 163-171 頁， 以及 1998年之 SYMPOSIUM ON VLSI CIRCUITS，DIGSET OF TECHNICAL PAPERS，第 22-25 頁》 第1圖為傳統記憶體裝置之電路圖。在第1圖之記憶體 裝置中，感應放大器SA、位元線箝位與短路電路BLR， 以及行閘CLG位於第一位元線對BL0與/BL0及第二位元線 對BL1與/BL1之間，這些位元線在行方向上並行配置。感 應放大器SA、位元線箝位與短路電路BLR及行閘CLG由 第一及第二位元線對BL0、/BL0、BL1與/BL1共用，並透 過導通位於第一位元線對與第二位元線對之間的第一與第 二位元線傳輸閘BLT0與BLT1之一的方式與第一位元線對 或第二位元線對連接》 . 第一與第二晶胞陣列CM0與CM1配置於左側與右側， 而字元線WL0與WL1即配置於此，且記憶體晶胞MC0與 MCI位於字元線與位元線的交叉位置。多數個第1囷中所 示的電路在字元線的方向上成行配置》 (請先W讀背面之注意事項再填寫本頁) -裝. 訂 線 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） A7 I五 經濟部智慧財度局貝工消費合作社印製 425553 • B7_ ---------------- 發明説明（2) 第1圊中之感測放大器SA包含N通道電晶體N1、N2、 N3以及p通道電晶體PI、p2、P3 ’當電晶艘1^1隨著1'1側的 感剛放大器啟動信號lez而動作時’感測放大器啟動’將 節點nsa的電壓降為接地電麽Vss ’或者當電晶體P1隨著P ‘側的感測放大器啟動信號lex而動作時’感測放大器啟動 ，將節點psa的電壓提高矣内部電源供應器電壓Vii°透過 啟動感測放大器’位元線對被堪動並放大至接地電壓Vss 與内部電源供應器電壓vii。 位元線轉換閘BLTO與BLT1包含N通道電晶艘N10、
Nil、N12與N13，並在轉換控制信號Blt0與Bltl的控制下 將對應的位元線對連接炱感測放大器SA以及位元線箝位 與短路電路BLR。 在位元線箝位與短路電路BLR中，N通道電晶體N4、 N5與N6根據位元線重設信號bre動作’其中電晶體N1使位 元線對短路，同時電晶體N5與N6將位元線對之電位限制 於預先充電電位vii/2，亦即内部電源供應器電歷Vii的二 分之一。行閘CLG包含N通道電晶體N14與N15，它們根據
行選擇信號cl將位元線對連接至資料匯流排線對DB與/DB 〇 根據前述傳統記憶體裝置之操作，位元線轉換閘BLTO 與BLT1在重設狀態下動作’位元線箝位電路BLR之電晶 體N4 —N6由位元線重設信號bre操作’該信號使位元線對 短路，並將位元線對之電位設定於位元線預先充電電位 Vii/2。若記憶體晶胞MCO在此被選定，則位元線轉換閘 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----^---1---裝-----.I訂-----丨線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局S工消費合作社印製 4 255 5 3 A? ___B7___ 五、發明説明（3 ) 側不再動作，位元線箝位與短路電路BRL重設，使電晶體 N4、N5、N6不動作，字元線WLO被驅動，且第一位元線 對BLO與/BLO之間會根據儲存於記憶體晶胞MCO中的電荷 而形成極小的電位差。隨後感測放大器啟動信號les上升 *而lex下降，啟動感測放大器SA，將位元線對BLO與BL1之 間的極小電位差被放大，使一條位元線的電位提升至内部 電源供應器電壓Vii，而另一條位元線的電位降低至接地 電位Vss »位元線對BLO與/BLO根據行選擇信號cl連接至 資料匯流排線對DB與/DB，而讀取信號經由讀取放大器與 輸出電路輸出，此部分圃中未顯示。當字元線WLO電位降 低而記憶體晶胞MCO再次被寫入，感測放大器SA被抑制 ，同時位元線轉換閘BLT1側再次動作，且位元線箝位與 短路電路BLR之電晶體根據位元線重設信號bre動作，並 使位元線對BLO與/BLO及BL1與/BL1短路並將其電位限制 於預先充電電位Vii/2 » 在第1圖之記憶體裝置組態中，左右位元線對共用一 個感測放大器SA，且位元線轉換器閘BLTO與BLT1將一組 位元線對連接至感測放大器S A »此外，用以重設位元線 的位元線箝位與短路電路BLR鄰接感測放大器SA，且由 左右位元線對所共用。因此，在相當長的位元線對連接至 感測放大器或記憶體裝置之感測放大器SA之行數較少時 ，此組態可提供相當的佈線效率。因為一對記憶體晶陣列 CMO、CM1可共用感測放大器行。 然而，位元線箝位與短路電路BLR係透過位元線轉換 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐） I I I I I I 裝 I I i I 訂 I ί 線 ί請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（4 ) 閘BLTO與BLT1連接至位元線對，因而位元線轉換器閘之 電晶體N10-N13之導通電阻使位元線對之重設操作的時間 增長。漫長的重設操作時間使隨機存取操作的循環時間延 長。 • 第2圖為傳統記憶體裝置的另一個實例。第1圖中的標 號用於第2圖的相同元件上。在第2圖之習知技術中，左右 位元線對BLO與/BLO以友BL1與/BL1在行方向上配置’與 第1圖之習知技術相同，它們共用感測放大器SA。因此’ 位元線轉換器閘BLTO與BLT1分別位於感測放大器SA與各 位元線對之間。與感測放大器類似，行閘CLG亦由兩位元 線對共用。 在第2圏之習知技術中，各位元線對配有位元線箝位 與短路電路BLR為位元線重設電路，以便提高操作速度’ 並將位元線對短路且將電位重設於預先充電電位Vii/2。 易言之，位元線箝位與短路電路BLRO連接至右側位元線 對BLO與/BLO ,根據重設信號bltl將所連接之位元線對BLO 與/BLO短路，並將位元線對之電位侷限於預先充電電位 Vii/2 »同樣地，位元線箝位與短路電路BLRI連接至左位 元線對BL1與/BL1，根據重設信號bltO將所連接之位元線 對BL1與/BL1短路，並將位元線對之電位侷限於預先充電 電位Vii/2。個別位元線箝位與短路電路BLRO、BLR1包含 用以短路N4與N24的N通道電晶體以及用以箝位N5與N6以 及N25與N26的N通道電晶體。 在第2圖之習知技術中，相同的控制信號bltl控制右 本紙張尺度通用中國國家標準（CNS > A4規格（210X297公釐） (请先閲讀背面之注意事項再填寫本頁) .裝· 訂 線. 經濟部智慧財產局員工消費合作社印製 425553 * A7 _______B7 五、發明説明（5 ) 位元線箝位與短路電路BLRO與左位元線轉換閘BLT1，而 相同的控制信號bltO控制左位元線箝位與短路電路BLR1 與右位元線轉換閘BLT。因此，位元線箝位與短路電路 BLR0與BLR1可直接將相對應的位元線對短路並將其電位 •揭限於預先充電電位而不需經過位元線轉換閘。如此一來 ’重設操作時間可小於第1圖中之習知技術。
然而，只有在非選定位元線長時間維持在預先充電電 位（内部電源Vii)且預先充電電位由於記憶體裝置之基體的 接面洩漏而下降’使重設狀態下的位元線對之間的短路操 作無法將位元線對設定於預先充電電位Vii/2(内部電源的 一半）時’才需要前述位元線箝位與短路電路BLRO、BLR1 之由電路體N5與N6以及N25與N26所構成之箝位電路。因 此’短路電路主要用以重設位元線對，且位元線箝位電路 之操作不致大幅影響位元線對之操作D 另一方面，在第2圈的習知技術中，由用以重設位元 線之位元線箝位電路與短路電路構成之電路BLR〇與BLR1 針對各位元線對而配置。因此，若在記憶體裝置中，由於 位元線對之長度減少而使位元線對之重設操作的速度提高 ’則針對各位元線對配置箝位電路的做法不利於集積度的 提高。亦言之，箝位電路對提高位元線對之重設操作速度 的提高無甚助益，若針對各位元線對配置箝位電路，重設 操作的速度不會改善，反而會影響區域效率。 特別是在前述之具有較短的隨機存取循環時間的 FCRAM中’位元線對被分段而縮短，以減少感測放大器Sa 本紙張尺度適用中國國家標準（CNS >八4規格（21〇χ297公釐） I. 裝 -—i 訂 線 (請先閲讀背面之注意Ϋ項再填寫本頁) 255 5 3 Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明説明（6 ) 對位元線對之驅動掭作時間，並降低位元線對之重設操作 時間。因此’記憶體裝置中之感測放大器行數量與共用感 測放大器之位元線對數量同步增加β因此，在Fcram的 架構中’針對各位元線對配置箝位電路的做法（如第2圖所 示）將會降低區域效率《此外’位元線對共用位元線對短 路電路的做法（如第1圚所示）使位元線對重設時間難以降 低。 ’ 在FERAM中，降低循環時間導致更頻繁的重設操作 ’因而增加電力消耗。因此，吾人亦要求重設位元線之位 元線箝位電路與短路電路具有節約電力的特性β 因此’本發明之目的在於提供一種區域交率提高且位 元線對之重設操作時間縮短之記憶體電路。 本發明的另一個目的在於提供一種可使位元線對之重 設操作時間縮短且重設操作之電力消耗減少之記憶體電路 〇 本發明的再一個目的在於提供一種可縮短隨機存取循 環時間縮短且節省電力的記憶體電路。 為達成以上目的’本發明之記憶體電路具有多數條字 元線與多數位元線對，且記憶逋晶胞位於字元線與位元線 對之交又位置，該記憶體電路包含：感測放大器，由配置 於行方向上的第一位元線對與第二位元線對所共用，並放 大位元線對之電壓；第一與第二位元線轉換閘，分別位於 該感測放大器與第一及第二位元線對之間，並將被選定之 記憶體晶胞側的位元線對連接至該感測放大器；位元線箝 -----^------裝-- (請先Μ讀背面之注意事項再填寫本頁) -1Τ 線 本紙張尺度適用中國國家棵率（CNS ) Α4说格（2丨0X297公釐） 10 經濟部智慧財產局負工消費合作社印製 A7 B7_ 五、發明説明（7 ) 位器，位於該第一與第二位元線轉換閘之間，由該第一位 元線對與第二位元線對共用，並提供預先充電電位至位元 線對；與位元線短路電路，位於該第一與第二位元線對之 間，並將位元線對短路》 * 根據前述發明，涉及位元線短路操作之重設操作可高 速執行，因為位元線短路電路針對各位元線對而配置《此 外，由於位元線箝位器電路係由第一與第二位元線對所共 用，區域效率可提高。 前述發明之特徵還包含，該記憶體電路還包含第一内 部電源，其中該感測放大器將該等位元線對之一之電壓放 大至該第一内部電源電位；該第一與第二位元線轉換閘包 含位於該感測放大器與該第一與第二位元線對之間的轉換 電晶體，用以驅動轉換電晶體之轉換控制信號之電位被控 制在大於該第一内部電源電位的水準；該位元線箝位器包 含位於該預先充電電位接點與該等位元線對之間的箝位器 電晶體’用以驅動箝位器電晶體之箝位器控制信號之電位 被控制在小於轉換控制信號的水準。 根據以上發明，產生轉換控制信號所需電力消耗可減 少 〇 前述發明之特徵還包含，該記憶體電路還包含第一内 部電源，其中該感測放大器將該等位元線對之一之電壓放 大至該第一内部電源電位；該第一與第二位元線轉換閘包 含位於該感測放大器與該第一與第二位元線對之轉換電晶 體，用以驅動轉換電晶體之轉換控制信號被控制在大於該 本紙張尺度適用中國困家標準（CNS ) A4規格（210X297公ft ) -----^------t---------IT------,ii (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 4 ^55 5 3η ι" Α7 __—___Β7 五、發明説明（8 ) 第一内部電源電位的水準；該位元線短路電路包含位於該 等位元線對之間的短路電晶體，用以驅動短路電晶體之短 路控制信號被控制在小於轉換控制信號的水準。 根據以上發明，產生位元線短路信號所需電力消耗可 誠少。 為達成以上目的，第二個發明為一種記憶體電路，其 中第一級用以解碼指令 '，第二級用以啟動感測放大器，第 三級用以輸入與輸出資料，此三級電路係以管路方式配置 ’多數資料在感測放大器與第三級之間以並列方式傳送， 該記憶體電路包含：多數個子晶胞陣列，它們在字元方向 上被分割，並具有多數個記憶體晶胞，多數條字元線與多 數組位元線對’其中該子晶胞陣列包含··感測放大器，它 由行方向配置之第一位元線對與第二位元線對所共用，並 放大位元線對之電壓；第一與第二位元線轉換閘，位於感 測放大器與第一及第二位元線對之間，並將選定記憶體晶 胞之位元線對連接至感測放大器；位元線箝位器，位於第 一與第二位元線轉換閘之間，由第一位元線對與第二位元 線對所共用’並提供預先充電電位至位元線對；與位元線 短路電路’位於該第一與第二位元線對之間並將位元線對 短路。 第1圖為傳統記憶體裝置之電路圖； 第2圖為另一種傳統記憶體裝置之電路圖； 第3圖為本發明第一實施例之記憶饉裝置之電路囫； 第4囷為第3圖之記憶體裝置之操作波形囷； 本紙俵尺度適用中國國家標準（CNS > A4規格（210X2?7公釐） 12 I-----------赛------------i {請先閲讀背面之注意事項再填寫本頁) 經濟部智蒽財產局員工消費合作社印製 ^25553 at _一 B7 五、發明説明（9 ) 第5圖為本發明第二實施例之記懷趙裝置之電路圖·， 第6圖為FCRAM之方塊圖： 第7圖為FCRAM之記憶體核心之部分電路圖； 第8圖為FCRAM之讀取操作之時序圖 -帛9圖為子位^線轉換解碍器與符位器控制電路之電 路圖； 第10圖為第9圖電路之操作時序圈. 第11圖為子位元線轉換解碼器與蒋位器控制電路之電 路圖（2); 第12圖為子位元線轉換解碼器與箝位器控制電路之電 路圖（3)。 以下參照画式說明本發明。然而，本發明之技術範_ 不限於此。 第3圖為本發明第一實施例之記憶體裝置之電路圈β 在第3圖之裝置中，第一位元線對BL0與/BL0以及第二位 元線對BL1與/BL1在行方向配置並共用感測放大器Sa、 位元線箝位器CLP以及行閘CLG。因此，.被共用的感測放 大器SA、位元線箝位器CLP與行閘CLG經由位元線轉換閘 BLT0與BLT1連接至第一位元與第二位元線對bl〇與/BL0 及BL1與/BL1。此外’位元線短路電路SH0與SH1分別位 於第一與第二位元線對。在第一位元線對BL0及/BL0與字 元線WL0的交叉位置具有電晶體與電容器構成的記憶體晶 胞MC0,而在第二位元線對BL1及/BL1與字元線WL1的交 又位置具有相同的記憶體晶胞MCI。 本紙張尺度適用中國國家榡準（CNS ) Α4規格（21〇X297公釐） 13 —---^--.---^-------ΐτ------^ (請先閱讀背面之注意事項再填寫本頁) 425553 A7 B7 五、發明説明（10) ~一 第3圖t與第1、2圖相同的元件使用相同的標號。然 而’在第3圖的記憶裝置中，位元線短路電路sh〇、SH1配 置在各位元線對上’此與第1圊不同。右側位元線短路電 路SHO具有N通道電晶體N40，並由轉換控制信號bltl加以 控制’它控制左側位元線轉換閘BLT1 »左側位元線短路 電路SH1具有N通道電晶艘N41，它並由轉換控制信號blt〇 加以控制，它控制右側位元線轉換閘BLT0。 與第2圖不同者’在第3圖之記憶體裝置中，位元線箝 位器CLP針對第一與第二位元線對而配置，它包含電晶體 N5與N6，由來自轉換控制信號bltO與bltl的箝位器控制信 號（或位元線重設信號）brs加以控制，並將一對位元線對的 電位控制在預先充電電位Vii/2。感測放大器之結構與第1 、2圈相同。 第4圖為第3圖之記憶裝置之操作波形。第4圖用以說 明3囷之第一實施例的操作。以下說明記憶髏晶MC0之讀 取，其中左側晶胞陣列CM0儲存高電位。 在初始重設狀態下，轉換控制信號bltO與bltl為Η電位 ，此電位大於内部電源Vii，而轉換器控制信號bltO與bltl 所產生之箝位器控制信號brs亦為Η電位。因此，左側與右 侧位元線轉換閘BLTO與BLT1處於動作狀態，左側與右側 位元線短路電路SH0與SH1之電晶體N40與N41處於動作狀 態，而位元線箝位器CLP之電晶體N5與N6亦處於動作狀 態。因此，第一與第二位元線對被重設於預先充電電位 Vii/2，此為内部電源Vii的一半。 本紙張尺度適用中國囷家梯準（CNS ) A4規格（210X297公釐） —i n 111 n I I n I ^ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消贫合作社印製 14 425553 A7 B7_ 五、發明説明（n ) 接著，轉換控制信號bltl與箝位控制信號brs變成L電 位，左側位元線轉換閘BLT1變成不動作，右侧位元線短 路電路SHO之電晶體N40變成不動作，箝位電路CLP之電 晶體N5也變成不動作，而重設狀態終止》在此狀態中， *第一位元線對BLO與/BLO經由保持在動作狀態的位元線轉 換閘BLTO連接至感測放大器S A。 隨後右側晶胞陣列CMO之字元線WLO被驅動至Η電位 ，此電位大於内部電源Vii。因此，第一位元線對之位元 線BLO的電位隨著記憶趙晶胞MCO内部的充電量而小幅提 升，而另一條位元線/BLO保持在預先充電電位Vii/2。當 感測放大器啟動信號lex上升而lex下降，感測放大器驅動 器SAD動作，感測放大器SA啟動，位元線對BLO與/BLO之 間的微小電位差被放大，位元線BLO被驅動至内部電源電 位Vii而另一條位元線/BLO被驅動至接地電位Vss。回應於 行選擇信號cl，第一位元線對BLO與/BLO經由電晶體N14 、N15連接至資料匯流排線對DB與/DB，且讀取信號經由 讀取放大器與輸出電路輸出，它們連接至資料匯流排線DB 、/DB，但此處並未繪出。 當字元線WLO下降且記憶體晶胞MCO被重新寫入時， 感測放大器啟動信號lez下降而lex上升，感測放大器驅動 器SAD變成不動作，且感測放大器SA不動作。轉換控制 信號bltl與箝位器控制信號brs上升，左側位元線轉換閘 BLT1動作，短路電路SHO將第一位元線對短路，箝位電路 CLP將兩組位元線對之電位限制於預先充電電位Vii/2 »易 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） -----„---r---^-------1T------ii (諳先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消費合作社印製 15 經濟部智慧財產局員工消費合作社印製 ^255 5 3 a? B7 五、發明説明（12 ) 言之，用以重設位元線之位元線短路電路與位元線箝位器 被啟動且兩組位元線對都被重設在預先充電電位Vii/2。 如前述，在第3圖所示之記憶體裝置中，用以短路位 元線對之位元線短路電路SHO或SH1位於各位元線對中， -因此位元線可被短路而不需經過位於位元線對之間的位元 線轉換閘BLTO與BLT1以及共用的感測放大器。因此，位 元線轉換閘BLTO與BLT1之電晶體N10 —N13之導電電阻所 引起之延遲不會發生，而位元線對之重設操作的速度可提 高。由於位元線箝位器CLP無法大幅提高位元線對之重設 操作的速度，它由第一與第二位元線對所共用，因而提高 區域效率。 第5圖為第二實施例之記憶裝置電路圖《第5圖顯示η 對第一與第二位元線對BLO與/BLO- BL2n-l與/BL2n-l， 其中各第一與第二位元線對共用感測放大器SA1 — SAn、 位元線箝位器CLP1 —CLPn以及行閘CLGl-CLGn »各第 一與第二位元線對具有專屬位元線短路電路SHO與SH1 — SH2n-2與 SH2n-l。位元線轉換閘 BLTO與BLTl-BLT2n-2 與BLT2n-l位於感測放大器SA1 — SAn以及第一與第二位 元線對之間。各控制信號與第3圖相同。 第5圖之第二實施例與第一實施例之差異在於，感測 放大器驅動器SAD之N通道電晶體N1與P通道電晶髋P1共 同配置於多數個感測放大器SA1 — San中。而共同配置的 感測放大器SAD分別使共用節點nsa與psa之電位變成接地 電位Vss與内部電源Vii，使多數個感測放大器SAI _ SAn 本紙浪尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） 16 i I 訂 I (請先閱讀背面之注意事項再填寫本頁) ^ 4255 5 3 at B7 經濟部智慧財度局員工消費合作社印製 五、發明説明（13 ) 被啟動。 如此一來，在第二實施例中，感測放大器堪動器sad 針對多數個感測放大器共同配置，這可提高區域效率。若 記憶體裝置具有少量的感測放大器SA，則感測放大器SA •之啟動速度可維持在夠快的水準上，即使感測放大器驅動 器如上所述地共同配置。 第6圖為具有較短隨機存取循環時間之FCraM的方塊 圖。若前述第一與第二實施例之記憶體裝置應用於記憶體 核心區域之組態被切割的FCRAM中，位元線對重設操作 減少且隨機存取之循環時間降低，位元線對之重設操作速 度可提高且改善區域效率。 接著說明第6圖之FCRAM的構造。首先，外部時鐘 CLOCK被送至時鐘輸入緩衝器1〇，並輸出内部時鐘他。 回應内部時鐘elk ’控制信號CNT、列位址Radd與行位址 Cadd輸入至對應的緩衝器11、12與13並被閂鎖。此外， 回應於内部時鐘elk ’資料由資料輸出接點DQ送出，且資 料由資料輸入接點Din被送入 控制信號CNT被送到指令解碼器14，指令在此解碼。 在初始狀態中，回應於控制信號CNT，由列位址接點Radd 送達之各種模式設定值由模式暫存器15加以閂鎖。在正常 操作中，當控制信號CNT由指令解瑪器14加以解碍且RAS 產生器16根據解瑪輸出偵知RAS啟動時，控制單元17控制 解碼器與其他元件之操作。因此，這些元件包含字元解碼 器30、位元線轉換解碼器31、感測放大器啟動電路32、1/4 {請先閲讀背面之注意事項再填寫本頁) -裝 ,ΤΓ 線 本紙張尺度通用中國國家標準（CNS ) Α4規格（210 X 297公釐） 17 經濟部智慧財產局員工消费合作社印製 4 2555 3 at _______B7 五、發明説明（14 ) 解碼器33、行解碼器34與行系統控制單元35。 列位址信號Radd由輸入緩衝器12加以閂鎖，並由字 元預解碼器19加以預先解碼β預先解碼信號被送到字元解 碼器30、位元線轉換解碼器3 1、感測放大器啟動電路32、 1 /4解碼器33與區塊解碼器2〇 〇行位址Cadd由輸入緩衝器13 加以閂鎖’並由行預解碼器22預先解碼。預先解碼信號被 送到感測放大器啟動電路32、1/4解碼器33、行解碼器34 、行系統控制單元35、讀取侧並列/串列轉換電路37與寫 入侧串列/並列轉換電路42。 FCRAM被區分為第一級1〇〇、第二級2〇〇與第三級3〇〇 ，第一級100用以解碼控制信號CNT與檢測操作模式，第 二級200用以解瑪行位址信號Rad(i、啟動字元線與感測放 大器並輸出資料至缓衝電路36以進行並列讀取與寫入，第 三級300利用並列/串列轉換電路37將並列輸入資料轉換至 讀取與寫入緩衝電路36中，並由資料輸出緩衝器3 8輸出資 料β第三級300包含一組電路，用以輸入資料至資料輸入 緩衝器44 ’將資料由串列形式轉換為並列形式，並將並列 資料送至讀取與寫入緩衝電路。第一' 第二與第三級1〇〇 、200與300具有管線結構，因而各級可獨立操作。 在記憶體核心40中，由電晶體與電容器（囷中未顯示） 構成之記憶趙晶胞位於位元線與次字元線SWL之交叉位 置。記憶體核心40(容後詳述）在列方向上（圖中的平行方 向）被區分為多數個子晶胞陣列SCM0、SCM1、SCM2，而 感測放大器SA亦針對各個次晶胞陣列而配置。因此，行 本紙張从適财關家標率（⑽）从胁（21()><297公庚） -----r--:---赛-------1T------線 (請先閲讀背面之注意事項再填寫本頁) 18 經濟部智慧財產局員工消費合作社印製 4255 5 3 A7 ______B7 五、發明説明（15) 位址可用以選擇子晶胞陣列。主字元解碼器3〇根據列位址 選擇主字元線而在連接至主字元線的次字元線中，只有被 選定的子晶胞陣列會被啟動。如此一來，感測啟動電路僅 啟動對應於選定之子晶胞陣列中之選定次字元線的感測放 太器。 記憶體核心40中之讀取操作與一般DRAM相同。易言 之’屬於主字元線且位於選定之子晶胞陣列中的次字元線 會被啟動。經啟動之次字元線之記憶體中的資料會被讀取 ’並在感測放大器啟動時被放大且鎖定。感測放大器鎖定 之資料並列輸出至讀取/寫入緩衝器36以配合脈衝長度。 之後並列資料由並列/串列轉換電路37轉換為串列形式， 並持續由資料輸出緩衝器38輸出。並列/串列電路37根據 資料等待時間計數器24執行轉換操作。 並列/事列轉換電路37根據所設定之脈衝長度以串列 方式輸出所需的資料數量《舉例來說，就來自讀取/寫入 緩衝器3之並列4位元資料而言，1位元、2位元與4位元串 列輸出，以配合2位元行位址與脈衝長度1、2與4。 第二級200、記憶饉核心40與讀取/寫入緩衝器36構成 一個區塊》通常，一個記憶髏裝置中會配置多個區塊。因 此，各區塊具有區塊解碼器20，用以根據列位址信號產生 一個信號，標示該區塊是否被選定，且提供該信號至字元 解碼器30、位元線轉換閘解碼器31、感測放大器啟動電路 32與1/4解碼器33。 第7圖為FCRAM之記憶體核心的部分電路圊。第7圖 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 19 -----r--.---M-------ir------^ (請先閲讀背面之注$項再填寫本頁) 425553 A7 B7_ 五、發明説明（16 ) 顯示記憶體核心之子陣列SCMO與SCM1，它們在字元方 向（水平方向）上被分隔。字元解碼器30包含由多數個子晶 胞陣列所共用的主字元解碼器30M以及位於各個子晶胞陣 列中之子字元解碼器30S。1/4解碼器33亦包含共用1/4解 ‘碼器33M與位於各個子晶胞陣列中之子1/4字元解碼器33S 。列位址raaz與rabz、字元驅動器重設信號wdr與主字元 區塊啟動信號mbkeO與1被送到主字元解碼器33M，而字 元驅動器重設信號WDR、列位址raq與區塊選擇信號bks被 送到主1/4字元解碼器33M。用以選定子晶胞陣列SCM之 行位址rabOz與rbalz被送到各個子1/4字元解碼器30S與主 字元線MWL，而子1/4字元解碼器33S被送到子字元解碼 器 30S。 因此，多數子晶胞陣列之字元方向由主字元解碼器 30M加以選定。各主字元線MWL選擇四個子字元解碼器 30S，而各子字元解碼器30S由子1/4字元解碼器33S之輸出 加以選定。然而，在第7圊中，主字元線MWL僅有一個子 字元解碼器SWD。當子1/4字元解碼器33S由行位址rbaOz 與rbalz加以選定時，被選定的輸出會送到子字元解碼器 30S。因此，只有被主字元線MWL與子1/4字元解碼器33S 所選定的子字元解碼器30S會驅動子字元線SWL»由於子 字元線SWL分配到各個子晶胞陣列SCM，驅動速度會提 向。 位元線轉換解碼器31為轉換器控制電路，它包含主位 元線轉換解碼器31M與子位元線轉換解碼器31S，以及主 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 裝 —訂 务 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 20 經濟部智慧財產局員工消費合作社印製 4 255 5 3 a? B7 五、發明説明（17 ) 位元線轉換解碼器31M，它接收區塊選擇信號bks與位元 線重設信號blr並輸出主位元線轉換信號MBLT。子位元線 轉換解碼器31S接收主位元線轉換信號MBLT以及行位址 rbaOz與rbalz，並輸出轉換控制信號MtO與1。因此，僅有 ‘子陣列中的位元線轉換閘BLT0與BLT1動作。 轉換控制信號b 110與1亦被送到位元線短路電路S Η1與 SH0 »因此，當位元線轉換閘BLT0保持動作狀態而其他位 元線轉換閘BLT1變成不動作，位元線之電晶體短路電路 SH0變成不動作並終止位元線對之短路。另一方面，當位 元線轉換閘BLT1保持動作狀態而其他位元線轉換閘BLT0 變成不動作，位元線短路電路SH1之電晶體變成不動作》 來自子位元線轉換閘31S之信號被送到箝位控制電路 45，而箝位控制信號brs在位元線轉換閘BLT0與BLT1之一 啟動時產生。 感測放大器啟動電路32包含主感測放大器啟動電路 32M與子感測放大器啟動電路32S，而主感測放大器啟動 電路32M接收主字元區塊啟動信號mbkeO與mbkel、主位 元線轉換信號MBLT0與MBLT1以及啟動時序信號tsa，並 產生主啟動信號MLE。子感測放大器啟動電路32S接收主 啟動信號MLE與來自箝位控制電路45之輸出，並提供感 測放大器啟動信號lex與lez至子晶胞陣列之感測放大器列 9 在第7圖中，行閘與資料匯流排線對被省略。 如前述，FCRAM之記憶體核心之特徵在於，記憶體 本紙張尺度適用中國國家標準（CNS > A4见格（2丨0X2?7公釐） 21 -----:------¾-------1T------0 (諳先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局*K工消費合作社印製 4255 5 3 A7 __B7 五、發明説明（18 ) 核心在字元方向上被分割為數個子晶胞陣列SCM，而僅 有被選定的子晶胞陣列中的子字元線SWL會被驅動。因 此’被選定的子晶胞陣列中的位元線轉換閘BLT被控制， 且僅有被選定的子晶胞陣列中的感測放大器列、箝位器列 ‘與短路電路列會被驅動》因此，字元線驅動速度極快，感 測放大器啟動速度極快’且重設速度極快。利用此構造， 涉及行位址改變之隨機存取循環時間可減少。 第8圊為FCRAM之操作時序圖e FCRAM之構造特徵 為（1)管路操作係分級執行，其中第一級用以接收列位址 、行位址以及控制信號，並執行指令解碼操作’而第二級 啟動並重設字元線與感測放大器，（2)記憶體核心區分為 多數個子晶胞陣列，且僅有經行位址選定之子晶胞陣列之 子字元線與感測放大器會被啟動，（3)多數組脈衝長度的 資料會在感測放大器與第三級之間批次傳送。 以下根第8圖說明讀取操作。在與讀取指令rEAD同 步的狀態下’列位址Radd與行位址Cadd以非多路調制的 方式同時提供，或者以多路調制的方式在很短的時間内連 續提供。第一級100接收這些位址與控制信號並將控制信 號解碼《根據解碼的結果，第二級2〇〇解碼列位址與行位 址，驅動（啟動）字元線並驅動（啟動）感測放大器。基於前 述的第二項特徵，字元線與感測放大器之啟動操作的速度 提高》 在第二級300中’由感測放大器加以放大並鎖定之資 料經由區塊匯流排以4位元形式輸出至讀取/寫入緩衝器37 本紙張用117®目家標準（CNS ) ( 2丨〇\297公着) " -"~ ---I 裝 訂 線 (請先閲讀背面之注意事項再填寫本百) Α7 Β7 425553 五、發明説明（19 ) 並被鎖定。此位元資料並列輸出至並列/串列轉換電路37 。並列/串列轉換電路37根據預定的脈衝長度以串列方式 輸出所需的資料數量。在第8圖的例子中，脈衝長度設定 為2 ’因而2位元資料由資料輸出接點DQ以串列方式輪出 * 〇 當4位元資料由在各區塊中由讀取/寫入緩衝器37輸出 至區塊中之並列/串列轉換電路37時，重設操作（預先充電 操作）在區塊中自動開始。易言之，字元線被抑制，感測 放大器被抑制’位元線與資料匯流排之電位被重設（預先 充電）。此種重設（預先充電）操作由第6圓之自動重設電路 18開始。由於多位元資料輸出至第三級300之行系統電路 ’感測電路之啟動時間可縮短，無論脈衝為何種長度。因 此’與傳統DRAM不一樣的是，字元線與感測放大器之啟 動狀態不需維持到脈衝長度的所有資料都輪出為止，而下 一個讀取指令的字元線與感測大器之啟動操作可就此開始 。易言之，如第8圖所示，在第二級200中，下一個指令的 字元線與感測放大器之啟動操作在字元線與感測放大器針 對第一讀取指令進行重設時即可開始。 如前述，基於FCRAM之構造，循環時間tRC小於存取 時間tRAC。易言之，透過採用第一級1〇〇與第二級2〇〇之 管線結構’接收並解碼下一個循環之位址與控制信號的程 序可提前展開，且透過改善記憶體核心以及從記憶體核心 以批次方式輸出多數位元的方式可縮短字元線與感測放大 器之啟動時間。因此，隨機存取操作時間可縮短β 本紙張从適用中國國家棣準（CNS )⑽緣（21GX297公董） -----r-----^-------1T------0 (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局员工消費合作社印製 23 五 經濟部智慧財產局員工消費合作杜印製 :55 5 3 a? _B7_ *發明説明（20 ) 如第7圊所示，在前述FCRAM構造中，透過在各位元 線對配置位元線短路電路以便使各位元線對短路的方式可 提高位元線對之重設操作速度，而透過第一與第二位元線 對共用箝位器CLP與感測放大器SA的方式使配置有感測 -放大器之區域的區域效率提高。 第9圖為子位元線轉換解碼器與箝位器控制電路之電 路圖。位於上方的子位元線轉換解碼器（控制控制電路）31S 包含P通道電晶體P21與P22，N通道電晶體N21、N22與N23 ，以及反相器46與47。子位元線轉換解碼器產生轉換控制 信號bltO »位於底部的子位元線轉換解碼器（轉換控制電路 )31S具有類似的構造，並產生轉換控制信號bltl。子位元 線轉換解碼器31S連接至升壓電源Vpp，其電位大於内部 電源Vii，而輸出之轉換控制信號bltO與bltl之振幅為接地 電源Vss至升壓電源Vpp。 箝位器控制電路45具有NAND閘50，其輸入節點連接 至子位元線轉換解碼器31S，以及反相器51。箝位器控制 電路連接至升壓電源Vpp，而箝位控制信號brs之振幅亦為 接地電源Vss至升壓電源Vpp。 位元線轉換解碼器31S之操作為，主轉換控制信號 MBLT0被送到P通道電晶體P21與N通道電晶體N23，而前 述行位址rbaOz與rbalz被送到N通道電晶體N21與N22。 第10圖為第9圖之電圖的操作時序圖。以下根據第10 圖說明其操作。 在重設狀態下，主轉換控制信號MBLT0為L電位，電 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0X297公釐） -----------装--------’訂------ (請先閱讀背面之注意事項再填寫本頁) 24 經濟部智慧財產局負工消費合作社印製 4 2 55 5 3 Α7 Β7 五、發明説明（21 ) 晶體P21導通，電晶體N23不導通，而節點nl為Η電位。同 樣地，主轉換控制信號MBLT1為L電位，而節點112為11電 位。因此，轉換控制信號bltO與bltl為Η電位。易言之，位 元線轉換閘BLT0與BLT1處於動作狀態，而兩組位元線對 被短路且重設。由於節點nl為Η電位，反相器46之輸出變 成L電位，電晶體Ρ22導通，節點nl之Η電位被鎖定。由於 節點nl與η2為Η電位，箝位器控制電路45之ΝΑΝΑ閘50之 輸出變成L電位，箝位器控制信號brs變成Η電位，位元線 箝位器CLP被驅動，而位元線對被限制在預先充電電壓。 在啟動狀態下，選定側之主轉換控制信號MBLT1在 時間tl時維持在L電位《因此，對應的轉換控制信號bltl 維持在Η電位，而對應的位元線轉換閘BLT1在連接位元線 對至感測放大器SA時保持在操作狀態。非選定側之主轉 換控制信號MBLT0變成Η電位。回應於此，電晶體Ν23導 通’而若位址rbaOz與rbalz處於Η電位，電晶體Ν21與Ν22 導通且節點nl變成L電位。因此，轉換控制信號bltO變成L 電位，對應的位元線轉換閘BLT0變成不動作，且在對應 侧的位元線對與感測放大器S A的連接中斷。同時*箝位 器控制信號brs變成L電位，而位元線籍位器CLP被抑制。 由於轉換控制信號bltO為L電位，選定側之位元線對上的 位疋線短路電路變成不導通。 若位址rbaOz與rbalz之中至少有一個處於L電位，則 電晶體N21與N22之一會變成不導通，節點n2之Η電位會 由於閂鎖作用而保持，且輸出bltl保持在Η電位。易言之 本紙狀度適用中關家棣準（CNS )从胁（2iGxw公着） 25 ----r------^------ΤΓ------# (請先閔讀背面之注項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 4 2 55 5 3 A7 _______B7_ 五、發明説明（22 ) ’在未被選定的子晶陣列SCM中，轉換控制信號不會被 驅動’而箝位器控制信號brs亦保持在Η電位。 在時間t2時，主轉換控制信號MBLT1變成Η電位。在 此’轉換控制信號bltl變成L電位，對應之位元線轉換閘 BLT1變成不動作，而位元線對與感測放大器δΑ之連接中
斷。同時’箝位器控制信號brs變成L電位，抑制箝位器CLP 〇 · 子位元線轉換解碼器31S連接至升壓電源Vpp，而轉 換控制信號bltO與bltl被驅動至升壓電泺電位Vpp。因此， 位元線轉換閘BLT之電晶艘閘之電位變成升壓電位Vpp， 而感測放大器SA可驅動一個位元線的電位至内部電源電 位Vii。箝位器控制信號BRS亦被驅動至升壓電源電位Vpp 〇 第Π圖為子位元線轉換解碼器與箝位器控制電路之另 一實例之電路圖。相同標號用以標示與第9圖相同的元件 。第11圊之實例與第9圖之電路的差異在於，箝位器控制 電路45不連接至升壓電源Vpp，而是連接至内部電源Vii， 其電壓小於Vpp ^其他構造完全相同。升壓電源Vpp係對 外部電源Vcc進行升壓所產生。利用升壓電源Vpp可產生 較低的電源Vii。因此，Vpp> Vcc，而Vpp> Vii。 位元線箝位器CLP用以將位元線對之電位限制於預先 充電電位Vii/2，此為内部電涿Vii的一半，而轉換器之閘 電壓不需要設定為升壓電位Vpp 因此，在第11囷的例子 中，較低的内部電源Vii被選定為箝位器控制電路45之電 本紙張尺度適用中國固家揉準（CNS ) A4規格（210X297公釐） 26 I---^------装------tr------i (請先聞讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4255 5 3 A7 _____B7____ 五、發明説明（23 ) 源，使箝位器控制信號brs之Η電位為内部電源電位Vii * 此電位小於升壓電位Vpp，因此，電力消耗降低。這代表 升壓電源Vpp之電流消耗可減少。在FCRAM中，減少電 力消耗相當重要》易言之，對具有較短循環時間的FCRAM -而言’内部重設操作與主動操作之循環較短。這會提高整 體電力消耗。因此，對FCRAM而言*儘可能使用第II圓 之電路以降低電力消耗的做法相當重要。 第12圖為子位元線轉換解碼器與箝位器控制電路之另 一實例之電路囷。相同標號用以標示與第9圖相同的元件 。在第12圊中，用以產生位元線短路電路之控制信號bltO 與bltl之反相器60、61、62與63被加在子位元線轉換解碼 器31S中。反相器60至63係連接至内部電源Vii而非升壓電 源Vpp。因此，用於短路電路（SH)之控制信號bltO與bltl只 被驅動至内部電源電位Vii »因此，電力消耗可降低。就 位元線短路電路而言，第3圖中之電晶體N40與N41之閘電 壓可為内部電源電壓Vii以操作位元線對。 如前述，根據本發明，位元線短路電路位於各位元線 對且位元線箝位器針對位元線對而共同配置，位元線對之 重設操作速度可提高且區域效率可改善。 前述構造應用於FCRAM時可大幅降低FCRAM之循環 時間β 本紙張尺度適用中國國家梯準（CNS } Α4規格（2丨0X297公釐） 27 -----:------^------1Τ------i (請先Μ讀背面之注意事項再填寫本頁) 4 255 5 3 A7 _B7 五、發明説明（24) 元件標號對照 10… 時鐘輸入緩衝器 1卜· 緩衝器 •12·， 緩衝器 13·· 緩衝器 14- 指令解碼器 15- 模式暫存器 16·· RAS產生器 17- 控制單元 18·· 自動重設電路 19·· 字元預解碼器 20.· 區塊解碼器 22·· 行預解碼器 24·· 資料等待時間計數器 30·， 字元解碼器 31·· 位元線轉換解碼器 32- 感測放大器啟動電路 33.· 1/4解碼器 34.· 行解碼器 35·· 行系統控制器單元 經濟部智慧財產局貝工消費合作社印製 36…緩衝電路 37…讀取側並列/串列轉換 電路 38…輸出緩衝器 40···記憶艘核心 42…寫入側串列/並列轉換 電路 44…資料輸入緩衝器 46…反相器 47…反相器 50...NAND 閘 51…反相器 60…反相器 61…反相器 62…反相器 63…反相器 100·.第一級 200…第二級 300".第三級 (請先閲讀背面之注意事項再填寫本頁) 28 本紙張尺度適用中囷圉家標準（CNS ) A4規格（2IOX297公釐）