JP3585374B2

JP3585374B2 - 半導体記憶装置

Info

Publication number: JP3585374B2
Application number: JP20602198A
Authority: JP
Inventors: 敏夫椋木
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-07-22
Filing date: 1998-07-22
Publication date: 2004-11-04
Anticipated expiration: 2018-07-22
Also published as: JP2000040376A

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルの電荷蓄積キャパシタの容量絶縁膜に強誘電体を用いた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
現在の代表的な半導体メモリ装置はダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、最近になってそのＤＲＡＭメモリセルの電荷蓄積キャパシタの絶縁膜に強誘電体を使った強誘電体メモリ装置（ＦｅＲＡＭ）なるものが開発された。このメモリ装置は、ＤＲＡＭが揮発性メモリであるのに対し、外部電界を取り去っても分極が残る強誘電体特有の性質によって、不揮発性メモリとして使用できる。また、既存の書換可能な不揮発性メモリ装置に対しても、消費電力が少なく書換速度が早いなどの優れた特性を有している。そのため次世代の主力メモリ装置として関心が高まっている。
【０００３】
図８（ａ）はＤＲＡＭおよびＦｅＲＡＭのメモリセルキャパシタの電圧−電荷量特性図であり、横軸にキャパシタ両電極間の電圧Ｖ、縦軸にキャパシタの電極に蓄えられる電荷量Ｑをとってある。なお、電圧の向きと分極の向きは、図８（ｂ）に示すように、上から下方向へ向かう向きを正とする。
キャパシタに蓄えられる電荷量Ｑはキャパシタ容量Ｃとキャパシタ電極間の電圧Ｖとの積で求められるが、常誘電体を絶縁膜に用いたＤＲＡＭメモリセルのキャパシタ（常誘電体キャパシタ）では、容量Ｃはキャパシタ固有ものであり、一定の値をとる。また、電圧Ｖが０ボルトの時は電荷量Ｑも０クーロンである。図８（ａ）の直線▲１▼で示す特性がその例である。これに対し、強誘電体を絶縁膜に用いたＦｅＲＡＭメモリセルのキャパシタ（強誘電体キャパシタ）では、容量Ｃは電圧Ｖの値および履歴によって変化し、電圧Ｖが０ボルトの時の電荷量Ｑも電圧Ｖの履歴によって変化する。図８（ａ）の曲線▲２▼で示す特性がその例である。
【０００４】
以下、図８（ａ）の曲線▲２▼で表される強誘電体キャパシタの電圧−電荷量特性について詳しく説明する。
初期状態として、強誘電体キャパシタは１度も電界がかけられておらず、分極も発生していない図中のＯ点で示す状態にあるとする。キャパシタの両極板間の電圧Ｖが増加するにつれて電極に発生する電荷量Ｑは曲線Ｏ−Ａの経路をたどって増加し、Ａ点の状態へと変化する。Ａ点ではキャパシタの両極板間に電圧がかかっており、その電圧のため極板には電荷が、強誘電体内には分極が発生している。次に、電圧Ｖを減少させ０にすると、キャパシタの状態は曲線Ａ−Ｂの経路をたどってＢ点の状態へ変化する。Ｂ点ではキャパシタの両極板間の電圧Ｖは０であるが、強誘電体内ではＡ点で発生していた分極が残っているため（残留分極）、その分極によって極板には電荷が発生している。さらに、負の方向へ電圧Ｖをかけた場合、キャパシタの状態は曲線Ｂ−Ｃの経路をたどってＣ点の状態へ変化する。このＣ点ではＡ点とは逆向きの電圧が極板間にかかっており、Ａとは逆極性の電荷が極板に、逆向きの分極が強誘電体内に発生している。さらに、電圧Ｖを０に戻せば曲線Ｃ−Ｄの経路をたどってＤ点の状態へ変化し、このＤ点では、強誘電体内にはＣ点で発生していた分極が残っており、極板にはＢ点とは逆極性の電荷が発生している。さらに、再び正の電圧をかけた場合は、曲線Ｄ−Ａの経路をたどってＡ点の状態へと変化する。
【０００５】
以上のような特性を持つ強誘電体キャパシタをＦｅＲＡＭの半導体記憶装置として応用する１つの方法を図９に示す。図９（ａ）は図８（ａ）と同じく強誘電体キャパシタの電圧−電荷量特性図であるが、図９（ｂ）と（ｃ）に示すメモリセルに応用した場合に、データをビット線に読み出すときに起こるキャパシタの状態変化を示したものである。ここで、図９（ｂ）のメモリセルと図９（ｃ）のメモリセルとは異なるデータが書き込まれている。なお、図９（ｂ），（ｃ）において、１はメモリセル用の強誘電体キャパシタ、２はＮＭＯＳトランジスタからなるアクセス用トランジスタ、３はワード線、４はセルプレート、５はビット線、６はビット線５の浮遊容量であり、強誘電体キャパシタ１内にある分極の向きは図８（ｂ）と同じ様にとってある。以下、ＦｅＲＡＭのデータ記憶の原理について、図９（ａ），（ｂ），（ｃ）を用いて説明する。
【０００６】
図９（ｂ）のメモリセルの強誘電体キャパシタ１には正方向に電圧をかけた場合の残留分極が発生しており、その状態は図９（ａ）のＢ点で表される。また、図９（ｃ）のメモリセルの強誘電体キャパシタ１には負方向に電圧をかけた場合の残留分極が発生しており、その状態は図９（ａ）のＤ点で表される。
図９（ｂ），（ｃ）で示されるメモリセルからデータを読み出す場合は、まずビット線５の電位ＢＬをグランドレベルにプリチャージしておき、次にワード線３の電位ＷＬを上げてアクセス用トランジスタ２をオンさせ、セルプレート４の電位ＣＰをＶ_ＢＣまで上げる。すると、強誘電体キャパシタ１には負方向の電圧がかかり、図９（ａ）のＣ点の状態へ向けて変化する。ただし、強誘電体キャパシタ１にかかる電圧は、Ｖ_ＢＣをビット線５の浮遊容量６と強誘電体キャパシタ１とで容量分割することによって決まるため、図８（ａ）での説明とは異なり、Ｃ点までの途中で強誘電体キャパシタ１の状態変化は止まる。すなわち、図９（ａ）のＢ点の状態にあった場合は、曲線Ｂ−Ｃ上のＥ点まで変化し、その時にビット線５に発生する電位はＶ_１である。一方、Ｄ点の状態にあった場合は、曲線Ｄ−Ｃ上のＦ点まで変化し、その時のビット線５の電位はＶ_０である。この時のビット線電位の関係はＶ_１＞Ｖ_０である。すなわち、図９（ｂ）の強誘電体キャパシタ１の状態をデータ「１」とすれば、ビット線５の電位はＨ（ハイ）レベルとなり、図９（ｃ）の強誘電体キャパシタ１の状態をデータ「０」とすれば、ビット線５の電位はＬ（ロー）レベルとなる。
【０００７】
以上のように、強誘電体キャパシタ１の分極の向きにデータを対応させて記憶し、メモリセルからビット線５にデータを読み出したときに、分極の向きによってビット線５に発生する電位が異なることを利用してデータ「１」と「０」を判別することがＦｅＲＡＭのデータ記憶原理である。
図１０はこれまで述べてきたＦｅＲＡＭの動作原理を用いてデータを記憶する従来の１Ｔｒ−１Ｃ（１−Ｔｒａｎｓｉｓｔｏｒ１−Ｃａｐａｃｉｔａｎｃｅ）型半導体記憶装置の一例を示すメモリセル列の回路図である。図１０において、１はメモリセル用の強誘電体キャパシタ、２はメモリセルへアクセスするＮＭＯＳトランジスタからなるアクセス用トランジスタ、３はワード線、４はセルプレート、５と７はビット線、９はリファレンスセル用の強誘電体キャパシタであり、強誘電体キャパシタ９の方が強誘電体キャパシタ１に比べ面積を大きくしてある。１０はリファレンスセルへアクセスするＮＭＯＳトランジスタからなるアクセス用トランジスタ、１１はリファレンスワード線、１２はリファレンスセルプレート、１３と１４はビット線５と７をグランド電位にプリチャージするためのＮＭＯＳトランジスタからなるプリチャージ用トランジスタで、１５はその制御信号φ_ｂを供給する制御信号線である。１６はビット線５と７の電位差を増幅する差動増幅器で、ここでは制御信号φ_ｓにより活性・不活性を制御できるクロックドＣＭＯＳインバータ２個で構成されている。１７はデータ線、１９はビット線５とデータ線１７とを接続するトランスファーゲートで、制御信号φ_ｔによってそれらの電気的導通・遮断を制御することができる。
【０００８】
また、図１１は図１０の半導体記憶装置のデータ読みだし動作のタイミング図である。図１１において、ＷＬ、ＣＰ、ＲＷＬ、ＲＣＰ、ＢＬ、／ＢＬはそれぞれワード線３、セルプレート４、リファレンスワード線１１、リファレンスセルプレート１２、ビット線５、ビット線７の電位であり、φ_ｓ、φ_ｂはそれぞれ差動増幅器１６、プリチャージ用トランジスタ１３・１４の制御信号のレベルである。
【０００９】
この従来の半導体記憶装置でのデータの読み出し動作について、図１０と図１１を用いて説明する。
初期状態として、図１０における各ノードは全てグランド電位にあり、リファレンスセル用の強誘電体キャパシタ９にはデータ「０」が書き込まれているとする。まず、ワード線３とリファレンスワード線１１の電位ＷＬ，ＲＷＬを上げてアクセス用トランジスタ２と１０をオンさせ、セルプレート４とリファレンスセルプレート１２の電位ＣＰ，ＲＣＰを上げる。すると、ビット線５の電位ＢＬにはメモリセル用の強誘電体キャパシタ１の自発分極の向きによって異なる電位があらわれ、ビット線７の電位／ＢＬにはデータ「１」とデータ「０」を読み出した時の電位の間にある一定の電位があらわれる。次に、制御信号φ_ｓをイネーブルにして差動増幅器１６を活性化させ、ビット線７の電位／ＢＬをリファレンスとして、ビット線５の電位ＢＬを増幅する。増幅が終わった後に、制御信号φ_ｔをイネーブルにしてトランスファーゲート１９をオンさせ、ビット線５の電位ＢＬをデータ線１７へ送る。以上がこの装置での読み出し動作である。
【００１０】
【発明が解決しようとする課題】
上記従来の半導体記憶装置では、メモリセルからビット線５に読み出された電位がＨ（ハイ）レベルであるかＬ（ロー）レベルであるかを判定する時に基準とする電位を、リファレンスセル用の強誘電体キャパシタ９にメモリセル用の強誘電体キャパシタ１よりも面積の大きいキャパシタを用い、その強誘電体キャパシタ９にデータ「０」を書き込み、それをビット線７へ読み出すことで発生させるようにしているが、リファレンスセル用の強誘電体キャパシタ９にメモリセル用の強誘電体キャパシタ１よりも面積の小さいキャパシタを用い、その強誘電体キャパシタ９にデータ「１」を書き込み、それをビット線７へ読み出すことで発生させるようにしてもよい。
【００１１】
しかしながらいずれにしても、ちょうどＨレベルとＬレベルの中間電位を発生させるリファレンスセル用の強誘電体キャパシタ９の面積を設計することや、設計通りに一定の特性を持ったリファレンスセル用の強誘電体キャパシタ９を作製することは製造上のバラツキの問題により難しい。
また、メモリセル用の強誘電体キャパシタ１の特性やビット線容量においてもバラツキがあり、それらの要因が１Ｔｒ−１Ｃ動作のマージンを狭め、安定して動作する１Ｔｒ−１Ｃ型ＦｅＲＡＭデバイスの実現や高い歩留まりを達成することを困難にしている。
【００１２】
また、強誘電体キャパシタ１，９の特性がデバイスの使用中のストレスなどによって変化するため、使用中にメモリセルからのＨレベル、Ｌレベルの電位やリファレンスセルからのリファレンス電位が変動する現象が発生し、動作マージンを狭めるため信頼性の大きな問題となっている。
本発明の目的は、リファレンスセル用の強誘電体キャパシタを無くし、広い動作マージンにより安定して動作し、高い信頼性の得られるＦｅＲＡＭである半導体記憶装置を提供することである。
【００１３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、強誘電体からなる容量絶縁膜を有する強誘電体キャパシタを用いたメモリセルと、メモリセルからデータ読み出し時にワード線の活性化によってデータが読み出される第１のビット線と、第１のビット線と対をなす第２のビット線と、メモリセルの強誘電体キャパシタの一電極に接続され、ローレベルの電位およびハイレベルの電位を供給するセルプレートと、動作条件を最適化するプリチャージ電位を、セルプレートのハイレベルとローレベルとの間の電位であってそれぞれ異なる複数のプリチャージ電位の中から選択して供給可能に構成した複数の電位供給回路と、電位供給回路と第１のビット線および第２のビット線とをプリチャージ期間に導通し、データ読み出し時に遮断する第１および第２のトランスファーゲートと、データ読み出し時に第２のビット線に保持されたプリチャージ電位をリファレンス電位として用いて第１のビット線と第２のビット線との電位差を増幅する差動増幅器とを備え、データ読み出し時において、セルプレートがワード線の活性化後、差動増幅器による増幅開始までの間に、セルプレートがローレベルの電位を供給する期間とハイレベルの電位を供給する期間とが共に存在するように駆動されることを特徴とする。
【００１４】
この構成によれば、ビット線のプリチャージ電位をセルプレートのハイレベルとローレベルとの間の電位とし、メモリセルから第１のビット線へデータを読み出す際に、第２のビット線に保たれているプリチャージ電位をリファレンス電位として増幅するようにしているため、従来、リファレンス電位を発生させるために必要としていたリファレンスセル用の強誘電体キャパシタを無くし、その設計・製造上の問題を回避することができる。また、プリチャージ電位をリファレンス電位として用い、データが読み出されるビット線の電位がプリチャージ電位より高いか低いかということでデータを判別するため、メモリセル用の強誘電体キャパシタの特性やビット線容量のバラツキの影響は大幅に軽減され、使用中の強誘電体キャパシタ特性の変動に対しても同様である。したがって、広い動作マージンにより安定に動作し、高い信頼性を持ったＦｅＲＡＭを実現できる。
さらに、異なるプリチャージ電位を供給する電位供給回路を選択できるため、Ｐ検時（拡散終了直後のウエハ状態でのデバイス検査時）のメモリセル用の強誘電体キャパシタ特性や、デバイス使用時の特性変動にあわせて最適なプリチャージ電位を選択することができ、動作条件を最適化してより安定して動作させることが可能である。
【００１５】
請求項２記載の半導体記憶装置は、強誘電体からなる容量絶縁膜を有する強誘電体キャパシタを用いた第１および第２のメモリセルと、第１のメモリセルからデータ読み出し時に第１のワード線の活性化によってデータが読み出される第１のビット線と、第１のビット線と対をなし第２のメモリセルからデータ読み出し時に第２のワード線の活性化によってデータが読み出される第２のビット線と、メモリセルの強誘電体キャパシタの一電極に接続され、ローレベルの電位およびハイレベルの電位を供給するセルプレートと、動作条件を最適化するプリチャージ電位を、セルプレートのハイレベルとローレベルとの間の電位であってそれぞれ異なる複数のプリチャージ電位の中から選択して供給可能に構成した複数の電位供給回路と、電位供給回路と第１のビット線および第２のビット線とをプリチャージ期間に導通し、データ読み出し時に遮断する第１および第２のトランスファーゲートと、第１のメモリセルからデータ読み出し時に第２のビット線に保持されたプリチャージ電位をリファレンス電位として用いて第１のビット線と第２のビット線との電位差を増幅し、第２のメモリセルからデータ読み出し時に第１のビット線に保持されたプリチャージ電位をリファレンス電位として用いて第１のビット線と第２のビット線との電位差を増幅する差動増幅器とを備え、データ読み出し時において、セルプレートが第１または第２のワード線の活性化後、差動増幅器による増幅開始までの間に、セルプレートがローレベルの電位を供給する期間とハイレベルの電位を供給する期間とが共に存在するように駆動されることを特徴とする。
【００１６】
この構成によれば、請求項１と同様の効果に加え、第１のメモリセルのデータは第１のビット線に読み出され、第２のメモリセルのデータは第２のビット線に読み出されるようにしているため、データを読み出すビット線とリファレンス電位に保つビット線とを交互に入れ換えることで、ビット線を有効に活用し、メモリセルブロック面積を縮小することが可能になる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
〔第１の実施の形態〕
図１は本発明の第１の実施の形態の半導体記憶装置のメモリセル列の回路図であり、１Ｔｒ−１Ｃ型ＦｅＲＡＭを示す。図１において、１はメモリセル用の強誘電体キャパシタ、２はメモリセルへアクセスするＮＭＯＳトランジスタからなるアクセス用トランジスタ、３はワード線、４はセルプレート、５と７はビット線（５は第１のビット線，７は第２のビット線）、１６はビット線５と７の電位差を増幅する差動増幅器で、ここでは制御信号φ_ｓにより活性・不活性を制御できるクロックドＣＭＯＳインバータ２個で構成されている。１７はデータ線、１９はビット線５とデータ線１７とを接続するトランスファーゲートで、制御信号φ_ｔによってそれらの電気的導通・遮断を制御することができる。３１、３２はそれぞれビット線５、７と電位供給回路３３とを接続するトランスファーゲートで、制御信号φ_ｍによってそれらの電気的導通・遮断を制御することができる。電位供給回路３３は任意の電位を供給可能である。
【００１９】
この実施の形態の半導体記憶装置は、図１０に示される従来例におけるリファレンスセル用の強誘電体キャパシタ９およびそのアクセス用トランジスタ１０等を無くし、対をなすビット線５と７にプリチャージ電位を供給するための電位供給回路３３と、この電位供給回路３３とそれぞれのビット線５、７とを導通・遮断するトランスファーゲート３１、３２とを設けている。また、電位供給回路３３は、セルプレート４のＬレベルとＨレベルとの間の電位をプリチャージ電位としてビット線５と７に供給するようにしている。
【００２０】
また、図２は図１の半導体記憶装置での第１のデータ読みだし動作のタイミング図であり、ＷＬ、ＣＰ、ＢＬ、／ＢＬはそれぞれワード線３、セルプレート４、ビット線５、ビット線７の電位であり、φ_ｓ、φ_ｍはそれぞれ差動増幅器１６、トランスファゲート３１・３２の制御信号のレベルである。この装置でのデータの読み出し動作について、図１と図２を用いて説明する。ここでは、セルプレート４のＬレベルをグランドに、Ｈレベルを電源電圧にとって説明する。
【００２１】
初期状態として、図１のトランスファゲート３１と３２はオン状態で、電位供給回路３３によって、ビット線５と７はグランドレベルと電源電圧レベルの中間にある電位にプリチャージされており、その他のノードは全てグランド電位にあるとする。
まず、プリチャージ終了後、制御信号φ_ｍによりトランスファゲート３１と３２をオフ状態にして、ワード線３の電位ＷＬを上げてアクセス用トランジスタ２をオンさせる。すると、強誘電体キャパシタ１に書き込まれていたデータに応じて、ビット線５から強誘電体キャパシタ１に電荷が移動し、ビット線５の電位ＢＬが下がる。
【００２２】
次に、セルプレート４の電位ＣＰを上げると、強誘電体キャパシタ１からビット線５に、強誘電体キャパシタ１に書き込まれていたデータに応じた電荷の移動が起こり、ビット線５の電位ＢＬは上がる。最終的にビット線５の電位ＢＬは、強誘電体キャパシタ１にデータ「１」が書き込まれていた場合は、ビット線プリチャージ電位より高くなり、データ「０」が書き込まれていた場合は、ビット線プリチャージ電位より低くなる。その電位の変動を、制御信号φ_ｓをイネーブルにして差動増幅器１６を活性化させ、ビット線７に保っていたプリチャージ電位（／ＢＬ）をリファレンス電位として増幅する。増幅が終わった後に、制御信号φ_ｔをイネーブルにしてトランスファーゲート１９をオンさせ、ビット線５の電位ＢＬをデータ線１７へ送ることで読み出し動作が完了する。
【００２３】
さらに、図３および図４を用いて上記データの読み出し動作の原理について説明する。図３は上記データの読み出し動作の原理を説明するための図である。なお、図３（ａ）、（ｂ）、（ｃ）において、６はビット線５の浮遊容量で、強誘電体キャパシタ１およびビット線浮遊容量６の電圧の向きは図８（ｂ）と同じ様に上から下方向を正にとってある。図４はメモリセル用の強誘電体キャパシタ１の電圧−電荷量特性図であり、横軸にキャパシタ両電極間の電圧Ｖ、縦軸にキャパシタの電極に蓄えられる電荷量Ｑをとってある。この図４は図３（ａ）、（ｂ）、（ｃ）に示す読み出し動作をした場合に起こる強誘電体キャパシタ１の状態変化を示したものである。
【００２４】
図３（ａ）はデータを読み出す直前の状態で、ビット線浮遊容量６は電位Ｖ_Ｂ０でプリチャージされており、その電圧によって極板に電荷Ｑ_Ｂ０が発生している。強誘電体キャパシタ１は図４のＢ点で示す状態にあり、極板間電圧Ｖは０であるが、強誘電体の残留分極によって、電荷Ｑ_Ｓ０が発生している。ビット線浮遊容量６の値をＣ_Ｂ、強誘電体キャパシタ１の容量値をＣ_Ｓと置いた場合、Ｃ_Ｂは一定の値をとるが、Ｃ_Ｓは図４の電圧−電荷量特性を示す曲線上の位置によって異なる値を持つ。また、ビット線浮遊容量６の片方の極板はグランドに接続され、もう一方の極板はハイインピーダンス状態にある。強誘電体キャパシタ１の片方の極板はグランドレベルに保たれているセルプレート４に接続され、もう一方の極板はハイインピーダンス状態にある。
【００２５】
この状態からワード線３の電位を上げ、アクセス用トランジスタ２をオンさせて、図３（ｂ）のように、ビット線浮遊容量６と強誘電体キャパシタ１のハイインピーダンス状態にあった極板を電気的に接続すると、２つのキャパシタ（１，６）の電圧が極板間電圧が等しくなるまでビット線浮遊容量６から強誘電体キャパシタ１へ電荷が移動し、最終的にビット線浮遊容量６に電圧Ｖ_Ｂ１と電荷Ｑ_Ｂ１が、強誘電体キャパシタ１に電圧Ｖ_Ｓ１と電荷Ｑ_Ｓ１が発生して安定する。また、強誘電体キャパシタ１の状態は図４の曲線ＢＧをたどってＧ点の状態に変化する。この安定状態でのビット線電位Ｖ_Ｂ１を求めると、
電荷量保存の法則から、
Ｑ_Ｂ０＋Ｑ_Ｓ０＝Ｑ_Ｂ１＋Ｑ_Ｓ１（１）
また両キャパシタの電圧は等しいから、
Ｖ_Ｂ１＝Ｖ_Ｓ１（２）
キャパシタに蓄えられる電荷量は容量値と極板間電圧の積であるから、ビット線浮遊容量６の電荷量は、
Ｑ_Ｂ０＝Ｃ_Ｂ・Ｖ_Ｂ０
Ｑ_Ｂ１＝Ｃ_Ｂ・Ｖ_Ｂ１
となる。
【００２６】
図４におけるＢ点からＧ点までの強誘電体キャパシタ１の状態変化を２点を結ぶ直線で近似し、その傾きをＣ_Ｓ１とした場合、強誘電体キャパシタ１の電荷量Ｑ_Ｓ１は、
Ｑ_Ｓ１＝Ｃ_Ｓ１・Ｖ_Ｓ１＋Ｑ_Ｓ０（３）
これらを式（１）へ代入すると、
Ｃ_Ｂ・Ｖ_Ｂ０＋Ｑ_Ｓ０＝Ｃ_Ｂ・Ｖ_Ｂ１＋Ｃ_Ｓ１・Ｖ_Ｓ１＋Ｑ_Ｓ０
さらに、式（２）を代入して整理すると、
Ｃ_Ｂ・Ｖ_Ｂ０＝（Ｃ_Ｂ＋Ｃ_Ｓ１）・Ｖ_Ｂ１
よって、ビット線電位Ｖ_Ｂ１は、
Ｖ_Ｂ１＝｛Ｃ_Ｂ／（Ｃ_Ｂ＋Ｃ_Ｓ１）｝・Ｖ_Ｂ０（４）
となる。
【００２７】
次に図３（ｃ）のようにセルプレート４の電位ＣＰを電源電位Ｖ_Ｄに上げると、今度は図３（ｂ）の場合とは逆に強誘電体キャパシタ１からビット線浮遊容量６へ電荷が移動し、電圧Ｖ_Ｄをビット線浮遊容量６と強誘電体キャパシタ１の容量で容量分割した電圧Ｖ_Ｂ２とＶ_Ｓ２が発生して安定する。その時、ビット線浮遊容量６と強誘電体キャパシタ１にはそれぞれ電荷Ｑ_Ｂ２とＱ_Ｓ２が発生している。また、強誘電体キャパシタ１の状態は図４の曲線ＧＨをたどってＨ点の状態に変化する。この安定状態でのビット線電位Ｖ_Ｂ２を求めると、
電荷量保存の法則から、
Ｑ_Ｂ０＋Ｑ_Ｓ０＝Ｑ_Ｂ２＋Ｑ_Ｓ２（５）
また、ビット線浮遊容量６と強誘電体キャパシタ１の電圧の和が電圧Ｖ_Ｄになるので、
Ｖ_Ｂ２−Ｖ_Ｓ２＝Ｖ_Ｄ（６）
ビット線浮遊容量６の電荷量は、
Ｑ_Ｂ０＝Ｃ_Ｂ・Ｖ_Ｂ０
Ｑ_Ｂ２＝Ｃ_Ｂ・Ｖ_Ｂ２
となる。
【００２８】
図４におけるＧ点からＨ点までの強誘電体キャパシタ１の状態変化を２点を結ぶ直線で近似し、その傾きをＣ_Ｓ２、Ｑ接片をＱ_２とした場合、
その近似直線は、
Ｑ＝Ｃ_Ｓ２・Ｖ＋Ｑ_２
この近似直線はＧ点を通ることから、式（３）よりＧ点の電荷量Ｑと電圧Ｖの関係を求め代入すると、
Ｃ_Ｓ１・Ｖ_Ｓ１＋Ｑ_Ｓ０＝Ｃ_Ｓ２・Ｖ_Ｓ１＋Ｑ_２
変形すると、
（Ｃ_Ｓ１−Ｃ_Ｓ２）・Ｖ_Ｓ１＋Ｑ_Ｓ０＝Ｑ_２
したがって強誘電体キャパシタ１の電荷量は、
Ｑ_Ｓ２＝Ｃ_Ｓ２・Ｖ_Ｓ２＋（Ｃ_Ｓ１−Ｃ_Ｓ２）・Ｖ_Ｓ１＋Ｑ_Ｓ０（７）
これらを式（５）へ代入すると、
Ｃ_Ｂ・Ｖ_Ｂ０＋Ｑ_Ｓ０＝Ｃ_Ｂ・Ｖ_Ｂ２＋Ｃ_Ｓ２・Ｖ_Ｓ２＋（Ｃ_Ｓ１−Ｃ_Ｓ２）・Ｖ_Ｓ１＋Ｑ_Ｓ０
式（６）を代入して整理すると、
Ｃ_Ｂ・Ｖ_Ｂ０＝（Ｃ_Ｂ＋Ｃ_Ｓ２）・Ｖ_Ｂ２−Ｃ_Ｓ２・Ｖ_Ｄ＋（Ｃ_Ｓ１−Ｃ_Ｓ２）・Ｖ_Ｓ１
さらに式（２）と式（４）より、Ｖ_Ｓ１の値を代入すると、

となる。
【００２９】
式（８）に示すように、図３（ｃ）のビット線電位Ｖ_Ｂ２は、プリチャージ電位Ｖ_Ｂ０、セルプレート電位Ｖ_Ｄ、ビット線浮遊容量Ｃ_Ｂ、強誘電体キャパシタ１の近似容量Ｃ_Ｓ１とＣ_Ｓ２の関係で決定されるが、一般にＣ_Ｓ１がＣ_Ｓ２より小さい時にプリチャージ電位Ｖ_Ｂ０より大きくなる傾向にある。強誘電体キャパシタ１が図４のＢ点にある場合はＣ_Ｓ１＜Ｃ_Ｓ２なので、Ｃ_ＢやＶ_Ｂ０やＶ_Ｄを調整すればビット線電位Ｖ_Ｂ２はプリチャージ電位Ｖ_Ｂ０に比べ高くなる。端的に言えば、ビット線浮遊容量６から強誘電体キャパシタ１に電荷が移動するときは、強誘電体キャパシタ１に正方向の電圧がかかり、分極の変化が少ないため移動量は少ないが、強誘電体キャパシタ１からビット線浮遊容量６へ電荷が移動するときは、強誘電体キャパシタ１に負方向の電圧がかかり、分極の変化が大きいため移動量も多くなり、その差し引きの結果、ビット線５へ電荷が移動したことになり、ビット線５の電位が上がるのである。
【００３０】
また、データを読み出す前の強誘電体キャパシタ１が図４のＤ点の状態にある場合も、ビット線電位Ｖ_Ｂ２は同様にして求められるが、その場合はＣ_Ｓ１＞Ｃ_Ｓ２なので、ビット線電位Ｖ_Ｂ２はプリチャージ電位Ｖ_Ｂ０に比べ低くなる。すなわち、ビット線浮遊容量６から強誘電体キャパシタ１に電荷が移動するときは、強誘電体キャパシタ１に正方向の電圧がかかり、分極の変化が大きいため移動量は多く、強誘電体キャパシタ１からビット線浮遊容量６へ電荷が移動するときは、強誘電体キャパシタ１に負方向の電圧がかかり、分極の変化が小さいため移動量は少なく、その差し引きの結果、強誘電体キャパシタ１へ電荷が移動したことになり、ビット線５の電位が下がるのである。
【００３１】
以上の様な原理により、データ読み出し後のビット線５の電位が、データの種類によってプリチャージ電位より高くなったり低くなったりするので、プリチャージ電位をリファレンスとしたデータの判別が可能となるのである。
この実施の形態によれば、ビット線５と７のプリチャージ電位をセルプレート４のＨレベルとＬレベルとの間の電位とし、強誘電体キャパシタ１からビット線５へデータを読み出す際に、ビット線７に保たれているプリチャージ電位をリファレンス電位として増幅するようにしているため、従来、リファレンス電位を発生させるために必要としていたリファレンスセル用の強誘電体キャパシタを無くし、その設計・製造上の問題を回避することができる。また、プリチャージ電位をリファレンス電位として用い、データが読み出されるビット線５の電位がプリチャージ電位より高いか低いかということでデータを判別するため、メモリセル用の強誘電体キャパシタの特性やビット線容量のバラツキの影響は大幅に軽減され、使用中の強誘電体キャパシタ特性の変動に対しても同様である。したがって、広い動作マージンにより安定に動作し、高い信頼性を持った１Ｔｒ−１Ｃ型ＦｅＲＡＭを実現できる。
【００３２】
なお、この実施の形態では、セルプレート４のＬレベルをグランドに、Ｈレベルを電源電圧にとって説明したが、セルプレート４のＬレベルをグランドレベル以下にとって動作させることも可能で、その場合、ビット線５と７のプリチャージ電位をグランドレベルにすることも可能であり、電位供給回路３３を簡略化することができる。
【００３３】
また、ワード線３のレベルを上げた時と、セルプレート４の電位を上げた時に、強誘電体キャパシタ１とビット線５の間で電荷の移動が発生するが、電荷の移動が止まり状態が安定する前に、セルプレート４の電位を上げることや、差動増幅器１６を活性化させる動作も可能であり、アクセスタイムを短縮することができる。
【００３４】
さらに、図５は図１の半導体記憶装置での第２のデータ読みだし動作のタイミング図である。この第２のデータ読みだし動作では、図２の第１のデータ読みだし動作タイミングに対し、セルプレート４の電位ＣＰをＨレベルに上げた後に、一度Ｌレベルに戻して再びＨレベルに上げること以外は同じなので詳しい説明は割愛するが、このように、セルプレート４の電位ＣＰの上げ下げを２回以上繰り返してから、差動増幅器１６を活性化させる動作も可能である。
【００３５】
〔第２の実施の形態〕
図６は本発明の第２の実施の形態の半導体記憶装置のメモリセル列の回路図であり、１Ｔｒ−１Ｃ型ＦｅＲＡＭを示す。図６において、２１はメモリセル用の強誘電体キャパシタ、２２はメモリセルへアクセスするＮＭＯＳトランジスタからなるアクセス用トランジスタ、２３はワード線、２４はセルプレート、１８はデータ線、２０はビット線７とデータ線１８を接続するトランスファーゲートで、制御信号φ_ｔ２によってそれらの電気的導通・遮断を制御することができる。なお、ビット線５とデータ線１７を接続するトランスファーゲート１９は、ここでは制御信号φ_ｔ１によって制御される。その他の構成要素は図１と同様なので詳しい説明は省略する。
【００３６】
前述の第１の実施の形態では、全てのメモリセルにおいて、メモリセル用の強誘電体キャパシタ１のデータがアクセス用トランジスタ２を介してビット線５に読み出されるように構成されていたが、この第２の実施の形態では、ビット線５と対をなすビット線７にも強誘電体キャパシタ２１からアクセス用トランジスタ２２を介してデータが読み出されるように構成され、ビット線７にもトランスファーゲート２０を介してデータ線１８が接続されている。図６におけるビット線５にデータが読み出される強誘電体キャパシタ１を第１のメモリセルとし、ビット線７にデータが読み出される強誘電体キャパシタ２１を第２のメモリセルとすると、メモリセルアレイを構成するそれぞれのメモリセル列内に第１のメモリセルと第２のメモリセルとを設けてあれば、第１のメモリセルと第２のメモリセルとの配置に特に制限はない。
【００３７】
この構成では、ワード線３と２３、セルプレート４と２４、トランスファゲート１９と２０について、動作させる側を選択する以外は第１の実施の形態と同じ動作なのでその説明は省略する。また、トランスファゲート１９と２０は異なる信号φ_ｔ１，φ_ｔ２によって制御するため、データを読み出したビット線の側だけデータ線に接続することが可能であるが、２つのトランスファゲート１９と２０を両方ともオンして、２本のビット線５・７をそれぞれデータ線１７・１８に接続しても問題は無い。
【００３８】
この実施の形態によれば、対をなすビット線５・７のそれぞれにアクセス用トランジスタ２・２２を介してメモリセルの強誘電体キャパシタ１・２１を接続し、データを読み出すビット線とリファレンス電位に保つビット線を交互に入れ換えることで、ビット線を有効に活用し、第１の実施の形態に比べ、メモリセルブロック面積を縮小することが可能である。すなわち、第１の実施の形態では、データを読み出すビット線５に対をなすリファレンス電位用のビット線７が一本必要であるが、第２の実施の形態では、データを読み出さない側のビット線をリファレンス電位用として使用することで、リファレンス電位用のみに使用するビット線が無いため、同じビット数のリードに必要なビット線の数は第１の実施の形態の場合の１／２になる。
【００３９】
また、セルプレート４とセルプレート２４は共通化することが可能なので、さらにメモリセルブロックの面積を縮小することができる。
〔第３の実施の形態〕
図７は本発明の第３の実施の形態の半導体記憶装置のメモリセル列の回路図であり、１Ｔｒ−１Ｃ型ＦｅＲＡＭを示す。図７において、４１、４２、・・・・・・、４３は電位供給回路で、その電位は各回路毎に異なっている。４４、４５、・・・・・・、４６はスイッチ素子であり、その他の構成要素は図６と同様なので詳しい説明は省略する。
【００４０】
この実施の形態では、図６の電位供給回路３３に代えて、それぞれ供給する電位の異なる複数の電位供給回路４１，４２，・・・・・・，４３と、各電位供給回路４１，４２，・・・・・・，４３を選択するためのスイッチ素子４４，４５，・・・・・・，４６とを設けている。この構成により、スイッチ素子４４，４５，・・・・・・，４６で電位供給回路４１，４２，・・・・・・，４３のうちの１つを選択することにより、異なるビット線プリチャージ電位を選択することができる。その他の構成および動作は図６に示す第２の実施の形態と同じであり、説明を省略する。
この実施の形態によれば、第２の実施の形態と同様の効果が得られる他、それぞれ異なるビット線プリチャージ電位を供給する電位供給回路４１，４２，・・・・・・，４３をスイッチ素子４４，４５，・・・・・・，４６で選択できるため、Ｐ検時（拡散終了直後のウエハ状態でのデバイス検査時）のメモリセルキャパシタ特性や、デバイス使用時の特性変動にあわせて最適なビット線プリチャージ電位を選択することができ、動作条件を最適化してより安定して動作させることが可能である。
【００４１】
また、第１の実施の形態においても、図１の電位供給回路３３に代えて、複数の電位供給回路４１，４２，・・・・・・，４３とスイッチ素子４４，４５，・・・・・・，４６とを設けることにより、同様の効果を得ることができる。
なお、スイッチ素子４４〜４６に代えて、複数の電位供給回路４１，４２，・・・・・・，４３を選択して切り替え接続可能な切り替え回路を設けてもよい。
【００４２】
【発明の効果】
本発明によれば、ビット線のプリチャージ電位をセルプレートのハイレベルとローレベルとの間の電位とし、メモリセルから対をなす一方のビット線へデータを読み出す際に、他方のビット線に保たれているプリチャージ電位をリファレンス電位として増幅するようにしているため、従来、リファレンス電位を発生させるために必要としていたリファレンスセル用の強誘電体キャパシタを無くし、その設計・製造上の問題を回避することができる。また、プリチャージ電位をリファレンス電位として用い、データが読み出されるビット線の電位がプリチャージ電位より高いか低いかということでデータを判別するため、メモリセル用の強誘電体キャパシタの特性やビット線容量のバラツキの影響は大幅に軽減され、使用中の強誘電体キャパシタ特性の変動に対しても同様である。したがって、広い動作マージンにより安定に動作し、高い信頼性を持ったＦｅＲＡＭを実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置のメモリセル列の回路図。
【図２】第１の実施の形態の半導体記憶装置での第１のデータ読みだし動作のタイミング図。
【図３】第１の実施の形態におけるデータの読み出し動作の原理を説明するための図。
【図４】第１の実施の形態におけるデータの読み出し時の強誘電体キャパシタの状態変化を示す電圧−電荷量特性図。
【図５】第１の実施の形態の半導体記憶装置での第２のデータ読み出し動作のタイミング図。
【図６】本発明の第２の実施の形態の半導体記憶装置のメモリセル列の回路図。
【図７】本発明の第３の実施の形態の半導体記憶装置のメモリセル列の回路図。
【図８】ＦｅＲＡＭおよびＤＲＡＭのメモリセルキャパシタ電圧−電荷量特性（ヒステリシス特性）図。
【図９】従来の半導体記憶装置であるＦｅＲＡＭのデータ読み出し時のメモリセルキャパシタ電圧−電荷量特性（ヒステリシス特性）および強誘電体キャパシタの状態変化を示す図。
【図１０】従来の半導体記憶装置のメモリセル列の回路図。
【図１１】従来の半導体記憶装置でのデータ読み出し動作タイミング図。
【符号の説明】
１，２１メモリセル用の強誘電体キャパシタ
２，２２アクセス用トランジスタ
３，２３ワード線
４，２４セルプレート
５，７ビット線
１６差動増幅器
１７，１８データ線
１９，２０トランスファーゲート
３１，３２トランスファーゲート
３３，４１，４２，４３電位供給回路
４４，４５，４６スイッチ素子

Claims

強誘電体からなる容量絶縁膜を有する強誘電体キャパシタを用いたメモリセルと、
前記メモリセルからデータ読み出し時にワード線の活性化によってデータが読み出される第１のビット線と、
前記第１のビット線と対をなす第２のビット線と、
前記メモリセルの強誘電体キャパシタの一電極に接続され、ローレベルの電位およびハイレベルの電位を供給するセルプレートと、
動作条件を最適化するプリチャージ電位を、前記セルプレートのハイレベルとローレベルとの間の電位であってそれぞれ異なる複数のプリチャージ電位の中から選択して供給可能に構成した複数の電位供給回路と、
前記電位供給回路と前記第１のビット線および第２のビット線とをプリチャージ期間に導通し、データ読み出し時に遮断する第１および第２のトランスファーゲートと、
データ読み出し時に前記第２のビット線に保持されたプリチャージ電位をリファレンス電位として用いて前記第１のビット線と前記第２のビット線との電位差を増幅する差動増幅器とを備え、
データ読み出し時において、前記セルプレートが前記ワード線の活性化後、前記差動増幅器による増幅開始までの間に、前記セルプレートがローレベルの電位を供給する期間とハイレベルの電位を供給する期間とが共に存在するように駆動されることを特徴とする半導体記憶装置。
強誘電体からなる容量絶縁膜を有する強誘電体キャパシタを用いた第１および第２のメモリセルと、
前記第１のメモリセルからデータ読み出し時に第１のワード線の活性化によってデータが読み出される第１のビット線と、
前記第１のビット線と対をなし前記第２のメモリセルからデータ読み出し時に第２のワード線の活性化によってデータが読み出される第２のビット線と、
前記メモリセルの強誘電体キャパシタの一電極に接続され、ローレベルの電位およびハイレベルの電位を供給するセルプレートと、
動作条件を最適化するプリチャージ電位を、前記セルプレートのハイレベルとローレベルとの間の電位であってそれぞれ異なる複数のプリチャージ電位の中から選択して供給可能に構成した複数の電位供給回路と、
前記電位供給回路と前記第１のビット線および第２のビット線とをプリチャージ期間に導通し、データ読み出し時に遮断する第１および第２のトランスファーゲートと、
前記第１のメモリセルからデータ読み出し時に前記第２のビット線に保持されたプリチャージ電位をリファレンス電位として用いて前記第１のビット線と前記第２のビット線との電位差を増幅し、前記第２のメモリセルからデータ読み出し時に前記第１のビット線に保持されたプリチャージ電位をリファレンス電位として用いて前記第１のビット線と前記第２のビット線との電位差を増幅する差動増幅器とを備え、
データ読み出し時において、前記セルプレートが前記第１または第２のワード線の活性化後、前記差動増幅器による増幅開始までの間に、前記セルプレートがローレベルの電位を供給する期間とハイレベルの電位を供給する期間とが共に存在するように駆動されることを特徴とする半導体記憶装置。