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KR100263084B1 - 강유전성 회로를 위한 기준전압의 동적 조정 - Google Patents

강유전성 회로를 위한 기준전압의 동적 조정 Download PDF

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KR100263084B1
KR100263084B1 KR1019920014655A KR920014655A KR100263084B1 KR 100263084 B1 KR100263084 B1 KR 100263084B1 KR 1019920014655 A KR1019920014655 A KR 1019920014655A KR 920014655 A KR920014655 A KR 920014655A KR 100263084 B1 KR100263084 B1 KR 100263084B1
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KR
South Korea
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ferroelectric
ferroelectric capacitor
voltage
capacitor
capacitors
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KR1019920014655A
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파파리오리오스 안드레아스쥐.
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
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Publication date
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Abstract

강유전성 커패시터의 분극상태를 결정하기 위하여 사용되는 기준전압회로. 상기 회로는 각기 반대 분극상태로 분극화된 한쌍의 강유전성 커패시터들을 포함한다.
각각의 강유전성 커패시터내에 저장된 전하는 각각의 감지 커패시터들 내로 방전되고, 그로인해 각기 상기 상이한 분극상태를 대표하는 상이한 전압을 발생시킨다. 다음으로, 감지 커패시터들은 서로 단락되어서 그로써 대표전압을 평균하며 중간값을 갖는 기준전압을 제공한다.

Description

강유전성 회로를 위한 기준전압의 동적 조정
제 1 도는 특성상의 단기 변화를 설명하는 강유전성 커패시터의 이력 곡선도.
제 2 도는 단일 - 단부 센싱 (single - ended sensing)을 사용한 선행
단일 - 트랜지스터 강유전성 메모리 셀을 예시한 도면 ;
제 3도는 본 발명에 따라 강유전성 기준셀을 예시하는 도면 ;
제 4 도는 본 발명의 기준셀의 동적 특성들을 예시한 전기적 파형도 ;
제 5 도는 본 발명에 따른 메모리 구조를 예시한 블럭다이어그램 ;
제 6도는 제 5 도의 메모리 어레이 구조에 관한 상세한 회로 다이어그램 ; 및
제 7 도는 본 발명의 강유전성 기준셀의 동작을 예시하는 한 세트 의 파형도.
[본 발명의 기술분야]
본 발명은 일반적으로 강유전성 회로에 관련되며, 보다 구체적으로는 강유전성 요소의 분극상태를 결정하기 위하여 강유전성회로내에 사용되는 기준 전압 발생회로에 관한 것이다.
[본 발명의 배경]
다년간 강유전체의 고유한 특성들이 알려져 왔다. 강유전성 요소들, 특히 커패시터들의 개발은 비휘발성 방식으로 2 진값에 따라 분극상태를 기억하는 능력으로 인해 새로운 관심을 일으켜왔다. 이러한 기능으로, 강유전성 커패시터들은 디지탈 집적회로에서 사용되기 위하여 개발되었다. 실제로, 강유전성 커패시터의 이력 (hysterisis) 특성은 비휘발성 메모리 셀내 기억 메카니즘에 매우 쓸모가 있다.
강유전성 요소들의 특성을 충분히 활용하기 위하여, 요소내에 이전에 기억된 분극상태를 결정해야할 필요가 있다. 커패시터의 제조시 유전체로서 강유전 물질이 사용될 경우, 상기 커패시터가 한방향 또는 다른 방향으로 분극되었는지에 따라 실효 커패시턴스가 달라진다. 이러한 고유특성에 따라서, 만일 강유전성 커패시터가 한쪽방향으로 분극될 경우, 어떤 크기의 전압이 발생되며 강유전성 커패시터가 반대의 방향으로 분극될 경우에는 다른 크기의 전압이 발생되도록하여 강유전성 커패시터가 방전될 수 있다. 강유전성 커패시터의 방전 결과로 발생한 전압은 다음으로 상기 커패시터의 분극상태를 결정하기 위하여 기준과 비교된다. 단일 - 트랜지스터 (single - transistor), 즉 단일 - 커패시터 강유전성 메모리 셀들과 연결하여 사용될 경우, 그러한 유형의 분극상태 결정은 단일 - 단부의 센싱으로 인식된다. 강유전성 커패시터들의 분극상태의 단일 - 단부 (single - ended) 센싱에 관한 전통적인 문제점은 강유전성 커패시터로부터 방전된 즉 판독된 전기전하가 단기 변화 및 장기 변화들을 초래하는 것이다. 강유전성 커패시터 특성상의 단기 변화들은 셀이 처음 기록될때 및 그 이후로 분극상태가 안정된 크기로 다시 정착되기 직전에 발생한다. 결과적으로, 비록 분극상태가 동일하게 유지될때라도 양 기록동작들중에 커패시터로부터 방전된 전기전하는 상이하다. 강유전성 커패시터 특성상의 장기변화들은 노화 및 피로 현상으로 인해 발생한다. 상기 노화 특성들에 따라, 강유전성 커패시터의 분극상태 크기는 시간이 갈수록 저하된다. 상기의 크기는 또한 상이한 데이타를 가진 메모리 셀을 기록한 결과 분극상태의 변화 횟수가 증가함에 따른 피로현상에 의해서도 저하된다.
강유전성 메모리 셀들의 단일 - 단부 센싱을 통해 이러한 문제점들을 피하기 위하여, 상보형 셀 설계는 한쌍의 강유전성 커패시터들 및 선택 트랜지스터들을 포함하도록 개선되는데, 이때 각각의 강유전성 커패시터는 반대 방향으로 분극된다. 이러한 형태의 셀 설계에 있어서 한쌍의 비트 라인들이 또한 사용된다. 그러한 메모리 셀이 판독될때, 상기 개별적인 강유전성 커패시터들로부터 방전된 전기전하가 각각의 비트 라인에 상이한 전압을 발생시킨다. 차동 감지 증폭기의 입력들이 상기 한쌍의 비트라인들에 연결될 수 있어서 한 비트라인의 전압이 다른 것 보다 큰지 아니면 그 반대인지를 구별하여 감지하고 그로써 한쌍의 강유전성 커패시터들의 분극 상태를 결정한다. 이러한 설계에서, 각 메모리 씰은 두배 갯수의 단일 트랜지스터 요소들 (단일 커패시터 셀) 을 포함하며 따라서 칩당 메모리 셀의 밀도가 떨어진다.
전문으로부터, 단일 - 트랜지스터 즉 단일 - 커패시터 강유전성 셀들을 사용하는 고밀도 메모리 설계가 요구됨을 알 수 있는데, 단 이때 센싱회로를 위한 기준전압은 강유전성 커패시터들의 특성에 따라 동적으로 변화한다. 그와 관련하여 순간적인 강유전성 커패시터 특성들에 따라 전압을 발생시키는 개선된 기준회로가 필요하다. 그와 관련된 또다른 요구로서 강유전성 커패시터 특성의 단기 및 장기 변화들을 추적하는 전압을 발생시키는 기준전압 발생기가 필요하다.
[본 발명의 요약]
본 발명에 관련하여, 개시된 동적 기준회로, 및 그의 조작법은 선행기술의 회로 및 기술에 관련된 불편과 단점들을 줄이거나 또는 제거한다. 본 발명의 한가지 양상에 따르면, 기준 전압은 그 내부에 한 분극상태를 기억하고 있는 기준 강유전성 커패시터를 방전시킴과 상이한 편광 상태를 기억하고 있는 다른 기준 강유전성 커패시터를 방전시킴으로써 발생된다. 강유전성 커패시터들을 방전한 결과 발생하는 전기적 변화들은 감지 커패시턴스들에 걸친 각각의 전압들을 형성시키는데, 이 전압들이 분극상태들을 대표한다. 다음으로, 상기 대표 전압들이 평균되고, 이로써 커패시터들의 분극상태의 중간 판독값을 가진 기준전압을 개발한다. 중요하기로는, 상기 평균된 전압이 강유전성 기준 커패시터들의 단기 및 장기 특성들에 따라 동적으로 변화한다. 본 발명의 바람직한 형태에 따르면, 상기 두개의 대표 전압들은 그들을 함께 단락시킴으로써 평균화된다.
그러한 기준회로가 강유전성 메모리와 연결하여 사용될 경우, 관련 데이타 워드가 어드레스될 때마다 기준 커패시터들이 어드레스되며 이때 상기 기준셀의 강유전성 특성들, 즉 기준전압은 상기 관련 데이타 워드를 기억하는 강유전성 커패시터들의 특성들에 따라 변화한다. 그러므로, 본 발명의 바람직한 형태는 각기 어드레스가능한 데이타 워드를 갖는 기준 강유전성 커패시터 셀을 결합한다.
본 발명의 또다른 형태에 따르면, 강유전성 메모리가 단일 - 트랜지스터 즉 단일 - 커패시터 강유전성 메모리 셀들, 및 하나 또는 그이상의 2 -트랜지스터 즉 그의 가변특성들에 따라 동적으로 변화하는 기준전압을 발생시키는 2-커패시터 기준셀들을 갖도록 구현된다. 이러한 장치에 있어서, 기준셀은 각각의 어드레스가능한 데이타 워드와 관련되지 않을 수 있으며 그러나 여전히 반대로 분극된 강유전성 커패시터들의 판독값 평균으로 동적 기준전압을 제공한다. 이러한 방식으로, 보다 적은 수의 기준셀들이 사용되며 그로인해 반도체 웨이퍼 영역을 보존한다.
본 발명의 실시예에 관한 상세한 설명
첨부된 도면을 참고로 다음 본 발명의 바람직한 실시예에 관한 보다 구체적인 설명을 통해 또다른 특성 및 장점들이 명백해진다.
제 1 도는 강유전성 커패시터가 반대극성 상태들을 기억할 수 있도록 하는 특성들을 설명한다. 제 1 도의 수평축은 강유전성 커패시터의 전극간에 인가되는 전계를 표시하며 수직축은 강유전체 분극의 크기를 표시한다. 참조번호 (10) 로 표시된 이력곡선은 강유전성 커패시터의 전극간에 인가된 전압차의 변화에 따라 선회한다. 안정된 양의 분극상태 (+Pr)을 참조번호 (12) 로 기술하며 안정된 음의 분극상태 (-Pr)를 참조번호 (14) 로 기술한다. 이들 분극상태는 강유전체내에 한번에 하나만이 존재할 수 있는데, 이는 강유 전체에 전압이 가해지지 않은 경우에도 분극상태가 유지된다. 이것은 일단 상기 재료가 분극된 다음 분극전계가 제거되었을때 강유전체내에 남아있는 잔류분극이다.
음 (-)의 전압이 강유전성 커패시터의 극들에 인가될 경우, 이력곡선은 하부 좌측의 점 (16) 을 향하여 선회한다. 전계가 0 으로 감소한 다음, 상기 재료는 숫자 (14) 로 표시된 크기의 음 (-) 분극상태를 유지한다. 만일 그처럼 분극된 강유전성 커패시터가 그다음 양 (+) 의 극성을 띤 전계하에 놓이면, 이때 상기 이력곡선 (10) 은 경로 (18) 를 따라 점(20) 을 향해 선회한다. 다시한번, 일단 전계가 0 으로 감소하면 상기 재료는 숫자 (12) 로 표시된 크기의 양 (+) 의 분극상태를 유지한다. 중요하기로는, 점들 (14, 20) 간의 전이가 음 (-)의 상태에서 양 (+) 의 상태로의 분극 변화를 나타낸다. 한편으로, 만일 강유전체가 처음에 양의 상태 (+Pr)에서 분극되었고 그 이후로 양 (+) 의 극성을 띤 전계하에 놓였을 경우, 히스테리시스 루프 (10) 는 경로 (22) 를 따라 점 (20) 까지 선회한다음 반대방향으로 점 (12) 까지 되돌아간다. 이 예를 통해서, 분극상태는 양 (+) 의 극성을 띤 전계가 인가된때에 변화하지 않는다. 안정된 분극상태들의 크기 차이가 화살표 (24) 로 표시된다.
상기 내용은 강유전성 요소의 이력곡선에 대한 일반적인 선회에 관하여 설명하였으나, 실제로 상기 루프는 파선들 (26,28) 로 표시된 것과같은 조금 상이한 경로를 선회한다. 예를들면, 파선 (26) 은 커패시터에 걸쳐 양 (+) 의 전계가 인가된 다음 0 으로 감소된 경우에 긴 히스테리시스 루프를 취한 경로를 예시한다. 이때에 분극크기는 (+Pr) + (+△P)이다. 다음으로, 밀리초 범위에서, 분극상태가 보다 작은 크기로 감소하고 점 (12)에서 안정된 크기 (+Pr) 로 회복된다. 만일 강유전성 요소가 +Pr 분극상태에 도달되기 이전에 액세스될 경우에 상이한 순간적 분극크기들이 존재할 수 있으므로 상이한 전기전하의 방전을 일으킬 수 있음을 통찰할 수 있다. 이런 현상은 파선 (28) 으로 표시된 것처럼 음 (-) 의 전계의 인가중에 또한 발생한다. 따라서, 얼마나 빨리 강유전성 요소가 재호출 (reaccess)되느냐에 따라서, 분극상태가 상이한 크기들로 존재할 수 있다. 이러한 유형의 분극크기 변화를 단기 변화라 부른다.
강유전체는 일반적으로 온도, 시간, 횟수 및 액세스된 횟수상의 변화로 인하여 특성들상의 변화를 갖는다고 알려져 있다. 분극의 크기는 이 장기변화들로 인해 감소하는 경향을 보인다. 통찰할 수 있는 바와 같이, 소형 강유전성 커패시터들의 판독 전압들이 밀리볼트 수준이라는 견지에서, 단기 또는 장기 변화로 인한 강유전성 특성들상의 변화가 분극상의 신뢰도에 심각한 영향을 줄 수 있다.
제2도는 강유전성 메모리 셀(30)내에 기억된 분극 상태를 결정하는 공지된 단일 단부 센싱 기술을 설명한다. 메모리 셀 (30) 은 강유전성 커패시터 (32) 및 선택 트랜지스터 (34) 를 갖는 종래의 형태이다.
강유전성 커패시터 (32) 는 상기 선택 트랜지스터 (34) 가 워드 라인 (WL)상의 신호에 의해 도전상태가 될때에 구동라인 (DL)과 비트라인 (BL)간에 연결될 수 있다. 상기 비트라인은 참조번호 (36) 로 도시된 고유 기생 커패시턴스를 포함한다. 비트라인은 감지증폭기 (38) 에 연결되어서, 비트라인 신호들을 I/0만자상의 출력을 위한 해당 디지탈 신호들로 바꾸거나 아니면 가유전성 커패시터 (32) 에 해당 분극상태를 기록하도록 해당 디지탈상태로 비트라인을 구동한다. 강유전성 커패시터 (32) 가 원하는 분극상태로 기록되는 때에 상기 구동라인 (DL) 및 비트라인 (BL)이 강유전성 커패시터 전극들 간에 적절한 양 (+) 또는 음 (-) 의 전계가 인가되어서 해당하는 분극상태가 기억됨을 초래하도록 구동됨에 유의한다.
단일 단부 센싱은 다음과 같이 실행된다. 예시적으로, 강유전성 커패시터 (32) 가 판독되고 선택 트랜지스터 (34) 가 도전상태로 될때 구동라인(DL)에 전압이 인가되는데, 전기전하는 구동라인상에서 분극상태에 따라 비트라인 (BL)으로 전달된다. 예시적으로, 강유전성 커패시터 (32) 는 "0" 분극상태에 대하여 비트라인상에 100밀리볼트의 신호를 발생시킬 수 있으며, "1" 분극상태가 판독될 경우는 비트라인상에 150 밀리볼트신호를 생성할 수 있다. 본질적으로, 비트라인의 기생 커패시턴스 (36) 는 강유전성 커패시터 (32) 의 판독값에 의해 충전되고 그로써 비트라인 전압을 형성한다. 앞에서의 비트라인 전압들, 즉 약 125 밀리볼트의 고정기준전압은 강유전성 커패시터 (32) 내에 이전에 기억된 분극상태가 "0" 인지 "1" 인지를 결정하기 위해 비트라인 전압을 비교하기 위한 감지 증폭기에 제공된다. 다시 말해서, 만일 판독 동작의 센싱 단계동안에 상기 감지 증폭기 (38) 가 비트라인 전압이 고정기준 전압보다 크다고 판단하면, 이때 "1" 의 분극상태가 강유전성 커패시터 (32) 내에 기억된다. 한편, 만일 감지 증폭기 (38) 가 비트라인 전압이 고정 기준전압보다 작다고 결정하면 "0" 분극상태가 강유전성 커패시터 (32) 내에 기억된다. 통찰할 수 있는 바와같이, 강유전성 커패시터의 분극상태크기가 단기 및 장기 변화들로 인하여 변화하거나 그리고/또는 기준전압이 변화한다면, 이때 분극상태의 센싱에 있어서 오차확률이 높아진다.
이제 제3도에 관련하여, 본 발명의 강유전성 기준셀을 설명한다. 기준셀은 필수적으로 제 1 기준 강유전성 커패시터 (40) 및 관련 선택 트랜지스터 (42) 를 가진 상보형 셀, 그리고 제 2 기준 강유전성 커패시터 (44) 및 관련 선택 트랜지스터 (46) 를 포함한다. 강유전성 커패시터들 (40, 44)는 가급적이면 동일 크기이며 도시되지 않은 회로를 통해 반대 분극상태로 분극된다. 강유전성 커패시터들 (40, 44) 각각의 한쪽 전극이 구동라인 (48)에 연결되며 각각의 강유전성 커패시터가 그의 관련 선택 트랜지스터를 경유하여 상이한 비트라인들 (50, 52) 에 연결된다. 상기 비트라인들 (50, 52)는 비트라인 및 비트라인으로 표시된 상보형태로 예시된다. 선택 트랜지스터들 (42, 46) 은 공통 워드라인 (54) 에 의해 구동된다. 상보적 비트라인들 (50, 52) 이 개별적인 순간 또는 기생 감지 커패시턴스들 (56, 58) 에 연결되어 있으며 가급적 동일한 크기이다. 감지 커패시턴스들 (56, 58) 각각의 한쪽 전극이 접지된다. 게다가, CMOS 관통 게이트 (60) 가 감지신호에 응답하여 상보적 비트라인들 (50, 52) 간에 연결되어 감지신호에 응답하여 그들사이에 단락을 제공한다. 상기 CMOS 관통게이트 (60) 는 비트라인 (50, 52) 간에 저 저항경로를 제공하기 위하여 p - 채널 트랜지스터 (62) 및 n - 채널 트랜지스터 (64) 를 포함한다. 또한, n - 채널 트랜지스터 (64)는 인버터 (66) 를 경유하여 게이트가 구동되며 p - 채널 트랜지스터 (62) 는 감지 신호 그 자체에 의해 구동된다.
동작시, 강유전성 기준셀은 워드라인 (54) 에 전압을 인가하고 그다음 구동라인 (48) 에 전압을 인가함으로써 기준전압을 생성한다. 비트라인들 (50,52) 에 연결되는 강유전성 커패시터들 (40, 44) 은 거기에 전기적 전하를 전달 또는 방전시킬 것이다. 상보의 분극화 강유전성 커패시터들을 판독할때, 다른 트랜지스터는 그의 처음 분극화된 상태를 유지할 동안 한 커패시터가 분극 상태를 전환한다. 그결과, 감지 커패시터들 (56, 58) 은 커패시터들 (40, 44) 로부터 개별적 비트라인들 (50, 52)에 전달되는 전기전하량에 입각한 전압으로 충전된다. 중요하게는, 양 (+)의 상태로 분극화된 강유전성 커패시터는 상태를 전환해야하는, 즉 처음에 음 (-) 의 상태로 분극된 강유전성 커패시터보다 그의 관련비트라인들로 보다 적은 전기전하를 전달할 것이다. 어쨌거나, 감지 커패시터들 (56, 58) 은 상이하게 충전될 것이고 그러므로 그에 걸친 상이한 전압들을 가질 것이다. 구동라인 신호의 인가 이전, 그동안 또는 이후에, 감지신호가 CMOS 관통게이트 (60) 에 인가되고 그로인해 양 트랜지스터 (62, 64) 모두를 도전상태로 만들며 비트라인들 (50, 52) 간에 단락 회로를 형성한다. 감지 커패시터들 (56, 58) 상의 전하가 같아지며, 다음으로 Vref 출력 (68) 에 기준전압이 형성된다. 중요하게는, 만일 그러한 커패시터들이 실질상 동일값의 것일때 상기 기준 전압은 한 감지 커패시터상의 전압크기와 다른 커패시터상의 전압크기 (N)이 정중앙값을 갖는다. 출력기준전압이 요구되는 한, 감지신호는 계속해서 기준셀에 인가된다. 제 3 도에 도시되지 않았으나, 구동라인 신호 (DL)는 그것이 어레이내 관련 단일 - 트랜지스터 메모리 셀들에 인가됨에 일치하여 기준셀으로 인가된다.
제 4 도는 기준전압의 동적특성을 예시한 것으로, 동적 특성은 강유전성 기준셀의 강유전성 커패시터들 (40, 44) 의 특성변화들에 따라 변화한다. 구체적으로, 제 4 도는 강유전성 특성들상의 단기 변화에 입각한 기준 전압을 생성하는 연속한 두개 사이클을 예시한다. 첫번째 시간주기 (70) 동안에 워드라인 및 드라이브라인 신호들이 기준셀에 인가된다. 강유전성 커패시터 (40) 가 처음에 음 (-) 의 분극상태를 기억하고 있다고 가정하면, 커패시터는 분극상태를 전환하고 감지커패시터 (56) 에 걸쳐 전압 (72) 이 형성된다. 예시를 목적으로 커패시터 판독 전압값들 (72, 74) 의 크기가 상당히 다르게 도시되었으나, 실제로는 훨씬 작거나 또는 훨씬 큰 크기들을 가질 수 있다. 강유전성 커패시터 (44) 가 양 (+) 의 분극상태를 기억하고 있기 때문에, 분극의 반전은 전혀 발생하지 않으며, 따라서 감지 커패시터 (58) 간에 보다 작은 전압 (74) 이 형성된다. 이 동안에 CMOS 관통 게이트 (60) 는 비도전성인 것으로 가정할때 이 감지 시간주기 (76) 동안에 도전상태가 된다. 이 시간주기 동안, 감지 신호가 CMOS 관통게이트 (60)에 인가되고, 그로인해 비트라인들 (50, 52) 간을 단락시키며 중간 기준전압(78) 을 생성한다. 다른 강유전성 요소들의 분극상태를 결정하는데 사용될 기준전압이 발생되는 것이 비로 시간주기 (76) 이다. 양자선택적으로, CMOS 관통게이트 (60) 는 또한 시간주기 (70) 동안에 도전상태가 되도록 구동될 수 있다. 시간주기 (80) 동안, 도시되지 않은 그의 회로에 의해서 비트라인들 (50, 52) 이 방전되며, 강유전성 커패시터들 (40, 44) 이 또한 도시되지 않은 회로를 통해 반대 극성상태들로 재기록된다.
상기 기술한 바와같이, 만일 분극상태의 크기가 안정되기 전에 강유전성 커패시터들 (40, 44) 이 즉시 판독될 경우, 제 1 도에 표시된 단기 변화들로 인해서 분극의 크기들이 다소 증가할 것이다.
이것은 제 4 도의 시간주기 (82) 동안에 표시되는데 이때 워드라인 및 구동라인 신호들이 강유전성 커패시터들 (40, 44) 을 방전시키기 위하여 기준셀에 재인가된다. 이번에는, 감지 커패시터들 (56, 58) 에 걸쳐 형성된 전압들이 직전에 선행한 셀 동작중 발생한 것보다 큰 크기를 갖는다. 증가된 감지 커패시터 전압들은 숫자 (84, 86) 로 예시된다. 시간주기(88) 동안, 감지신호가 CMOS 관통게이트 (60) 에 재인가되어서 비트라인들 (50, 52) 을 단락시키며, 그로인해 전압들 (84, 86) 의 정확한 중간값을 갖는 기준 전압을 발생시킨다. 기준 전압들 (78, 90) 이 상이한 크기들이고 두개 셀 동작중 변화된 강유전성 커패시터들 (40, 44) 의 특성들을 추적함에 주목해야 한다. 제 4 도가 단기 변화들에 대한 기준전압의 동적특성들을 예시하는 한편, 강유전체 특성들상의 장기 변화에 있어서도 동일한 추적이 발생한다.
이상의 내용에서 동적 기준전압을 발생시키는 기준 강유전성 셀을 설명해 왔으나, 다른 회로 변형예도 사용가능하다. 예를들면, 반대로 분극된 강유전성 커패시터들을 동시에 방전시키는 대신에, 단일한 강유전성 커패시터가 한 상태로 분극화되고 제 1 감지 커패시터에 방전되며, 그다음 다른 상태로 분극화되고 이제 제 2 감지 커패시터로 방전될 수 있다.
위에서와 같이, 상기 감지 커패시터들이 서로 단락되어서 기준 신호를 위한 평균전압을 발생시킬 수 있다. 변형된 실시예는 보다적은 반도체 제조영역을 요구할 수 있긴하지만 일련의 연속동작을 필요로하며 따라서 기준전압을 발생시키기 위한 보다 긴 조작주기가 필요하게 된다.
제 5 도는 본 발명의 원리 및 개념들을 사용한 메모리 구조를 예시한 것이다. 강유전성 메모리는 단일 - 트랜지스터 즉 단일 - 커패시터 셀들의 한개 또는 그이상의 메모리 어레이들 (100, 101) 을 포함한다. 단일 - 트랜지스터 형태의 강유전성 셀들을 사용함으로써, 고밀도 메모리가 실현된다. 가급적이면, 각각의 메모리어레이 (100, 101) 는 8, 16, 32 등의 비트폭이 되어서 이때 가로행으로 된 어레이의 각 비트가 함께 다수비트의 한 워드로 액세스된다. 구동라인 디코더 (102) 는 워드라인 디코더 (104)와 연합하여 동작하여 어레이 (100) 아니면 어레이 (101) 내의 한행을 액세스 한다. 예시적인 메모리에서, 워드라인 디코더 (104) 는 어레이들 (100, 101) 에 공통된 행들을 따라 놓여진 워드라인들을 가지지만, 구동라인 디코더 (102) 는 어느 어레이가 그 내부에 메모리 어드레스에 해당하는 데이타를 기억하고 있느냐에 따라서 어레이 (100) 만을, 또는 어레이 (101) 만을 액세스한다. 구동라인 디코더 (102) 및 워드라인 디코더 (104) 는 또한 어레이(100) 또는 어레이 (101) 가 액세스될때마다 기준전압을 발생시키는 기준셀 어레이들 (106, 107) 에 연결된다. 필수적인 것은 아니지만 가급적이면 기준셀 어레이들 (106, 107) 각각이 한 열의 기준셀들을 포함하는데, 각각의 셀은 제3도에 도시된 것과 유사한반면 메모리 어레이들 (100, 101)의 어드레스가능한 데이타 워드 각각에 대하여 그러한 하나의 기준셀을 갖는다. 이러한 방식으로, 각 메모리 어레이 행의 강유전성 커패시터들 및 기준셀 행과 관련된 커패시터들이 동일한 액세스 사이클, 타이밍 등등의 조건하에 놓이게되며, 그에따른 단기 및 장기 특성들을 따르게 된다. 어레이들 (106, 107) 의 기준셀은 공통출력 (68) 상에 연결되어 동적인 기준전압을 제공한다. 다수의 감지 증폭기 (110) 는 기준라인 (68) 상에 발생한 동적인 기준전압을 수신한다. 가급적이면 메모리 어레이들 (100,101) 양쪽 모두의 열에 관련하여 한개의 감지 증폭기를 둔다. 이를 달성하기 위하여, 어레이들 (100,101) 의 비트라인들이 교차점 (cross - point) 논리 또는 타회로들을 가지고 감지 증폭기들 (110) 의 공통 세트에 멀티플렉싱될 수 있다. 데이타는 감지 증폭기들(110)을 경유한 메모리 어레이들(100, 101)로의 입력 및 출력이다.
제 6 도는 메모리 어레이 (100) 및 제 5 도의 기준셀 어레이 (106)들에 관하여 좀더 상세하게 설명한다. 메모리 어레이 (101) 와 기준 어레이 (107) 는 유사하게 구성된다. 언급된 바와같이, 한 워드라인에 의해 구동되는 어레이 (100) 의 어드레스가능한 데이타워드 각각에 있어서, 반대상태들로 분극화된 강유전성 커패시터들을 가진 해당 기준셀이 존재한다. 따라서, 본 발명의 바람직한 형태에서, 각각의 독자적으로 어드레스가능한 데이타워드에 대하여, 해당하는 동적 기준셀이 존재한다. 어레이 (100) 내의 어드레스가능한 행들 또는 데이타 워드들의 갯수는 필요한 메모리 공간의 양에 따라서 임의의 편리한 수일 수 있다. 열들의 갯수 또한 임의의 비트갯수가 될 수 있지만 가급적 한개 또는 그이상의 바이트들로된 비트들 다수의 해당하는 것이 바람직하다. 제 6 도에 예시된 어레이에서는, M 갯수의 열이 존재하는데 각각이 독특하게 감지증폭기 (110) 과 관련된다. 일반적으로 감지 증폭기는 두 신호들을 구별하여 감지하기 위해 한쌍의 입력을 가지는 종래의 SRAM 이나 DRAM 형태일 수 있다. 각 감지 증폭기의 한개 입력상에 (112)와 같은 한개의 비트라인이 연결되어 있으며 이것은 메모리 어레이 (100) 의 열을 따라 놓여있다. 상기 감지 증폭기의 다른 입력은 액세스된 메모리 행에 관련된 특정한 기준셀에 의해 생성된 기준전압을 수신하도록 상기 기준 전압라인 (68) 에 연결된다.
기준셀 어레이(106)은 제 3 도와 관련하여 상기 기술된 회로류 및 그의 회로들을 포함한다. 예를들면, 시간주기 (80 : 제 4 도 참조) 동안 감지 신호에 응답하여 기준셀 어레이 (106) 의 강유전성 커패시터들을 반대극성상태로 기록하기 위하여 비트라인들 (50, 52) 을 반대의 디지탈 상태로 구동된다. 트랜지스터들 (124, 126) 도 또한 개별적 비트라인들 (50, 52) 사이에 연결되고 접지되어서 기준셀 어레이의 재기록 시간주기 다음에 그러나 판독동작 이전에 비트라인들을 방전시킨다. 트랜지스터들 (124, 126) 은 균등화 신호에 의해 구동된다.
제 7 도는 메모리의 다양한 동작들을 제어하기 위하여 메모리에 인가되는 파형들을 도시한 것이다. 예를들면, 구동라인 (DL) 파형은 제 5 도에 도시된 구동라인들 가운데 해독된 한 라인에 인가된다. 워드라인 (WL) 신호는 판독, 기록, 귀환기록 사이클들 동안 워드라인들 (WLo- WLN)중 선택된 하나에 인가된다. 감지/귀환기록 (S/W) 신호는 기준셀 어레이 (106) 에 인가되어서, 기준셀 어레이 (106) 의 강유전성 커패시터들내의 분극 상태들의 귀환기록뿐 아니라 감지증폭기 (110) 에 의한 센싱까지 모두 달성한다. 감지/귀환기록 (S/W) 신호는 관련 데이타워드가 기록되고 있지 않은 동안은 언제나 감지 모드로 유지된다. 균등화 (EQ) 신호는 또한 기준셀 어레이 (106) 에 인가되어서 신규한 메모리 사이클의 예비로서 비트라인들을 방전시킨다.
제 7 도에 관련된 제 6 도의 메모리 회로동작은 다음과 같다. 일련의 파형들은 판독등작, 귀환기록동작 및 후속하는 기록동작을 예시한다. 메모리 액세스이전에, 트랜지스터들 (124, 126) 을 턴온시켜서 기준 메모리 어레이 (106) 의 비트라인들을 방전시키기 위하여 균등화 신호 (EQ) 가 고레벨로 구동된다. 균등화 신호는 또한 메모리 어레이 (100) 의 비트라인들도 방전시킨다. 감지/귀환기록 신호는 판독동작기간뿐만 아니라 이때에도 또한 저레벨이 되어서 관통게이트 트랜지스터 (62, 64)을 도전상태로 구동한다. 만일 워드라인 (WLN) 이 액세스되도록 한 어드레스가 본 발명의 강유전성 메모리에 인가될 경우, 이때 기준셀 (130) 은 물론이고 M 개 메모리 셀의 수평형 (N) 전체가 동시에 액세스된다. 워드라인신호는 셀의 N 번째 행 트랜지스터들을 도전상태로 구동하고, 그로인해 구동라인 (DL) 과 개별적인 비트라인들 사이에 해당 강유전성 커패시터들을 연결한다. 그 다음에 구동라인 신호 (DL)가 가급적 디지탈 논리레벨이 고레벨로 구동되고, 그로인해 액세스된 메모리 어레이행의 강유전성 커패시터들로부터 개별비트라인들로 전하를 전달한다. 또다시 전달되는 전하가 각각의 강유전성 커패시터들 내에 이전에 기록된 분극상태에 따라 좌우된다. 제 7 도에 도시된 바와 같이, 기준셀 어레이 (106) 의 비트라인들 (50, 52) 이 또한 기준 강유전체 커패시터 (40 또는 44) 가 "1" 아니면 "0" 상태에 있느냐에 따른 대표 전압들로 구동된다. 메모리 어레이 (100) 의 비트라인들은 또한 어레이 커패시터들에 의해 대표전압들로 구동된다. 개별적인 감지 증폭기들 (110) 에 연결된다. 제 7 도에 또한 도시된 바와같이, 균등화 (EQ) 파형은 판독사이클 동안 저레벨이며 그로인해 트랜지스터들 (124, 126) 을 비도전상태로 유지한다. 상기 언급된 바와같이, 감지/귀환기록 신호는 또한 판독 동작동안에 디지탈의 저레벨로 유지되어서 CMOS 관통게이트 트랜지스터들 (62, 64) 을 도전상태로 유지하고, 그로인해 기생 비트라인 커패시턴스들 (56, 58) 상에 전달된 전하를 평균하게 된다. 이러한 작업은 비트라인들 (50, 52) 상의 대표전압들을 파형들로 표시된 것처럼 동등한 중간레벨로 수학적 평균을 내는 기능을 행한다. 동적으로 조정된 기준전압은 다음으로 감지 증폭기 (110) 각각에 기준라인 (68) 상에 나타난다. 비록 도시되지않으나, 감지 증폭기들 (110) 은 다음으로 메모리 어레이 (100) 내의 액세스된 셀들의 분극상태를 감지하도록 인에이블된다. 감지 증폭기 (110) 의 데이타 출력은 그다음 개별적인 어레이 열들내의 액세스된 셀 각각의 분극상태에 해당하는 디지탈 상태로 구동될 것이다.
본 발명의 강유전체 메모리를 판독한 다음 메모리 어레이 (100) 의 액세스된 셀들내의 강유전성 커패시터들의 스위칭된 분극상태들이 재기록되거나 귀환기록되며, 이상은 기준셀 어레이 (106) 내의 강유전성 커패시터들 (40, 44)에 있어서도 마찬가지이다. 제 7 도에 도시된 귀환기록 순서는 S/W 신호가 논리 고레벨로 될때 초기화된다. S/W 신호의 이러한 전이는 관통게이트 트랜지스터들 (62, 64) 을 비도전 상태로 두며, 트랜지스터들 (120, 122)을 도전상태로 구동시킨다. 트랜지스터 (120) 는 비트라인 (50) 에 고(high) 논리상태를 인가하며 동시에 트랜지스터 (122) 는 비트라인 (52) 에 저 (low) 논리상태를 인가한다. 그에 따라 비트라인들 (50, 52) 은 재기록 동작중에 반대의 디지탈 상태로 유지된다. 워드라인 신호가 아직 고레벨인 상태에서, 기준 강유전성 커패시터들 (40, 44) 이 구동라인 (48) 및 개별적인 비트라인들 (50, 52) 간에 연결된다. 구동라인 (48) 이 고레벨상태에 있을때에, 비트라인 (52) 이 저논리 상태에 있음에 따라 "1" 분극상태가 강유전성 커패시터 (44) 내에 기억된다. 구동라인 전압이 저레벨 상태로 전이하면, 그 관련 비트라인 (50) 이 논리 고레벨상태에 있음에 따라 강유전성 커패시터 (40) 가 반대 상태로 분극화된다. 트랜지스터들 (120, 122) 은 제각기 전원 및 접지로 연결되어서 비트라인들 (50, 52) 을 반대상태들로 유지하고 강유전성 커패시터들 (40, 44) 이 항상 동일한 이전 분극상태로 회복된다. 본 기술분야의 당업자는 강유전성 커패시터들 (40, 44) 로 하여금 연속된 재기록 동작 동안에 분극상태들 사이를 교호하도록 만드는 플립-플롭 또는 타 회로들을 즉시 고안할 수 있을 것이다.
기록 순서는 제 7 도의 파형을 통해 또한 예시된다. 메모리 어레이 (100) 의 구동라인들 및 워드라인들 및 기준셀 어레이 (106) 가 공통으로 연결되어 있기때문에, 메모리 어레이 (100) 의 기록 또한 기준 어레이 (106)의 기록을 초래한다. 기록 동작이전에, 비트라인들 (50, 52) 이 그에 놓인 전압을 방전시키기 의하여 등화된다. 감지/귀환기록 신호는 그 다음 고레벨로 구동되어 기준 어레이 비트라인들을 반대상태들로 구동한다. 구동라인 (48) 이 고레벨, 한 비트라인이 저레벨인 상태에서, "1" 기준 강유전성 커패시터가 "1" 의 방향으로 분극화된다. 다음으로, 다른 기준 강유전성 커패시터를 다른 분극상태로 분극화시키기 위하여 구동라인 신호가 저레벨로 된다. 메모리 셀 (100) 의 셀기록은 상기 기술된 방식으로, 단, 단일 비트라인들을 강유전성 커패시터들이 원하는 상태들로 분극화된 원하는 상태로 구동하기 의하여 감지 증폭기들 (110) 에 논리신호를 입력함으로써 수행된다.
본 발명의 바람직한 실시예 및 다른 실시예들을 특정 강유전성 메모리 회로 및 그의 동작방법과 관련하여 기술하여 왔으나, 첨부된 특허청구의 범위에 의하여 한정된 바와같이 본 발명의 취지 및 범위를 이탈하지 않을때에 세부사항에 있어서의 변동은 공학적 선택의 맥락에서 가능함을 이해하기로 한다. 예를들면, 기준셀들 및 메모리어레이들이 전계효과 트랜지스터들 보다는 2 극 트랜지스터를 사용하여 제조될 수 있음을 들 수 있다. 또한, 본 발명은 강유전성 커패시터들 보다는 용량성 기억 소자들을 사용한 형태의 트랜지스터 - 커패시터 메모리 시스템들로 이행될 수 있다.

Claims (5)

  1. 강유전성 메모리 회로들과 함께 사용하는 기준 전압 발생용 기준 회로에 있어서,
    제 1 및 제 2 감지 커패시턴스들 ;
    제 1 강유전성 커패시터, 및 일정전압에 의해 선택될 경우, 상기 제 1 강유전성 커패시터가 상기 제 1 감지 커패시턴스와 직렬 접속되도록 접속된 제 1 선택 트랜지스터 ;
    제 2 강유전성 커패시터, 및 일정 신호에 의해 선택될 경우, 상기 제 2 강유전성 커패시터가 상기 제 2 감지 커패시턴스와 직렬 접속되도록 접속된 제 2 선택 트랜지스터 ; 및
    상기 제 1 강유전성 커패시터 및 상기 제 1 감지 커패시턴스 사이의 접합부를 상기 제 2 강유전성 커패시터 및 상기 제2감지 커패시턴스 사이의 접합부와 회로 단락 시키는 회로로서, 상기 회로 단락된 접합부에 걸린 전압이 기준 전압을 규정하는 것을 특징으로 하는 회로를 포함하는 기준 전압 발생용 기준 회로.
  2. 제 1 항에 있어서, 상기 선택 트랜지스터들은 각각이 동시적 선택을 위해 서로 접속된 게이트 단자를 지니는 전계 효과 트랜지스터들을 포함하는 기준 전압 발생용 기준 회로.
  3. 제 1 항에 있어서, 각각의 비트 라인이 각각의 상기 선택 트랜지터를 거쳐 상이한 상기 강유전성 커패시터에 접속된 한쌍의 비트 라인을 부가적으로 포함하는 기준 전압 발생용 기준 회로.
  4. 제 1 항에 있어서, 각각의 상기 강유전성 커패시터는 사이에 강유전성 재료를 지닌 이격된 플레이트 (plate) 들을 포함하며, 각각의 상기 강유전성 커패시터의 한 플레이트가 서로 접속되어 있는 기준 전압 발생용 기준 회로.
  5. 제 1 항에 있어서, 상기 접합부들을 회로 단락시키는 회로는 최소한 하나의 트랜지스터를 포함하는 기준 전압 발생용 기준 회로.
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