JP3617615B2

JP3617615B2 - 強誘電体記憶装置

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Publication number: JP3617615B2
Application number: JP31749299A
Authority: JP
Inventors: 裕夫宮本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-11-08
Filing date: 1999-11-08
Publication date: 2005-02-09
Anticipated expiration: 2019-11-08
Also published as: US6363003B1; JP2001135077A

Description

【０００１】
【発明の属する技術分野】
本発明は、強誘電体を用いた半導体記憶装置（強誘電体記憶装置）に関し、さらに詳しくは、半導体トランジスターと強誘電体キャパシターとによって記憶素子（メモリーセル）が構成され、半導体トランジスターによって活性化するメモリーセルを選択し、強誘電体キャパシターの分極の方向によって情報を記憶する強誘電体記憶装置に関する。
【０００２】
【従来の技術】
図９および図１０に、一般的な強誘電体記憶装置におけるメモリーセルの構成を示す。図９は２トランジスター２キャパシター型（以下、２Ｔ２Ｃと示す）と称されるもので、２つの半導体トランジスター１と２つの強誘電体キャパシター２とによって１つのデータを記憶するものである。また、図１０は１トランジスター１キャパシター型（以下、１Ｔ１Ｃと示す）と称されるもので、１つの半導体トランジスター１と１つの強誘電体キャパシター２とによって１つのデータを記憶するものである。
【０００３】
いずれの構成においても、ワード線（ＷＬ０、ＷＬ１）とビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃、ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）とが互いに交差（ここでは直交）し、ワード線とプレート線（ＰＬ０、ＰＬ１）とが平行に設けられている。そして、半導体トランジスター１のソースにはビット線が接続され、半導体トランジスター１のドレインには強誘電体キャパシター２の第１電極が接続され、半導体トランジスター１のゲートにはワード線が接続され、強誘電体キャパシター２の第２電極にはプレート線が接続されている。さらに、２本のビット線（ＢＩＴ０とＢＩＴ０＃、ＢＩＴ１とＢＩＴ１＃、ＢＩＴ２とＢＩＴ２＃、およびＢＩＴ３とＢＩＴ３＃）が、同じセンスアンプ３に接続されている。
【０００４】
この強誘電体記憶装置においてメモリーセルの選択は以下のようにして行われる。まず、ワード線（ＷＬ０）を選択して”Ｈ”にし、その後、プレート線（ＰＬ０）にパルス電圧を与える。または、ワード線（ＷＬ１）を選択して”Ｈ”にし、その後、プレート線（ＰＬ１）にパルス電圧を与える。このパルス電圧を与えることによって強誘電体キャパシター２の分極が同じ方向になって破壊され、強誘電体キャパシター２の分極が反転したメモリーセル、および強誘電体キャパシター２の分極が反転しなかったメモリーセルによって、ビット線に異なる電荷量が出力される。即ち、強誘電体キャパシター２の分極が反転したメモリーセルでは、強誘電体キャパシター２の分極が反転しなかったメモリーセルに比べてより多くの電荷量が強誘電体キャパシター２から出力される。この電荷量の差はセンスアンプ３によって増幅され、ビット線に”Ｈ”または”Ｌ”のデータが出力される。
【０００５】
しかし、上記図９および図１０の構成では、プレート線に多くの強誘電体キャパシター２が直接接続されている。この強誘電体キャパシター２の容量は大きいため、多くの強誘電体キャパシター２がプレート線に接続されると、プレート線の遅延が問題となる。一般に、強誘電体キャパシターの容量は、半導体トランジスターのゲート容量の１０倍以上あり、ワード線に接続された半導体トランジスターの個数とプレート線に接続された強誘電体キャパシターの個数が同じであると、プレート線の容量がワード線の１０倍以上になってしまう。
【０００６】
この問題を解決するために、特開平１０−１６２５８９号公報には、図１１に示すような構成が提案されている。この強誘電体記憶装置は２Ｔ２Ｃ型であり、ワード線１本につき複数のプレート線（ＷＬＯに対してＰＬ０ＡとＰＬ０Ｂ、ＷＬ１に対してＰＬ１ＡとＰＬ１Ｂ）を有している。この構成によってプレート線に接続される強誘電体キャパシターの数は半分になるため、プレート線の高速化が可能となる。また、この公報には示されていないが、１Ｔ１Ｃ型に応用した場合には、図１２に示すような構成となる。
【０００７】
【発明が解決しようとする課題】
しかし、上述の図１１および図１２に示した特開平１０−１６２５８９号公報の従来技術では、ワード線がＲＯＷアドレスによって決定され、プレート線がＣＯＬアドレスによって決定される。この方法では、活性化されるプレート線が決まらなければセンスアンプも動作させることができないため、ＤＲＡＭ（アドレスマルチプレクス）型で入力を行った場合、アクセスタイムの増大につながる。このため、プレート線の容量を小さくして高速化を図っても、ＣＯＬアドレス入力のための待ち時間が必要であり、高速化につながらない。
【０００８】
さらに、上述の図９、図１０、図１１および図１２に示した従来技術の全てに共通する課題として、隣り合うビット線が同時にセンスされるために、センス時に隣のビット線からの干渉によってセンスマージンが低下するという問題がある。
【０００９】
本発明は、このような従来技術の課題を解決するためになされたものであり、ＣＯＬアドレスを用いることなくプレート線の容量を小さくして高速化を図ることができる強誘電体記憶装置を提供することを目的とする。また、本発明は、隣りのビット線からの干渉を防いでセンスマージンを向上することが可能な強誘電体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の強誘電体素子記憶装置は、半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、１本のワード線に対して２本以上の複数本のプレート線を有し、外部から入力されるＲＯＷアドレスを２つに分割して、一方のＲＯＷアドレス部分によりワード線を選択して該ＲＯＷアドレスよりも広い範囲のワード線を活性化させると共に、他方のＲＯＷアドレス部分によりプレート線を選択して活性化させ、全記憶素子の中からワード線およびプレート線の両方が活性化された記憶素子を選択し、そのことにより上記目的が達成される。
【００１１】
本発明の強誘電体記憶装置は、半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、１本のワード線に対して２本以上の複数本のプレート線を有し、隣り合うビット線に接続された記憶素子が互いに異なるプレート線に接続され、そのことにより上記目的が達成される。
【００１２】
本発明の強誘電体記憶装置は、半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、１本のワード線に対して２本以上の複数本のプレート線を有し、隣り合うビット線に接続された記憶素子が互いに異なるプレート線に接続され、外部から入力されるＲＯＷアドレスを２つに分割して、一方のＲＯＷアドレス部分によりワード線を選択して該ＲＯＷアドレスよりも広い範囲のワード線を活性化させると共に、他方のＲＯＷアドレス部分によりプレート線を選択して活性化させ、全記憶素子の中からワード線およびプレート線の両方が活性化された記憶素子を選択し、そのことにより上記目的が達成される。
【００１３】
選択されたビット線を第１のトランスファーゲートによりセンスアンプと電気的に接続し、選択されないビット線を第２のトランスファーゲートによりセンスアンプと電気的に切断するシェアードセンスアンプ構成を有し、該第１のトランスファーゲートを制御する信号によって、選択されないビット線を選択されない記憶素子が破壊されないレベルに固定してもよい。
【００１４】
選択されたビット線に接続されたセンスアンプを活性化する制御する信号によって、選択されないビット線を選択されない記憶素子が破壊されないレベルに固定してもよい。
【００１５】
複数のワード線を選択して活性化させることにより同一ビット線に接続された複数の記憶素子を選択し、プレート線を選択して活性化させることにより選択された同一ビット線に接続された複数の記憶素子からさらに記憶素子を選択してもよい。
【００１６】
以下、本発明の作用について説明する。
【００１７】
本発明にあっては、外部から入力されるＲＯＷアドレスを２つに分割して、一方のＲＯＷアドレス部分によりワード線を活性化させ、残ったＲＯＷアドレス部分によりプレート線を選択して活性化させる。例えば、最下位のＲＯＷアドレス部分を無視して従来の２倍のワード線を選択して立ち上げ、残った最下位のＲＯＷアドレス部分によりプレート線を選択する。そして、全記憶素子の中からワード線およびプレート線の両方が活性化された記憶素子（メモリーセル）が選択される。よって、ＣＯＬアドレスを用いることなく、１本のワード線に対して２本以上の複数本のプレート線を設けて、プレート線の容量を小さく抑えることが可能である。
【００１８】
さらに、１本のワード線に対して２本以上の複数本のプレート線を設けて、隣り合うビット線に接続されたメモリーセルを互いに異なるプレート線に接続すれば、あるプレート線を活性化したときに、そのプレート線に接続されたビット線に隣り合うビット線に対応するプレート線は不活性である。よって、あるビット線が選択されたときにその隣のビット線にはデータが出力されず、隣のビット線をメモリーセルが破壊されないレベル（”Ｌ”）に固定することによりシールドビット線として機能させて、センス時のノイズを低減することが可能となる。
【００１９】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００２０】
（実施形態１）
図１は本実施形態の強誘電体記憶装置におけるメモリーセルの構成を示す図である。この強誘電体記憶装置は２Ｔ２Ｃ型であり、２つの半導体トランジスター１と２つの強誘電体キャパシター２とによって１つのデータを記憶する。
【００２１】
ワード線（ＷＬ０、ＷＬ１）と、ビット線（ＢＩＴ０Ｕ、ＢＩＴ１Ｕ、ＢＩＴ０＃Ｕ、ＢＩＴ１＃Ｕ、ＢＩＴ２Ｕ、ＢＩＴ３Ｕ、ＢＩＴ２＃Ｕ、ＢＩＴ３＃Ｕ、ＢＩＴ０Ｌ、ＢＩＴ１Ｌ、ＢＩＴ０＃Ｌ、ＢＩＴ１＃Ｌ、ＢＩＴ２Ｌ、ＢＩＴ３Ｌ、ＢＩＴ２＃Ｌ、ＢＩＴ３＃Ｌ）とが互いに交差（ここでは直交）し、ワード線（ＷＬ０、ＷＬ１）とプレート線（ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂ）とが平行に設けられている。半導体トランジスター１のソースにはビット線が接続され、半導体トランジスター１のドレインには強誘電体キャパシター２の第１電極が接続され、半導体トランジスター１のゲートにはワード線が接続され、強誘電体キャパシター２の第２電極にはプレート線が接続されている。
【００２２】
さらに、１本のワード線に対して２本のプレート線が設けられており、例えばワード線ＷＬ０に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられ、ワード線ＷＬ１に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられている。そして、隣り合うビット線に接続されたメモリーセルには異なるプレート線が接続されており、例えばビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ１ＬとＢＩＴ１＃ＬとＢＩＴ３ＬとＢＩＴ３＃Ｌに接続されたメモリーセルにプレート線ＰＬ０ＡまたはＰＬ１Ａが接続され、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌに接続されたメモリーセルにプレート線ＰＬ０ＢまたはＰＬ１Ｂが接続されている。さらに、４本のビット線がトランスファーゲートを介して同じセンスアンプ３に接続されており、例えばビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ０ＬとＢＩＴ０＃Ｌがトランスファーゲート４ａを介して同じセンスアンプに接続され、ビット線ＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ２ＬとＢＩＴ２＃Ｌがトランスファーゲート４ａを介して同じセンスアンプに接続され、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ１ＬとＢＩＴ１＃Ｌがトランスファーゲート４ｂを介して同じセンスアンプに接続され、ビット線ＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ３ＬとＢＩＴ３＃Ｌがトランスファーゲート４ｂを介して同じセンスアンプに接続されている。
【００２３】
従来技術ではワード線１本分がＲＯＷアドレスで選択される範囲であるが、本実施形態では最下位のＲＯＷアドレス部分を無視してワード線２本を活性化させる。そして、残った最下位のＲＯＷアドレス部分で２本のプレート線のうちのいずれか一方を選択する。例えば、２本のワード線ＷＬ０を選択した場合には、プレート線ＰＬ０ＡおよびＰＬ０Ｂのうちのいずれか一方を選択する。各プレート線ＰＬ０Ａ、ＰＬ０Ｂの容量は図９と比較して半分であり、また、ＣＯＬアドレスを用いることなくプレート線の容量は図１０と同様となる。従って、本実施形態によれば、ＲＯＷアドレスのみで１本当たりのプレート線の容量を小さくして、プレート線の高速化を図ることができる。
【００２４】
以下に、各信号線に加える信号について具体的に説明する。なお、ここでは、ワード線ＷＬ０およびプレート線ＰＬ０Ａを選択する場合について説明するが、ワード線ＷＬ０およびプレート線ＰＬ０Ｂを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ａを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ｂを選択した場合についても同様である。
【００２５】
まず、ワード線ＷＬ０を”Ｈ”にしてプレート線ＰＬ０Ａにはパルスを与え、プレート線ＰＬ０Ｂは”Ｌ”に固定する。そして、トランスファーゲート４ａを制御するＳＥＬＡは”Ｈ”にして、ビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ１ＬとＢＩＴ１＃ＬとＢＩＴ３ＬとＢＩＴ３＃Ｌをセンスアンプ３と電気的に接続する。また、トランスファーゲート４ｂを制御するＳＥＬＢは”Ｌ”にして、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌをセンスアンプ３と電気的に切断する。このとき、ワード線ＷＬ０およびプレート線ＰＬ０Ａに接続されたメモリーセルに接続されているビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ１ＬとＢＩＴ１＃ＬとＢＩＴ３ＬとＢＩＴ３＃Ｌにデータが出力される。また、それ以外のビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃ＬはＳＥＬＡによって接地されて”Ｌ”に固定される。この状態でセンスアンプ３を活性化して電荷量の差を増幅し、ビット線に”Ｈ”または”Ｌ”のデータを出力する。
【００２６】
本実施形態では、活性化されるビット線の両側のビット線が不活性な”Ｌ”に固定されているため、その不活性な”Ｌ”に固定されたビット線がシールドビット線として機能し、センス動作中のビット線間の干渉を低減することができる。また、プレート線ＰＬ０Ｂ、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌは”Ｌ”であるため、ワード線ＷＬ０が”Ｈ”で半導体トランジスター１がＯＮ状態になっても、上記シールドビット線に接続されたメモリーセル内の強誘電体キャパシター２のデータは破壊されない。
【００２７】
（実施形態２）
図２は本実施形態の強誘電体記憶装置におけるメモリーセルの構成を示す図である。この強誘電体記憶装置は１Ｔ１Ｃ型であり、１つの半導体トランジスター１と１つの強誘電体キャパシター２とによって１つのデータを記憶する。この構成でも、実施形態１の２Ｔ２Ｃ型と同様な効果が得られる。
【００２８】
本実施形態でも、実施形態１と同様に、最下位のＲＯＷアドレス部分を無視してワード線２本を活性化させる。そして、残った最下位のＲＯＷアドレス部分で２本のプレート線のうちのいずれか一方を選択する。例えば、２本のワード線ＷＬ０を選択した場合には、プレート線ＰＬ０ＡおよびＰＬ０Ｂのうちのいずれか一方を選択する。各プレート線ＰＬ０Ａ、ＰＬ０Ｂの容量は図１１と比較して半分であり、また、ＣＯＬアドレスを用いることなくプレート線の容量は図１２と同様となる。従って、本実施形態によれば、ＲＯＷアドレスのみで１本当たりのプレート線の容量を小さくして、プレート線の高速化を図ることができる。
【００２９】
以下に、各信号線に加える信号について具体的に説明する。なお、ここでは、ワード線ＷＬ０およびプレート線ＰＬ０Ａを選択する場合について説明するが、ワード線ＷＬ０およびプレート線ＰＬ０Ｂを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ａを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ｂを選択した場合についても同様である。
【００３０】
まず、ワード線ＷＬ０を”Ｈ”にしてプレート線ＰＬ０Ａにはパルスを与え、プレート線ＰＬ０Ｂは”Ｌ”に固定する。そして、トランスファーゲート４ａを制御するＳＥＬＡは”Ｈ”にして、ビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ１ＬとＢＩＴ１＃ＬとＢＩＴ３ＬとＢＩＴ３＃Ｌをセンスアンプ３と電気的に接続する。また、トランスファーゲート４ｂを制御するＳＥＬＢは”Ｌ”にして、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌをセンスアンプ３と電気的に切断する。このとき、ワード線ＷＬ０およびプレート線ＰＬ０Ａに接続されたメモリーセルに接続されているビット線ＢＩＴ０ＵとＢＩＴ２ＵとＢＩＴ１ＬとＢＩＴ３Ｌにデータが出力される。また、ビット線ＢＩＴ０＃ＵとＢＩＴ２＃ＵとＢＩＴ１＃ＬとＢＩＴ３＃Ｌには、リファレンスセルからリファレンスレベルが供給される。なお、リファレンスセルは、”Ｈ”および”Ｌ”の中間レベルを発生させるレベル発生回路である。また、それ以外のビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃ＬはＳＥＬＡによって接地されて”Ｌ”に固定される。この状態でセンスアンプ３を活性化して電荷量の差を増幅し、ビット線に”Ｈ”または”Ｌ”のデータを出力する。
【００３１】
本実施形態でも、活性化されるビット線の両側のビット線が不活性な”Ｌ”に固定されているため、その不活性な”Ｌ”に固定されたビット線がシールドビット線として機能し、センス動作中のビット線間の干渉を低減することができる。また、プレート線ＰＬ０Ｂ、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌは”Ｌ”であるため、ワード線ＷＬ０が”Ｈ”で半導体トランジスター１がＯＮ状態になっても、上記シールドビット線に接続されたメモリーセル内の強誘電体キャパシター２のデータは破壊されない。
【００３２】
なお、上記実施形態１および実施形態２では、ＣＯＬアドレスを用いること無くプレート線容量を小さくして高速化すること、およびシールドビット線方式によってセンスマージンを向上させることを共に解決できる構成について説明したが、この２つの技術は一体化されて分離不可能なものではなく、以下の実施形態に示すように、個々に独立した技術として用いることも可能である。
【００３３】
（実施形態３）
本実施形態では、シールドビット線方式によってセンスマージンを向上させる例について説明する。なお、ここでは、２Ｔ２Ｃ型の強誘電体記憶装置について説明するが、１Ｔ１Ｃ型でも同様である。
【００３４】
図３は本実施形態の強誘電体記憶装置におけるメモリーセルの構成を示す図である。ワード線（ＷＬ０、ＷＬ１）と、ビット線（ＢＩＴ０、ＢＩＴ１、ＢＩＴ０＃、ＢＩＴ１＃、ＢＩＴ２、ＢＩＴ３、ＢＩＴ２＃、ＢＩＴ３＃）とが互いに交差（ここでは直交）し、ワード線（ＷＬ０、ＷＬ１）とプレート線（ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂ）とが平行に設けられている。半導体トランジスター１のソースにはビット線が接続され、半導体トランジスター１のドレインには強誘電体キャパシター２の第１電極が接続され、半導体トランジスター１のゲートにはワード線が接続され、強誘電体キャパシター２の第２電極にはプレート線が接続されている。
【００３５】
さらに、１本のワード線に対して２本のプレート線が設けられており、例えばワード線ＷＬ０に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられ、ワード線ＷＬ１に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられている。さらに、隣り合うビット線に接続されたメモリーセルには異なるプレート線が接続されており、例えばビット線ＢＩＴ０とＢＩＴ０＃とＢＩＴ２とＢＩＴ２＃に接続されたメモリーセルにプレート線ＰＬ０ＡまたはＰＬ１Ａが接続され、ビット線ＢＩＴ１とＢＩＴ１＃とＢＩＴ３とＢＩＴ３＃に接続されたメモリーセルにプレート線ＰＬ０ＢまたはＰＬ１Ｂが接続されている。また、２本のビット線が同じセンスアンプ３に接続されており、例えばビット線ＢＩＴ０とＢＩＴ０＃が同じセンスアンプに接続され、ビット線ＢＩＴ１とＢＩＴ１＃が同じセンスアンプに接続され、ビット線ＢＩＴ２とＢＩＴ２＃が同じセンスアンプに接続され、ビット線ＢＩＴ３とＢＩＴ３＃が同じセンスアンプに接続されている。
【００３６】
本実施形態では、ワード線をＲＯＷアドレスによって選択し、プレート線はＣＯＬアドレスによって選択する。
【００３７】
以下に、各信号線に加える信号について具体的に説明する。ここでは、ワード線ＷＬ０およびプレート線ＰＬ０Ａを選択する場合について説明するが、ワード線ＷＬ０およびプレート線ＰＬ０Ｂを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ａを選択した場合、ワード線ＷＬ１およびプレート線ＰＬ０Ｂを選択した場合についても同様である。
【００３８】
まず、ワード線ＷＬ０を”Ｈ”にしてプレート線ＰＬ０Ａにはパルスを与え、プレート線ＰＬ０Ｂは”Ｌ”に固定する。このとき、ワード線ＷＬ０およびプレート線ＰＬ０Ａに接続されたメモリーセルに接続されているビット線ＢＩＴ０とＢＩＴ０＃とＢＩＴ２とＢＩＴ２＃にデータが出力される。そして、ＳＡＥＡを”Ｈ”にすることにより、選択されたビット線ＢＩＴ０とＢＩＴ０＃とＢＩＴ２とＢＩＴ２＃に接続されているセンスアンプ３を活性化させる。このとき、ＳＡＥＡによってビット線ＢＩＴ１とＢＩＴ１＃とＢＩＴ３とＢＩＴ３＃が接地されて”Ｌ”に固定される。このビット線をシールドビット線として機能させることができるので、センスマージンを向上させることができる。また、プレート線ＰＬ０Ｂ、ビット線ＢＩＴ１とＢＩＴ１＃とＢＩＴ３とＢＩＴ３＃は”Ｌ”であるため、ワード線ＷＬ０が”Ｈ”で半導体トランジスター１がＯＮ状態になっても、上記シールドビット線に接続されたメモリーセル内の強誘電体キャパシター２のデータは破壊されない。
【００３９】
（実施形態４）
本実施形態では、ＣＯＬアドレスを用いることなくプレート線容量を小さくし、プレート線を高速化させる例について説明する。なお、ここでは、２Ｔ２Ｃ型の強誘電体記憶装置について説明するが、１Ｔ１Ｃ型でも同様である。
【００４０】
図４は本実施形態の強誘電体記憶装置におけるメモリーセルの構成を示す図である。ワード線（ＷＬ０、ＷＬ１）と、ビット線（ＢＩＴ０Ｕ、ＢＩＴ０Ｕ＃、ＢＩＴ１Ｕ、ＢＩＴ１＃Ｕ、ＢＩＴ２Ｕ、ＢＩＴ２＃Ｕ、ＢＩＴ３Ｕ、ＢＩＴ３＃Ｕ、ＢＩＴ０Ｌ、ＢＩＴ０＃Ｌ、ＢＩＴ１Ｌ、ＢＩＴ１＃Ｌ、ＢＩＴ２Ｌ、ＢＩＴ２＃Ｌ、ＢＩＴ３Ｌ、ＢＩＴ３＃Ｌ）とが互いに交差（ここでは直交）し、ワード線（ＷＬ０、ＷＬ１）とプレート線（ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂ）とが平行に設けられている。半導体トランジスター１のソースにはビット線が接続され、半導体トランジスター１のドレインには強誘電体キャパシター２の第１電極が接続され、半導体トランジスター１のゲートにはワード線が接続され、強誘電体キャパシター２の第２電極にはプレート線が接続されている。
【００４１】
さらに、１本のワード線に対して２本のプレート線が設けられており、例えばワード線ＷＬ０に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられ、ワード線ＷＬ１に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられている。そして、例えばビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ２ＬとＢＩＴ２＃ＬとＢＩＴ２ＬとＢＩＴ２＃Ｌに接続されたメモリーセルにプレート線ＰＬ０ＡまたはＰＬ１Ａが接続され、ビット線ＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ０ＬとＢＩＴ０＃ＬとＢＩＴ１ＬとＢＩＴ１＃Ｌに接続されたメモリーセルにプレート線ＰＬ０ＢまたはＰＬ１Ｂが接続されている。また、４本のビット線がトランスファーゲートを介して同じセンスアンプ３に接続されており、例えばビット線ＢＩＴ０ＵとＢＩＴ０＃ＵとＢＩＴ０ＬとＢＩＴ０＃Ｌがトランスファーゲート４ａを介して同じセンスアンプに接続され、ビット線ＢＩＴ１ＵとＢＩＴ１＃ＵとＢＩＴ１ＬとＢＩＴ１＃Ｌがトランスファーゲート４ａを介して同じセンスアンプに接続され、ビット線ＢＩＴ２ＵとＢＩＴ２＃ＵとＢＩＴ２ＬとＢＩＴ２＃Ｌがトランスファーゲート４ｂを介して同じセンスアンプに接続され、ビット線ＢＩＴ３ＵとＢＩＴ３＃ＵとＢＩＴ３ＬとＢＩＴ３＃Ｌがトランスファーゲート４ｂを介して同じセンスアンプに接続されている。
【００４２】
本実施形態でも最下位のＲＯＷアドレス部分を無視してワード線２本を活性化させる。そして、残った最下位のＲＯＷアドレス部分で２本のプレート線のうちのいずれか一方を選択する。例えば、２本のワード線ＷＬ０を選択した場合には、プレート線ＰＬ０ＡおよびＰＬ０Ｂのうちのいずれか一方を選択する。各プレート線ＰＬ０Ａ、ＰＬ０Ｂの容量は図９と比較して半分であり、また、ＣＯＬアドレスを用いることなくプレート線の容量は図１０と同様となる。従って、本実施形態によれば、ＲＯＷアドレスのみで１本当たりのプレート線の容量を小さくして、プレート線の高速化を図ることができる。
【００４３】
（実施形態５）
本実施形態では、ＣＯＬアドレスを用いることなくプレート線容量を小さくし、プレート線を高速化させる他の例について説明する。なお、ここでは、２Ｔ２Ｃ型の強誘電体記憶装置について説明するが、１Ｔ１Ｃ型でも同様である。
【００４４】
図５は本実施形態の強誘電体記憶装置におけるメモリーセルの構成を示す図である。ワード線（ＷＬ０、ＷＬ１）と、ビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃、ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）とが互いに交差（ここでは直交）し、ワード線（ＷＬ０、ＷＬ１）とプレート線（ＰＬ０Ａ、ＰＬ０Ｂ、ＰＬ１Ａ、ＰＬ１Ｂ）とが平行に設けられている。半導体トランジスター１のソースにはビット線が接続され、半導体トランジスター１のドレインには強誘電体キャパシター２の第１電極が接続され、半導体トランジスター１のゲートにはワード線が接続され、強誘電体キャパシター２の第２電極にはプレート線が接続されている。
【００４５】
さらに、１本のワード線に対して２本のプレート線が設けられており、例えばワード線ＷＬ０に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられ、ワード線ＷＬ１に対してプレート線ＰＬ０ＡとＰＬ０Ｂが設けられている。そして、例えばビット線ＢＩＴ０とＢＩＴ０＃とＢＩＴ１とＢＩＴ１＃に接続されたメモリーセルにプレート線ＰＬ０ＡまたはＰＬ１Ａが接続され、ビット線ＢＩＴ２とＢＩＴ２＃とＢＩＴ３とＢＩＴ３＃に接続されたメモリーセルにプレート線ＰＬ０ＢまたはＰＬ１Ｂが接続されている。また、２本のビット線がトランスファーゲートを介して同じセンスアンプ３に接続されており、例えばビット線ＢＩＴ０とＢＩＴ０＃がトランスファーゲート４ｃを介して同じセンスアンプに接続され、ビット線ＢＩＴ１とＢＩＴ１＃がトランスファーゲート４ｃを介して同じセンスアンプに接続され、ビット線ＢＩＴ２とＢＩＴ２＃がトランスファーゲート４Ｃを介して同じセンスアンプに接続され、ビット線ＢＩＴ３とＢＩＴ３＃がトランスファーゲート４Ｃを介して同じセンスアンプに接続されている。
【００４６】
実施形態４ではシェアードセンスアンプ方式を用いたが、本実施形態ではシェアードセンスアンプ方式を用いずに、メモリーセルからデータを読み出す。なお、ここでは、プレート線ＰＬ０ＡおよびＰＬ１Ａを選択する場合について説明するが、プレート線ＰＬ０ＢおよびＰＬ１Ｂを選択した場合についても同様である。
【００４７】
まず、図６に示すように、ビット線イコライズ信号（ＢＥＱＡ、ＢＥＱＢ）を”Ｌ”にする。次に、最下位のＲＯＷアドレス部分を無視してワード線２本（ＷＬ０、ＷＬ１）を選択して”Ｈ”にし、残ったＲＯＷアドレス部分でプレート線（ＰＬ０Ａ、ＰＬ１Ａ）を選択してパルスを与えてビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃、ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）に電荷を読み出す。また、プレート線（ＰＬ０Ｂ、ＰＬ１Ｂ）は”Ｌ”に固定しておく。このとき、ワード線（ＷＬ０、ＷＬ１）が”Ｈ”であるため、ビット線を介してプレート線（ＰＬ０Ｂ、ＰＬ１Ｂ）に読み出された電荷が伝わるが、電荷量が小さいためにデータが破壊されることはない。次に、トランスファーゲート４ｃを制御するＳＥＬＡおよびトランスファーゲート４ｄを制御するＳＥＬＢを”Ｌ”にして、ビット線をセンスアンプ３と電気的に切り離した後、ＳＡＥＡおよびＳＡＥＢを”Ｈ”にしてセンスアンプ３を活性化する。センス完了後、ビット線からデータ線（図示せず）にデータを読み出し、メモリーセル２に再書き込みを行う。
【００４８】
再書き込み時には、プレート線（ＰＬ０Ｂ、ＰＬ１Ｂ）に接続されたメモリーセルのデータを破壊しないようにする必要がある。このため、ワード線（ＷＬ０、ＷＬ１）に対して別々のタイミングで再書き込みを行う。まず、ワード線ＷＬ１を”Ｌ”状態にしてワード線ＷＬ１に接続されたメモリーセル２を全てビット線から電気的に切り離し、ビット線イコライズ信号ＢＥＱＢを”Ｈ”にしてビット線（ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）を”Ｌ”にイコライズする。次に、トランスファーゲート４ｃを制御するＳＥＬＡを”Ｈ”にし、センスアンプ３からビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃）にデータを転送し、プレート線ＰＬ０Ａにパルスを与えて再書き込みを行う。このとき、ビット線（ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）およびプレート線ＰＬ０Ｂは”Ｌ”であるため、プレート線ＰＬ０Ｂに接続されたメモリーセル２のデータは破壊されない。次に、ワード線ＷＬ０を”Ｌ”状態にしてワード線ＷＬ０に接続されたメモリーセル２を全てビット線から電気的に切り離し、ビット線イコライズ信号ＢＥＱＡを”Ｈ”にしてビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃）を”Ｌ”にイコライズする。次に、トランスファーゲート４ｄを制御するＳＥＬＢを”Ｈ”にし、センスアンプ３からビット線（ＢＩＴ２、ＢＩＴ２＃、ＢＩＴ３、ＢＩＴ３＃）にデータを転送し、プレート線ＰＬ１Ａにパルスを与えて再書き込みを行う。このとき、ビット線（ＢＩＴ０、ＢＩＴ０＃、ＢＩＴ１、ＢＩＴ１＃）およびプレート線ＰＬ１Ｂは”Ｌ”であるため、プレート線ＰＬ１Ｂに接続されたメモリーセル２のデータは破壊されない。
【００４９】
本実施形態においても、ＲＯＷアドレスのみで１本当たりのプレート線の容量を小さくして、プレート線の高速化を図ることができる。
【００５０】
なお、上記実施形態１〜実施形態５では、１本のワード線に対して２本のプレート線を設けたが、１本のワード線に対してそれ以上のプレート線を設けてもよい。ＲＯＷアドレス部分１つを残すことにより、１本のワード線に対して２本のプレート線を設けて残ったＲＯＷアドレス部分をプレート線の選択に用いることができ、ＲＯＷアドレス部分２つを残すことにより、１本のワード線に対して４本のプレート線を設けて残ったＲＯＷアドレス部分をプレート線の選択に用いることができる。よって、１本のワード線に２^ｎ本のプレート線に分割することができる。１本のワード線に対して設けるプレート線の本数は２本であるのが好ましい。
【００５１】
例えば図７に示すように、１本のワード線に対して４本のプレート線を設けた場合には、２つのＲＯＷアドレス部分を残してワード線ＷＬφを選択して活性化させ、残ったＲＯＷアドレス部分でプレート線ＰＬφＡを選択して活性化させることによってメモリーセルを選択する。この場合にも、シールドビット効果が得られる。なお、センス時にデータを破壊しないようにするためには、実施形態５のように読み出しを行う必要がある。
【００５２】
または、図８に示すように、ワード線ＷＬ、プレート線ＰＬおよびビット線ＢＬの太線で示したものを選択して活性化させることにより、メモリーセルを選択することができる。この場合にも、センス時にデータを破壊しないようにするためには、実施形態５のように読み出しを行う必要がある。例えばメモリーセルａのセンス時には、メモリーセルｃのデータが破壊されないようにメモリーセルｃにつながるワード線ＷＬをＯＦＦし、メモリーセルｂのセンス時には、メモリーセルｄのデータが破壊されないようにメモリーセルｄにつながるワード線ＷＬをＯＦＦする。
【００５３】
【発明の効果】
以上詳述したように、本発明によれば、ＣＯＬアドレスの入力を待つことなくＲＯＷアドレスのみでプレート線を分割することができるので、プレート線１本当たりの容量を小さく減らしてプレート線の高速化を図ることができる。さらに、シールドビット線方式によってセンスマージンを向上させることができる。本発明は２Ｔ２Ｃ型および１Ｔ１Ｃ型の両方の強誘電体記憶装置に適用することができる。
【図面の簡単な説明】
【図１】実施形態１の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図２】実施形態２の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図３】実施形態３の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図４】実施形態４の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図５】実施形態５の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図６】実施形態５における各信号のタイミング波形を示す図である。
【図７】本発明に係る強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図８】本発明に係る強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図９】従来の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図１０】従来の他の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図１１】従来の他の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【図１２】従来の他の強誘電体記憶装置におけるメモリーセルの構成を示す図である。
【符号の説明】
１半導体トランジスター
２強誘電体キャパシター
３センスアンプ
４ａ、４ｂ、４ｃ、４ｄトランスファーゲート

Claims

半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、
該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、
１本のワード線に対して２本以上の複数本のプレート線を有し、外部から入力されるＲＯＷアドレスを２つに分割して、一方のＲＯＷアドレス部分によりワード線を選択して該ＲＯＷアドレスよりも広い範囲のワード線を活性化させると共に、他方のＲＯＷアドレス部分によりプレート線を選択して活性化させ、全記憶素子の中からワード線およびプレート線の両方が活性化された記憶素子を選択する強誘電体記憶装置。
半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、
該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、
１本のワード線に対して２本以上の複数本のプレート線を有し、
隣り合うビット線に接続された記憶素子が互いに異なるプレート線に接続されている強誘電体記憶装置。
半導体トランジスターと強誘電体キャパシターとからなる記憶素子がマトリクス状に配置され、
該半導体トランジスターのドレインに該強誘電体キャパシターの第１電極が接続され、該半導体トランジスターのソースに接続されたビット線と、該半導体トランジスターのゲートに接続されたワード線とが互いに交差して設けられ、該強誘電体キャパシターの第２電極に接続されたプレート線が該ワード線に平行に設けられている強誘電体記憶装置において、
１本のワード線に対して２本以上の複数本のプレート線を有し、
隣り合うビット線に接続された記憶素子が互いに異なるプレート線に接続され、
外部から入力されるＲＯＷアドレスを２つに分割して、一方のＲＯＷアドレス部分によりワード線を選択して該ＲＯＷアドレスよりも広い範囲のワード線を活性化させると共に、他方のＲＯＷアドレス部分によりプレート線を選択して活性化させ、全記憶素子の中からワード線およびプレート線の両方が活性化された記憶素子を選択する強誘電体記憶装置。
選択されたビット線を第１のトランスファーゲートによりセンスアンプと電気的に接続し、選択されないビット線を第２のトランスファーゲートによりセンスアンプと電気的に切断するシェアードセンスアンプ構成を有し、該第１のトランスファーゲートを制御する信号によって、選択されないビット線を選択されない記憶素子が破壊されないレベルに固定する請求項１または請求項３に記載の強誘電体記憶装置。
選択されたビット線に接続されたセンスアンプを活性化する制御する信号によって、選択されないビット線を選択されない記憶素子が破壊されないレベルに固定する請求項２に記載の強誘電体記憶装置。
複数のワード線を選択して活性化させることにより同一ビット線に接続された複数の記憶素子を選択し、プレート線を選択して活性化させることにより選択された同一ビット線に接続された複数の記憶素子からさらに記憶素子を選択する請求項１に記載の強誘電体記憶装置。