JPH0793978A - 半導体メモリおよび半導体メモリの駆動方法 - Google Patents
半導体メモリおよび半導体メモリの駆動方法Info
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- JPH0793978A JPH0793978A JP5240028A JP24002893A JPH0793978A JP H0793978 A JPH0793978 A JP H0793978A JP 5240028 A JP5240028 A JP 5240028A JP 24002893 A JP24002893 A JP 24002893A JP H0793978 A JPH0793978 A JP H0793978A
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Abstract
(57)【要約】
【目的】強誘電体を用いて、製造が容易でＳＮ比が高く
高集積化に適した不揮発性半導体メモリおよびその駆動
方法を提供する。 【構成】ダミーセルＤＭＣＤ，ＤＭＣＢに、逆の情報を
記憶しておく。データ線ＤＬ，ＤＢをデータ線短絡手段
ＳＷＤＳにより短絡し、ダミーセルＤＭＣＤ，ＤＭＣＢ
を選択すると、データ線ＤＬ，ＤＢに論理１と論理０の
信号電位の中間の参照電位が発生する。データ線ＤＬ，
ＤＢを分離し、メモリセルＭＣ１を選択すると、データ
線ＤＬに信号電位が発生する。この信号電位と参照電位
の差を読み出す。
高集積化に適した不揮発性半導体メモリおよびその駆動
方法を提供する。 【構成】ダミーセルＤＭＣＤ，ＤＭＣＢに、逆の情報を
記憶しておく。データ線ＤＬ，ＤＢをデータ線短絡手段
ＳＷＤＳにより短絡し、ダミーセルＤＭＣＤ，ＤＭＣＢ
を選択すると、データ線ＤＬ，ＤＢに論理１と論理０の
信号電位の中間の参照電位が発生する。データ線ＤＬ，
ＤＢを分離し、メモリセルＭＣ１を選択すると、データ
線ＤＬに信号電位が発生する。この信号電位と参照電位
の差を読み出す。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリの構成とそ
の駆動方法に係り、特に強誘電体キャパシタを有する高
集積化に適した不揮発性半導体メモリに関する。
の駆動方法に係り、特に強誘電体キャパシタを有する高
集積化に適した不揮発性半導体メモリに関する。
【０００２】
【従来の技術】強誘電体は、ある強さの電界を印加する
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図２５
に示すように、印加電圧ＶＦＥと蓄積電荷ＱＦＥとの間
にヒステリシス特性を有する。図２５を用いて、強誘電
体キャパシタの特性について説明する。強誘電体キャパ
シタにある大きさの電圧ＶＭ１を印加すると、強誘電体
の分極方向が印加電界に沿ってほぼ一定の向きになり、
強誘電体キャパシタの状態は状態ｄ１に遷移する。次に
印加電圧を０Ｖにすると、残留分極を補償する電荷Ｑｒ
１が極板上に残るため、強誘電体キャパシタの状態は状
態ｓ１になる。さらに、ＶＭ１と逆向きにある大きさの
電圧−ＶＭ０を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態ｄ０となる。この後印加電圧を０
Ｖにすると、補償電荷−Ｑｒ０が極板上に残り、状態ｓ
０に遷移する。すなわち、印加電圧が０Ｖの場合におい
て、強誘電体キャパシタは複数の状態をとることができ
る。よって、例えば状態ｓ１を論理１に対応させ、状態
ｓ０を論理０に対応させることにより、情報を記憶する
ことができる。残留分極は、ある程度の強さの電界がか
からない限り保持されるので、この記憶方式によれば、
リフレッシュ動作が不要であり、電源を切った後も情報
が保持される不揮発性メモリを構成できる。上に述べた
特性を持った、予め情報を記憶した強誘電体キャパシタ
にある大きさの電圧、例えばＶＭ１を印加した時、状態
ｓ１から状態ｄ１に遷移した場合と、状態ｓ０から状態
ｄ１に遷移した場合とでは、強誘電体キャパシタのみか
けの容量値が異なる。すなわち、状態ｓ０から状態ｄ１
に遷移した場合、分極反転に伴い、状態ｓ１からの遷移
に比べ多量の電荷が強誘電体キャパシタに流入し、その
結果、みかけの容量値が大きくなる。つまり、分極反転
が起こった場合、分極反転が起こらなかった場合より容
量値が等価的に大きくなる。この特性を利用することに
より、情報を読み出すことができる。
と、それにより強誘電体内に分極を生じ、その分極はあ
る強さの逆方向電界を印加して分極を反転させない限り
残留分極として保持される性質を持つ。これをキャパシ
タ誘電体膜として用いた強誘電体キャパシタは、図２５
に示すように、印加電圧ＶＦＥと蓄積電荷ＱＦＥとの間
にヒステリシス特性を有する。図２５を用いて、強誘電
体キャパシタの特性について説明する。強誘電体キャパ
シタにある大きさの電圧ＶＭ１を印加すると、強誘電体
の分極方向が印加電界に沿ってほぼ一定の向きになり、
強誘電体キャパシタの状態は状態ｄ１に遷移する。次に
印加電圧を０Ｖにすると、残留分極を補償する電荷Ｑｒ
１が極板上に残るため、強誘電体キャパシタの状態は状
態ｓ１になる。さらに、ＶＭ１と逆向きにある大きさの
電圧−ＶＭ０を印加すると、分極が反転し、強誘電体キ
ャパシタの状態は状態ｄ０となる。この後印加電圧を０
Ｖにすると、補償電荷−Ｑｒ０が極板上に残り、状態ｓ
０に遷移する。すなわち、印加電圧が０Ｖの場合におい
て、強誘電体キャパシタは複数の状態をとることができ
る。よって、例えば状態ｓ１を論理１に対応させ、状態
ｓ０を論理０に対応させることにより、情報を記憶する
ことができる。残留分極は、ある程度の強さの電界がか
からない限り保持されるので、この記憶方式によれば、
リフレッシュ動作が不要であり、電源を切った後も情報
が保持される不揮発性メモリを構成できる。上に述べた
特性を持った、予め情報を記憶した強誘電体キャパシタ
にある大きさの電圧、例えばＶＭ１を印加した時、状態
ｓ１から状態ｄ１に遷移した場合と、状態ｓ０から状態
ｄ１に遷移した場合とでは、強誘電体キャパシタのみか
けの容量値が異なる。すなわち、状態ｓ０から状態ｄ１
に遷移した場合、分極反転に伴い、状態ｓ１からの遷移
に比べ多量の電荷が強誘電体キャパシタに流入し、その
結果、みかけの容量値が大きくなる。つまり、分極反転
が起こった場合、分極反転が起こらなかった場合より容
量値が等価的に大きくなる。この特性を利用することに
より、情報を読み出すことができる。
【０００３】上記の特性を持つ強誘電体キャパシタを用
いて構成した不揮発性メモリの例として、例えば米国特
許第４，８７３，６６４号に開示されたものが挙げられ
る。このメモリの構成を図２６を用いて説明する。図に
おいて、強誘電体キャパシタＣＦＥｖ１とトランジスタ
ＴＲｖ１により構成されたメモリセルＭＣｖ１および強
誘電体キャパシタＣＦＥＢｖ１とトランジスタＴＲＢｖ
１により構成されたメモリセルＭＢｖ１は、ワード線Ｗ
Ｌｖ１により選択され且つプレート線ＰＬｖ１により駆
動され、データ線対ＤＬｖ１，ＤＢｖ１に信号電位を発
生させる。動作についてより具体的に述べる。ＤＬｖ
１，ＤＢｖ１，ＰＬｖ１をローレベル（Ｌｏｗ）とし、
ＷＬｖ１をハイレベル（Ｈｉｇｈ）としてセルトランジ
スタを導通させた状態において、ＰＬｖ１をＨｉｇｈに
すると、ＤＬｖ１の電位は、ＨｉｇｈとＬｏｗの電位差
を、ＣＦＥｖ１と、ＤＬｖ１の寄生容量ＣＤＬｖ１とで
電圧分割したものとなる。同様に、ＤＢｖ１の電位は、
ＨｉｇｈとＬｏｗの電位差を、ＣＦＥＢｖ１と、ＤＢｖ
１の寄生容量ＣＤＢｖ１とで電圧分割したものとなる。
この動作において、強誘電体キャパシタの分極が反転し
た場合、強誘電体キャパシタのみかけの容量が大きくな
るため、データ線に発生する信号電位は、分極が反転し
なかった場合よりも高くなる。よって、ＣＦＥｖ１，Ｃ
ＦＥＢｖ１の残留分極の向きを互いに逆方向に設定し、
ＭＣｖ１，ＭＢｖ１の一方に論理１、他方に論理０を書
き込んでおくことにより、ＤＬｖ１，ＤＢｖ１間に電位
差が生じる。この電位差をセンスアンプＳＡｖ１により
感知し、情報を読み出す。
いて構成した不揮発性メモリの例として、例えば米国特
許第４，８７３，６６４号に開示されたものが挙げられ
る。このメモリの構成を図２６を用いて説明する。図に
おいて、強誘電体キャパシタＣＦＥｖ１とトランジスタ
ＴＲｖ１により構成されたメモリセルＭＣｖ１および強
誘電体キャパシタＣＦＥＢｖ１とトランジスタＴＲＢｖ
１により構成されたメモリセルＭＢｖ１は、ワード線Ｗ
Ｌｖ１により選択され且つプレート線ＰＬｖ１により駆
動され、データ線対ＤＬｖ１，ＤＢｖ１に信号電位を発
生させる。動作についてより具体的に述べる。ＤＬｖ
１，ＤＢｖ１，ＰＬｖ１をローレベル（Ｌｏｗ）とし、
ＷＬｖ１をハイレベル（Ｈｉｇｈ）としてセルトランジ
スタを導通させた状態において、ＰＬｖ１をＨｉｇｈに
すると、ＤＬｖ１の電位は、ＨｉｇｈとＬｏｗの電位差
を、ＣＦＥｖ１と、ＤＬｖ１の寄生容量ＣＤＬｖ１とで
電圧分割したものとなる。同様に、ＤＢｖ１の電位は、
ＨｉｇｈとＬｏｗの電位差を、ＣＦＥＢｖ１と、ＤＢｖ
１の寄生容量ＣＤＢｖ１とで電圧分割したものとなる。
この動作において、強誘電体キャパシタの分極が反転し
た場合、強誘電体キャパシタのみかけの容量が大きくな
るため、データ線に発生する信号電位は、分極が反転し
なかった場合よりも高くなる。よって、ＣＦＥｖ１，Ｃ
ＦＥＢｖ１の残留分極の向きを互いに逆方向に設定し、
ＭＣｖ１，ＭＢｖ１の一方に論理１、他方に論理０を書
き込んでおくことにより、ＤＬｖ１，ＤＢｖ１間に電位
差が生じる。この電位差をセンスアンプＳＡｖ１により
感知し、情報を読み出す。
【０００４】上記のメモリでは、２個のメモリセルを用
いて１ビットの情報を記憶するため、高集積のメモリを
構成するのに不利である。より集積度を向上させるため
には、１個のメモリセルに１ビットの情報を記憶する方
式が望ましい。その場合、選択セルによりデータ線に発
生させた信号電位を検出するため、対をなすデータ線に
論理１または論理０に対応する信号電位の中間にある参
照電位を発生する手段が必要となる。その一つとして、
ダミーセルを用いる方法が挙げられる。上に述べたダミ
ーセル構成の一つの方式として、例えば上記米国特許第
４，８７３，６６４号に併記されたもの、あるいは特開
平２−３０１０９３号に開示されたものが挙げられる。
すなわち、ダミーセルの強誘電体キャパシタの面積をメ
モリセルのそれと異ならしめ、これを用いて参照電位を
発生させるものである。上記米国特許第４，８７３，６
６４号に開示された方式について、図２７を用いて説明
する。図において、メモリセルＭＣｗ１は、ワード線Ｗ
Ｌｗ１により選択され且つプレート線ＰＬｗ１により駆
動され、データ線ＤＬｗ１に信号電位を発生させる。ま
た、ダミーセルＤＭＣｗ１は、ダミーワード線ＤＷＬｗ
１により選択され且つプレート線ＤＰＬｗ１により駆動
され、データ線ＤＤＬｗ１に参照電位を発生させる。こ
こで、米国特許第４，８７３，６６４号に開示されたよ
うに、ダミーセルＤＭＣｗ１の強誘電体キャパシタＤＣ
ＦＥｗ１の面積をメモリセルＭＣｗ１の強誘電体キャパ
シタＣＦＥｗ１のそれよりも２倍以上大きくし、且つ参
照電位を発生させる際に分極反転が起こらないよう、分
極の方向を設定しておく。また、ＣＦＥｗ１には、分極
反転時におけるみかけの容量が、ＤＣＦＥｗ１の分極非
反転時の容量より大きいものを用いる。その結果、ＤＣ
ＦＥｗ１の容量は、ＣＦＥｗ１の分極非反転時の容量よ
り大きく、分極反転時の容量より小さくなる。したがっ
て、ＤＤＬｗ１に論理１，論理０に対応する信号電位の
中間にある電位を発生させることができる。上記の手法
ではＤＣＦＥｗ１の面積をＣＦＥｗ１のそれより大きい
ものとしたが、特開平２−３０１０９３号に開示された
ように、ＤＣＦＥｗ１の面積をＣＦＥｗ１のそれより小
さいものとし、且つ参照電位を発生させる際に分極反転
が常に起こるように分極の方向を設定することにより、
同様の効果を得ることが可能である。
いて１ビットの情報を記憶するため、高集積のメモリを
構成するのに不利である。より集積度を向上させるため
には、１個のメモリセルに１ビットの情報を記憶する方
式が望ましい。その場合、選択セルによりデータ線に発
生させた信号電位を検出するため、対をなすデータ線に
論理１または論理０に対応する信号電位の中間にある参
照電位を発生する手段が必要となる。その一つとして、
ダミーセルを用いる方法が挙げられる。上に述べたダミ
ーセル構成の一つの方式として、例えば上記米国特許第
４，８７３，６６４号に併記されたもの、あるいは特開
平２−３０１０９３号に開示されたものが挙げられる。
すなわち、ダミーセルの強誘電体キャパシタの面積をメ
モリセルのそれと異ならしめ、これを用いて参照電位を
発生させるものである。上記米国特許第４，８７３，６
６４号に開示された方式について、図２７を用いて説明
する。図において、メモリセルＭＣｗ１は、ワード線Ｗ
Ｌｗ１により選択され且つプレート線ＰＬｗ１により駆
動され、データ線ＤＬｗ１に信号電位を発生させる。ま
た、ダミーセルＤＭＣｗ１は、ダミーワード線ＤＷＬｗ
１により選択され且つプレート線ＤＰＬｗ１により駆動
され、データ線ＤＤＬｗ１に参照電位を発生させる。こ
こで、米国特許第４，８７３，６６４号に開示されたよ
うに、ダミーセルＤＭＣｗ１の強誘電体キャパシタＤＣ
ＦＥｗ１の面積をメモリセルＭＣｗ１の強誘電体キャパ
シタＣＦＥｗ１のそれよりも２倍以上大きくし、且つ参
照電位を発生させる際に分極反転が起こらないよう、分
極の方向を設定しておく。また、ＣＦＥｗ１には、分極
反転時におけるみかけの容量が、ＤＣＦＥｗ１の分極非
反転時の容量より大きいものを用いる。その結果、ＤＣ
ＦＥｗ１の容量は、ＣＦＥｗ１の分極非反転時の容量よ
り大きく、分極反転時の容量より小さくなる。したがっ
て、ＤＤＬｗ１に論理１，論理０に対応する信号電位の
中間にある電位を発生させることができる。上記の手法
ではＤＣＦＥｗ１の面積をＣＦＥｗ１のそれより大きい
ものとしたが、特開平２−３０１０９３号に開示された
ように、ＤＣＦＥｗ１の面積をＣＦＥｗ１のそれより小
さいものとし、且つ参照電位を発生させる際に分極反転
が常に起こるように分極の方向を設定することにより、
同様の効果を得ることが可能である。
【０００５】また、ダミーセル構成の別の方式として、
例えば特開平２−１１０８９３号、特開平２−１１０８
９５号、あるいは特開平５−８９６９２号に開示された
ものが挙げられる。すなわち、２個の強誘電体キャパシ
タをデータ線に接続し、一方の分極を反転させ、他方の
分極を反転させないよう駆動することにより、参照電位
を発生させるものである。上記特開平２−１１０８９５
号に開示された方式について、図２８を用いて説明す
る。図において、メモリセルＭＣｙ１は、ワード線ＷＬ
ｙ１により選択され、データ線ＤＬｙ１に信号電位を発
生させる。また、ダミーセルＤＭＣｙ１，ＤＭＣｙ２
は、ダミーワード線ＤＷＬｙ１により選択され、データ
線ＤＤＬｙ１に参照電位を発生させる。メモリセルＭＣ
ｙ１のプレート電極ＰＣｙ１およびダミーセルＤＭＣｙ
２のプレート電極ＰＬｙ２はＨｉｇｈとＬｏｗの中間電
位に接続され、ダミーセルＤＭＣｙ１のプレート電極Ｐ
Ｌｙ１はＬｏｗ電位（またはＨｉｇｈ電位）に接続され
る。また、ダミーセルＤＭＣｙ１，ＤＭＣｙ２の有する
強誘電体キャパシタＤＣＦＥｙ１，ＤＣＦＥｙ２の電極
面積は、メモリセルＭＣｙ１の有する強誘電体キャパシ
タＣＦＥｙ１の電極面積の１／２である。さらに、ダミ
ーセルキャパシタＤＣＦＥｙ２の分極方向は、予めリセ
ット信号ＲＥＳＥＴｙによってリセット電圧源ＶＲＳｙ
からＨｉｇｈ電圧を与えることにより設定しておく。信
号発生時において、データ線ＤＬｙ１，ＤＤＬｙ１をＬ
ｏｗ電位にプリチャージし、次いでワード線ＷＬｙ１，
ダミーワード線ＤＷＬｙ１を駆動して、メモリセルキャ
パシタＣＦＥｙ１をデータ線ＤＬｙ１に、またダミーセ
ルキャパシタＤＣＦＥｙ１，ＤＣＦＥｙ２をデータ線Ｄ
ＤＬｙ１にそれぞれ接続する。この時、ダミーセルキャ
パシタＤＣＦＥｙ２の分極は反転するが、ＤＣＦＥｙ１
の分極は反転しない。このため、ダミーセルキャパシタ
ＤＣＦＥｙ１，ＤＣＦＥｙ２の容量の和は、メモリセル
キャパシタＣＦＥｙ１の分極反転時容量と、分極非反転
時容量の中間値になる。これを用いることにより、論理
１，０に対応する信号電位を判定するための参照電位を
発生させることができる。ここで、ダミーセルキャパシ
タＤＣＦＥｙ２の分極をリセットする回路を設ける代わ
りに、特開平５−８９６９２号に開示されたように、デ
ータ線ＤＤＬｙ１を駆動して、ダミーセルのリセットを
行うこともできる。
例えば特開平２−１１０８９３号、特開平２−１１０８
９５号、あるいは特開平５−８９６９２号に開示された
ものが挙げられる。すなわち、２個の強誘電体キャパシ
タをデータ線に接続し、一方の分極を反転させ、他方の
分極を反転させないよう駆動することにより、参照電位
を発生させるものである。上記特開平２−１１０８９５
号に開示された方式について、図２８を用いて説明す
る。図において、メモリセルＭＣｙ１は、ワード線ＷＬ
ｙ１により選択され、データ線ＤＬｙ１に信号電位を発
生させる。また、ダミーセルＤＭＣｙ１，ＤＭＣｙ２
は、ダミーワード線ＤＷＬｙ１により選択され、データ
線ＤＤＬｙ１に参照電位を発生させる。メモリセルＭＣ
ｙ１のプレート電極ＰＣｙ１およびダミーセルＤＭＣｙ
２のプレート電極ＰＬｙ２はＨｉｇｈとＬｏｗの中間電
位に接続され、ダミーセルＤＭＣｙ１のプレート電極Ｐ
Ｌｙ１はＬｏｗ電位（またはＨｉｇｈ電位）に接続され
る。また、ダミーセルＤＭＣｙ１，ＤＭＣｙ２の有する
強誘電体キャパシタＤＣＦＥｙ１，ＤＣＦＥｙ２の電極
面積は、メモリセルＭＣｙ１の有する強誘電体キャパシ
タＣＦＥｙ１の電極面積の１／２である。さらに、ダミ
ーセルキャパシタＤＣＦＥｙ２の分極方向は、予めリセ
ット信号ＲＥＳＥＴｙによってリセット電圧源ＶＲＳｙ
からＨｉｇｈ電圧を与えることにより設定しておく。信
号発生時において、データ線ＤＬｙ１，ＤＤＬｙ１をＬ
ｏｗ電位にプリチャージし、次いでワード線ＷＬｙ１，
ダミーワード線ＤＷＬｙ１を駆動して、メモリセルキャ
パシタＣＦＥｙ１をデータ線ＤＬｙ１に、またダミーセ
ルキャパシタＤＣＦＥｙ１，ＤＣＦＥｙ２をデータ線Ｄ
ＤＬｙ１にそれぞれ接続する。この時、ダミーセルキャ
パシタＤＣＦＥｙ２の分極は反転するが、ＤＣＦＥｙ１
の分極は反転しない。このため、ダミーセルキャパシタ
ＤＣＦＥｙ１，ＤＣＦＥｙ２の容量の和は、メモリセル
キャパシタＣＦＥｙ１の分極反転時容量と、分極非反転
時容量の中間値になる。これを用いることにより、論理
１，０に対応する信号電位を判定するための参照電位を
発生させることができる。ここで、ダミーセルキャパシ
タＤＣＦＥｙ２の分極をリセットする回路を設ける代わ
りに、特開平５−８９６９２号に開示されたように、デ
ータ線ＤＤＬｙ１を駆動して、ダミーセルのリセットを
行うこともできる。
【０００６】また、特開平２−１１０８９３号に開示さ
れたように、隣接する２対のデータ線にダミーセルを共
用することにより、メモリセルキャパシタに等しい電極
面積を持つダミーセルキャパシタを用いて参照電位を発
生させることもできる。この方式について、図２９を用
いて説明する。図において、ダミーセルキャパシタＤＣ
ＦＥｘ１，ＤＣＦＥｘ２の電極面積は、メモリセルキャ
パシタのそれと等しい。また、図２８と同様に、プレー
ト電極ＰＬｘ２はＨｉｇｈとＬｏｗの中間電位に接続さ
れ、プレート電極ＰＬｘ１はＬｏｗ電位（またはＨｉｇ
ｈ電位）に接続される。信号発生動作に先立って、リセ
ット信号ＲＥＳＥＴｘによってリセット電圧源ＶＲＳｘ
からＨｉｇｈ電圧を与え、ダミーセルキャパシタＤＣＦ
Ｅｘ２の分極方向を設定する。そして信号発生時におい
て、データ線ＤＤＬｘ１，ＤＤＬｘ２をＬｏｗ電位にプ
リチャージし、次いでスイッチＹＳＷｘ１，ＹＳＷｘ２
を導通させると、データ線ＤＤＬｘ１，ＤＤＬｘ２に参
照電位が発生される。
れたように、隣接する２対のデータ線にダミーセルを共
用することにより、メモリセルキャパシタに等しい電極
面積を持つダミーセルキャパシタを用いて参照電位を発
生させることもできる。この方式について、図２９を用
いて説明する。図において、ダミーセルキャパシタＤＣ
ＦＥｘ１，ＤＣＦＥｘ２の電極面積は、メモリセルキャ
パシタのそれと等しい。また、図２８と同様に、プレー
ト電極ＰＬｘ２はＨｉｇｈとＬｏｗの中間電位に接続さ
れ、プレート電極ＰＬｘ１はＬｏｗ電位（またはＨｉｇ
ｈ電位）に接続される。信号発生動作に先立って、リセ
ット信号ＲＥＳＥＴｘによってリセット電圧源ＶＲＳｘ
からＨｉｇｈ電圧を与え、ダミーセルキャパシタＤＣＦ
Ｅｘ２の分極方向を設定する。そして信号発生時におい
て、データ線ＤＤＬｘ１，ＤＤＬｘ２をＬｏｗ電位にプ
リチャージし、次いでスイッチＹＳＷｘ１，ＹＳＷｘ２
を導通させると、データ線ＤＤＬｘ１，ＤＤＬｘ２に参
照電位が発生される。
【０００７】
【発明が解決しようとする課題】しかし、上記ダミーセ
ルを用いたメモリ構成には以下の問題があった。第一の
ダミーセル、すなわち図２７に示したような、電極面積
の異なるキャパシタを有するダミーセルを用いた構成に
関しては、分極非反転時もしくは分極反転時のいずれか
一方の容量値を基に参照電位が決まるため、精度の高い
中間電位を発生することは非常に難しい。そして高精度
の参照電位を発生するためには、分極反転時および非反
転時におけるメモリセルキャパシタの容量値を予め見積
もり、これを基に決まる所望の容量特性を有するダミー
セルキャパシタを高精度に実現しなければならない。こ
のためのダミーセル設計やプロセス条件設定が難しくな
ることから、容量特性のばらつきや設計段階における見
積もり値とのずれ等により、安定な参照電位を発生でき
なくなる危険性が高く、ＳＮ比や歩留りが低下する点に
問題があった。また、第二のダミーセル、すなわち図２
８または図２９に示したような、２個のキャパシタの一
方の分極を反転させ、他方の分極を反転させないダミー
セルを用いた構成に関しては、論理１，０の信号電位の
中間電位を発生させることが原理的には可能である。し
かしそのためには、図２８に示したように、ダミーセル
キャパシタの電極面積をメモリセルキャパシタの１／２
にする、あるいは図２９に示したように、２本のデータ
線に共用されたダミーセル回路を設ける必要がある。さ
らに、参照電位を発生させた後、ダミーセルのリセット
を行うため、リセット信号線を設けなければならない。
さらに、異なるプレート電位を与えるためには、ダミー
セルのプレート電極を分離しなければならない。このよ
うな構造のダミーセルは、メモリセルアレイの連続的レ
イアウトパターン内に作り込むことができないため、メ
モリセルと異なる構造のダミーセルを別に設計し、メモ
リセルアレイと離間して配置せざるを得ない。したがっ
て、第一のダミーセルを用いた構成と同様に、ダミーセ
ル設計やプロセス条件設定が難しくなり、メモリセルキ
ャパシタとの相対特性精度の高いダミーセルキャパシタ
を得ることが困難になるため、安定な参照電位を発生で
きなくなる危険性が高い点に問題があった。
ルを用いたメモリ構成には以下の問題があった。第一の
ダミーセル、すなわち図２７に示したような、電極面積
の異なるキャパシタを有するダミーセルを用いた構成に
関しては、分極非反転時もしくは分極反転時のいずれか
一方の容量値を基に参照電位が決まるため、精度の高い
中間電位を発生することは非常に難しい。そして高精度
の参照電位を発生するためには、分極反転時および非反
転時におけるメモリセルキャパシタの容量値を予め見積
もり、これを基に決まる所望の容量特性を有するダミー
セルキャパシタを高精度に実現しなければならない。こ
のためのダミーセル設計やプロセス条件設定が難しくな
ることから、容量特性のばらつきや設計段階における見
積もり値とのずれ等により、安定な参照電位を発生でき
なくなる危険性が高く、ＳＮ比や歩留りが低下する点に
問題があった。また、第二のダミーセル、すなわち図２
８または図２９に示したような、２個のキャパシタの一
方の分極を反転させ、他方の分極を反転させないダミー
セルを用いた構成に関しては、論理１，０の信号電位の
中間電位を発生させることが原理的には可能である。し
かしそのためには、図２８に示したように、ダミーセル
キャパシタの電極面積をメモリセルキャパシタの１／２
にする、あるいは図２９に示したように、２本のデータ
線に共用されたダミーセル回路を設ける必要がある。さ
らに、参照電位を発生させた後、ダミーセルのリセット
を行うため、リセット信号線を設けなければならない。
さらに、異なるプレート電位を与えるためには、ダミー
セルのプレート電極を分離しなければならない。このよ
うな構造のダミーセルは、メモリセルアレイの連続的レ
イアウトパターン内に作り込むことができないため、メ
モリセルと異なる構造のダミーセルを別に設計し、メモ
リセルアレイと離間して配置せざるを得ない。したがっ
て、第一のダミーセルを用いた構成と同様に、ダミーセ
ル設計やプロセス条件設定が難しくなり、メモリセルキ
ャパシタとの相対特性精度の高いダミーセルキャパシタ
を得ることが困難になるため、安定な参照電位を発生で
きなくなる危険性が高い点に問題があった。
【０００８】本発明の目的は、強誘電体を用いて、製造
が容易でＳＮ比が高く、高集積化に適した不揮発性半導
体メモリおよびその駆動方法を提供することにある。
が容易でＳＮ比が高く、高集積化に適した不揮発性半導
体メモリおよびその駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体メモリでは、例えば図１に示すよう
に、論理１または論理０の情報を記憶する第一のダミー
セル例えばＤＭＣＢと、該第一のダミーセルと逆の情報
を記憶する第二のダミーセル例えばＤＭＣＤと、第一の
ダミーセルＤＭＣＢが接続され、かつメモリセルＭＣ１
のメモリセルデータを読み出すデータ線ＤＬと対構成を
なす第一のデータ線ＤＢと、第二のダミーセル例えばＤ
ＭＣＤが接続された第二のデータ線例えばＤＬとを相互
に短絡するデータ線短絡手段ＳＷＤＳを備え、該データ
線短絡手段ＳＷＤＳにより短絡された上記第一と第二の
データ線に論理１と論理０の信号電位の中間の参照電位
を発生させることとする。
め、本発明の半導体メモリでは、例えば図１に示すよう
に、論理１または論理０の情報を記憶する第一のダミー
セル例えばＤＭＣＢと、該第一のダミーセルと逆の情報
を記憶する第二のダミーセル例えばＤＭＣＤと、第一の
ダミーセルＤＭＣＢが接続され、かつメモリセルＭＣ１
のメモリセルデータを読み出すデータ線ＤＬと対構成を
なす第一のデータ線ＤＢと、第二のダミーセル例えばＤ
ＭＣＤが接続された第二のデータ線例えばＤＬとを相互
に短絡するデータ線短絡手段ＳＷＤＳを備え、該データ
線短絡手段ＳＷＤＳにより短絡された上記第一と第二の
データ線に論理１と論理０の信号電位の中間の参照電位
を発生させることとする。
【００１０】ここで、上記メモリセルデータを読み出す
データ線と上記第二のデータ線とは同一のものとするこ
ともできるし、異なるようにすることもでき、それぞれ
に特有の利点がある。すなわち、上記メモリセルデータ
を読み出すデータ線と上記第二のデータ線とを何れも例
えば図１におけるＤＬとするように同一のものとするこ
とができ、この場合は、上記参照電位と信号電位の発生
のタイミングを異にするようにすればよい。この場合
は、後に述べるようにダミーセルに対する再書き込みの
ための特別な手段を要しないなどの利点がある。これに
対して、例えば図１８に示すように、第一のダミーセル
ＤＭＣＢ１、第一のデータ線ＤＢ１、第二のダミーセル
ＤＭＣＢ２、第二のデータ線ＤＢ２、メモリセルＭＣ１
１のメモリセルデータを読み出すデータ線ＤＬ１とする
ように、メモリセルデータを読み出すデータ線と上記第
二のデータ線とを異なるようにすることもできる。この
場合は、上記参照電位と信号電位の発生のタイミングを
同じくすることができ、このため高速のアクセスができ
ることなどの利点がある。
データ線と上記第二のデータ線とは同一のものとするこ
ともできるし、異なるようにすることもでき、それぞれ
に特有の利点がある。すなわち、上記メモリセルデータ
を読み出すデータ線と上記第二のデータ線とを何れも例
えば図１におけるＤＬとするように同一のものとするこ
とができ、この場合は、上記参照電位と信号電位の発生
のタイミングを異にするようにすればよい。この場合
は、後に述べるようにダミーセルに対する再書き込みの
ための特別な手段を要しないなどの利点がある。これに
対して、例えば図１８に示すように、第一のダミーセル
ＤＭＣＢ１、第一のデータ線ＤＢ１、第二のダミーセル
ＤＭＣＢ２、第二のデータ線ＤＢ２、メモリセルＭＣ１
１のメモリセルデータを読み出すデータ線ＤＬ１とする
ように、メモリセルデータを読み出すデータ線と上記第
二のデータ線とを異なるようにすることもできる。この
場合は、上記参照電位と信号電位の発生のタイミングを
同じくすることができ、このため高速のアクセスができ
ることなどの利点がある。
【００１１】本発明のメモリセルアレイは、例えば図８
に示すように、連続的かつ規則的に２次元配置したセル
パターンの構成を備え、このセルパターンの構成は、同
じ構造と同じサイズのセル構造を有するメモリセルとダ
ミーセルとを含んでなることを特徴とする。すなわち、
従来例のように、サイズの異なるセルを必要としたり、
異なる電位のプレート電位を必要とすることなどを要し
ない。
に示すように、連続的かつ規則的に２次元配置したセル
パターンの構成を備え、このセルパターンの構成は、同
じ構造と同じサイズのセル構造を有するメモリセルとダ
ミーセルとを含んでなることを特徴とする。すなわち、
従来例のように、サイズの異なるセルを必要としたり、
異なる電位のプレート電位を必要とすることなどを要し
ない。
【００１２】あるいは、対構成のデータ線の配置構成と
して、例えば図９に示すように、隣接の固定電位のデー
タ線と一部入れ換えて配置するようにして、動作するデ
ータ線と固定電位のデータ線とが隣接する配置の区間を
備えるようにすればデータ線間の干渉雑音を低減できる
利点がある。
して、例えば図９に示すように、隣接の固定電位のデー
タ線と一部入れ換えて配置するようにして、動作するデ
ータ線と固定電位のデータ線とが隣接する配置の区間を
備えるようにすればデータ線間の干渉雑音を低減できる
利点がある。
【００１３】またあるいは、例えば図１３に示すよう
に、活性状態で対構成のデータ線を充電する例えば充電
回路ＴＰＮｄ１と充電信号線ＰＣＶＰＬｄを含むデータ
線充電手段と、該データ線充電手段を制御する例えばＰ
ＣＮｄ１、ＰＣＮｄ２の複数のデータ線充電制御手段を
備え、該複数のデータ線充電制御手段の何れかにより上
記データ線充電手段を制御し、該制御により、選択され
たデータ線対に隣接する選択されないデータ線対に接続
された上記データ線充電手段を活性化するようにして隣
接するデータ線対の電位を固定すればデータ線対間の干
渉雑音を低減できる。
に、活性状態で対構成のデータ線を充電する例えば充電
回路ＴＰＮｄ１と充電信号線ＰＣＶＰＬｄを含むデータ
線充電手段と、該データ線充電手段を制御する例えばＰ
ＣＮｄ１、ＰＣＮｄ２の複数のデータ線充電制御手段を
備え、該複数のデータ線充電制御手段の何れかにより上
記データ線充電手段を制御し、該制御により、選択され
たデータ線対に隣接する選択されないデータ線対に接続
された上記データ線充電手段を活性化するようにして隣
接するデータ線対の電位を固定すればデータ線対間の干
渉雑音を低減できる。
【００１４】さらに、上記した中で、例えば図１８を引
用して説明した場合のように、すなわち、第一のダミー
セルＤＭＣＢ１、第一のデータ線ＤＢ１、第二のダミー
セルＤＭＣＢ２、第二のデータ線ＤＢ２、メモリセルＭ
Ｃ１１のメモリセルデータを読み出すデータ線ＤＬ１と
するように、メモリセルデータを読み出すデータ線と上
記第二のデータ線とを異なるようにする場合は、上記第
一および第二のダミーセルへの再書き込みを行うダミー
セル再書き込み手段を備える必要があり、このダミーセ
ル再書き込み手段としては、参照電位を発生した後でか
つメモリセルデータの読み出し動作終了前に、上記第一
のダミーセルに論理１または論理０を再書き込みし、上
記第二のダミーセルに上記第一のダミーセルとは逆の情
報を再書き込みするものとすればよい。
用して説明した場合のように、すなわち、第一のダミー
セルＤＭＣＢ１、第一のデータ線ＤＢ１、第二のダミー
セルＤＭＣＢ２、第二のデータ線ＤＢ２、メモリセルＭ
Ｃ１１のメモリセルデータを読み出すデータ線ＤＬ１と
するように、メモリセルデータを読み出すデータ線と上
記第二のデータ線とを異なるようにする場合は、上記第
一および第二のダミーセルへの再書き込みを行うダミー
セル再書き込み手段を備える必要があり、このダミーセ
ル再書き込み手段としては、参照電位を発生した後でか
つメモリセルデータの読み出し動作終了前に、上記第一
のダミーセルに論理１または論理０を再書き込みし、上
記第二のダミーセルに上記第一のダミーセルとは逆の情
報を再書き込みするものとすればよい。
【００１５】またあるいは、例えば図１２に示すよう
に、上記した本発明のメモリセルアレイと、そのメモリ
セルアレイが有する対構成のデータ線例えばＤＬｄ１−
ＤＢｄ１に読み出した信号を感知するセンス回路ＳＡｄ
０と、選択したデータ線を上記センス回路に接続するデ
ータ線選択手段例えばＹＳＷｄ１とを備え、上記センス
回路ＳＡｄ０を複数の対構成のデータ線ＤＬｄ１−ＤＢ
ｄ１、ＤＬｄ２−ＤＢｄ２、…により共有するように構
成すれば回路面積が削減され好ましい。
に、上記した本発明のメモリセルアレイと、そのメモリ
セルアレイが有する対構成のデータ線例えばＤＬｄ１−
ＤＢｄ１に読み出した信号を感知するセンス回路ＳＡｄ
０と、選択したデータ線を上記センス回路に接続するデ
ータ線選択手段例えばＹＳＷｄ１とを備え、上記センス
回路ＳＡｄ０を複数の対構成のデータ線ＤＬｄ１−ＤＢ
ｄ１、ＤＬｄ２−ＤＢｄ２、…により共有するように構
成すれば回路面積が削減され好ましい。
【００１６】このような場合に、メモリセルを選択する
アドレス構成を備え、そのアドレス構成は、例えば図１
７に示すように、各センス回路に接続されたメモリセル
アレイにおけるメモリセルを選択する第一のアドレスＡ
ｄｒｓ１と、上記センス回路を選択する第二のアドレス
Ａｄｒｓ２の構成を備えるようにすればアドレスピン数
を減らすこともでき好ましい。
アドレス構成を備え、そのアドレス構成は、例えば図１
７に示すように、各センス回路に接続されたメモリセル
アレイにおけるメモリセルを選択する第一のアドレスＡ
ｄｒｓ１と、上記センス回路を選択する第二のアドレス
Ａｄｒｓ２の構成を備えるようにすればアドレスピン数
を減らすこともでき好ましい。
【００１７】さらに、上記の目的を達成するための本発
明の半導体メモリの駆動方法では、例えば図１（ａ）の
半導体メモリのメモリセルＭＣ１のメモリセルデータの
読み出し動作において、例えば図１（ｂ）に示すよう
に、互いに逆の情報を記憶させた第一および第二のダミ
ーセルＤＭＣＢ、ＤＭＣＤを選択し、かつ上記第一およ
び第二のデータ線ＤＢ、ＤＬを短絡し、上記第一および
第二のデータ線に参照電位を発生させる過程（１０１）
と、上記第一および第二のデータ線を電気的に分離する
過程（１０２）と、上記メモリセルＭＣ１を選択し、第
二のデータ線ＤＬに信号電位を発生させる過程（１０
３）と、上記信号電位と上記参照電位の差を増幅し、併
せて上記第一および第二のダミーセルに互いに逆の情報
を記憶させる過程（１０４）を備えることとする。
明の半導体メモリの駆動方法では、例えば図１（ａ）の
半導体メモリのメモリセルＭＣ１のメモリセルデータの
読み出し動作において、例えば図１（ｂ）に示すよう
に、互いに逆の情報を記憶させた第一および第二のダミ
ーセルＤＭＣＢ、ＤＭＣＤを選択し、かつ上記第一およ
び第二のデータ線ＤＢ、ＤＬを短絡し、上記第一および
第二のデータ線に参照電位を発生させる過程（１０１）
と、上記第一および第二のデータ線を電気的に分離する
過程（１０２）と、上記メモリセルＭＣ１を選択し、第
二のデータ線ＤＬに信号電位を発生させる過程（１０
３）と、上記信号電位と上記参照電位の差を増幅し、併
せて上記第一および第二のダミーセルに互いに逆の情報
を記憶させる過程（１０４）を備えることとする。
【００１８】この場合に上記第一および第二のダミーセ
ルに互いに逆の情報を記憶させるには、上記信号電位と
上記参照電位との差を増幅し、上記第一および第二のダ
ミーセルを選択するようにしさえすればよい。
ルに互いに逆の情報を記憶させるには、上記信号電位と
上記参照電位との差を増幅し、上記第一および第二のダ
ミーセルを選択するようにしさえすればよい。
【００１９】あるいは、上記目的を達成するための本発
明の半導体メモリの駆動方法として、例えば図１８、特
に図１８（ｂ）に示すように、例えばメモリセルＭＣ１
１は第三のデータ線ＤＬ１に接続され、かつ、この第三
のデータ線に信号電位を発生させる過程（２０２）と、
互いに逆の情報を記憶させた第一および第二のダミーセ
ルＤＭＣＢ１およびＤＭＣＢ２を、短絡された、第一お
よび第二のデータ線ＤＢ１およびＤＢ２にそれぞれ読み
出し、その第一および第二のデータ線ＤＢ１およびＤＢ
２に参照電位を発生させる過程（２０３）とを同時に備
え、さらに、上記第一および第二のデータ線を電気的に
分離する過程（２０４）と、上記信号電位と上記参照電
位の差を増幅する過程（２０５）と、上記第一および第
二のダミーセルＤＭＣＢ１およびＤＭＣＢ２を再書き込
みする過程（２０６）を備えることとする。
明の半導体メモリの駆動方法として、例えば図１８、特
に図１８（ｂ）に示すように、例えばメモリセルＭＣ１
１は第三のデータ線ＤＬ１に接続され、かつ、この第三
のデータ線に信号電位を発生させる過程（２０２）と、
互いに逆の情報を記憶させた第一および第二のダミーセ
ルＤＭＣＢ１およびＤＭＣＢ２を、短絡された、第一お
よび第二のデータ線ＤＢ１およびＤＢ２にそれぞれ読み
出し、その第一および第二のデータ線ＤＢ１およびＤＢ
２に参照電位を発生させる過程（２０３）とを同時に備
え、さらに、上記第一および第二のデータ線を電気的に
分離する過程（２０４）と、上記信号電位と上記参照電
位の差を増幅する過程（２０５）と、上記第一および第
二のダミーセルＤＭＣＢ１およびＤＭＣＢ２を再書き込
みする過程（２０６）を備えることとする。
【００２０】ここで、第一および第二のダミーセルＤＭ
ＣＢ１およびＤＭＣＢ２を再書き込みする過程（２０
６）としては、例えば図１９のような回路構成により、
上記第一のデータ線ＤＢ１にハイ電位またはロー電位を
与え、上記第二のデータ線ＤＢ２にこれと逆の情報のロ
ー電位またはハイ電位を与えるようにすればよい。
ＣＢ１およびＤＭＣＢ２を再書き込みする過程（２０
６）としては、例えば図１９のような回路構成により、
上記第一のデータ線ＤＢ１にハイ電位またはロー電位を
与え、上記第二のデータ線ＤＢ２にこれと逆の情報のロ
ー電位またはハイ電位を与えるようにすればよい。
【００２１】あるいは、例えば図２０のような回路構成
で、上記信号電位と上記参照電位の差を増幅する過程
が、上記第三のデータ線ＤＬ１に発生させた信号電位と
上記第一のデータ線ＤＢ１に発生させた参照電位の差を
増幅するものであり、かつ、上記の第一および第二のダ
ミーセルＤＭＣＢ１およびＤＭＣＢ２を再書き込みする
過程（２０６）としては、メモリセルＭＣ１１を接続し
た第三のデータ線ＤＬ１の電位を上記第二のデータ線Ｄ
Ｂ２に供給するとともに、上記第一および第二のダミー
セルＤＭＣＢ１、ＤＭＣＢ２を選択するようにしてもよ
い。
で、上記信号電位と上記参照電位の差を増幅する過程
が、上記第三のデータ線ＤＬ１に発生させた信号電位と
上記第一のデータ線ＤＢ１に発生させた参照電位の差を
増幅するものであり、かつ、上記の第一および第二のダ
ミーセルＤＭＣＢ１およびＤＭＣＢ２を再書き込みする
過程（２０６）としては、メモリセルＭＣ１１を接続し
た第三のデータ線ＤＬ１の電位を上記第二のデータ線Ｄ
Ｂ２に供給するとともに、上記第一および第二のダミー
セルＤＭＣＢ１、ＤＭＣＢ２を選択するようにしてもよ
い。
【００２２】
【作用】読み出し動作時において、論理１または論理０
を記憶した第一のダミーセルが接続された第一のデータ
線と、第一のダミーセルと逆の情報を記憶した第二のダ
ミーセルが接続された第二のデータ線とを短絡する。す
ると、上記第一および第二のデータ線には、論理１に対
応する信号電位と、論理０に対応する信号電位の間にあ
る中間電位が生じる。次に、上記データ線短絡手段をオ
フにする。そして、上記第一および第二のデータ線の一
方に上記中間電位を残し、選択されたメモリセルを接続
したデータ線に論理１または論理０に対応する信号電位
を発生させる。すなわち、第一のダミーセルを接続した
第一のデータ線と、選択されたメモリセルを接続したデ
ータ線とがデータ線対になるような対構成の関係にあれ
ば、このデータ線対の一方に中間電位を、他方に信号電
位を発生させることが可能になる。そこで、上記中間電
位を参照電位とし、上記信号電位と参照電位との高低を
センスアンプにより感知し増幅することにより、情報を
読み出すことができるようになる。
を記憶した第一のダミーセルが接続された第一のデータ
線と、第一のダミーセルと逆の情報を記憶した第二のダ
ミーセルが接続された第二のデータ線とを短絡する。す
ると、上記第一および第二のデータ線には、論理１に対
応する信号電位と、論理０に対応する信号電位の間にあ
る中間電位が生じる。次に、上記データ線短絡手段をオ
フにする。そして、上記第一および第二のデータ線の一
方に上記中間電位を残し、選択されたメモリセルを接続
したデータ線に論理１または論理０に対応する信号電位
を発生させる。すなわち、第一のダミーセルを接続した
第一のデータ線と、選択されたメモリセルを接続したデ
ータ線とがデータ線対になるような対構成の関係にあれ
ば、このデータ線対の一方に中間電位を、他方に信号電
位を発生させることが可能になる。そこで、上記中間電
位を参照電位とし、上記信号電位と参照電位との高低を
センスアンプにより感知し増幅することにより、情報を
読み出すことができるようになる。
【００２３】この構成および動作によれば、メモリセル
と同じ構造、同じサイズを有するダミーセルを用いて、
参照電位を発生させることができる。この際、メモリセ
ルとダミーセルの構造とサイズが同じであることから、
ダミーセルの設計が容易になるばかりでなく、素子特性
についてもメモリセルとほぼ同等で特性ばらつきの小さ
いダミーセルを実現しやすくなる。これにより高精度の
参照電位を発生させ、高ＳＮ比の読み出し動作を行うこ
とが可能になる。
と同じ構造、同じサイズを有するダミーセルを用いて、
参照電位を発生させることができる。この際、メモリセ
ルとダミーセルの構造とサイズが同じであることから、
ダミーセルの設計が容易になるばかりでなく、素子特性
についてもメモリセルとほぼ同等で特性ばらつきの小さ
いダミーセルを実現しやすくなる。これにより高精度の
参照電位を発生させ、高ＳＮ比の読み出し動作を行うこ
とが可能になる。
【００２４】選択されたメモリセルを接続したデータ線
と、第二のダミーセルを接続した第二のデータ線とを同
じくするようにした場合には上記の参照電位と信号電位
の発生を同じタイミングではなく、時系列に行う必要が
ある。しかしこの場合には、第一および第二のデータ線
がデータ線対を構成することになる。したがって、信号
電位と参照電位との差をセンスアンプで増幅することに
よって、上記第一および第二のデータ線の一方はハイ
（Ｈｉｇｈ）、他方はロー（Ｌｏｗ）になる。これを利
用して、リセット信号線を設けることなしに、第一およ
び第二のダミーセルの一方に論理１を、他方に論理０を
再書き込みすることが可能になる。
と、第二のダミーセルを接続した第二のデータ線とを同
じくするようにした場合には上記の参照電位と信号電位
の発生を同じタイミングではなく、時系列に行う必要が
ある。しかしこの場合には、第一および第二のデータ線
がデータ線対を構成することになる。したがって、信号
電位と参照電位との差をセンスアンプで増幅することに
よって、上記第一および第二のデータ線の一方はハイ
（Ｈｉｇｈ）、他方はロー（Ｌｏｗ）になる。これを利
用して、リセット信号線を設けることなしに、第一およ
び第二のダミーセルの一方に論理１を、他方に論理０を
再書き込みすることが可能になる。
【００２５】ここで、メモリセルとダミーセルの構造と
サイズが同じであることから、両者を連続的レイアウト
パターン上に形成することができる。これにより、ダミ
ーセル設計やプロセス条件設定が容易で、相対精度が高
く、特性ばらつきの小さい素子特性を得ることが容易
で、なおかつダミーセルによる面積増加はわずかであ
る。したがって、製造が容易でＳＮ比が高く、高集積化
に適した半導体メモリを得られ易い。
サイズが同じであることから、両者を連続的レイアウト
パターン上に形成することができる。これにより、ダミ
ーセル設計やプロセス条件設定が容易で、相対精度が高
く、特性ばらつきの小さい素子特性を得ることが容易
で、なおかつダミーセルによる面積増加はわずかであ
る。したがって、製造が容易でＳＮ比が高く、高集積化
に適した半導体メモリを得られ易い。
【００２６】また、隣接した２組のデータ線対のそれぞ
れ一方を入れ換えて配置し、一方のデータ線対のみを動
作させる構成にすると、動作するデータ線を、電位を固
定されたデータ線で挟んだ状態で読み出し動作が行われ
るため、データ線間の寄生容量による干渉雑音に強く、
信頼性の高い読み出し動作を行うことが可能である。ま
た、動作するデータ線は全体の約半数であるため、動作
時における消費電力を低減することができる。
れ一方を入れ換えて配置し、一方のデータ線対のみを動
作させる構成にすると、動作するデータ線を、電位を固
定されたデータ線で挟んだ状態で読み出し動作が行われ
るため、データ線間の寄生容量による干渉雑音に強く、
信頼性の高い読み出し動作を行うことが可能である。ま
た、動作するデータ線は全体の約半数であるため、動作
時における消費電力を低減することができる。
【００２７】また、データ線対を選択的にセンス回路に
接続し、複数のデータ線対でセンス回路を共有する構成
とすれば、回路面積を削減することができるようになる
し、またセンスアンプ部のレイアウトに余裕を持たせる
ことになり、比較的に面積を要するセンスアンプ部を高
集積回路に収納する上で極めて好都合になる。
接続し、複数のデータ線対でセンス回路を共有する構成
とすれば、回路面積を削減することができるようになる
し、またセンスアンプ部のレイアウトに余裕を持たせる
ことになり、比較的に面積を要するセンスアンプ部を高
集積回路に収納する上で極めて好都合になる。
【００２８】さらに以上のような構成によれば、メモリ
セルアレイにおいて必要な部分のみを動作させるので、
消費電力や電源等の雑音を大幅に低減することができ
る。また、選択されないメモリセルにおける強誘電体キ
ャパシタの不要な分極反転をなくすことができるので、
強誘電体膜の特性劣化を軽減することが可能である。
セルアレイにおいて必要な部分のみを動作させるので、
消費電力や電源等の雑音を大幅に低減することができ
る。また、選択されないメモリセルにおける強誘電体キ
ャパシタの不要な分極反転をなくすことができるので、
強誘電体膜の特性劣化を軽減することが可能である。
【００２９】また、メモリセルを選択するアドレスを時
分割で取り込むアドレス構成とし、各センス回路に接続
されたメモリセルアレイにおけるメモリセルの選択を第
一のアドレスにより行い、センス回路の選択を第二のア
ドレスにより行う構成とすれば、必要なアドレスピン数
を減らすことが可能になる。さらに、センスアンプを共
有した構成を有しながら、読み出した情報をセンスアン
プにラッチしたままアドレスを変更して情報を連続的且
つ高速に読み出す動作を容易に行うことが可能になる。
分割で取り込むアドレス構成とし、各センス回路に接続
されたメモリセルアレイにおけるメモリセルの選択を第
一のアドレスにより行い、センス回路の選択を第二のア
ドレスにより行う構成とすれば、必要なアドレスピン数
を減らすことが可能になる。さらに、センスアンプを共
有した構成を有しながら、読み出した情報をセンスアン
プにラッチしたままアドレスを変更して情報を連続的且
つ高速に読み出す動作を容易に行うことが可能になる。
【００３０】さらにまた、参照電位と信号電位の発生を
時系列に行うのではなく、同時に行うことも可能であ
る。すなわち、２組のデータ線対について、それぞれの
一方の相互を短絡するデータ線短絡手段を設け、またダ
ミーセルの再書き込みを行うダミーセル再書き込み手段
を設ける。読み出し動作時において、２組のデータ線対
それぞれの一方を選択されたダミーセルに接続すると共
に短絡して、参照電位を発生させる。これと同時に、他
方を選択されたメモリセルに接続して信号を発生させ
る。次に、データ線短絡手段をオフにして増幅する。そ
の後、ダミーセル再書き込み手段により、選択されたダ
ミーセルに再書き込みを行う。この構成および動作を適
用すれば、より高速のアクセスが可能になる。また、参
照電位を発生させたまま、データ線をフローティング状
態にする時間が短縮され、雑音耐性やソフトエラー耐性
が向上する。このような構成の上にさらに、前述した如
く、複数のデータ線対でセンス回路を共有する構成を併
用すれば、回路面積の削減、センスアンプ部のレイアウ
ト余裕の緩和、消費電力の低減の効果が加わり好まし
い。
時系列に行うのではなく、同時に行うことも可能であ
る。すなわち、２組のデータ線対について、それぞれの
一方の相互を短絡するデータ線短絡手段を設け、またダ
ミーセルの再書き込みを行うダミーセル再書き込み手段
を設ける。読み出し動作時において、２組のデータ線対
それぞれの一方を選択されたダミーセルに接続すると共
に短絡して、参照電位を発生させる。これと同時に、他
方を選択されたメモリセルに接続して信号を発生させ
る。次に、データ線短絡手段をオフにして増幅する。そ
の後、ダミーセル再書き込み手段により、選択されたダ
ミーセルに再書き込みを行う。この構成および動作を適
用すれば、より高速のアクセスが可能になる。また、参
照電位を発生させたまま、データ線をフローティング状
態にする時間が短縮され、雑音耐性やソフトエラー耐性
が向上する。このような構成の上にさらに、前述した如
く、複数のデータ線対でセンス回路を共有する構成を併
用すれば、回路面積の削減、センスアンプ部のレイアウ
ト余裕の緩和、消費電力の低減の効果が加わり好まし
い。
【００３１】
【実施例】以下に実施例を用いて、本発明を説明する。 （実施例１）図１は、本発明における基本回路構成と動
作フローを示す一実施例であり、対をなすデータ線を短
絡して、参照電位を発生する回路構成を表す一例であ
る。図１（ａ）は基本的な回路構成を示し、図１（ｂ）
は読み出し動作の流れを示したものである。図１（ａ）
において、ワード線ＷＬ１とデータ線ＤＬとの交差する
位置に、メモリセルＭＣ１が接続される。また、ワード
線ＷＬ２とデータ線ＤＢとの交差する位置に、メモリセ
ルＭＣ２が接続される。以下、複数のワード線とデータ
線ＤＬまたはＤＢとの交差する位置にメモリセルが接続
されるが、図では省略する。一方、ダミーワード線ＤＷ
ＬＤとデータ線ＤＬとの交差する位置には、ダミーセル
ＤＭＣＤが接続され、ダミーワード線ＤＷＬＢとデータ
線ＤＢとの交差する位置には、ダミーセルＤＭＣＢが接
続される。データ線ＤＬ，ＤＢの間には、センスアンプ
ＳＡおよびデータ線短絡スイッチＳＷＤＳが接続され
る。上記のメモリセルＭＣ１，ＭＣ２，…およびダミー
セルＤＭＣＤ，ＤＭＣＢには、強誘電体の残留分極を利
用して不揮発的に情報を記憶するメモリセルが適用可能
であり、例えば図２に示す構成が適用できる。図２にお
いて、メモリセルＭＣ１は、セルトランジスタＴＲ１と
強誘電体キャパシタＣＦ１よりなる。セルトランジスタ
ＴＲ１のソース・ドレイン端子の一方は強誘電体キャパ
シタＣＦ１の一方の端子に、もう一方はデータ線ＤＬに
接続され、ゲート端子はワード線ＷＬ１に接続される。
強誘電体キャパシタＣＦ１のもう一方の端子（プレート
電極ＰＬ１）は、ハイレベル（Ｈｉｇｈ）とローレベル
（Ｌｏｗ）の中間電位を発生するプレート電位供給手段
（図では省略）に共通接続される。強誘電体キャパシタ
ＣＦ１は、強誘電体膜を電極間に挟んで形成されるもの
である。強誘電体の材料としては、例えばジルコン酸チ
タン酸鉛（ＰＺＴ），チタン酸バリウム（ＢａＴｉＯ
3），ニオブ酸リチウム（ＬｉＮｂＯ3）等のペロブスカ
イト酸化物が適用可能である。また、強誘電体キャパシ
タＣＦ１の分極は、Ｈｉｇｈと上記プレート電位の差お
よび上記プレート電位とＬｏｗの差により反転すること
が可能であるとする。この他、抵抗ＲＦ１は強誘電体キ
ャパシタＣＦ１のリークを表す抵抗を、ダイオードＤＳ
１，ＤＤ１はセルトランジスタＴＲ１のソース・ドレイ
ン接合を表す。この他のメモリセルＭＣ２，…およびダ
ミーセルＤＭＣＤ，ＤＭＣＢも、メモリセルＭＣ１と同
じ構成をとり、構造および素子サイズもほぼ同等である
とする。さて、図１に戻り、図１（ｂ）を用いて、図１
（ａ）の回路におけるメモリセルＭＣ１からの読み出し
動作について説明する。待機時において、データ線短絡
スイッチＳＷＤＳはオンしている。また、ダミーセルＤ
ＭＣＤ，ＤＭＣＢの一方には論理１が、他方には論理０
が記憶されているものとする。まず、ダミーワード線Ｄ
ＷＬＤ，ＤＷＬＢを選択して、ダミーセルＤＭＣＤ，Ｄ
ＭＣＢによりデータ線ＤＬ，ＤＢに参照電位を発生する
（手順１０１）。この参照電位は、データ線ＤＬ，ＤＢ
の一方に論理１、他方に論理０の信号電位を発生させ、
これを短絡した時の電位に等しい。ここで、ダミーセル
ＤＭＣＤ，ＤＭＣＢがメモリセルＭＣ１，ＭＣ２，…と
ほぼ同等の素子特性を有し、かつデータ線ＤＬ，ＤＢも
ほぼ同等の電気特性を持っていれば、データ線ＤＬ，Ｄ
Ｂに発生した参照電位は、論理１、論理０の信号電位の
ほぼ中間の電位になる。次に、データ線短絡スイッチＳ
ＷＤＳをオフにし（手順１０２）、データ線ＤＬ，ＤＢ
を電気的に分離する。次に、ワード線ＷＬ１を選択し
て、メモリセルＭＣ１に記憶された情報に対応する信号
電位を、データ線ＤＬに発生する（手順１０３）。この
信号電位と参照電位との電位差をセンスアンプＳＡによ
り感知し増幅する（手順１０４）。データ線短絡スイッ
チＳＷＤＳをオンに戻して（手順１０５）、読み出し動
作を終了する。なお、上記の説明では、手順１０１にお
いてデータ線短絡スイッチＳＷＤＳはオンしているが、
データ線ＤＬ，ＤＢの一方に論理１、他方に論理０の信
号電位を発生させた後スイッチＳＷＤＳをオンさせ、Ｄ
Ｌ，ＤＢを短絡して参照電位を発生させてもよい。本実
施例によれば、メモリセルと同じ構造・サイズを有する
ダミーセルを用いて、参照電位を発生させることができ
る。この際、メモリセルとダミーセルの構造・サイズが
同じであることから、素子特性についてもメモリセルと
ほぼ同等で特性ばらつきの小さいダミーセルを実現する
ことが容易であり、これにより高精度の参照電位を発生
させ、高ＳＮ比の読み出し動作を行うことができる。
作フローを示す一実施例であり、対をなすデータ線を短
絡して、参照電位を発生する回路構成を表す一例であ
る。図１（ａ）は基本的な回路構成を示し、図１（ｂ）
は読み出し動作の流れを示したものである。図１（ａ）
において、ワード線ＷＬ１とデータ線ＤＬとの交差する
位置に、メモリセルＭＣ１が接続される。また、ワード
線ＷＬ２とデータ線ＤＢとの交差する位置に、メモリセ
ルＭＣ２が接続される。以下、複数のワード線とデータ
線ＤＬまたはＤＢとの交差する位置にメモリセルが接続
されるが、図では省略する。一方、ダミーワード線ＤＷ
ＬＤとデータ線ＤＬとの交差する位置には、ダミーセル
ＤＭＣＤが接続され、ダミーワード線ＤＷＬＢとデータ
線ＤＢとの交差する位置には、ダミーセルＤＭＣＢが接
続される。データ線ＤＬ，ＤＢの間には、センスアンプ
ＳＡおよびデータ線短絡スイッチＳＷＤＳが接続され
る。上記のメモリセルＭＣ１，ＭＣ２，…およびダミー
セルＤＭＣＤ，ＤＭＣＢには、強誘電体の残留分極を利
用して不揮発的に情報を記憶するメモリセルが適用可能
であり、例えば図２に示す構成が適用できる。図２にお
いて、メモリセルＭＣ１は、セルトランジスタＴＲ１と
強誘電体キャパシタＣＦ１よりなる。セルトランジスタ
ＴＲ１のソース・ドレイン端子の一方は強誘電体キャパ
シタＣＦ１の一方の端子に、もう一方はデータ線ＤＬに
接続され、ゲート端子はワード線ＷＬ１に接続される。
強誘電体キャパシタＣＦ１のもう一方の端子（プレート
電極ＰＬ１）は、ハイレベル（Ｈｉｇｈ）とローレベル
（Ｌｏｗ）の中間電位を発生するプレート電位供給手段
（図では省略）に共通接続される。強誘電体キャパシタ
ＣＦ１は、強誘電体膜を電極間に挟んで形成されるもの
である。強誘電体の材料としては、例えばジルコン酸チ
タン酸鉛（ＰＺＴ），チタン酸バリウム（ＢａＴｉＯ
3），ニオブ酸リチウム（ＬｉＮｂＯ3）等のペロブスカ
イト酸化物が適用可能である。また、強誘電体キャパシ
タＣＦ１の分極は、Ｈｉｇｈと上記プレート電位の差お
よび上記プレート電位とＬｏｗの差により反転すること
が可能であるとする。この他、抵抗ＲＦ１は強誘電体キ
ャパシタＣＦ１のリークを表す抵抗を、ダイオードＤＳ
１，ＤＤ１はセルトランジスタＴＲ１のソース・ドレイ
ン接合を表す。この他のメモリセルＭＣ２，…およびダ
ミーセルＤＭＣＤ，ＤＭＣＢも、メモリセルＭＣ１と同
じ構成をとり、構造および素子サイズもほぼ同等である
とする。さて、図１に戻り、図１（ｂ）を用いて、図１
（ａ）の回路におけるメモリセルＭＣ１からの読み出し
動作について説明する。待機時において、データ線短絡
スイッチＳＷＤＳはオンしている。また、ダミーセルＤ
ＭＣＤ，ＤＭＣＢの一方には論理１が、他方には論理０
が記憶されているものとする。まず、ダミーワード線Ｄ
ＷＬＤ，ＤＷＬＢを選択して、ダミーセルＤＭＣＤ，Ｄ
ＭＣＢによりデータ線ＤＬ，ＤＢに参照電位を発生する
（手順１０１）。この参照電位は、データ線ＤＬ，ＤＢ
の一方に論理１、他方に論理０の信号電位を発生させ、
これを短絡した時の電位に等しい。ここで、ダミーセル
ＤＭＣＤ，ＤＭＣＢがメモリセルＭＣ１，ＭＣ２，…と
ほぼ同等の素子特性を有し、かつデータ線ＤＬ，ＤＢも
ほぼ同等の電気特性を持っていれば、データ線ＤＬ，Ｄ
Ｂに発生した参照電位は、論理１、論理０の信号電位の
ほぼ中間の電位になる。次に、データ線短絡スイッチＳ
ＷＤＳをオフにし（手順１０２）、データ線ＤＬ，ＤＢ
を電気的に分離する。次に、ワード線ＷＬ１を選択し
て、メモリセルＭＣ１に記憶された情報に対応する信号
電位を、データ線ＤＬに発生する（手順１０３）。この
信号電位と参照電位との電位差をセンスアンプＳＡによ
り感知し増幅する（手順１０４）。データ線短絡スイッ
チＳＷＤＳをオンに戻して（手順１０５）、読み出し動
作を終了する。なお、上記の説明では、手順１０１にお
いてデータ線短絡スイッチＳＷＤＳはオンしているが、
データ線ＤＬ，ＤＢの一方に論理１、他方に論理０の信
号電位を発生させた後スイッチＳＷＤＳをオンさせ、Ｄ
Ｌ，ＤＢを短絡して参照電位を発生させてもよい。本実
施例によれば、メモリセルと同じ構造・サイズを有する
ダミーセルを用いて、参照電位を発生させることができ
る。この際、メモリセルとダミーセルの構造・サイズが
同じであることから、素子特性についてもメモリセルと
ほぼ同等で特性ばらつきの小さいダミーセルを実現する
ことが容易であり、これにより高精度の参照電位を発生
させ、高ＳＮ比の読み出し動作を行うことができる。
【００３２】次に、上記基本概念を適用した、より具体
的なメモリ構成に関する実施例について述べる。 （実施例２）図３は、本発明の概念に基づくメモリのブ
ロック構成を示した一実施例である。図において、ＭＣ
ＡＲＹａは、メモリセル、ワード線、ダミーワード線、
データ線、プリチャージ回路、データ線短絡スイッチ等
を含むメモリセルアレイである。ＳＡＧａはセンス回路
群である。メモリコントローラＭＣＴＬａは、外部から
の制御信号を受けてメモリ各部への制御信号ＣＴＬＧａ
を発生し、また内部アドレスを行アドレスバッファＸＡ
Ｂａおよび列アドレスバッファＹＡＢａに供給する。
的なメモリ構成に関する実施例について述べる。 （実施例２）図３は、本発明の概念に基づくメモリのブ
ロック構成を示した一実施例である。図において、ＭＣ
ＡＲＹａは、メモリセル、ワード線、ダミーワード線、
データ線、プリチャージ回路、データ線短絡スイッチ等
を含むメモリセルアレイである。ＳＡＧａはセンス回路
群である。メモリコントローラＭＣＴＬａは、外部から
の制御信号を受けてメモリ各部への制御信号ＣＴＬＧａ
を発生し、また内部アドレスを行アドレスバッファＸＡ
Ｂａおよび列アドレスバッファＹＡＢａに供給する。
【００３３】ＸＡＢａは行アドレスバッファであり、Ｍ
ＣＴＬａから受け取った行アドレスをラッチする。ＸＤ
ＥＣａは行デコーダであり、ＸＡＢａにラッチされた行
アドレスを元に、ワード線を選択する。ＸＤＲＶａはワ
ード線ドライバであり、選択ワード線を駆動する。ＹＡ
Ｂａは列アドレスバッファであり、ＭＣＴＬａから受け
取った列アドレスをラッチする。ＹＤＥＣａは列デコー
ダであり、ＹＡＢａにラッチされた列アドレスを元に、
データ線を選択する。ＹＳＷＧａは列選択スイッチ群で
あり、選択されたデータ線と外部との接続・分離を行
う。ＩＤＢａは入力データバッファであり、外部からの
入力データを受ける。ＯＤＢａは出力データバッファで
あり、読み出した信号を増幅するメインアンプ、出力段
を含む。
ＣＴＬａから受け取った行アドレスをラッチする。ＸＤ
ＥＣａは行デコーダであり、ＸＡＢａにラッチされた行
アドレスを元に、ワード線を選択する。ＸＤＲＶａはワ
ード線ドライバであり、選択ワード線を駆動する。ＹＡ
Ｂａは列アドレスバッファであり、ＭＣＴＬａから受け
取った列アドレスをラッチする。ＹＤＥＣａは列デコー
ダであり、ＹＡＢａにラッチされた列アドレスを元に、
データ線を選択する。ＹＳＷＧａは列選択スイッチ群で
あり、選択されたデータ線と外部との接続・分離を行
う。ＩＤＢａは入力データバッファであり、外部からの
入力データを受ける。ＯＤＢａは出力データバッファで
あり、読み出した信号を増幅するメインアンプ、出力段
を含む。
【００３４】次に図３に示した制御信号について説明す
る。アドレス取り込み信号／ＣＳ１，／ＣＳ２は、アド
レス信号Ａｄｒｓを取り込むタイミングを制御する。書
き込み制御信号／ＷＥは、読み出し・書き込み動作モー
ドの切り替えおよびデータ入出力ピンＤＩＯからの入力
信号取り込みのタイミングを制御する。出力制御信号／
ＯＥは、読み出した信号のＤＩＯへの出力のタイミング
を制御する。パワーダウン制御信号／ＰＷＤは、電源オ
ン・オフに対処し、情報破壊を起こさないよう各部電位
を設定する動作モードを実行させる。
る。アドレス取り込み信号／ＣＳ１，／ＣＳ２は、アド
レス信号Ａｄｒｓを取り込むタイミングを制御する。書
き込み制御信号／ＷＥは、読み出し・書き込み動作モー
ドの切り替えおよびデータ入出力ピンＤＩＯからの入力
信号取り込みのタイミングを制御する。出力制御信号／
ＯＥは、読み出した信号のＤＩＯへの出力のタイミング
を制御する。パワーダウン制御信号／ＰＷＤは、電源オ
ン・オフに対処し、情報破壊を起こさないよう各部電位
を設定する動作モードを実行させる。
【００３５】図４は、図３のメモリセルアレイＭＣＡＲ
Ｙａの部分を、センス回路群ＳＡＧａ、列選択スイッチ
群ＹＳＷＧａの部分を含めて、より具体的に示した例で
ある。図において、ワード線ＷＬａ１とデータ線ＤＬａ
１の交差する位置に、例えば図２と同様の構成を持つメ
モリセルＭＣａ１１が接続される。また、ワード線ＷＬ
ａ１とデータ線ＤＬａ２の交差する位置には、メモリセ
ルＭＣａ１２が接続される。ワード線ＷＬａ２とデータ
線ＤＢａ１の交差する位置には、メモリセルＭＣａ２１
が接続され、ワード線ＷＬａ２とデータ線ＤＢａ２の交
差する位置には、メモリセルＭＣａ２２が接続される。
以下同様に、ワード線ＷＬａｐ（ｐ＝１，２，３，…，
ｍ）とデータ線ＤＬａｑまたはＤＢａｑ（ｑ＝１，２，
…）の交差する位置に、メモリセルＭＣａｐｑが接続さ
れる。データ線ＤＬａｑとＤＢａｑは対をなし、両者の
電位差を検出して信号を読み出す。以下、データ線対を
ＤＬａｑ−ＤＢａｑのように表記する。また、ダミーワ
ード線ＤＷＬＤａとデータ線ＤＬａｑの交差する位置に
は、ダミーセルＤＭＣＤａｑが接続され、ダミーワード
線ＤＷＬＢａとデータ線ＤＢａｑの交差する位置には、
ダミーセルＤＭＣＢａｑが接続される。図に示すよう
に、隣接するメモリセルとデータ線との節点を共通にす
ると、コンタクト孔数を削減でき、高密度のセルレイア
ウトが可能になる。各メモリセルキャパシタおよびダミ
ーセルキャパシタのプレート電極は、プレート電位発生
手段（図中省略）に共通接続される。このプレート電位
ＶＰＬは、Ｈｉｇｈに対応する電位ＶＤＤと、Ｌｏｗに
対応する電位ＶＳＳの中間にある定電位である。センス
アンプＳＡａｑは、ＣＭＯＳフリップフロップを用いて
おり、センスアンプ制御線ＳＰａ，ＳＮａにより制御さ
れ、データ線対ＤＬａｑ−ＤＢａｑに発生した信号を感
知し増幅する。データ線短絡スイッチＴＤＳａｑは、デ
ータ線短絡制御線ＤＬＳａにより制御され、データ線対
ＤＬａｑ−ＤＢａｑの短絡・開放を行う。プリチャージ
回路ＴＰＮａｑは、プリチャージ制御線ＰＣＮａにより
制御され、非選択時において、プリチャージ電位供給線
ＰＣＶＰＬａの電位ＶＰＬをデータ線対ＤＬａｑ−ＤＢ
ａｑに供給する。プリチャージ回路ＴＲＤａｑは、プリ
チャージ制御線ＰＣＤａにより制御され、読み出し動作
時において、プリチャージ電位供給線ＰＣＶＳＳａの電
位ＶＳＳをデータ線ＤＬａｑに供給する。また、プリチ
ャージ回路ＴＲＢａｑは、プリチャージ制御線ＰＣＢａ
により制御され、読み出し動作時において、電位ＶＳＳ
をデータ線ＤＢａｑに供給する。列選択スイッチＹＳＷ
ａｑは、列選択線ＹＳａｑにより制御され、データ線対
ＤＬａｑ−ＤＢａｑと入出力線Ｉ／Ｏａとの接続・分離
を行う。
Ｙａの部分を、センス回路群ＳＡＧａ、列選択スイッチ
群ＹＳＷＧａの部分を含めて、より具体的に示した例で
ある。図において、ワード線ＷＬａ１とデータ線ＤＬａ
１の交差する位置に、例えば図２と同様の構成を持つメ
モリセルＭＣａ１１が接続される。また、ワード線ＷＬ
ａ１とデータ線ＤＬａ２の交差する位置には、メモリセ
ルＭＣａ１２が接続される。ワード線ＷＬａ２とデータ
線ＤＢａ１の交差する位置には、メモリセルＭＣａ２１
が接続され、ワード線ＷＬａ２とデータ線ＤＢａ２の交
差する位置には、メモリセルＭＣａ２２が接続される。
以下同様に、ワード線ＷＬａｐ（ｐ＝１，２，３，…，
ｍ）とデータ線ＤＬａｑまたはＤＢａｑ（ｑ＝１，２，
…）の交差する位置に、メモリセルＭＣａｐｑが接続さ
れる。データ線ＤＬａｑとＤＢａｑは対をなし、両者の
電位差を検出して信号を読み出す。以下、データ線対を
ＤＬａｑ−ＤＢａｑのように表記する。また、ダミーワ
ード線ＤＷＬＤａとデータ線ＤＬａｑの交差する位置に
は、ダミーセルＤＭＣＤａｑが接続され、ダミーワード
線ＤＷＬＢａとデータ線ＤＢａｑの交差する位置には、
ダミーセルＤＭＣＢａｑが接続される。図に示すよう
に、隣接するメモリセルとデータ線との節点を共通にす
ると、コンタクト孔数を削減でき、高密度のセルレイア
ウトが可能になる。各メモリセルキャパシタおよびダミ
ーセルキャパシタのプレート電極は、プレート電位発生
手段（図中省略）に共通接続される。このプレート電位
ＶＰＬは、Ｈｉｇｈに対応する電位ＶＤＤと、Ｌｏｗに
対応する電位ＶＳＳの中間にある定電位である。センス
アンプＳＡａｑは、ＣＭＯＳフリップフロップを用いて
おり、センスアンプ制御線ＳＰａ，ＳＮａにより制御さ
れ、データ線対ＤＬａｑ−ＤＢａｑに発生した信号を感
知し増幅する。データ線短絡スイッチＴＤＳａｑは、デ
ータ線短絡制御線ＤＬＳａにより制御され、データ線対
ＤＬａｑ−ＤＢａｑの短絡・開放を行う。プリチャージ
回路ＴＰＮａｑは、プリチャージ制御線ＰＣＮａにより
制御され、非選択時において、プリチャージ電位供給線
ＰＣＶＰＬａの電位ＶＰＬをデータ線対ＤＬａｑ−ＤＢ
ａｑに供給する。プリチャージ回路ＴＲＤａｑは、プリ
チャージ制御線ＰＣＤａにより制御され、読み出し動作
時において、プリチャージ電位供給線ＰＣＶＳＳａの電
位ＶＳＳをデータ線ＤＬａｑに供給する。また、プリチ
ャージ回路ＴＲＢａｑは、プリチャージ制御線ＰＣＢａ
により制御され、読み出し動作時において、電位ＶＳＳ
をデータ線ＤＢａｑに供給する。列選択スイッチＹＳＷ
ａｑは、列選択線ＹＳａｑにより制御され、データ線対
ＤＬａｑ−ＤＢａｑと入出力線Ｉ／Ｏａとの接続・分離
を行う。
【００３６】次に、図２に戻って、メモリセルの非選択
時における状態および情報保持の方法を説明する。待機
時においてメモリセルの分極情報を保持するためには、
逆バイアスされたダイオードＤＳ１の接合リーク電流が
リーク抵抗ＲＦ１およびセルトランジスタＴＲ１のオフ
抵抗Ｒｏｆｆを通して供給されている状態、すなわち定
常状態において、節点ＳＮ１の電位がほぼＶＰＬであ
り、この時の節点ＳＮ１とプレート電極ＰＬ１の電位差
によって、強誘電体キャパシタＣＦ１の分極反転による
情報破壊が起こらなければよい。この状態を維持できる
ような特性を持つ素子を用いてメモリセルを形成する。
ここで、待機時におけるデータ線ＤＬの電位をＶＰＬと
すると、定常状態における節点ＳＮ１の電位は、リーク
抵抗ＲＦ１とオフ抵抗Ｒｏｆｆの並列合成抵抗と、ダイ
オードＤＳ１の抵抗との比で決定される。通常、ダイオ
ードＤＳ１の逆バイアス抵抗は上記の並列合成抵抗に比
べ十分高くすることが可能である。また、その状態でト
ランジスタＴＲ１が導通しても強誘電体キャパシタＣＦ
１に電圧がかからないので、ワード線の雑音にも強くな
る。よって、待機時データ線電位をＶＰＬとすることに
より、情報保持が容易になる。動作時においてデータ線
ＤＬが駆動される場合、オフ抵抗Ｒｏｆｆがリーク抵抗
ＲＦ１に比べ十分高ければ、あるいはデータ線ＤＬから
オフ抵抗Ｒｏｆｆを通して行われる強誘電体キャパシタ
ＣＦ１への充電の時定数が動作時間に比べ十分大きく、
動作中に強誘電体キャパシタＣＦ１にほとんど電圧がか
からなければ、情報が破壊されることはない。さらに、
リーク抵抗ＲＦ１が、セルトランジスタＴＲ１のオン抵
抗Ｒｏｎに比べ十分高ければ、選択時において強誘電体
キャパシタＣＦ１に十分な大きさの電圧がかかる。以上
に述べた関係を満たす素子特性を得ることにより、安定
に情報が保持される。
時における状態および情報保持の方法を説明する。待機
時においてメモリセルの分極情報を保持するためには、
逆バイアスされたダイオードＤＳ１の接合リーク電流が
リーク抵抗ＲＦ１およびセルトランジスタＴＲ１のオフ
抵抗Ｒｏｆｆを通して供給されている状態、すなわち定
常状態において、節点ＳＮ１の電位がほぼＶＰＬであ
り、この時の節点ＳＮ１とプレート電極ＰＬ１の電位差
によって、強誘電体キャパシタＣＦ１の分極反転による
情報破壊が起こらなければよい。この状態を維持できる
ような特性を持つ素子を用いてメモリセルを形成する。
ここで、待機時におけるデータ線ＤＬの電位をＶＰＬと
すると、定常状態における節点ＳＮ１の電位は、リーク
抵抗ＲＦ１とオフ抵抗Ｒｏｆｆの並列合成抵抗と、ダイ
オードＤＳ１の抵抗との比で決定される。通常、ダイオ
ードＤＳ１の逆バイアス抵抗は上記の並列合成抵抗に比
べ十分高くすることが可能である。また、その状態でト
ランジスタＴＲ１が導通しても強誘電体キャパシタＣＦ
１に電圧がかからないので、ワード線の雑音にも強くな
る。よって、待機時データ線電位をＶＰＬとすることに
より、情報保持が容易になる。動作時においてデータ線
ＤＬが駆動される場合、オフ抵抗Ｒｏｆｆがリーク抵抗
ＲＦ１に比べ十分高ければ、あるいはデータ線ＤＬから
オフ抵抗Ｒｏｆｆを通して行われる強誘電体キャパシタ
ＣＦ１への充電の時定数が動作時間に比べ十分大きく、
動作中に強誘電体キャパシタＣＦ１にほとんど電圧がか
からなければ、情報が破壊されることはない。さらに、
リーク抵抗ＲＦ１が、セルトランジスタＴＲ１のオン抵
抗Ｒｏｎに比べ十分高ければ、選択時において強誘電体
キャパシタＣＦ１に十分な大きさの電圧がかかる。以上
に述べた関係を満たす素子特性を得ることにより、安定
に情報が保持される。
【００３７】図４の回路の読み出し動作の一例を、図５
を用いて説明する。図５は、メモリセルＭＣａ１１を選
択した場合の読み出し動作波形を表す。初めに、待機時
の状態について説明する。各ワード線およびダミーワー
ド線の電位はＶＳＳである。また、ＮＭＯＳ側センスア
ンプ制御線ＳＮａの電位はＶＤＤ、ＰＭＯＳ側センスア
ンプ制御線ＳＰａの電位はＶＳＳであり、各センスアン
プは非活性状態である。さらにまた、データ線短絡制御
線ＤＬＳａの電位はＶＤＤであり、各データ線対は短絡
されている。さらにまた、プリチャージ制御線ＰＣＤ
ａ，ＰＣＢａの電位はＶＳＳ、ＰＣＮａの電位はＶＤＤ
であり、各データ線対には電位ＶＰＬが供給される。さ
らにまた、各列選択線ＹＳａ１，ＹＳａ２，…の電位は
ＶＳＳであり、列選択スイッチＹＳＷａ１，ＹＳＷａ
２，…は非導通状態にあって、入出力線Ｉ／Ｏａと各デ
ータ線は分離されている。さらにまた、データ線対ＤＬ
ａ１−ＤＢａ１に接続されたダミーセルＤＭＣＤａ１，
ＤＭＣＢａ１の一方には論理１、他方には論理０が予め
書き込まれている。他のデータ線対ＤＬａ２−ＤＢａ
２，…についても同様である。
を用いて説明する。図５は、メモリセルＭＣａ１１を選
択した場合の読み出し動作波形を表す。初めに、待機時
の状態について説明する。各ワード線およびダミーワー
ド線の電位はＶＳＳである。また、ＮＭＯＳ側センスア
ンプ制御線ＳＮａの電位はＶＤＤ、ＰＭＯＳ側センスア
ンプ制御線ＳＰａの電位はＶＳＳであり、各センスアン
プは非活性状態である。さらにまた、データ線短絡制御
線ＤＬＳａの電位はＶＤＤであり、各データ線対は短絡
されている。さらにまた、プリチャージ制御線ＰＣＤ
ａ，ＰＣＢａの電位はＶＳＳ、ＰＣＮａの電位はＶＤＤ
であり、各データ線対には電位ＶＰＬが供給される。さ
らにまた、各列選択線ＹＳａ１，ＹＳａ２，…の電位は
ＶＳＳであり、列選択スイッチＹＳＷａ１，ＹＳＷａ
２，…は非導通状態にあって、入出力線Ｉ／Ｏａと各デ
ータ線は分離されている。さらにまた、データ線対ＤＬ
ａ１−ＤＢａ１に接続されたダミーセルＤＭＣＤａ１，
ＤＭＣＢａ１の一方には論理１、他方には論理０が予め
書き込まれている。他のデータ線対ＤＬａ２−ＤＢａ
２，…についても同様である。
【００３８】次に読み出し動作について説明する。ここ
ではデータ線ＤＬａ１，ＤＢａ１に着目して説明する
が、他のデータ線の動作も以下と同様である。アドレス
取り込み信号／ＣＳ１が立ち下がると、これに同期して
行アドレスを取り込むと共に、読み出し動作を開始す
る。初めに、ダミーセルＤＭＣＤａ１，ＤＭＣＢａ１に
より、データ線対ＤＬａ１−ＤＢａ１に参照電位を発生
させる。まず時刻ｔｒａ１において、プリチャージ制御
線ＰＣＮａの電位をＶＳＳに、ＰＣＤａ，ＰＣＢａの電
位をＶＤＤにして、データ線ＤＬａ１，ＤＢａ１の電位
をＶＳＳにプリチャージする。次に時刻ｔｒａ２におい
て、プリチャージ制御線ＰＣＤａ，ＰＣＢａの電位をＶ
ＳＳにして、全プリチャージ回路を非活性化し、データ
線ＤＬａ１，ＤＢａ１をフローティング状態にする。次
に時刻ｔｒａ３において、ダミーワード線ＤＷＬＤａ，
ＤＷＬＢａの電位をＶＣＨにして、ダミーセルＤＭＣＤ
ａ１，ＤＭＣＢａ１のセルトランジスタを導通させる。
但し、電位ＶＣＨは電位ＶＤＤに比べ少なくともセルト
ランジスタのしきい値電圧程度高い電位であり、トラン
ジスタのゲート電極にＶＣＨを印加することにより、ソ
ース・ドレイン端子間で電位ＶＤＤ程度の信号電位を十
分伝達することができるものである。さてこの時、ダミ
ーセルＤＭＣＤａ１，ＤＭＣＢａ１のキャパシタには、
ほぼＶＰＬ−ＶＳＳの電圧がかかる。するとダミーセル
キャパシタの一方の分極は反転するため、これに伴い、
分極反転した方のダミーセルキャパシタに電荷ΔＱｒが
流入する。ΔＱｒは、十分な分極反転が起こった時、図
２５に示した、残留分極を補償する電荷の差Ｑｒ１−
（−Ｑｒ０）に等しい。これを用いて、データ線ＤＬａ
１，ＤＢａ１に発生される参照電位ＶＤＢＲは、以下の
式で表される。
ではデータ線ＤＬａ１，ＤＢａ１に着目して説明する
が、他のデータ線の動作も以下と同様である。アドレス
取り込み信号／ＣＳ１が立ち下がると、これに同期して
行アドレスを取り込むと共に、読み出し動作を開始す
る。初めに、ダミーセルＤＭＣＤａ１，ＤＭＣＢａ１に
より、データ線対ＤＬａ１−ＤＢａ１に参照電位を発生
させる。まず時刻ｔｒａ１において、プリチャージ制御
線ＰＣＮａの電位をＶＳＳに、ＰＣＤａ，ＰＣＢａの電
位をＶＤＤにして、データ線ＤＬａ１，ＤＢａ１の電位
をＶＳＳにプリチャージする。次に時刻ｔｒａ２におい
て、プリチャージ制御線ＰＣＤａ，ＰＣＢａの電位をＶ
ＳＳにして、全プリチャージ回路を非活性化し、データ
線ＤＬａ１，ＤＢａ１をフローティング状態にする。次
に時刻ｔｒａ３において、ダミーワード線ＤＷＬＤａ，
ＤＷＬＢａの電位をＶＣＨにして、ダミーセルＤＭＣＤ
ａ１，ＤＭＣＢａ１のセルトランジスタを導通させる。
但し、電位ＶＣＨは電位ＶＤＤに比べ少なくともセルト
ランジスタのしきい値電圧程度高い電位であり、トラン
ジスタのゲート電極にＶＣＨを印加することにより、ソ
ース・ドレイン端子間で電位ＶＤＤ程度の信号電位を十
分伝達することができるものである。さてこの時、ダミ
ーセルＤＭＣＤａ１，ＤＭＣＢａ１のキャパシタには、
ほぼＶＰＬ−ＶＳＳの電圧がかかる。するとダミーセル
キャパシタの一方の分極は反転するため、これに伴い、
分極反転した方のダミーセルキャパシタに電荷ΔＱｒが
流入する。ΔＱｒは、十分な分極反転が起こった時、図
２５に示した、残留分極を補償する電荷の差Ｑｒ１−
（−Ｑｒ０）に等しい。これを用いて、データ線ＤＬａ
１，ＤＢａ１に発生される参照電位ＶＤＢＲは、以下の
式で表される。
【００３９】
【数１】
【００４０】ここで、ＣＤＬはデータ線ＤＬａ１の寄生
容量を表し、ＣＦ１ＮはダミーセルＤＭＣＤａ１の有す
る強誘電体キャパシタの非反転時容量を表す。また、デ
ータ線ＤＢａ１の寄生容量はＤＬａ１のそれに等しく、
ダミーセルＤＭＣＢａ１のキャパシタの電圧電荷特性は
ＤＭＣＤａ１のそれに等しいとする。次に、選択したメ
モリセルＭＣａ１１により、データ線ＤＬａ１に信号電
位を発生する。時刻ｔｒａ４において、データ線短絡制
御線ＤＬＳａの電位をＶＳＳにして、データ線ＤＬａ１
とＤＢａ１を分離する。次に時刻ｔｒａ５において、ダ
ミーワード線ＤＷＬＤａの電位をＶＳＳにして、ダミー
セルＤＭＣＤａ１のセルトランジスタをカットオフする
と共に、プリチャージ制御線ＰＣＤａの電位をＶＤＤに
して、データ線ＤＬａ１の電位をＶＳＳにプリチャージ
する。次に時刻ｔｒａ６において、プリチャージ制御線
ＰＣＤａの電位をＶＳＳにして、データ線ＤＬａ１をフ
ローティング状態にする。次に時刻ｔｒａ７において、
ワード線ＷＬａ１の電位をＶＣＨにして、メモリセルＭ
Ｃａ１１のセルトランジスタを導通させる。ここで、メ
モリセルＭＣａ１１の有する強誘電体キャパシタの分極
が反転しない場合、データ線ＤＬａ１に発生される信号
電位ＶＤＬ０は、以下の式で表される。
容量を表し、ＣＦ１ＮはダミーセルＤＭＣＤａ１の有す
る強誘電体キャパシタの非反転時容量を表す。また、デ
ータ線ＤＢａ１の寄生容量はＤＬａ１のそれに等しく、
ダミーセルＤＭＣＢａ１のキャパシタの電圧電荷特性は
ＤＭＣＤａ１のそれに等しいとする。次に、選択したメ
モリセルＭＣａ１１により、データ線ＤＬａ１に信号電
位を発生する。時刻ｔｒａ４において、データ線短絡制
御線ＤＬＳａの電位をＶＳＳにして、データ線ＤＬａ１
とＤＢａ１を分離する。次に時刻ｔｒａ５において、ダ
ミーワード線ＤＷＬＤａの電位をＶＳＳにして、ダミー
セルＤＭＣＤａ１のセルトランジスタをカットオフする
と共に、プリチャージ制御線ＰＣＤａの電位をＶＤＤに
して、データ線ＤＬａ１の電位をＶＳＳにプリチャージ
する。次に時刻ｔｒａ６において、プリチャージ制御線
ＰＣＤａの電位をＶＳＳにして、データ線ＤＬａ１をフ
ローティング状態にする。次に時刻ｔｒａ７において、
ワード線ＷＬａ１の電位をＶＣＨにして、メモリセルＭ
Ｃａ１１のセルトランジスタを導通させる。ここで、メ
モリセルＭＣａ１１の有する強誘電体キャパシタの分極
が反転しない場合、データ線ＤＬａ１に発生される信号
電位ＶＤＬ０は、以下の式で表される。
【００４１】
【数２】
【００４２】但し、メモリセルＭＣａ１１のキャパシタ
の電圧電荷特性もまた、ダミーセルキャパシタのそれに
等しいとする。一方、分極が反転した場合、データ線Ｄ
Ｌａ１に発生される信号電位ＶＤＬ１は、以下の式で表
される。
の電圧電荷特性もまた、ダミーセルキャパシタのそれに
等しいとする。一方、分極が反転した場合、データ線Ｄ
Ｌａ１に発生される信号電位ＶＤＬ１は、以下の式で表
される。
【００４３】
【数３】
【００４４】上記数１，数２，数３により、参照電位Ｖ
ＤＢＲは信号電位ＶＤＬ１，ＶＤＬ０の中間となること
がわかる。信号電位ＶＤＬ１が発生した状態をＤＬａ１
（１）、信号電位ＶＤＬ０が発生した状態をＤＬａ１
（０）と表記して、図５の波形の中に示す。信号量、即
ち信号電位ＶＤＬ１と参照電位ＶＤＢＲの差および参照
電位ＶＤＢＲと信号電位ＶＤＬ０の電位差は等しく、そ
の値ΔＶＲは、以下の式で表される。
ＤＢＲは信号電位ＶＤＬ１，ＶＤＬ０の中間となること
がわかる。信号電位ＶＤＬ１が発生した状態をＤＬａ１
（１）、信号電位ＶＤＬ０が発生した状態をＤＬａ１
（０）と表記して、図５の波形の中に示す。信号量、即
ち信号電位ＶＤＬ１と参照電位ＶＤＢＲの差および参照
電位ＶＤＢＲと信号電位ＶＤＬ０の電位差は等しく、そ
の値ΔＶＲは、以下の式で表される。
【００４５】
【数４】
【００４６】この値がセンスアンプＳＡａ１により正し
く検出できる大きさであれば、読み出しが可能である。
時刻ｔｒａ８においてセンスアンプ制御線ＳＮａ，ＳＰ
ａの電位を反転させてセンスアンプＳＡａ１を活性化
し、データ線ＤＬａ１，ＤＢａ１の電位差を増幅する。
ここで、ダミーセルＤＭＣＤａ１は、時刻ｔｒａ５にお
いてデータ線ＤＬａ１と電気的に分離されているため、
センスアンプＳＡａ１両端の負荷容量はほぼ等しく、一
方はデータ線ＤＬａ１とメモリセルＭＣａ１１の容量の
和、もう一方はデータ線ＤＢａ１とダミーセルＤＭＣＢ
ａ１の容量の和になる。これにより、負荷容量のバラン
スがよく、増幅動作が安定に行われる。増幅により、メ
モリセルＭＣａ１１には、読み出された情報が自動的に
再書き込みされる。また、ダミーセルＤＭＣＢａ１に
は、メモリセルＭＣａ１１と逆の情報が書き込まれる。
信号がほぼ確定すると、時刻ｔｒａ９においてダミーワ
ード線ＤＷＬＤａの電位を再びＶＣＨにする。すると、
ダミーセルＤＭＣＤａ１には、メモリセルＭＣａ１１と
同じ情報が書き込まれる。よってダミーセルＤＭＣＤａ
１，ＤＭＣＢａ１には互いに逆の情報が書き込まれるこ
とになり、読み出し動作終了後にダミーセルのリセット
動作を付加することなく、次回の読み出し動作において
再び参照電位を発生できる状態になる。
く検出できる大きさであれば、読み出しが可能である。
時刻ｔｒａ８においてセンスアンプ制御線ＳＮａ，ＳＰ
ａの電位を反転させてセンスアンプＳＡａ１を活性化
し、データ線ＤＬａ１，ＤＢａ１の電位差を増幅する。
ここで、ダミーセルＤＭＣＤａ１は、時刻ｔｒａ５にお
いてデータ線ＤＬａ１と電気的に分離されているため、
センスアンプＳＡａ１両端の負荷容量はほぼ等しく、一
方はデータ線ＤＬａ１とメモリセルＭＣａ１１の容量の
和、もう一方はデータ線ＤＢａ１とダミーセルＤＭＣＢ
ａ１の容量の和になる。これにより、負荷容量のバラン
スがよく、増幅動作が安定に行われる。増幅により、メ
モリセルＭＣａ１１には、読み出された情報が自動的に
再書き込みされる。また、ダミーセルＤＭＣＢａ１に
は、メモリセルＭＣａ１１と逆の情報が書き込まれる。
信号がほぼ確定すると、時刻ｔｒａ９においてダミーワ
ード線ＤＷＬＤａの電位を再びＶＣＨにする。すると、
ダミーセルＤＭＣＤａ１には、メモリセルＭＣａ１１と
同じ情報が書き込まれる。よってダミーセルＤＭＣＤａ
１，ＤＭＣＢａ１には互いに逆の情報が書き込まれるこ
とになり、読み出し動作終了後にダミーセルのリセット
動作を付加することなく、次回の読み出し動作において
再び参照電位を発生できる状態になる。
【００４７】外部への情報の出力は、アドレス取り込み
信号／ＣＳ２の立ち下がりに同期して列アドレスを取り
込むと共に、時刻ｔｒａ１０において列選択線ＹＳａ１
の電位をＶＤＤにして、列選択スイッチＹＳＷａ１を導
通させ、入出力線Ｉ／Ｏａに信号を出力することにより
行われる。ここで、異なる列アドレスを入力して列選択
スイッチを切り替える等の操作により、複数の情報を連
続的に読み出すこともできる。また、例えば出力制御信
号／ＯＥにより情報出力を停止し、書き込み制御信号／
ＷＥにより動作を書き込みモードに切り替え、次いで入
出力線Ｉ／Ｏａから書き込み信号を入力する等の手順に
より、情報をメモリセルＭＣａ１１に書き込むこともで
きる。アドレス取り込み信号／ＣＳ２の立ち上がりに同
期してアドレスの取り込みを停止し、時刻ｔｒａ１１に
おいて列選択スイッチＹＳＷａ１を遮断する。
信号／ＣＳ２の立ち下がりに同期して列アドレスを取り
込むと共に、時刻ｔｒａ１０において列選択線ＹＳａ１
の電位をＶＤＤにして、列選択スイッチＹＳＷａ１を導
通させ、入出力線Ｉ／Ｏａに信号を出力することにより
行われる。ここで、異なる列アドレスを入力して列選択
スイッチを切り替える等の操作により、複数の情報を連
続的に読み出すこともできる。また、例えば出力制御信
号／ＯＥにより情報出力を停止し、書き込み制御信号／
ＷＥにより動作を書き込みモードに切り替え、次いで入
出力線Ｉ／Ｏａから書き込み信号を入力する等の手順に
より、情報をメモリセルＭＣａ１１に書き込むこともで
きる。アドレス取り込み信号／ＣＳ２の立ち上がりに同
期してアドレスの取り込みを停止し、時刻ｔｒａ１１に
おいて列選択スイッチＹＳＷａ１を遮断する。
【００４８】アドレス取り込み信号／ＣＳ１の立ち上が
りに同期して、メモリを待機状態に戻す動作に移る。ま
ず時刻ｔｒａ１２において、センスアンプ制御線ＳＮ
ａ，ＳＰａの電位を反転させて、センスアンプＳＡａを
非活性化する。そしてデータ線短絡制御線ＤＬＳａの電
位をＶＤＤにして、データ線対ＤＬａ１−ＤＢａ１を短
絡すると共に、プリチャージ制御線ＰＣＮａの電位をＶ
ＤＤにすることにより、データ線対ＤＬａ１−ＤＢａ１
の電位をＶＰＬに戻す。これにより、メモリセルＭＣａ
１１およびダミーセルＤＭＣＤａ１，ＤＭＣＢａ１の有
する強誘電体キャパシタの両端の電圧はほぼ０Ｖにな
る。よって、残留分極を補償する電荷以外の電荷を放電
し、次回の読み出し動作時においてデータ線に発生させ
る信号電位および参照電位を安定化することができる。
最後に時刻ｔｒａ１３において、ワード線ＷＬａ１およ
びダミーワード線ＤＷＬＤａ，ＤＷＬＢａの電位をＶＳ
Ｓにして、読み出し動作を終了する。なお、例えば読み
出し時のデータ線プリチャージ電位をＶＤＤにする等、
電位関係の適宜変更を行ってもよい。
りに同期して、メモリを待機状態に戻す動作に移る。ま
ず時刻ｔｒａ１２において、センスアンプ制御線ＳＮ
ａ，ＳＰａの電位を反転させて、センスアンプＳＡａを
非活性化する。そしてデータ線短絡制御線ＤＬＳａの電
位をＶＤＤにして、データ線対ＤＬａ１−ＤＢａ１を短
絡すると共に、プリチャージ制御線ＰＣＮａの電位をＶ
ＤＤにすることにより、データ線対ＤＬａ１−ＤＢａ１
の電位をＶＰＬに戻す。これにより、メモリセルＭＣａ
１１およびダミーセルＤＭＣＤａ１，ＤＭＣＢａ１の有
する強誘電体キャパシタの両端の電圧はほぼ０Ｖにな
る。よって、残留分極を補償する電荷以外の電荷を放電
し、次回の読み出し動作時においてデータ線に発生させ
る信号電位および参照電位を安定化することができる。
最後に時刻ｔｒａ１３において、ワード線ＷＬａ１およ
びダミーワード線ＤＷＬＤａ，ＤＷＬＢａの電位をＶＳ
Ｓにして、読み出し動作を終了する。なお、例えば読み
出し時のデータ線プリチャージ電位をＶＤＤにする等、
電位関係の適宜変更を行ってもよい。
【００４９】ここで、例えば図６（ａ）のようにデータ
線短絡スイッチを構成し、また図６（ｂ）のように、ダ
ミーワード線ＤＷＬＢａの電位を、ダミーワード線ＤＷ
ＬＤａと共に一旦ＶＳＳにしてから、ワード線ＷＬａ１
と共に再びＶＣＨとするよう動作させると、データ線が
フローティング状態にある間に、ワード線，ダミーワー
ド線およびデータ線短絡制御線の電位変動に伴いデータ
線に生じる、容量カップリング雑音を低減することがで
きる。これについて詳述する。フローティング状態のデ
ータ線と交差するワード線，データ線短絡制御線等の駆
動線の電位が変動すると、駆動線とデータ線の間の寄生
容量を介して、データ線電位が変動する。よって、フロ
ーティング状態になった直後と、増幅を開始する直前に
おいて、電位が異なる駆動線は、増幅直前のデータ線電
位に影響を与える。メモリセルが接続された交差点にお
けるワード線とデータ線の間の寄生容量、メモリセルが
接続されない交差点におけるワード線とデータ線の間の
寄生容量、データ線短絡制御線とデータ線の交差点にお
ける寄生容量は一般に異なるため、それぞれが与えるデ
ータ線電位変動量もそれぞれ異なる。これらの駆動線電
位上昇に伴うデータ線電位の変動量を、それぞれΔＶＣ
Ｎ１，ΔＶＣＮ２，ΔＶＣＮ３とおく。図５の読み出し
動作において、データ線ＤＬａ１がフローティング状態
にある時刻ｔｒａ６〜ｔｒａ８の間に、ワード線ＷＬａ
１の電位が上昇する。よって、この期間におけるデータ
線ＤＬａ１の電位変動量ΔＶＣＮＤＬ１は、以下の式で
表される。 ΔＶＣＮＤＬ１＝ΔＶＣＮ１・・・（数５） 一方、データ線ＤＢａ１がフローティング状態にある時
刻ｔｒａ２〜ｔｒａ８の間に、ワード線ＷＬａ１，ダミ
ーワード線ＤＷＬＢａの電位が上昇し、データ線短絡制
御線ＤＬＳａの電位が下降する。ダミーワード線ＤＷＬ
Ｄａ，プリチャージ制御線ＰＣＤａの電位は、上昇した
後に下降して元に戻るので、これによるデータ線電位変
動は相殺されるものとする。これらから、この期間のデ
ータ線ＤＢａ１の電位変動量ΔＶＣＮＤＢ１は、以下の
式で表される。 ΔＶＣＮＤＢ１＝ΔＶＣＮ１＋ΔＶＣＮ２−ΔＶＣＮ３ ・・・（数６） よって、数５の右辺と数６の右辺との差ΔＶＣＮＤＤ１
は以下のようになる。 ΔＶＣＮＤＤ１＝ΔＶＣＮ２−ΔＶＣＮ３ ・・・（数７） センスアンプＳＡａ１は、データ線対ＤＬａ１−ＤＢａ
１の電位差を増幅するため、上記のΔＶＣＮＤＤ１が、
読み出し信号に対する雑音として影響を与える。
線短絡スイッチを構成し、また図６（ｂ）のように、ダ
ミーワード線ＤＷＬＢａの電位を、ダミーワード線ＤＷ
ＬＤａと共に一旦ＶＳＳにしてから、ワード線ＷＬａ１
と共に再びＶＣＨとするよう動作させると、データ線が
フローティング状態にある間に、ワード線，ダミーワー
ド線およびデータ線短絡制御線の電位変動に伴いデータ
線に生じる、容量カップリング雑音を低減することがで
きる。これについて詳述する。フローティング状態のデ
ータ線と交差するワード線，データ線短絡制御線等の駆
動線の電位が変動すると、駆動線とデータ線の間の寄生
容量を介して、データ線電位が変動する。よって、フロ
ーティング状態になった直後と、増幅を開始する直前に
おいて、電位が異なる駆動線は、増幅直前のデータ線電
位に影響を与える。メモリセルが接続された交差点にお
けるワード線とデータ線の間の寄生容量、メモリセルが
接続されない交差点におけるワード線とデータ線の間の
寄生容量、データ線短絡制御線とデータ線の交差点にお
ける寄生容量は一般に異なるため、それぞれが与えるデ
ータ線電位変動量もそれぞれ異なる。これらの駆動線電
位上昇に伴うデータ線電位の変動量を、それぞれΔＶＣ
Ｎ１，ΔＶＣＮ２，ΔＶＣＮ３とおく。図５の読み出し
動作において、データ線ＤＬａ１がフローティング状態
にある時刻ｔｒａ６〜ｔｒａ８の間に、ワード線ＷＬａ
１の電位が上昇する。よって、この期間におけるデータ
線ＤＬａ１の電位変動量ΔＶＣＮＤＬ１は、以下の式で
表される。 ΔＶＣＮＤＬ１＝ΔＶＣＮ１・・・（数５） 一方、データ線ＤＢａ１がフローティング状態にある時
刻ｔｒａ２〜ｔｒａ８の間に、ワード線ＷＬａ１，ダミ
ーワード線ＤＷＬＢａの電位が上昇し、データ線短絡制
御線ＤＬＳａの電位が下降する。ダミーワード線ＤＷＬ
Ｄａ，プリチャージ制御線ＰＣＤａの電位は、上昇した
後に下降して元に戻るので、これによるデータ線電位変
動は相殺されるものとする。これらから、この期間のデ
ータ線ＤＢａ１の電位変動量ΔＶＣＮＤＢ１は、以下の
式で表される。 ΔＶＣＮＤＢ１＝ΔＶＣＮ１＋ΔＶＣＮ２−ΔＶＣＮ３ ・・・（数６） よって、数５の右辺と数６の右辺との差ΔＶＣＮＤＤ１
は以下のようになる。 ΔＶＣＮＤＤ１＝ΔＶＣＮ２−ΔＶＣＮ３ ・・・（数７） センスアンプＳＡａ１は、データ線対ＤＬａ１−ＤＢａ
１の電位差を増幅するため、上記のΔＶＣＮＤＤ１が、
読み出し信号に対する雑音として影響を与える。
【００５０】数７に含まれる雑音ΔＶＣＮ３を相殺する
方法として、図６（ａ）に示すように、データ線短絡ス
イッチをＣＭＯＳスイッチ構成とする方法が効果的であ
る。図において、データ線短絡スイッチＴＤＳａ１に並
列に、データ線短絡スイッチ／ＴＤＳａ１を設ける。デ
ータ線短絡スイッチ／ＴＤＳａ１にはＴＤＳａ１と逆極
性のトランジスタを用いる。同様に、データ線短絡スイ
ッチＴＤＳａ２に並列に、データ線短絡スイッチ／ＴＤ
Ｓａ２を設ける。以下のデータ線短絡スイッチについて
も、同様の構成とする。データ線短絡スイッチ／ＴＤＳ
ａ１，／ＴＤＳａ２，…は、データ線短絡制御線／ＤＬ
Ｓａにより制御される。データ線短絡制御線／ＤＬＳａ
の電位は、図６（ｂ）に示すように、データ線短絡制御
線ＤＬＳａの電位と相補の関係にある。従って、データ
線短絡制御線ＤＬＳａの電位変動に伴い、データ線に発
生する雑音ΔＶＣＮ３は、同時に逆方向に電位変動する
データ線短絡制御線／ＤＬＳａにより打ち消される。こ
こで、データ線短絡制御線ＤＬＳａ，／ＤＬＳａによる
雑音の絶対値がほぼ同等になるように、データ線短絡ス
イッチＴＤＳａ１，ＴＤＳａ２，…，／ＴＤＳａ１，／
ＴＤＳａ２，…の素子構造やサイズを決定すれば、雑音
ΔＶＣＮ３が効果的に相殺される。
方法として、図６（ａ）に示すように、データ線短絡ス
イッチをＣＭＯＳスイッチ構成とする方法が効果的であ
る。図において、データ線短絡スイッチＴＤＳａ１に並
列に、データ線短絡スイッチ／ＴＤＳａ１を設ける。デ
ータ線短絡スイッチ／ＴＤＳａ１にはＴＤＳａ１と逆極
性のトランジスタを用いる。同様に、データ線短絡スイ
ッチＴＤＳａ２に並列に、データ線短絡スイッチ／ＴＤ
Ｓａ２を設ける。以下のデータ線短絡スイッチについて
も、同様の構成とする。データ線短絡スイッチ／ＴＤＳ
ａ１，／ＴＤＳａ２，…は、データ線短絡制御線／ＤＬ
Ｓａにより制御される。データ線短絡制御線／ＤＬＳａ
の電位は、図６（ｂ）に示すように、データ線短絡制御
線ＤＬＳａの電位と相補の関係にある。従って、データ
線短絡制御線ＤＬＳａの電位変動に伴い、データ線に発
生する雑音ΔＶＣＮ３は、同時に逆方向に電位変動する
データ線短絡制御線／ＤＬＳａにより打ち消される。こ
こで、データ線短絡制御線ＤＬＳａ，／ＤＬＳａによる
雑音の絶対値がほぼ同等になるように、データ線短絡ス
イッチＴＤＳａ１，ＴＤＳａ２，…，／ＴＤＳａ１，／
ＴＤＳａ２，…の素子構造やサイズを決定すれば、雑音
ΔＶＣＮ３が効果的に相殺される。
【００５１】また、数７に含まれる雑音ΔＶＣＮ２を相
殺する方法として、図６（ｂ）に示すように、ダミーワ
ード線ＤＷＬＢａの電位を、ダミーワード線ＤＷＬＤａ
と共にＶＳＳにし、ワード線ＷＬａ１と共に再びＶＣＨ
にするよう動作させる方法が効果的である。但し、他の
動作については、図５と同様である。これにより、デー
タ線ＤＬａ１がフローティング状態にある時刻ｔｒａ６
〜ｔｒａ８の間に、ワード線ＷＬａ１，ダミーワード線
ＤＷＬＢａの電位が上昇する。よって、この期間におけ
るデータ線ＤＬａ１の電位変動量ΔＶＣＮＤＬ２は、以
下の式で表される。 ΔＶＣＮＤＬ２＝ΔＶＣＮ１＋ΔＶＣＮ２ ・・・（数８） 一方、データ線ＤＢａ１がフローティング状態にある時
刻ｔｒａ２〜ｔｒａ８の間に、ワード線ＷＬａ１の電位
が上昇する。また、ダミーワード線ＤＷＬＢａの電位は
上昇・下降・上昇するので、電位変動の影響は、電位が
一回上昇したのと同じとみなせる。よって、図６（ａ）
の構成を用いてΔＶＣＮ３が相殺されたとすると、この
期間のデータ線ＤＢａ１の電位変動量ΔＶＣＮＤＢ２
は、以下の式で表される。 ΔＶＣＮＤＢ２＝ΔＶＣＮ１＋ΔＶＣＮ２ ・・・（数９） よって、数８の右辺と数９の右辺との差ΔＶＣＮＤＤ２
は以下のようになる。 ΔＶＣＮＤＤ２＝０・・・（数１０） これより、ワード線，ダミーワード線およびデータ線短
絡制御線との容量カップリングによりデータ線対に生じ
る雑音の差動成分は０となる。よって、読み出し動作に
対するカップリング雑音の影響を除去することができ
る。
殺する方法として、図６（ｂ）に示すように、ダミーワ
ード線ＤＷＬＢａの電位を、ダミーワード線ＤＷＬＤａ
と共にＶＳＳにし、ワード線ＷＬａ１と共に再びＶＣＨ
にするよう動作させる方法が効果的である。但し、他の
動作については、図５と同様である。これにより、デー
タ線ＤＬａ１がフローティング状態にある時刻ｔｒａ６
〜ｔｒａ８の間に、ワード線ＷＬａ１，ダミーワード線
ＤＷＬＢａの電位が上昇する。よって、この期間におけ
るデータ線ＤＬａ１の電位変動量ΔＶＣＮＤＬ２は、以
下の式で表される。 ΔＶＣＮＤＬ２＝ΔＶＣＮ１＋ΔＶＣＮ２ ・・・（数８） 一方、データ線ＤＢａ１がフローティング状態にある時
刻ｔｒａ２〜ｔｒａ８の間に、ワード線ＷＬａ１の電位
が上昇する。また、ダミーワード線ＤＷＬＢａの電位は
上昇・下降・上昇するので、電位変動の影響は、電位が
一回上昇したのと同じとみなせる。よって、図６（ａ）
の構成を用いてΔＶＣＮ３が相殺されたとすると、この
期間のデータ線ＤＢａ１の電位変動量ΔＶＣＮＤＢ２
は、以下の式で表される。 ΔＶＣＮＤＢ２＝ΔＶＣＮ１＋ΔＶＣＮ２ ・・・（数９） よって、数８の右辺と数９の右辺との差ΔＶＣＮＤＤ２
は以下のようになる。 ΔＶＣＮＤＤ２＝０・・・（数１０） これより、ワード線，ダミーワード線およびデータ線短
絡制御線との容量カップリングによりデータ線対に生じ
る雑音の差動成分は０となる。よって、読み出し動作に
対するカップリング雑音の影響を除去することができ
る。
【００５２】メモリセルアレイの断面構造として、例え
ば図７に示したものが適用できる。図を用いて、形成手
順を説明する。まず、半導体基板１上に、選択酸化技術
により素子分離用絶縁膜２を形成し、ゲート絶縁膜３、
ワード線４およびダミーワード線２４、層間絶縁膜５、
ソース・ドレイン拡散領域６を順に形成し、セルトラン
ジスタを形成する。次に、情報蓄積ノードのコンタクト
プラグ７、データ線８、層間絶縁膜９を形成する。さら
に、表面を絶縁膜１０により平坦化した後、情報蓄積ノ
ードのコンタクトプラグ１１、キャパシタ下部電極１
２、強誘電体膜１３を形成する。その上にキャパシタ上
部電極すなわちプレート電極１４を形成する。以上によ
り形成されたメモリセルアレイの一部のセル、すなわち
ダミーワード線２４に接続されたセルを、ダミーセルと
して使用する。材料としては、例えば半導体基板１には
ｐ型シリコン、ソース・ドレイン拡散領域６にはｎ型シ
リコン、ワード線４およびダミーワード線２４，コンタ
クトプラグ７，データ線８にはｎ型ポリシリコン、絶縁
膜２，３，５，９，１０にはシリコン酸化物、コンタク
トプラグ１１にはタングステン、プレート電極１４には
アルミニウム、タングステンあるいは白金、下部電極１
２には白金あるいは酸化ルテニウム等の導電性酸化物、
強誘電体膜１３にはＰＺＴ等を用いる。本発明によるメ
モリにおいては、プレート電位を全て共通の定電位とす
ることができるので、プレート電極をプレート線として
微細加工する等の工程は設けなくてもよい。
ば図７に示したものが適用できる。図を用いて、形成手
順を説明する。まず、半導体基板１上に、選択酸化技術
により素子分離用絶縁膜２を形成し、ゲート絶縁膜３、
ワード線４およびダミーワード線２４、層間絶縁膜５、
ソース・ドレイン拡散領域６を順に形成し、セルトラン
ジスタを形成する。次に、情報蓄積ノードのコンタクト
プラグ７、データ線８、層間絶縁膜９を形成する。さら
に、表面を絶縁膜１０により平坦化した後、情報蓄積ノ
ードのコンタクトプラグ１１、キャパシタ下部電極１
２、強誘電体膜１３を形成する。その上にキャパシタ上
部電極すなわちプレート電極１４を形成する。以上によ
り形成されたメモリセルアレイの一部のセル、すなわち
ダミーワード線２４に接続されたセルを、ダミーセルと
して使用する。材料としては、例えば半導体基板１には
ｐ型シリコン、ソース・ドレイン拡散領域６にはｎ型シ
リコン、ワード線４およびダミーワード線２４，コンタ
クトプラグ７，データ線８にはｎ型ポリシリコン、絶縁
膜２，３，５，９，１０にはシリコン酸化物、コンタク
トプラグ１１にはタングステン、プレート電極１４には
アルミニウム、タングステンあるいは白金、下部電極１
２には白金あるいは酸化ルテニウム等の導電性酸化物、
強誘電体膜１３にはＰＺＴ等を用いる。本発明によるメ
モリにおいては、プレート電位を全て共通の定電位とす
ることができるので、プレート電極をプレート線として
微細加工する等の工程は設けなくてもよい。
【００５３】メモリセルアレイの平面レイアウトとし
て、例えば図８に示したものが適用できる。図におい
て、素子分離領域２に囲まれた拡散層６と、ゲート電極
を兼ねるワード線４またはダミーワード線２４との重な
る位置にセルトランジスタがそれぞれ形成される。隣合
う２個のセルトランジスタのソース・ドレイン領域の一
方は共通接続され、データ線コンタクト孔１６を介して
データ線８に接続される。他方のソース・ドレイン領域
は、それぞれ情報蓄積ノードコンタクト孔７を介してキ
ャパシタ下部電極１２に接続される。この上に強誘電体
膜、上部電極等を形成して、メモリセルアレイを形成す
る。図のように、メモリセルとダミーセルを、共通のメ
モリセルアレイ領域上に連続的パターンとして配置する
ことにより、メモリセルとダミーセルの素子特性をほぼ
同等にし、特性ばらつきを小さくすることが容易にな
り、高精度の参照電位を発生させることができる。
て、例えば図８に示したものが適用できる。図におい
て、素子分離領域２に囲まれた拡散層６と、ゲート電極
を兼ねるワード線４またはダミーワード線２４との重な
る位置にセルトランジスタがそれぞれ形成される。隣合
う２個のセルトランジスタのソース・ドレイン領域の一
方は共通接続され、データ線コンタクト孔１６を介して
データ線８に接続される。他方のソース・ドレイン領域
は、それぞれ情報蓄積ノードコンタクト孔７を介してキ
ャパシタ下部電極１２に接続される。この上に強誘電体
膜、上部電極等を形成して、メモリセルアレイを形成す
る。図のように、メモリセルとダミーセルを、共通のメ
モリセルアレイ領域上に連続的パターンとして配置する
ことにより、メモリセルとダミーセルの素子特性をほぼ
同等にし、特性ばらつきを小さくすることが容易にな
り、高精度の参照電位を発生させることができる。
【００５４】本実施例によれば、先に述べた基本概念を
適用したメモリを構成できる。この際、メモリセルとダ
ミーセルを共通構造とし、連続的レイアウトパターン上
に形成することができるので、ダミーセルによる面積増
加はわずかである。またダミーセル設計やプロセス条件
設定が容易で、相対精度の高い素子特性が得られる。こ
れにより高精度の参照電位が得られ、高ＳＮ比の読み出
し動作が可能である。さらにまた、データ線電位差を増
幅することにより、ダミーセルへの再書き込みを行うこ
とができるので、ダミーセルのリセット動作を簡略化す
ることができる。さらにまた、プレート電位が共通の定
電位であるので、プレート電極の微細加工による工程数
増加や歩留まり低下が抑さえられ、高集積化に適したメ
モリを形成することができる。
適用したメモリを構成できる。この際、メモリセルとダ
ミーセルを共通構造とし、連続的レイアウトパターン上
に形成することができるので、ダミーセルによる面積増
加はわずかである。またダミーセル設計やプロセス条件
設定が容易で、相対精度の高い素子特性が得られる。こ
れにより高精度の参照電位が得られ、高ＳＮ比の読み出
し動作が可能である。さらにまた、データ線電位差を増
幅することにより、ダミーセルへの再書き込みを行うこ
とができるので、ダミーセルのリセット動作を簡略化す
ることができる。さらにまた、プレート電位が共通の定
電位であるので、プレート電極の微細加工による工程数
増加や歩留まり低下が抑さえられ、高集積化に適したメ
モリを形成することができる。
【００５５】（実施例３）図９は、本発明に基づき構成
したメモリセルアレイを示した一実施例であり、メモリ
セルアレイにおいて、隣接するデータ線対を一部交差配
置している点で、図４に示した例と異なる。図におい
て、隣接するデータ線対ＤＬｂ１−ＤＢｂ１とＤＬｂ２
−ＤＢｂ２は、メモリセルアレイＭＣＡＲＹｂにおい
て、データ線ＤＢｂ１，ＤＢｂ２を入れ換えて配置され
る。同様に、隣接するデータ線対ＤＬｂ３−ＤＢｂ３と
ＤＬｂ４−ＤＢｂ４においても、データ線ＤＢｂ３，Ｄ
Ｂｂ４を入れ換えて配置される。それ以降のデータ線対
についても同様である。ワード線ＷＬｂ１，ＷＬｂ２，
ＷＬｂ３，ＷＬｂ４，…，ＷＬｂｍと各データ線対を構
成するデータ線のいずれか一方に、ＭＣｂ１１等の複数
のメモリセルが接続される。また、ダミーワード線ＤＷ
ＬＤｂとデータ線ＤＬｂ１，ＤＬｂ２，ＤＬｂ３，ＤＬ
ｂ４，…との交点に、ＤＭＣＤｂ１等の複数のダミーセ
ルが接続され、ダミーワード線ＤＷＬＢｂとデータ線Ｄ
Ｂｂ１，ＤＢｂ２，ＤＢｂ３，ＤＢｂ４，…との交点
に、ＤＭＣＢｂ１等の複数のダミーセルが接続される。
メモリセルおよびダミーセルには、例えば図２に示した
構成が適用できる。センスアンプ制御線ＳＰｂ１，ＳＮ
ｂ１はセンスアンプＳＡｂ１，ＳＡｂ３，…を制御し、
センスアンプ制御線ＳＰｂ２，ＳＮｂ２はセンスアンプ
ＳＡｂ２，ＳＡｂ４，…を制御する。センスアンプＳＡ
ｂ１，…には、ＣＭＯＳフリップフロップ等が適用でき
る。データ線短絡制御線ＤＬＳｂ１は、データ線対ＤＬ
ｂ１−ＤＢｂ１，ＤＬｂ３−ＤＢｂ３，…の短絡・開放
を制御し、データ線短絡制御線ＤＬＳｂ２は、データ線
対ＤＬｂ２−ＤＢｂ２，ＤＬｂ４−ＤＢｂ４，…の短絡
・開放を制御する。プリチャージ制御線ＰＣＮｂ１は、
プリチャージ電位供給線ＰＣＶＰＬｂの電位ＶＰＬをデ
ータ線対ＤＬｂ１−ＤＢｂ１，ＤＬｂ３−ＤＢｂ３，…
に供給し、プリチャージ制御線ＰＣＮｂ２は、電位ＶＰ
Ｌをデータ線対ＤＬｂ２−ＤＢｂ２，ＤＬｂ４−ＤＢｂ
４，…に供給する。プリチャージ制御線ＰＣＤｂ１は、
プリチャージ電位供給線ＰＣＶＳＳｂの電位ＶＳＳをデ
ータ線ＤＬｂ１，ＤＬｂ３，…に供給し、プリチャージ
制御線ＰＣＤｂ２は、電位ＶＳＳをデータ線ＤＬｂ２，
ＤＬｂ４，…に供給する。また、プリチャージ制御線Ｐ
ＣＢｂ１は、電位ＶＳＳをデータ線ＤＢｂ１，ＤＢｂ
３，…に供給し、プリチャージ制御線ＰＣＢｂ２は、電
位ＶＳＳをデータ線ＤＢｂ２，ＤＢｂ４，…に供給す
る。列選択線ＹＳｂ１，ＹＳｂ２，ＹＳｂ３，ＹＳｂ
４，…は、各データ線対と入出力線Ｉ／Ｏｂとの接続・
分離を行う。
したメモリセルアレイを示した一実施例であり、メモリ
セルアレイにおいて、隣接するデータ線対を一部交差配
置している点で、図４に示した例と異なる。図におい
て、隣接するデータ線対ＤＬｂ１−ＤＢｂ１とＤＬｂ２
−ＤＢｂ２は、メモリセルアレイＭＣＡＲＹｂにおい
て、データ線ＤＢｂ１，ＤＢｂ２を入れ換えて配置され
る。同様に、隣接するデータ線対ＤＬｂ３−ＤＢｂ３と
ＤＬｂ４−ＤＢｂ４においても、データ線ＤＢｂ３，Ｄ
Ｂｂ４を入れ換えて配置される。それ以降のデータ線対
についても同様である。ワード線ＷＬｂ１，ＷＬｂ２，
ＷＬｂ３，ＷＬｂ４，…，ＷＬｂｍと各データ線対を構
成するデータ線のいずれか一方に、ＭＣｂ１１等の複数
のメモリセルが接続される。また、ダミーワード線ＤＷ
ＬＤｂとデータ線ＤＬｂ１，ＤＬｂ２，ＤＬｂ３，ＤＬ
ｂ４，…との交点に、ＤＭＣＤｂ１等の複数のダミーセ
ルが接続され、ダミーワード線ＤＷＬＢｂとデータ線Ｄ
Ｂｂ１，ＤＢｂ２，ＤＢｂ３，ＤＢｂ４，…との交点
に、ＤＭＣＢｂ１等の複数のダミーセルが接続される。
メモリセルおよびダミーセルには、例えば図２に示した
構成が適用できる。センスアンプ制御線ＳＰｂ１，ＳＮ
ｂ１はセンスアンプＳＡｂ１，ＳＡｂ３，…を制御し、
センスアンプ制御線ＳＰｂ２，ＳＮｂ２はセンスアンプ
ＳＡｂ２，ＳＡｂ４，…を制御する。センスアンプＳＡ
ｂ１，…には、ＣＭＯＳフリップフロップ等が適用でき
る。データ線短絡制御線ＤＬＳｂ１は、データ線対ＤＬ
ｂ１−ＤＢｂ１，ＤＬｂ３−ＤＢｂ３，…の短絡・開放
を制御し、データ線短絡制御線ＤＬＳｂ２は、データ線
対ＤＬｂ２−ＤＢｂ２，ＤＬｂ４−ＤＢｂ４，…の短絡
・開放を制御する。プリチャージ制御線ＰＣＮｂ１は、
プリチャージ電位供給線ＰＣＶＰＬｂの電位ＶＰＬをデ
ータ線対ＤＬｂ１−ＤＢｂ１，ＤＬｂ３−ＤＢｂ３，…
に供給し、プリチャージ制御線ＰＣＮｂ２は、電位ＶＰ
Ｌをデータ線対ＤＬｂ２−ＤＢｂ２，ＤＬｂ４−ＤＢｂ
４，…に供給する。プリチャージ制御線ＰＣＤｂ１は、
プリチャージ電位供給線ＰＣＶＳＳｂの電位ＶＳＳをデ
ータ線ＤＬｂ１，ＤＬｂ３，…に供給し、プリチャージ
制御線ＰＣＤｂ２は、電位ＶＳＳをデータ線ＤＬｂ２，
ＤＬｂ４，…に供給する。また、プリチャージ制御線Ｐ
ＣＢｂ１は、電位ＶＳＳをデータ線ＤＢｂ１，ＤＢｂ
３，…に供給し、プリチャージ制御線ＰＣＢｂ２は、電
位ＶＳＳをデータ線ＤＢｂ２，ＤＢｂ４，…に供給す
る。列選択線ＹＳｂ１，ＹＳｂ２，ＹＳｂ３，ＹＳｂ
４，…は、各データ線対と入出力線Ｉ／Ｏｂとの接続・
分離を行う。
【００５６】図９の回路の読み出し動作の一例を、図１
０を用いて説明する。図１０の動作は、図５と同様の原
理に基づき読み出し動作を行うが、一つおきのデータ線
対を非選択時の状態に保つ点で、図５の動作と異なる。
ここでは、メモリセルＭＣｂ１１を選択した場合の読み
出し動作波形を示す。待機時の状態は、図５の動作と同
様である。また読み出し動作についても、時刻ｔｒｂ１
〜ｔｒｂ１３におけるデータ線対ＤＬｂ１−ＤＢｂ１
と、これに関係するセンスアンプ制御線ＳＰｂ１，ＳＮ
ｂ１、データ線短絡制御線ＤＬＳｂ１およびプリチャー
ジ制御線ＰＣＮｂ１，ＰＣＤｂ１，ＰＣＢｂ１の一連の
動作は、図５における時刻ｔｒｂ１〜ｔｒｂ１３の動作
と同様である。すなわち、参照電位発生、データ線対分
離、信号電位発生、増幅の順に動作が行われ、情報が読
み出される。しかし、これに隣接するデータ線対ＤＬｂ
２−ＤＢｂ２と、これに関係するセンスアンプ制御線Ｓ
Ｐｂ２，ＳＮｂ２、データ線短絡制御線ＤＬＳｂ２およ
びプリチャージ制御線ＰＣＮｂ２，ＰＣＤｂ２，ＰＣＢ
ｂ２は、読み出し動作中においても待機時と同じ状態を
続ける（ＰＣＤｂ２，ＰＣＢｂ２の動作波形は図１０で
は省略）。図９において説明したように、メモリセルア
レイにおいてはデータ線ＤＢｂ１とＤＢｂ２を入れ換え
て配置しているので、上記の動作を適用すると、センス
回路およびプリチャージ回路の部分を除き、動作するデ
ータ線と、定電位ＶＰＬに固定されるデータ線が交互に
配置されることになる。また、センス回路・プリチャー
ジ回路の部分はメモリセルアレイの部分に比べ短く、ま
た隣接するデータ線対の電位はＶＰＬに固定される。こ
れより、データ線間の寄生容量による干渉雑音が大きく
低減される。すなわち、隣接するデータ線対の間の干渉
雑音が低減されるだけでなく、信号電位を発生させるた
めにデータ線対の一方のみを動作させることによる、対
をなすデータ線同士の干渉雑音も低減される。これによ
り、信頼性の高い読み出し動作が行われる。一方、ワー
ド線ＷＬｂ１によって、メモリセルＭＢｂ１２も同時に
選択される。しかし、データ線ＤＢｂ２の電位は、メモ
リセルのプレート電極と同じＶＰＬである。したがっ
て、メモリセルＭＢｂ１２の強誘電体キャパシタには電
圧がかからず、分極反転が起こらないので、情報は保持
される。データ線対ＤＬｂ３−ＤＢｂ３とＤＬｂ４−Ｄ
Ｂｂ４、およびそれ以降のデータ線対についても、これ
に準ずる。すなわち、一対おきのデータ線対が動作し、
その間のデータ線対は待機状態を保つ。本実施例によれ
ば、動作するデータ線を、電位を固定されたデータ線で
挟んだ状態で読み出し動作が行われるため、隣接するデ
ータ線対、およびデータ線対間の寄生容量による干渉雑
音に強く、信頼性の高い読み出し動作を行うことが可能
である。また、動作するデータ線は全体の約半数である
ため、動作時における消費電力を低減することができ
る。なお、少なくとも動作するデータ線に隣接して電位
を固定されたデータ線が配置され得るデータ線配置であ
れば、本実施例と異なるデータ線配置を用いてよい。
０を用いて説明する。図１０の動作は、図５と同様の原
理に基づき読み出し動作を行うが、一つおきのデータ線
対を非選択時の状態に保つ点で、図５の動作と異なる。
ここでは、メモリセルＭＣｂ１１を選択した場合の読み
出し動作波形を示す。待機時の状態は、図５の動作と同
様である。また読み出し動作についても、時刻ｔｒｂ１
〜ｔｒｂ１３におけるデータ線対ＤＬｂ１−ＤＢｂ１
と、これに関係するセンスアンプ制御線ＳＰｂ１，ＳＮ
ｂ１、データ線短絡制御線ＤＬＳｂ１およびプリチャー
ジ制御線ＰＣＮｂ１，ＰＣＤｂ１，ＰＣＢｂ１の一連の
動作は、図５における時刻ｔｒｂ１〜ｔｒｂ１３の動作
と同様である。すなわち、参照電位発生、データ線対分
離、信号電位発生、増幅の順に動作が行われ、情報が読
み出される。しかし、これに隣接するデータ線対ＤＬｂ
２−ＤＢｂ２と、これに関係するセンスアンプ制御線Ｓ
Ｐｂ２，ＳＮｂ２、データ線短絡制御線ＤＬＳｂ２およ
びプリチャージ制御線ＰＣＮｂ２，ＰＣＤｂ２，ＰＣＢ
ｂ２は、読み出し動作中においても待機時と同じ状態を
続ける（ＰＣＤｂ２，ＰＣＢｂ２の動作波形は図１０で
は省略）。図９において説明したように、メモリセルア
レイにおいてはデータ線ＤＢｂ１とＤＢｂ２を入れ換え
て配置しているので、上記の動作を適用すると、センス
回路およびプリチャージ回路の部分を除き、動作するデ
ータ線と、定電位ＶＰＬに固定されるデータ線が交互に
配置されることになる。また、センス回路・プリチャー
ジ回路の部分はメモリセルアレイの部分に比べ短く、ま
た隣接するデータ線対の電位はＶＰＬに固定される。こ
れより、データ線間の寄生容量による干渉雑音が大きく
低減される。すなわち、隣接するデータ線対の間の干渉
雑音が低減されるだけでなく、信号電位を発生させるた
めにデータ線対の一方のみを動作させることによる、対
をなすデータ線同士の干渉雑音も低減される。これによ
り、信頼性の高い読み出し動作が行われる。一方、ワー
ド線ＷＬｂ１によって、メモリセルＭＢｂ１２も同時に
選択される。しかし、データ線ＤＢｂ２の電位は、メモ
リセルのプレート電極と同じＶＰＬである。したがっ
て、メモリセルＭＢｂ１２の強誘電体キャパシタには電
圧がかからず、分極反転が起こらないので、情報は保持
される。データ線対ＤＬｂ３−ＤＢｂ３とＤＬｂ４−Ｄ
Ｂｂ４、およびそれ以降のデータ線対についても、これ
に準ずる。すなわち、一対おきのデータ線対が動作し、
その間のデータ線対は待機状態を保つ。本実施例によれ
ば、動作するデータ線を、電位を固定されたデータ線で
挟んだ状態で読み出し動作が行われるため、隣接するデ
ータ線対、およびデータ線対間の寄生容量による干渉雑
音に強く、信頼性の高い読み出し動作を行うことが可能
である。また、動作するデータ線は全体の約半数である
ため、動作時における消費電力を低減することができ
る。なお、少なくとも動作するデータ線に隣接して電位
を固定されたデータ線が配置され得るデータ線配置であ
れば、本実施例と異なるデータ線配置を用いてよい。
【００５７】（実施例４）図１１は、本発明の概念に基
づくメモリのブロック構成を示した一実施例であり、メ
モリセルアレイとセンス回路との間に列選択スイッチを
設けた点で、図３に示した例と異なる。図において、Ｍ
ＣＡＲＹｄは、メモリセル、ワード線、ダミーワード
線、データ線、プリチャージ回路等を含むメモリセルア
レイである。ＳＡＧｄはセンス回路群であり、選択デー
タ線に接続される感知信号線と、感知信号線の信号を感
知するセンスアンプを含んでなる。メモリコントローラ
ＭＣＴＬｄは、外部からの制御信号を受けてメモリ各部
への制御信号ＣＴＬＧｄを発生し、また内部アドレスを
行アドレスバッファＸＡＢｄおよび列アドレスバッファ
ＹＡＢｄに供給する。ＸＡＢｄは行アドレスバッファで
あり、ＭＣＴＬｄから受け取った行アドレスをラッチす
る。ＸＤＥＣｄは行デコーダであり、ＸＡＢｄにラッチ
された行アドレスを元に、ワード線を選択する。ＸＤＲ
Ｖｄはワード線ドライバであり、選択ワード線を駆動す
る。ＹＡＢｄは列アドレスバッファであり、ＭＣＴＬｄ
から受け取った列アドレスをラッチする。ＹＤＥＣｄは
列デコーダであり、ＹＡＢｄにラッチされた列アドレス
を元に、データ線を選択する。ＹＳＷＧｄ１は第一の列
選択スイッチ群であり、選択されたデータ線と感知信号
線との接続・分離を行う。ＹＳＷＧｄ２は第二の列選択
スイッチ群であり、選択された感知信号線と外部との接
続・分離を行う。ＩＤＢｄは入力データバッファであ
り、外部からの入力データをデータ入出力ピンＤＩＯよ
り受ける。ＯＤＢｄは出力データバッファであり、読み
出した信号を増幅するメインアンプ、出力段を含んでな
る。制御信号は図３に示した例と同様であり、Ａｄｒｓ
はアドレス信号、／ＣＳ１，／ＣＳ２はアドレス取り込
み信号、／ＷＥは書き込み制御信号、／ＯＥは出力制御
信号、／ＰＷＤはパワーダウン制御信号である。列選択
を２段階に分けて行うことにより、複数のデータ線でセ
ンスアンプを共有する構成をとることができる。
づくメモリのブロック構成を示した一実施例であり、メ
モリセルアレイとセンス回路との間に列選択スイッチを
設けた点で、図３に示した例と異なる。図において、Ｍ
ＣＡＲＹｄは、メモリセル、ワード線、ダミーワード
線、データ線、プリチャージ回路等を含むメモリセルア
レイである。ＳＡＧｄはセンス回路群であり、選択デー
タ線に接続される感知信号線と、感知信号線の信号を感
知するセンスアンプを含んでなる。メモリコントローラ
ＭＣＴＬｄは、外部からの制御信号を受けてメモリ各部
への制御信号ＣＴＬＧｄを発生し、また内部アドレスを
行アドレスバッファＸＡＢｄおよび列アドレスバッファ
ＹＡＢｄに供給する。ＸＡＢｄは行アドレスバッファで
あり、ＭＣＴＬｄから受け取った行アドレスをラッチす
る。ＸＤＥＣｄは行デコーダであり、ＸＡＢｄにラッチ
された行アドレスを元に、ワード線を選択する。ＸＤＲ
Ｖｄはワード線ドライバであり、選択ワード線を駆動す
る。ＹＡＢｄは列アドレスバッファであり、ＭＣＴＬｄ
から受け取った列アドレスをラッチする。ＹＤＥＣｄは
列デコーダであり、ＹＡＢｄにラッチされた列アドレス
を元に、データ線を選択する。ＹＳＷＧｄ１は第一の列
選択スイッチ群であり、選択されたデータ線と感知信号
線との接続・分離を行う。ＹＳＷＧｄ２は第二の列選択
スイッチ群であり、選択された感知信号線と外部との接
続・分離を行う。ＩＤＢｄは入力データバッファであ
り、外部からの入力データをデータ入出力ピンＤＩＯよ
り受ける。ＯＤＢｄは出力データバッファであり、読み
出した信号を増幅するメインアンプ、出力段を含んでな
る。制御信号は図３に示した例と同様であり、Ａｄｒｓ
はアドレス信号、／ＣＳ１，／ＣＳ２はアドレス取り込
み信号、／ＷＥは書き込み制御信号、／ＯＥは出力制御
信号、／ＰＷＤはパワーダウン制御信号である。列選択
を２段階に分けて行うことにより、複数のデータ線でセ
ンスアンプを共有する構成をとることができる。
【００５８】図１２は、図１１のメモリセルアレイＭＣ
ＡＲＹｄの部分を、センス回路群ＳＡＧｄ、列選択スイ
ッチ群ＹＳＷＧｄ１およびＹＳＷＧｄ２の部分を含め
て、より具体的に示した例である。図において、ワード
線ＷＬｄ１とデータ線ＤＬｄ１の交差する位置に、例え
ば図２と同様の構成を持つメモリセルＭＣｄ１１が接続
される。また、ワード線ＷＬｄ１とデータ線ＤＬｄ２の
交差する位置には、メモリセルＭＣｄ１２が接続され
る。ワード線ＷＬｄ２とデータ線ＤＢｄ１の交差する位
置には、メモリセルＭＣｄ２１が接続され、ワード線Ｗ
Ｌｄ２とデータ線ＤＢｄ２の交差する位置には、メモリ
セルＭＣｄ２２が接続される。以下同様に、ワード線Ｗ
Ｌｄｐ（ｐ＝１，２，３，…，ｍ）とデータ線ＤＬｄｑ
またはＤＢｄｑ（ｑ＝１，２，…）の交差する位置に、
メモリセルＭＣｄｐｑが接続される。データ線ＤＬｄｑ
とＤＢｄｑは対をなし、両者の電位差を検出して信号を
読み出す。また、ダミーワード線ＤＷＬＤｄとデータ線
ＤＬｄｑの交差する位置には、ダミーセルＤＭＣＤｄｑ
が接続され、ダミーワード線ＤＷＬＢｄとデータ線ＤＢ
ｄｑの交差する位置には、ダミーセルＤＭＣＢｄｑが接
続される。プリチャージ回路ＴＰＮｄｑは、プリチャー
ジ制御線ＰＣＮｄｑにより制御され、非選択時におい
て、プリチャージ電位供給線ＰＣＶＰＬｄの電位ＶＰＬ
をデータ線対ＤＬｄｑ−ＤＢｄｑに供給する。但し、プ
リチャージ制御線はプリチャージ回路それぞれに個別に
用意する必要はなく、複数のプリチャージ回路で制御線
を共有してもよい。図１３はその一例であり、プリチャ
ージ回路をプリチャージ制御線ＰＣＮｄ１，ＰＣＮｄ２
に交互に接続することにより、隣合うプリチャージ回路
を独立に制御できる。第一の列選択スイッチＹＳＷｄｑ
は、列選択線ＹＳｄｑにより制御され、データ線対ＤＬ
ｄｑ−ＤＢｄｑと感知信号線対ＤＬｄ０−ＤＢｄ０との
接続・分離を行う。センスアンプＳＡｄ０は、センスア
ンプ制御線ＳＰｄ，ＳＮｄにより制御され、感知信号線
対ＤＬｄ０−ＤＢｄ０の電位差を感知し増幅する。デー
タ線短絡スイッチＴＤＳｄ０は、データ線短絡制御線Ｄ
ＬＳｄにより制御され、感知信号線対ＤＬｄ０−ＤＢｄ
０の短絡・開放を行う。プリチャージ回路ＴＲＤｄ０
は、プリチャージ制御線ＰＣＤｄにより制御され、プリ
チャージ電位供給線ＰＣＶＳＳｄの電位ＶＳＳを感知信
号線ＤＬｄ０に供給する。また、プリチャージ回路ＴＲ
Ｂｄ０は、プリチャージ制御線ＰＣＢｄにより制御さ
れ、電位ＶＳＳを感知信号線ＤＢｄ０に供給する。第二
の列選択スイッチＹＳＷｄ０は、列選択線ＹＳｄ０によ
り制御され、感知信号線対ＤＬｄ０−ＤＢｄ０と入出力
線Ｉ／Ｏｄとの接続・分離を行う。
ＡＲＹｄの部分を、センス回路群ＳＡＧｄ、列選択スイ
ッチ群ＹＳＷＧｄ１およびＹＳＷＧｄ２の部分を含め
て、より具体的に示した例である。図において、ワード
線ＷＬｄ１とデータ線ＤＬｄ１の交差する位置に、例え
ば図２と同様の構成を持つメモリセルＭＣｄ１１が接続
される。また、ワード線ＷＬｄ１とデータ線ＤＬｄ２の
交差する位置には、メモリセルＭＣｄ１２が接続され
る。ワード線ＷＬｄ２とデータ線ＤＢｄ１の交差する位
置には、メモリセルＭＣｄ２１が接続され、ワード線Ｗ
Ｌｄ２とデータ線ＤＢｄ２の交差する位置には、メモリ
セルＭＣｄ２２が接続される。以下同様に、ワード線Ｗ
Ｌｄｐ（ｐ＝１，２，３，…，ｍ）とデータ線ＤＬｄｑ
またはＤＢｄｑ（ｑ＝１，２，…）の交差する位置に、
メモリセルＭＣｄｐｑが接続される。データ線ＤＬｄｑ
とＤＢｄｑは対をなし、両者の電位差を検出して信号を
読み出す。また、ダミーワード線ＤＷＬＤｄとデータ線
ＤＬｄｑの交差する位置には、ダミーセルＤＭＣＤｄｑ
が接続され、ダミーワード線ＤＷＬＢｄとデータ線ＤＢ
ｄｑの交差する位置には、ダミーセルＤＭＣＢｄｑが接
続される。プリチャージ回路ＴＰＮｄｑは、プリチャー
ジ制御線ＰＣＮｄｑにより制御され、非選択時におい
て、プリチャージ電位供給線ＰＣＶＰＬｄの電位ＶＰＬ
をデータ線対ＤＬｄｑ−ＤＢｄｑに供給する。但し、プ
リチャージ制御線はプリチャージ回路それぞれに個別に
用意する必要はなく、複数のプリチャージ回路で制御線
を共有してもよい。図１３はその一例であり、プリチャ
ージ回路をプリチャージ制御線ＰＣＮｄ１，ＰＣＮｄ２
に交互に接続することにより、隣合うプリチャージ回路
を独立に制御できる。第一の列選択スイッチＹＳＷｄｑ
は、列選択線ＹＳｄｑにより制御され、データ線対ＤＬ
ｄｑ−ＤＢｄｑと感知信号線対ＤＬｄ０−ＤＢｄ０との
接続・分離を行う。センスアンプＳＡｄ０は、センスア
ンプ制御線ＳＰｄ，ＳＮｄにより制御され、感知信号線
対ＤＬｄ０−ＤＢｄ０の電位差を感知し増幅する。デー
タ線短絡スイッチＴＤＳｄ０は、データ線短絡制御線Ｄ
ＬＳｄにより制御され、感知信号線対ＤＬｄ０−ＤＢｄ
０の短絡・開放を行う。プリチャージ回路ＴＲＤｄ０
は、プリチャージ制御線ＰＣＤｄにより制御され、プリ
チャージ電位供給線ＰＣＶＳＳｄの電位ＶＳＳを感知信
号線ＤＬｄ０に供給する。また、プリチャージ回路ＴＲ
Ｂｄ０は、プリチャージ制御線ＰＣＢｄにより制御さ
れ、電位ＶＳＳを感知信号線ＤＢｄ０に供給する。第二
の列選択スイッチＹＳＷｄ０は、列選択線ＹＳｄ０によ
り制御され、感知信号線対ＤＬｄ０−ＤＢｄ０と入出力
線Ｉ／Ｏｄとの接続・分離を行う。
【００５９】図１２の回路の読み出し動作の一例を、図
１４を用いて説明する。図１４の動作は、図５と同様の
原理に基づき読み出し動作を行うが、選択されたデータ
線対のみ動作させる点で、図５の動作と異なる。ここで
は、メモリセルＭＣｄ１１を選択した場合の読み出し動
作波形を示す。待機時においては、前に述べた実施例と
同様に、各ワード線およびダミーワード線の電位はＶＳ
Ｓ、各データ線電位はＶＰＬ、センスアンプは非活性で
ある。また、列選択スイッチＹＳＷｄ１，ＹＳＷｄ２，
…は非導通であり、感知信号線対ＤＬｄ０−ＤＢｄ０と
各データ線対は分離されている。感知信号線対ＤＬｄ０
−ＤＢｄ０には、電位ＶＳＳがプリチャージされてい
る。次に読み出し動作について説明する。時刻ｔｒｄ１
〜ｔｒｄ３における参照電位発生動作は、基本的には図
５に示した時刻ｔｒａ１〜ｔｒａ３における動作とほぼ
同様であるが、選択されたデータ線対ＤＬｄ１−ＤＢｄ
１にプリチャージされる電位ＶＳＳは、時刻ｔｒｄ１に
おいて列選択線ＹＳｄ１の電位をＶＣＨにして、感知信
号線対ＤＬｄ０−ＤＢｄ０とデータ線対ＤＬｄ１−ＤＢ
ｄ１とを接続することにより行う。また、選択されたデ
ータ線対ＤＬｄ１−ＤＢｄ１に関与しないプリチャージ
制御線ＰＣＮｄ２は、待機時と同じ電位ＶＤＤを保つ。
それ以降、時刻ｔｒｄ４〜ｔｒｄ１１における動作も、
図５に示した時刻ｔｒａ４〜ｔｒａ１１における動作と
ほぼ同様である。すなわち、感知信号線対分離、信号電
位発生、増幅の順に動作が行われ、情報が読み出され
る。動作終了時には、時刻ｔｒｄ１２において列選択線
ＹＳｄ１の電位をＶＳＳにして、感知信号線対ＤＬｄ０
−ＤＢｄ０とデータ線対ＤＬｄ１−ＤＢｄ１とを分離
し、感知信号線対ＤＬｄ０−ＤＢｄ０を電位ＶＳＳに、
データ線対ＤＬｄ１−ＤＢｄ１を電位ＶＰＬにプリチャ
ージする。そして、時刻ｔｒｄ１３においてワード線Ｗ
Ｌｄ１およびダミーワード線ＤＷＬＤｄ，ＤＷＬＢｄの
電位をＶＳＳにして、読み出し動作を終了する。以上の
動作を通じて、少なくとも選択されたデータ線対ＤＬｄ
１−ＤＢｄ１に隣接する選択されないデータ線対ＤＬｄ
２−ＤＢｄ２は、プリチャージ回路ＴＰＮｄ２を通じて
電位ＶＰＬに固定される。これより、データ線間の寄生
容量による干渉雑音が大きく低減され、信頼性の高い読
み出し動作が行われる。特に図１３に示したプリチャー
ジ回路構成では、選択データ線対に隣接する非選択デー
タ線対の電位固定を、２本のプリチャージ制御線ＰＣＮ
ｄ１，ＰＣＮｄ２により効率よく行うことができる。こ
れに加え、図９に示すように、隣り合う２組のデータ線
対の一方を入れ換えて配置すると、より大きな雑音低減
効果が得られる。また、選択されないデータ線対の電位
がＶＰＬであることから、ワード線ＷＬｄ１およびダミ
ーワード線ＤＷＬＤｄ，ＤＷＬＢｄと、選択されないデ
ータ線対に接続されるメモリセルおよびダミーセルの情
報は破壊されない。本実施例によれば、センスアンプを
共有することにより回路面積を削減すること、センスア
ンプ部のレイアウト余裕を緩和することができる。これ
に加え、メモリセルアレイにおいて必要な部分のみを動
作させるので、消費電力や電源等の雑音を大幅に低減す
ることができる。さらに、選択されないメモリセルにお
ける強誘電体キャパシタの不要な分極反転をなくすこと
ができるので、強誘電体膜の特性劣化を軽減することが
可能である。
１４を用いて説明する。図１４の動作は、図５と同様の
原理に基づき読み出し動作を行うが、選択されたデータ
線対のみ動作させる点で、図５の動作と異なる。ここで
は、メモリセルＭＣｄ１１を選択した場合の読み出し動
作波形を示す。待機時においては、前に述べた実施例と
同様に、各ワード線およびダミーワード線の電位はＶＳ
Ｓ、各データ線電位はＶＰＬ、センスアンプは非活性で
ある。また、列選択スイッチＹＳＷｄ１，ＹＳＷｄ２，
…は非導通であり、感知信号線対ＤＬｄ０−ＤＢｄ０と
各データ線対は分離されている。感知信号線対ＤＬｄ０
−ＤＢｄ０には、電位ＶＳＳがプリチャージされてい
る。次に読み出し動作について説明する。時刻ｔｒｄ１
〜ｔｒｄ３における参照電位発生動作は、基本的には図
５に示した時刻ｔｒａ１〜ｔｒａ３における動作とほぼ
同様であるが、選択されたデータ線対ＤＬｄ１−ＤＢｄ
１にプリチャージされる電位ＶＳＳは、時刻ｔｒｄ１に
おいて列選択線ＹＳｄ１の電位をＶＣＨにして、感知信
号線対ＤＬｄ０−ＤＢｄ０とデータ線対ＤＬｄ１−ＤＢ
ｄ１とを接続することにより行う。また、選択されたデ
ータ線対ＤＬｄ１−ＤＢｄ１に関与しないプリチャージ
制御線ＰＣＮｄ２は、待機時と同じ電位ＶＤＤを保つ。
それ以降、時刻ｔｒｄ４〜ｔｒｄ１１における動作も、
図５に示した時刻ｔｒａ４〜ｔｒａ１１における動作と
ほぼ同様である。すなわち、感知信号線対分離、信号電
位発生、増幅の順に動作が行われ、情報が読み出され
る。動作終了時には、時刻ｔｒｄ１２において列選択線
ＹＳｄ１の電位をＶＳＳにして、感知信号線対ＤＬｄ０
−ＤＢｄ０とデータ線対ＤＬｄ１−ＤＢｄ１とを分離
し、感知信号線対ＤＬｄ０−ＤＢｄ０を電位ＶＳＳに、
データ線対ＤＬｄ１−ＤＢｄ１を電位ＶＰＬにプリチャ
ージする。そして、時刻ｔｒｄ１３においてワード線Ｗ
Ｌｄ１およびダミーワード線ＤＷＬＤｄ，ＤＷＬＢｄの
電位をＶＳＳにして、読み出し動作を終了する。以上の
動作を通じて、少なくとも選択されたデータ線対ＤＬｄ
１−ＤＢｄ１に隣接する選択されないデータ線対ＤＬｄ
２−ＤＢｄ２は、プリチャージ回路ＴＰＮｄ２を通じて
電位ＶＰＬに固定される。これより、データ線間の寄生
容量による干渉雑音が大きく低減され、信頼性の高い読
み出し動作が行われる。特に図１３に示したプリチャー
ジ回路構成では、選択データ線対に隣接する非選択デー
タ線対の電位固定を、２本のプリチャージ制御線ＰＣＮ
ｄ１，ＰＣＮｄ２により効率よく行うことができる。こ
れに加え、図９に示すように、隣り合う２組のデータ線
対の一方を入れ換えて配置すると、より大きな雑音低減
効果が得られる。また、選択されないデータ線対の電位
がＶＰＬであることから、ワード線ＷＬｄ１およびダミ
ーワード線ＤＷＬＤｄ，ＤＷＬＢｄと、選択されないデ
ータ線対に接続されるメモリセルおよびダミーセルの情
報は破壊されない。本実施例によれば、センスアンプを
共有することにより回路面積を削減すること、センスア
ンプ部のレイアウト余裕を緩和することができる。これ
に加え、メモリセルアレイにおいて必要な部分のみを動
作させるので、消費電力や電源等の雑音を大幅に低減す
ることができる。さらに、選択されないメモリセルにお
ける強誘電体キャパシタの不要な分極反転をなくすこと
ができるので、強誘電体膜の特性劣化を軽減することが
可能である。
【００６０】（実施例５）図１５は、本発明の概念に基
づくメモリのブロック構成を示した一実施例であり、第
一の列選択スイッチ群、第二の列選択スイッチ群それぞ
れに列デコーダを配置した点で、図１１に示した例と異
なる。図において、第一の列アドレスバッファＹＡＢｄ
１にラッチされた列アドレスは、第一の列デコーダＹＤ
ＥＣｄ１に供給され、第一の列選択スイッチ群ＹＳＷＧ
ｄ１を制御する。また、第二の列アドレスバッファＹＡ
Ｂｄ２にラッチされた列アドレスは、第二の列デコーダ
ＹＤＥＣｄ２に供給され、第二の列選択スイッチ群ＹＳ
ＷＧｄ２を制御する。この構成では、第一の列デコーダ
ＹＤＥＣｄ１からワード線方向に制御線を配置すること
ができるので、センス回路群ＳＡＧｄに含まれる各セン
ス回路に接続されるデータ線を、共通の制御線により選
択できる。
づくメモリのブロック構成を示した一実施例であり、第
一の列選択スイッチ群、第二の列選択スイッチ群それぞ
れに列デコーダを配置した点で、図１１に示した例と異
なる。図において、第一の列アドレスバッファＹＡＢｄ
１にラッチされた列アドレスは、第一の列デコーダＹＤ
ＥＣｄ１に供給され、第一の列選択スイッチ群ＹＳＷＧ
ｄ１を制御する。また、第二の列アドレスバッファＹＡ
Ｂｄ２にラッチされた列アドレスは、第二の列デコーダ
ＹＤＥＣｄ２に供給され、第二の列選択スイッチ群ＹＳ
ＷＧｄ２を制御する。この構成では、第一の列デコーダ
ＹＤＥＣｄ１からワード線方向に制御線を配置すること
ができるので、センス回路群ＳＡＧｄに含まれる各セン
ス回路に接続されるデータ線を、共通の制御線により選
択できる。
【００６１】図１６は、図１５のメモリセルアレイＭＣ
ＡＲＹｄの部分を、センス回路群ＳＡＧｄ、列選択スイ
ッチ群ＹＳＷＧｄ１およびＹＳＷＧｄ２の部分を含め
て、より具体的に示した例である。図において、メモリ
マットＭＭｄ１は、図１２と同様のメモリセルアレイ構
成を有する。但し、プリチャージ制御系は、図１３と同
様の構成を用いる。メモリマットＭＭｄ１に含まれる、
ｎ組のデータ線対ＤＬｄ１１−ＤＢｄ１１〜ＤＬｄ１ｎ
−ＤＢｄ１ｎは、ｎ本の列選択線ＹＳｄ１〜ＹＳｄｎに
より、選択的にセンス回路ＳＵｄ１に接続される。同様
に、メモリマットＭＭｄ２に含まれる、ｎ組のデータ線
対ＤＬｄ２１−ＤＢｄ２１〜ＤＬｄ２ｎ−ＤＢｄ２ｎ
は、列選択線ＹＳｄ１〜ＹＳｄｎにより、選択的にセン
ス回路ＳＵｄ２に接続される。以下同様に、複数のメモ
リマットそれぞれに１組のセンス回路が割り当てられ、
それぞれのメモリマットにおいて選択されたデータ線対
の、センス回路との接続・分離は、共通の列選択線ＹＳ
ｄ１〜ＹＳｄｎにより制御される。列選択線のみなら
ず、ワード線ＷＬｄ１〜ＷＬｄｍおよびダミーワード線
ＤＷＬＤｄ，ＤＷＬＢｄ、センスアンプ制御線ＳＰｄ，
ＳＮｄ、データ線短絡制御線ＤＬＳｄ、プリチャージ制
御線ＰＣＮｄ１，ＰＣＮｄ２，ＰＣＤｄ，ＰＣＢｄ、お
よびプリチャージ電位供給線ＰＣＶＰＬｄ，ＰＣＶＳＳ
ｄについても、複数のメモリマットおよびセンス回路に
共有される。各センス回路ＳＵｄ１，ＳＵｄ２，…は、
列選択線ＹＳｄ０１，ＹＳｄ０２，…により選択され、
入出力線Ｉ／Ｏｄに接続される。この構成により、共通
の制御系を用いて、それぞれのセンス回路につき１個の
メモリセルがアクセスされる。ここで、予備データ線を
設けて不良を持つデータ線を救済するため、列選択線Ｙ
Ｓｄ１〜ＹＳｄｎと列選択スイッチの間に切り替え手段
を設ける等してもよい。なお、読み出し動作は図１４に
示した例と同様にして行うことができるので、ここでは
省略する。
ＡＲＹｄの部分を、センス回路群ＳＡＧｄ、列選択スイ
ッチ群ＹＳＷＧｄ１およびＹＳＷＧｄ２の部分を含め
て、より具体的に示した例である。図において、メモリ
マットＭＭｄ１は、図１２と同様のメモリセルアレイ構
成を有する。但し、プリチャージ制御系は、図１３と同
様の構成を用いる。メモリマットＭＭｄ１に含まれる、
ｎ組のデータ線対ＤＬｄ１１−ＤＢｄ１１〜ＤＬｄ１ｎ
−ＤＢｄ１ｎは、ｎ本の列選択線ＹＳｄ１〜ＹＳｄｎに
より、選択的にセンス回路ＳＵｄ１に接続される。同様
に、メモリマットＭＭｄ２に含まれる、ｎ組のデータ線
対ＤＬｄ２１−ＤＢｄ２１〜ＤＬｄ２ｎ−ＤＢｄ２ｎ
は、列選択線ＹＳｄ１〜ＹＳｄｎにより、選択的にセン
ス回路ＳＵｄ２に接続される。以下同様に、複数のメモ
リマットそれぞれに１組のセンス回路が割り当てられ、
それぞれのメモリマットにおいて選択されたデータ線対
の、センス回路との接続・分離は、共通の列選択線ＹＳ
ｄ１〜ＹＳｄｎにより制御される。列選択線のみなら
ず、ワード線ＷＬｄ１〜ＷＬｄｍおよびダミーワード線
ＤＷＬＤｄ，ＤＷＬＢｄ、センスアンプ制御線ＳＰｄ，
ＳＮｄ、データ線短絡制御線ＤＬＳｄ、プリチャージ制
御線ＰＣＮｄ１，ＰＣＮｄ２，ＰＣＤｄ，ＰＣＢｄ、お
よびプリチャージ電位供給線ＰＣＶＰＬｄ，ＰＣＶＳＳ
ｄについても、複数のメモリマットおよびセンス回路に
共有される。各センス回路ＳＵｄ１，ＳＵｄ２，…は、
列選択線ＹＳｄ０１，ＹＳｄ０２，…により選択され、
入出力線Ｉ／Ｏｄに接続される。この構成により、共通
の制御系を用いて、それぞれのセンス回路につき１個の
メモリセルがアクセスされる。ここで、予備データ線を
設けて不良を持つデータ線を救済するため、列選択線Ｙ
Ｓｄ１〜ＹＳｄｎと列選択スイッチの間に切り替え手段
を設ける等してもよい。なお、読み出し動作は図１４に
示した例と同様にして行うことができるので、ここでは
省略する。
【００６２】図１７は、図１６のように１組のセンス回
路を含むメモリセルアレイを複数個備えたメモリにおけ
る、アドレス割当て方法を示す一例である。図１７
（ａ）は、メモリセルアレイの配置を示す。図におい
て、メモリマットＭＭ１１，ＭＭ１２，…，ＭＭ２１，
ＭＭ２２，…は、それぞれセンス回路ＳＵ１１，ＳＵ１
２，…，ＳＵ２１，ＳＵ２２，…を持つ。図１７（ｂ）
は、アドレス取り込み信号／ＣＳ１に同期して、メモリ
コントローラＭＣＴＬｄに取り込まれるアドレス信号Ａ
ｄｒｓ１の構成を示す。アドレス信号Ａｄｒｓ１はｓビ
ット構成をとり、ｓ本のアドレスピンＡ０〜Ａｓ−１か
ら入力される。このうち、アドレスピンＡ０〜Ａｒ−１
から取り込まれるアドレスＡＧ０は、図１７（ａ）に示
す各メモリマットの行アドレスに対応する。また、アド
レスピンＡｒ〜Ａｓ−１から取り込まれるアドレスＡＧ
１は、各メモリマットの列アドレスに対応する。このア
ドレスＡＧ０，ＡＧ１により、個々のメモリマットに含
まれるメモリセルＭＣＳ１１，ＭＣＳ１２，…，ＭＣＳ
２１，ＭＣＳ２２，…がそれぞれ選択される。図１７
（ｃ）は、／ＣＳ１と異なるアドレス取り込み信号／Ｃ
Ｓ２に同期して、メモリコントローラＭＣＴＬｄに取り
込まれるアドレス信号Ａｄｒｓ２の構成を示す。アドレ
ス信号Ａｄｒｓ２はｕビット構成をとり、ｕ本のアドレ
スピンＡ０〜Ａｕ−１から入力される。この例ではｓ＞
ｕであり、余分のアドレスピンＡｕ〜Ａｓ−１はドント
ケアとする。アドレス信号Ａｄｒｓ２のうち、アドレス
ピンＡ０〜Ａｔ−１から取り込まれるアドレスＡＧ２
は、図１７（ａ）に示す各センス回路の行アドレスに対
応する。また、アドレスピンＡｔ〜Ａｕ−１から取り込
まれるアドレスＡＧ３は、各センス回路の列アドレスに
対応する。このアドレスＡＧ２，ＡＧ３により、センス
回路ＳＵ１１が選択される。本実施例によれば、１度の
タイミングでアドレスを取り込む構成に比べ、必要なア
ドレスピン数を減らすことができる。また、センスアン
プを共有した構成を有しながら、例えばスタティックカ
ラムモードのように、読み出した情報をセンスアンプに
ラッチしたままアドレスを変更して、情報を連続的且つ
高速に読み出す動作を容易に行うことができる。
路を含むメモリセルアレイを複数個備えたメモリにおけ
る、アドレス割当て方法を示す一例である。図１７
（ａ）は、メモリセルアレイの配置を示す。図におい
て、メモリマットＭＭ１１，ＭＭ１２，…，ＭＭ２１，
ＭＭ２２，…は、それぞれセンス回路ＳＵ１１，ＳＵ１
２，…，ＳＵ２１，ＳＵ２２，…を持つ。図１７（ｂ）
は、アドレス取り込み信号／ＣＳ１に同期して、メモリ
コントローラＭＣＴＬｄに取り込まれるアドレス信号Ａ
ｄｒｓ１の構成を示す。アドレス信号Ａｄｒｓ１はｓビ
ット構成をとり、ｓ本のアドレスピンＡ０〜Ａｓ−１か
ら入力される。このうち、アドレスピンＡ０〜Ａｒ−１
から取り込まれるアドレスＡＧ０は、図１７（ａ）に示
す各メモリマットの行アドレスに対応する。また、アド
レスピンＡｒ〜Ａｓ−１から取り込まれるアドレスＡＧ
１は、各メモリマットの列アドレスに対応する。このア
ドレスＡＧ０，ＡＧ１により、個々のメモリマットに含
まれるメモリセルＭＣＳ１１，ＭＣＳ１２，…，ＭＣＳ
２１，ＭＣＳ２２，…がそれぞれ選択される。図１７
（ｃ）は、／ＣＳ１と異なるアドレス取り込み信号／Ｃ
Ｓ２に同期して、メモリコントローラＭＣＴＬｄに取り
込まれるアドレス信号Ａｄｒｓ２の構成を示す。アドレ
ス信号Ａｄｒｓ２はｕビット構成をとり、ｕ本のアドレ
スピンＡ０〜Ａｕ−１から入力される。この例ではｓ＞
ｕであり、余分のアドレスピンＡｕ〜Ａｓ−１はドント
ケアとする。アドレス信号Ａｄｒｓ２のうち、アドレス
ピンＡ０〜Ａｔ−１から取り込まれるアドレスＡＧ２
は、図１７（ａ）に示す各センス回路の行アドレスに対
応する。また、アドレスピンＡｔ〜Ａｕ−１から取り込
まれるアドレスＡＧ３は、各センス回路の列アドレスに
対応する。このアドレスＡＧ２，ＡＧ３により、センス
回路ＳＵ１１が選択される。本実施例によれば、１度の
タイミングでアドレスを取り込む構成に比べ、必要なア
ドレスピン数を減らすことができる。また、センスアン
プを共有した構成を有しながら、例えばスタティックカ
ラムモードのように、読み出した情報をセンスアンプに
ラッチしたままアドレスを変更して、情報を連続的且つ
高速に読み出す動作を容易に行うことができる。
【００６３】（実施例６）図１８は、本発明における基
本概念を示す一実施例であり、隣接する２組のデータ線
対それぞれの一方のデータ線同士を短絡して、参照電位
を発生する点で、図１に示した例と異なる。図１８
（ａ）は基本的な回路構成を示し、図１８（ｂ）は読み
出し動作の流れを示したものである。図１８（ａ）にお
いて、ワード線ＷＬ１とデータ線ＤＬ１との交差する位
置に、メモリセルＭＣ１１が接続され、ワード線ＷＬ２
とデータ線ＤＢ１との交差する位置に、メモリセルＭＣ
２１が接続される。また、ワード線ＷＬ１とデータ線Ｄ
Ｌ２との交差する位置に、メモリセルＭＣ１２が接続さ
れ、ワード線ＷＬ２とデータ線ＤＢ２との交差する位置
に、メモリセルＭＣ２２が接続される。以下、複数のワ
ード線とデータ線ＤＬ１またはＤＢ１との交差する位置
およびデータ線ＤＬ２またはＤＢ２との交差する位置に
メモリセルが接続されるが、図では省略する。一方、ダ
ミーワード線ＤＷＬＤとデータ線ＤＬ１との交差する位
置には、ダミーセルＤＭＣＤ１が接続され、ダミーワー
ド線ＤＷＬＢとデータ線ＤＢ１との交差する位置には、
ダミーセルＤＭＣＢ１が接続される。また、ダミーワー
ド線ＤＷＬＤとデータ線ＤＬ２との交差する位置には、
ダミーセルＤＭＣＤ２が接続され、ダミーワード線ＤＷ
ＬＢとデータ線ＤＢ２との交差する位置には、ダミーセ
ルＤＭＣＢ２が接続される。データ線ＤＬ１，ＤＢ１の
間には、センスアンプＳＡ１が接続され、データ線ＤＬ
２，ＤＢ２の間には、センスアンプＳＡ２が接続され
る。データ線ＤＬ１，ＤＬ２の間には、データ線短絡ス
イッチＳＷＤＳ１が接続され、データ線ＤＢ１，ＤＢ２
の間には、データ線短絡スイッチＳＷＤＳ２が接続され
る。各データ線には、ダミーセルに書き込まれた情報を
リセットする、ダミーセル再書き込み回路ＲＷＤＣが接
続される。上記のメモリセルおよびダミーセルには、例
えば図２に示す構成のメモリセルが適用できる。図１８
（ｂ）を用いて、図１８（ａ）の回路におけるメモリセ
ルＭＣ１１からの読み出し動作について説明する。待機
時において、データ線短絡スイッチＳＷＤＳ１，ＳＷＤ
Ｓ２はオンしている。また、ダミーセルＤＭＣＤ１，Ｄ
ＭＣＤ２の一方には論理１が、他方には論理０が記憶さ
れており、同様にダミーセルＤＭＣＢ１，ＤＭＣＢ２の
一方には論理１が、他方には論理０が記憶されているも
のとする。まず、データ線短絡スイッチＳＷＤＳ１をオ
フにし（手順２０１）、データ線ＤＬ１，ＤＬ２を電気
的に分離する。次に、ワード線ＷＬ１を選択して、メモ
リセルＭＣ１１に記憶された情報に対応する信号電位
を、データ線ＤＬ１に発生する（手順２０２）。これと
同時に、ダミーワード線ＤＷＬＢを選択して、ダミーセ
ルＤＭＣＢ１，ＤＭＣＢ２によりデータ線ＤＢ１，ＤＢ
２に参照電位を発生する（手順２０３）。ここで、ダミ
ーセルＤＭＣＢ１，ＤＭＣＢ２がメモリセルＭＣ１１等
とほぼ同等の素子特性を有し、かつデータ線ＤＢ１，Ｄ
Ｂ２もＤＬ１，ＤＬ２とほぼ同等の電気特性を持ってい
れば、データ線ＤＢ１，ＤＢ２に発生した参照電位は、
論理１、論理０の信号電位のほぼ中間の電位になる。次
に、データ線短絡スイッチＳＷＤＳ２をオフにし（手順
２０４）、データ線ＤＢ１，ＤＢ２を電気的に分離す
る。次に、データ線ＤＬ１とＤＢ１の電位差をセンスア
ンプＳＡ１により感知し増幅する（手順２０５）。ダミ
ーセルＤＭＣＢ１，ＤＭＣＢ２の一方に論理１を、他方
に論理０を再書き込みし（手順２０６）、データ線短絡
スイッチＳＷＤＳ１，ＳＷＤＳ２をオンに戻して（手順
２０７）、読み出し動作を終了する。
本概念を示す一実施例であり、隣接する２組のデータ線
対それぞれの一方のデータ線同士を短絡して、参照電位
を発生する点で、図１に示した例と異なる。図１８
（ａ）は基本的な回路構成を示し、図１８（ｂ）は読み
出し動作の流れを示したものである。図１８（ａ）にお
いて、ワード線ＷＬ１とデータ線ＤＬ１との交差する位
置に、メモリセルＭＣ１１が接続され、ワード線ＷＬ２
とデータ線ＤＢ１との交差する位置に、メモリセルＭＣ
２１が接続される。また、ワード線ＷＬ１とデータ線Ｄ
Ｌ２との交差する位置に、メモリセルＭＣ１２が接続さ
れ、ワード線ＷＬ２とデータ線ＤＢ２との交差する位置
に、メモリセルＭＣ２２が接続される。以下、複数のワ
ード線とデータ線ＤＬ１またはＤＢ１との交差する位置
およびデータ線ＤＬ２またはＤＢ２との交差する位置に
メモリセルが接続されるが、図では省略する。一方、ダ
ミーワード線ＤＷＬＤとデータ線ＤＬ１との交差する位
置には、ダミーセルＤＭＣＤ１が接続され、ダミーワー
ド線ＤＷＬＢとデータ線ＤＢ１との交差する位置には、
ダミーセルＤＭＣＢ１が接続される。また、ダミーワー
ド線ＤＷＬＤとデータ線ＤＬ２との交差する位置には、
ダミーセルＤＭＣＤ２が接続され、ダミーワード線ＤＷ
ＬＢとデータ線ＤＢ２との交差する位置には、ダミーセ
ルＤＭＣＢ２が接続される。データ線ＤＬ１，ＤＢ１の
間には、センスアンプＳＡ１が接続され、データ線ＤＬ
２，ＤＢ２の間には、センスアンプＳＡ２が接続され
る。データ線ＤＬ１，ＤＬ２の間には、データ線短絡ス
イッチＳＷＤＳ１が接続され、データ線ＤＢ１，ＤＢ２
の間には、データ線短絡スイッチＳＷＤＳ２が接続され
る。各データ線には、ダミーセルに書き込まれた情報を
リセットする、ダミーセル再書き込み回路ＲＷＤＣが接
続される。上記のメモリセルおよびダミーセルには、例
えば図２に示す構成のメモリセルが適用できる。図１８
（ｂ）を用いて、図１８（ａ）の回路におけるメモリセ
ルＭＣ１１からの読み出し動作について説明する。待機
時において、データ線短絡スイッチＳＷＤＳ１，ＳＷＤ
Ｓ２はオンしている。また、ダミーセルＤＭＣＤ１，Ｄ
ＭＣＤ２の一方には論理１が、他方には論理０が記憶さ
れており、同様にダミーセルＤＭＣＢ１，ＤＭＣＢ２の
一方には論理１が、他方には論理０が記憶されているも
のとする。まず、データ線短絡スイッチＳＷＤＳ１をオ
フにし（手順２０１）、データ線ＤＬ１，ＤＬ２を電気
的に分離する。次に、ワード線ＷＬ１を選択して、メモ
リセルＭＣ１１に記憶された情報に対応する信号電位
を、データ線ＤＬ１に発生する（手順２０２）。これと
同時に、ダミーワード線ＤＷＬＢを選択して、ダミーセ
ルＤＭＣＢ１，ＤＭＣＢ２によりデータ線ＤＢ１，ＤＢ
２に参照電位を発生する（手順２０３）。ここで、ダミ
ーセルＤＭＣＢ１，ＤＭＣＢ２がメモリセルＭＣ１１等
とほぼ同等の素子特性を有し、かつデータ線ＤＢ１，Ｄ
Ｂ２もＤＬ１，ＤＬ２とほぼ同等の電気特性を持ってい
れば、データ線ＤＢ１，ＤＢ２に発生した参照電位は、
論理１、論理０の信号電位のほぼ中間の電位になる。次
に、データ線短絡スイッチＳＷＤＳ２をオフにし（手順
２０４）、データ線ＤＢ１，ＤＢ２を電気的に分離す
る。次に、データ線ＤＬ１とＤＢ１の電位差をセンスア
ンプＳＡ１により感知し増幅する（手順２０５）。ダミ
ーセルＤＭＣＢ１，ＤＭＣＢ２の一方に論理１を、他方
に論理０を再書き込みし（手順２０６）、データ線短絡
スイッチＳＷＤＳ１，ＳＷＤＳ２をオンに戻して（手順
２０７）、読み出し動作を終了する。
【００６４】図１８（ａ）の回路におけるダミーセル再
書き込み回路ＲＷＤＣのより具体的な構成として、例え
ば図１９に示した構成が挙げられる。図において、ダミ
ーセル再書き込み回路ＲＷＤＣは、スイッチＳＷＷＤ
１，ＳＷＷＢ１，ＳＷＷＤ２およびＳＷＷＢ２と、Ｈｉ
ｇｈ電位供給線ＰＣＨ、Ｌｏｗ電位供給線ＰＣＬにより
構成される。図１８（ｂ）に示した手順２０６におい
て、スイッチＳＷＷＢ１およびＳＷＷＢ２をオンさせる
と、データ線ＤＢ１にはＬｏｗ電位が、データ線ＤＢ２
にはＨｉｇｈ電位が供給される。逆にデータ線ＤＬ１，
ＤＬ２を参照電位発生に用いた場合には、スイッチＳＷ
ＷＤ１およびＳＷＷＤ２をオンさせればよい。これによ
り、ダミーセルの再書き込みを容易に行うことができ
る。図１８（ａ）の回路におけるダミーセル再書き込み
回路ＲＷＤＣの別の構成として、例えば図２０に示した
構成が挙げられる。図において、ダミーセル再書き込み
回路ＲＷＤＣは、スイッチＳＷＳＤ，ＳＷＳＢにより構
成される。図１８（ｂ）に示した手順２０６において、
センスアンプＳＡ１を活性状態、ＳＡ２を非活性状態と
してスイッチＳＷＳＤをオンさせると、センスアンプＳ
Ａ１により増幅され、データ線ＤＬ１に生じたデータ線
ＤＢ１と逆の電位、例えばデータ線ＤＢ１の電位がＬｏ
ｗ電位の場合は逆のＨｉｇｈ電位が、データ線ＤＢ２に
供給される。逆にデータ線ＤＬ１，ＤＬ２を参照電位発
生に用いた場合には、スイッチＳＷＳＢをオンさせれば
よい。これにより、図１９に示した構成より素子数の少
ない構成を用いて、ダミーセルの再書き込みを行うこと
ができる。本実施例によれば、信号電位と参照電位を同
時に発生させることができるので、読み出し動作開始か
ら増幅による信号検出までの時間が短く、図１に示した
例に比べ高速のアクセスが可能である。
書き込み回路ＲＷＤＣのより具体的な構成として、例え
ば図１９に示した構成が挙げられる。図において、ダミ
ーセル再書き込み回路ＲＷＤＣは、スイッチＳＷＷＤ
１，ＳＷＷＢ１，ＳＷＷＤ２およびＳＷＷＢ２と、Ｈｉ
ｇｈ電位供給線ＰＣＨ、Ｌｏｗ電位供給線ＰＣＬにより
構成される。図１８（ｂ）に示した手順２０６におい
て、スイッチＳＷＷＢ１およびＳＷＷＢ２をオンさせる
と、データ線ＤＢ１にはＬｏｗ電位が、データ線ＤＢ２
にはＨｉｇｈ電位が供給される。逆にデータ線ＤＬ１，
ＤＬ２を参照電位発生に用いた場合には、スイッチＳＷ
ＷＤ１およびＳＷＷＤ２をオンさせればよい。これによ
り、ダミーセルの再書き込みを容易に行うことができ
る。図１８（ａ）の回路におけるダミーセル再書き込み
回路ＲＷＤＣの別の構成として、例えば図２０に示した
構成が挙げられる。図において、ダミーセル再書き込み
回路ＲＷＤＣは、スイッチＳＷＳＤ，ＳＷＳＢにより構
成される。図１８（ｂ）に示した手順２０６において、
センスアンプＳＡ１を活性状態、ＳＡ２を非活性状態と
してスイッチＳＷＳＤをオンさせると、センスアンプＳ
Ａ１により増幅され、データ線ＤＬ１に生じたデータ線
ＤＢ１と逆の電位、例えばデータ線ＤＢ１の電位がＬｏ
ｗ電位の場合は逆のＨｉｇｈ電位が、データ線ＤＢ２に
供給される。逆にデータ線ＤＬ１，ＤＬ２を参照電位発
生に用いた場合には、スイッチＳＷＳＢをオンさせれば
よい。これにより、図１９に示した構成より素子数の少
ない構成を用いて、ダミーセルの再書き込みを行うこと
ができる。本実施例によれば、信号電位と参照電位を同
時に発生させることができるので、読み出し動作開始か
ら増幅による信号検出までの時間が短く、図１に示した
例に比べ高速のアクセスが可能である。
【００６５】（実施例７）図２１は、本発明の概念に基
づくメモリセルアレイ構成を示した一実施例であり、図
１９に示した回路構成を、より具体的に構成した一例で
ある。図において、データ線短絡スイッチＴＰＳｃ１
は、データ線短絡制御線ＤＬＳｃ０により制御され、デ
ータ線対ＤＬｃ１−ＤＢｃ１の短絡・開放を行う。デー
タ線短絡スイッチＴＰＳｃ２も同様に、データ線短絡制
御線ＤＬＳｃ０により制御され、データ線対ＤＬｃ２−
ＤＢｃ２の短絡・開放を行う。データ線短絡スイッチＴ
ＤＳｃ１は、データ線短絡制御線ＤＬＳｃ１により制御
され、データ線ＤＬｃ１，ＤＬｃ２の短絡・開放を行
う。また、データ線短絡スイッチＴＤＳｃ２は、データ
線短絡制御線ＤＬＳｃ２により制御され、データ線ＤＢ
ｃ１，ＤＢｃ２の短絡・開放を行う。主に待機時におい
て用いるプリチャージ回路ＴＰＤｃ１，ＴＰＤｃ２は、
プリチャージ制御線ＰＮＤｃにより制御され、プリチャ
ージ電位供給線ＰＣＶＰＬｃの電位ＶＰＬをそれぞれデ
ータ線ＤＬｃ１，ＤＬｃ２に供給する。同様に、プリチ
ャージ回路ＴＰＢｃ１，ＴＰＢｃ２は、プリチャージ制
御線ＰＮＢｃにより制御され、電位ＶＰＬをそれぞれデ
ータ線ＤＢｃ１，ＤＢｃ２に供給する。読み出し時にお
いて用いるプリチャージ回路ＴＲＤｃ１，ＴＲＤｃ２お
よびＴＲＢｃ１，ＴＲＢｃ２は、プリチャージ制御線Ｐ
ＣＲｃにより同時に制御され、プリチャージ電位供給線
ＰＣＶＳＳｃの電位ＶＳＳをそれぞれデータ線ＤＬｃ
１，ＤＬｃ２およびＤＢｃ１，ＤＢｃ２に供給する。ダ
ミーセルの再書き込み時において用いるプリチャージ回
路ＴＷＤｃ１，ＴＷＤｃ２は、プリチャージ制御線ＲＷ
Ｄｃにより制御され、電位ＶＳＳをデータ線ＤＬｃ１
に、プリチャージ電位供給線ＰＣＶＤＤｃの電位ＶＤＤ
をデータ線ＤＬｃ２にそれぞれ供給する。同様に、プリ
チャージ回路ＴＷＢｃ１，ＴＷＢｃ２は、プリチャージ
制御線ＲＷＢｃにより制御され、電位ＶＳＳをデータ線
ＤＢｃ１に、電位ＶＤＤをデータ線ＤＢｃ２にそれぞれ
供給する。この他、メモリセル、ダミーセル、センスア
ンプおよび列選択スイッチの配置は、図４等に示した例
と同様である。すなわち、ワード線ＷＬｃ１とデータ線
ＤＬｃ１の交差する位置に、メモリセルＭＣｃ１１が接
続される。また、ワード線ＷＬｃ１とデータ線ＤＬｃ２
の交差する位置には、メモリセルＭＣｃ１２が接続され
る。ワード線ＷＬｃ２とデータ線ＤＢｃ１の交差する位
置には、メモリセルＭＣｃ２１が接続され、ワード線Ｗ
Ｌｃ２とデータ線ＤＢｃ２の交差する位置には、メモリ
セルＭＣｃ２２が接続される。以下同様に、ワード線Ｗ
Ｌｃｐ（ｐ＝１，２，３，…，ｍ）とデータ線ＤＬｃｑ
またはＤＢｃｑ（ｑ＝１，２，…）の交差する位置に、
メモリセルＭＣｃｐｑが接続される。また、ダミーワー
ド線ＤＷＬＤｃとデータ線ＤＬｃｑの交差する位置に
は、ダミーセルＤＭＣＤｃｑが接続され、ダミーワード
線ＤＷＬＢｃとデータ線ＤＢｃｑの交差する位置には、
ダミーセルＤＭＣＢｃｑが接続される。センスアンプＳ
Ａｃｑは、センスアンプ制御線ＳＰｃ，ＳＮｃにより制
御され、データ線対ＤＬｃｑ−ＤＢｃｑに発生した信号
を感知し増幅する。列選択スイッチＹＳＷｃｑは、列選
択線ＹＳｃｑにより制御され、データ線対ＤＬｃｑ−Ｄ
Ｂｃｑと入出力線Ｉ／Ｏｃとの接続・分離を行う。
づくメモリセルアレイ構成を示した一実施例であり、図
１９に示した回路構成を、より具体的に構成した一例で
ある。図において、データ線短絡スイッチＴＰＳｃ１
は、データ線短絡制御線ＤＬＳｃ０により制御され、デ
ータ線対ＤＬｃ１−ＤＢｃ１の短絡・開放を行う。デー
タ線短絡スイッチＴＰＳｃ２も同様に、データ線短絡制
御線ＤＬＳｃ０により制御され、データ線対ＤＬｃ２−
ＤＢｃ２の短絡・開放を行う。データ線短絡スイッチＴ
ＤＳｃ１は、データ線短絡制御線ＤＬＳｃ１により制御
され、データ線ＤＬｃ１，ＤＬｃ２の短絡・開放を行
う。また、データ線短絡スイッチＴＤＳｃ２は、データ
線短絡制御線ＤＬＳｃ２により制御され、データ線ＤＢ
ｃ１，ＤＢｃ２の短絡・開放を行う。主に待機時におい
て用いるプリチャージ回路ＴＰＤｃ１，ＴＰＤｃ２は、
プリチャージ制御線ＰＮＤｃにより制御され、プリチャ
ージ電位供給線ＰＣＶＰＬｃの電位ＶＰＬをそれぞれデ
ータ線ＤＬｃ１，ＤＬｃ２に供給する。同様に、プリチ
ャージ回路ＴＰＢｃ１，ＴＰＢｃ２は、プリチャージ制
御線ＰＮＢｃにより制御され、電位ＶＰＬをそれぞれデ
ータ線ＤＢｃ１，ＤＢｃ２に供給する。読み出し時にお
いて用いるプリチャージ回路ＴＲＤｃ１，ＴＲＤｃ２お
よびＴＲＢｃ１，ＴＲＢｃ２は、プリチャージ制御線Ｐ
ＣＲｃにより同時に制御され、プリチャージ電位供給線
ＰＣＶＳＳｃの電位ＶＳＳをそれぞれデータ線ＤＬｃ
１，ＤＬｃ２およびＤＢｃ１，ＤＢｃ２に供給する。ダ
ミーセルの再書き込み時において用いるプリチャージ回
路ＴＷＤｃ１，ＴＷＤｃ２は、プリチャージ制御線ＲＷ
Ｄｃにより制御され、電位ＶＳＳをデータ線ＤＬｃ１
に、プリチャージ電位供給線ＰＣＶＤＤｃの電位ＶＤＤ
をデータ線ＤＬｃ２にそれぞれ供給する。同様に、プリ
チャージ回路ＴＷＢｃ１，ＴＷＢｃ２は、プリチャージ
制御線ＲＷＢｃにより制御され、電位ＶＳＳをデータ線
ＤＢｃ１に、電位ＶＤＤをデータ線ＤＢｃ２にそれぞれ
供給する。この他、メモリセル、ダミーセル、センスア
ンプおよび列選択スイッチの配置は、図４等に示した例
と同様である。すなわち、ワード線ＷＬｃ１とデータ線
ＤＬｃ１の交差する位置に、メモリセルＭＣｃ１１が接
続される。また、ワード線ＷＬｃ１とデータ線ＤＬｃ２
の交差する位置には、メモリセルＭＣｃ１２が接続され
る。ワード線ＷＬｃ２とデータ線ＤＢｃ１の交差する位
置には、メモリセルＭＣｃ２１が接続され、ワード線Ｗ
Ｌｃ２とデータ線ＤＢｃ２の交差する位置には、メモリ
セルＭＣｃ２２が接続される。以下同様に、ワード線Ｗ
Ｌｃｐ（ｐ＝１，２，３，…，ｍ）とデータ線ＤＬｃｑ
またはＤＢｃｑ（ｑ＝１，２，…）の交差する位置に、
メモリセルＭＣｃｐｑが接続される。また、ダミーワー
ド線ＤＷＬＤｃとデータ線ＤＬｃｑの交差する位置に
は、ダミーセルＤＭＣＤｃｑが接続され、ダミーワード
線ＤＷＬＢｃとデータ線ＤＢｃｑの交差する位置には、
ダミーセルＤＭＣＢｃｑが接続される。センスアンプＳ
Ａｃｑは、センスアンプ制御線ＳＰｃ，ＳＮｃにより制
御され、データ線対ＤＬｃｑ−ＤＢｃｑに発生した信号
を感知し増幅する。列選択スイッチＹＳＷｃｑは、列選
択線ＹＳｃｑにより制御され、データ線対ＤＬｃｑ−Ｄ
Ｂｃｑと入出力線Ｉ／Ｏｃとの接続・分離を行う。
【００６６】図２１の回路の読み出し動作の一例を、図
２２を用いて説明する。図２２は、メモリセルＭＣｃ１
１を選択した場合の読み出し動作波形を表す。待機時に
おいて、各ワード線およびダミーワード線の電位はＶＳ
Ｓ、各データ線電位はＶＰＬである。各センスアンプは
非活性状態である。また、各データ線短絡スイッチはオ
ンしている。さらにまた、ダミーセルＤＭＣＤｃ１，Ｄ
ＭＣＢｃ１には論理０、ダミーセルＤＭＣＤｃ２，ＤＭ
ＣＢｃ２には論理１が予め書き込まれている。次に読み
出し動作について説明する。アドレス取り込み信号／Ｃ
Ｓ１の立ち下がりに同期して行アドレスを取り込むと共
に、読み出し動作を開始する。まず時刻ｔｒｃ１におい
て、プリチャージ制御線ＰＮＤｃ，ＰＮＢｃの電位をＶ
ＳＳに、ＰＣＲｃの電位をＶＤＤにして、各データ線電
位をＶＳＳにプリチャージする。次に時刻ｔｒｃ２にお
いて、プリチャージ制御線ＰＣＲｃの電位をＶＳＳにし
て、各データ線をフローティング状態にすると共に、デ
ータ線短絡制御線ＤＬＳｃ０，ＤＬＳｃ１の電位をＶＳ
Ｓにして、データ線ＤＢｃ１とＤＢｃ２のみを短絡状態
にする。次に時刻ｔｒｃ３において、ワード線ＷＬｃ１
の電位をＶＣＨにして、データ線ＤＬｃ１およびＤＬｃ
２に信号電位を発生させる。読み出した情報の論理１，
０に対応して、発生した信号電位を、それぞれＤＬｃ１
（１），ＤＬｃ１（０）およびＤＬｃ２（１），ＤＬｃ
２（０）として、図２２に示す。これと同時に、ダミー
ワード線ＤＷＬＢｃの電位もＶＣＨにして、データ線Ｄ
Ｂｃ１およびＤＢｃ２に参照電位を発生させる。次に、
時刻ｔｒｃ４において、データ線短絡制御線ＤＬＳｃ２
の電位をＶＳＳにして、データ線ＤＢｃ１とＤＢｃ２を
分離し、続いて時刻ｔｒｃ５において各センスアンプを
活性化して、データ線対ＤＬｃ１−ＤＢｃ１およびＤＬ
ｃ２−ＤＢｃ２の電位差を増幅する。増幅により、メモ
リセルＭＣｃ１１およびＭＣｃ１２には、読み出された
情報が自動的に再書き込みされる。しかし、ダミーセル
ＤＭＣＢｃ１およびＤＭＣＢｃ２には、それぞれメモリ
セルＭＣｃ１１，ＭＣｃ１２と逆の情報が書き込まれる
ため、ＤＭＣＢｃ１とＤＭＣＢｃ２が、互いに逆の情報
を書き込まれるとは限らない。外部への情報の出力は、
アドレス取り込み信号／ＣＳ２の立ち下がりに同期して
列アドレスを取り込むと共に、時刻ｔｒｃ６において列
選択線ＹＳｃ１の電位をＶＤＤにして、列選択スイッチ
ＹＳＷｃ１を導通させ、入出力線Ｉ／Ｏｃに信号を出力
することにより行われる。ここで、異なる列アドレスを
入力する等により、複数の情報を連続的に読み出すこ
と、あるいは、動作を書き込みモードに切り替えること
も、これまで述べた実施例と同様に可能である。アドレ
ス取り込み信号／ＣＳ２の立ち上がりに同期してアドレ
スの取り込みを停止し、時刻ｔｒｃ７において列選択ス
イッチＹＳＷｃ１を遮断する。アドレス取り込み信号／
ＣＳ１の立ち上がりに同期して、ダミーセルをリセット
し、メモリを待機状態に戻す動作に移る。まず時刻ｔｒ
ｃ８において、各センスアンプを非活性化すると共に、
プリチャージ制御線ＰＮＤｃおよびデータ線短絡制御線
ＤＬＳｃ０，ＤＬＳｃ１の電位をＶＤＤにして、各デー
タ線対を短絡し、電位をＶＰＬにする。次に、時刻ｔｒ
ｃ９において、ワード線ＷＬｃ１の電位をＶＳＳにし
て、メモリセルＭＣｃ１１，ＭＣｃ１２を待機状態に戻
す。次に、時刻ｔｒｃ１０において、データ線短絡制御
線ＤＬＳｃ０の電位を再びＶＳＳにすると共に、プリチ
ャージ制御線ＲＷＢｃの電位をＶＣＨにして、データ線
ＤＢｃ１に電位ＶＳＳを、ＤＢｃ２に電位ＶＤＤを供給
する。これにより、ダミーセルＤＭＣＢｃ１には論理０
が、ＤＭＣＢｃ２には論理１がそれぞれ再書き込みされ
る。次に、時刻ｔｒｃ１１において、プリチャージ制御
線ＲＷＢｃの電位をＶＳＳにすると共に、プリチャージ
制御線ＰＮＢｃおよびデータ線短絡制御線ＤＬＳｃ０，
ＤＬＳｃ２の電位をＶＤＤにして、各データ線対を短絡
し、電位をＶＰＬにする。そして、時刻ｔｒｃ１２にお
いて、ダミーワード線ＤＷＬＢｃの電位をＶＳＳにし
て、ダミーセルＤＭＣＢｃ１，ＤＭＣＢｃ２を待機状態
に戻し、読み出し動作を終了する。本実施例によれば、
信号電位と参照電位を同時に発生させることにより、ア
クセス時間が短縮される。また、ワード線との容量カッ
プリングによりデータ線対に生じる雑音が同相成分のみ
になり、読み出し動作にほとんど影響しない。さらにま
た、データ線をフローティング状態にする時間が短くな
ることから、読み出し動作の雑音耐性やソフトエラー耐
性が向上する。
２２を用いて説明する。図２２は、メモリセルＭＣｃ１
１を選択した場合の読み出し動作波形を表す。待機時に
おいて、各ワード線およびダミーワード線の電位はＶＳ
Ｓ、各データ線電位はＶＰＬである。各センスアンプは
非活性状態である。また、各データ線短絡スイッチはオ
ンしている。さらにまた、ダミーセルＤＭＣＤｃ１，Ｄ
ＭＣＢｃ１には論理０、ダミーセルＤＭＣＤｃ２，ＤＭ
ＣＢｃ２には論理１が予め書き込まれている。次に読み
出し動作について説明する。アドレス取り込み信号／Ｃ
Ｓ１の立ち下がりに同期して行アドレスを取り込むと共
に、読み出し動作を開始する。まず時刻ｔｒｃ１におい
て、プリチャージ制御線ＰＮＤｃ，ＰＮＢｃの電位をＶ
ＳＳに、ＰＣＲｃの電位をＶＤＤにして、各データ線電
位をＶＳＳにプリチャージする。次に時刻ｔｒｃ２にお
いて、プリチャージ制御線ＰＣＲｃの電位をＶＳＳにし
て、各データ線をフローティング状態にすると共に、デ
ータ線短絡制御線ＤＬＳｃ０，ＤＬＳｃ１の電位をＶＳ
Ｓにして、データ線ＤＢｃ１とＤＢｃ２のみを短絡状態
にする。次に時刻ｔｒｃ３において、ワード線ＷＬｃ１
の電位をＶＣＨにして、データ線ＤＬｃ１およびＤＬｃ
２に信号電位を発生させる。読み出した情報の論理１，
０に対応して、発生した信号電位を、それぞれＤＬｃ１
（１），ＤＬｃ１（０）およびＤＬｃ２（１），ＤＬｃ
２（０）として、図２２に示す。これと同時に、ダミー
ワード線ＤＷＬＢｃの電位もＶＣＨにして、データ線Ｄ
Ｂｃ１およびＤＢｃ２に参照電位を発生させる。次に、
時刻ｔｒｃ４において、データ線短絡制御線ＤＬＳｃ２
の電位をＶＳＳにして、データ線ＤＢｃ１とＤＢｃ２を
分離し、続いて時刻ｔｒｃ５において各センスアンプを
活性化して、データ線対ＤＬｃ１−ＤＢｃ１およびＤＬ
ｃ２−ＤＢｃ２の電位差を増幅する。増幅により、メモ
リセルＭＣｃ１１およびＭＣｃ１２には、読み出された
情報が自動的に再書き込みされる。しかし、ダミーセル
ＤＭＣＢｃ１およびＤＭＣＢｃ２には、それぞれメモリ
セルＭＣｃ１１，ＭＣｃ１２と逆の情報が書き込まれる
ため、ＤＭＣＢｃ１とＤＭＣＢｃ２が、互いに逆の情報
を書き込まれるとは限らない。外部への情報の出力は、
アドレス取り込み信号／ＣＳ２の立ち下がりに同期して
列アドレスを取り込むと共に、時刻ｔｒｃ６において列
選択線ＹＳｃ１の電位をＶＤＤにして、列選択スイッチ
ＹＳＷｃ１を導通させ、入出力線Ｉ／Ｏｃに信号を出力
することにより行われる。ここで、異なる列アドレスを
入力する等により、複数の情報を連続的に読み出すこ
と、あるいは、動作を書き込みモードに切り替えること
も、これまで述べた実施例と同様に可能である。アドレ
ス取り込み信号／ＣＳ２の立ち上がりに同期してアドレ
スの取り込みを停止し、時刻ｔｒｃ７において列選択ス
イッチＹＳＷｃ１を遮断する。アドレス取り込み信号／
ＣＳ１の立ち上がりに同期して、ダミーセルをリセット
し、メモリを待機状態に戻す動作に移る。まず時刻ｔｒ
ｃ８において、各センスアンプを非活性化すると共に、
プリチャージ制御線ＰＮＤｃおよびデータ線短絡制御線
ＤＬＳｃ０，ＤＬＳｃ１の電位をＶＤＤにして、各デー
タ線対を短絡し、電位をＶＰＬにする。次に、時刻ｔｒ
ｃ９において、ワード線ＷＬｃ１の電位をＶＳＳにし
て、メモリセルＭＣｃ１１，ＭＣｃ１２を待機状態に戻
す。次に、時刻ｔｒｃ１０において、データ線短絡制御
線ＤＬＳｃ０の電位を再びＶＳＳにすると共に、プリチ
ャージ制御線ＲＷＢｃの電位をＶＣＨにして、データ線
ＤＢｃ１に電位ＶＳＳを、ＤＢｃ２に電位ＶＤＤを供給
する。これにより、ダミーセルＤＭＣＢｃ１には論理０
が、ＤＭＣＢｃ２には論理１がそれぞれ再書き込みされ
る。次に、時刻ｔｒｃ１１において、プリチャージ制御
線ＲＷＢｃの電位をＶＳＳにすると共に、プリチャージ
制御線ＰＮＢｃおよびデータ線短絡制御線ＤＬＳｃ０，
ＤＬＳｃ２の電位をＶＤＤにして、各データ線対を短絡
し、電位をＶＰＬにする。そして、時刻ｔｒｃ１２にお
いて、ダミーワード線ＤＷＬＢｃの電位をＶＳＳにし
て、ダミーセルＤＭＣＢｃ１，ＤＭＣＢｃ２を待機状態
に戻し、読み出し動作を終了する。本実施例によれば、
信号電位と参照電位を同時に発生させることにより、ア
クセス時間が短縮される。また、ワード線との容量カッ
プリングによりデータ線対に生じる雑音が同相成分のみ
になり、読み出し動作にほとんど影響しない。さらにま
た、データ線をフローティング状態にする時間が短くな
ることから、読み出し動作の雑音耐性やソフトエラー耐
性が向上する。
【００６７】（実施例８）図２３は、本発明の概念に基
づくメモリセルアレイ構成を示した一実施例であり、図
１９に示した回路構成を用い、さらにセンス回路を複数
のデータ線で共有する構成とした一例である。図におい
て、メモリマットＭＭｅ１は、図１２と同様のメモリセ
ルアレイ構成を有する。但し、プリチャージ制御系は、
図１３と同様の構成を用いる。メモリマットＭＭｅ１に
含まれる、ｎ組のデータ線対ＤＬｅ１１−ＤＢｅ１１〜
ＤＬｅ１ｎ−ＤＢｅ１ｎは、ｎ本の列選択線ＹＳｅ１１
〜ＹＳｅ１ｎにより、選択的にセンス回路ＳＵｅ１に接
続される。ワード線ＷＬｅ１１〜ＷＬｅ１ｍおよびダミ
ーワード線ＤＷＬＤｅ１，ＤＷＬＢｅ１と、各データ線
対の一方との交差する位置には、メモリセルＭＣｅ１１
１等およびダミーセルＤＭＣＢｅ１１等が接続される。
プリチャージ制御線ＰＣＮｅ１１，ＰＣＮｅ１２は、１
組おきのデータ線対にプリチャージ電位供給線ＰＣＶＰ
Ｌｅ１の電位ＶＰＬを供給する。同様に、メモリマット
ＭＭｅ２に含まれるｎ組のデータ線対ＤＬｅ２１−ＤＢ
ｅ２１〜ＤＬｅ２ｎ−ＤＢｅ２ｎは、列選択線ＹＳｅ２
１〜ＹＳｅ２ｎにより選択的にセンス回路ＳＵｅ２に接
続される。ワード線ＷＬｅ２１〜ＷＬｅ２ｍおよびダミ
ーワード線ＤＷＬＤｅ２，ＤＷＬＢｅ２と、各データ線
対の一方との交差する位置には、メモリセルＭＣｅ２１
１等およびダミーセルＤＭＣＢｅ２１等が接続される。
プリチャージ制御線ＰＣＮｅ２１，ＰＣＮｅ２２は、１
組おきのデータ線対にプリチャージ電位供給線ＰＣＶＰ
Ｌｅ２の電位ＶＰＬを供給する。センスアンプ制御線Ｓ
Ｐｅ，ＳＮｅは、センスアンプＳＡｅ０１，ＳＡｅ０２
を制御する。プリチャージ制御線ＰＣＲｅは、感知信号
線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２−ＤＢｅ０２
にプリチャージ電位供給線ＰＣＶＳＳｅの電位ＶＳＳを
供給する。プリチャージ制御線ＲＷＤｅは、感知信号線
ＤＬｅ０１には電位ＶＳＳを、感知信号線ＤＬｅ０２に
はプリチャージ電位供給線ＰＣＶＤＤｅの電位ＶＤＤを
供給する。また、プリチャージ制御線ＲＷＢｅは、感知
信号線ＤＢｅ０１には電位ＶＳＳを、ＤＢｅ０２には電
位ＶＤＤを供給する。列選択線ＹＳｅ０１，ＹＳｅ０２
は、感知信号線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２
−ＤＢｅ０２を、選択的に入出力線Ｉ／Ｏｅに出力す
る。データ線短絡制御線ＤＬＣｅ１は、メモリマットＭ
Ｍｅ１と感知信号線ＤＬｅ０２との接続・分離を制御
し、データ線短絡制御線ＤＢＣｅ１は、メモリマットＭ
Ｍｅ１と感知信号線ＤＢｅ０２との接続・分離を制御す
る。また、データ線短絡制御線ＤＬＣｅ２は、メモリマ
ットＭＭｅ２と感知信号線ＤＬｅ０１との接続・分離を
制御し、データ線短絡制御線ＤＢＣｅ２は、メモリマッ
トＭＭｅ２と感知信号線ＤＢｅ０１との接続・分離を制
御する。以下同様に、２組のメモリマットそれぞれに２
組のセンス回路が共有できる形で割り当てられる。読み
出し動作時においては、メモリマットＭＭｅ１の有する
１組のデータ線対をセンス回路ＳＵｅ１に接続し、ま
た、メモリマットＭＭｅ２の有する１組のデータ線対を
センス回路ＳＵｅ２に接続する。同時に、それぞれの信
号線対のうち、ダミーセルを接続した側の信号線を短絡
して、参照電位を発生する。
づくメモリセルアレイ構成を示した一実施例であり、図
１９に示した回路構成を用い、さらにセンス回路を複数
のデータ線で共有する構成とした一例である。図におい
て、メモリマットＭＭｅ１は、図１２と同様のメモリセ
ルアレイ構成を有する。但し、プリチャージ制御系は、
図１３と同様の構成を用いる。メモリマットＭＭｅ１に
含まれる、ｎ組のデータ線対ＤＬｅ１１−ＤＢｅ１１〜
ＤＬｅ１ｎ−ＤＢｅ１ｎは、ｎ本の列選択線ＹＳｅ１１
〜ＹＳｅ１ｎにより、選択的にセンス回路ＳＵｅ１に接
続される。ワード線ＷＬｅ１１〜ＷＬｅ１ｍおよびダミ
ーワード線ＤＷＬＤｅ１，ＤＷＬＢｅ１と、各データ線
対の一方との交差する位置には、メモリセルＭＣｅ１１
１等およびダミーセルＤＭＣＢｅ１１等が接続される。
プリチャージ制御線ＰＣＮｅ１１，ＰＣＮｅ１２は、１
組おきのデータ線対にプリチャージ電位供給線ＰＣＶＰ
Ｌｅ１の電位ＶＰＬを供給する。同様に、メモリマット
ＭＭｅ２に含まれるｎ組のデータ線対ＤＬｅ２１−ＤＢ
ｅ２１〜ＤＬｅ２ｎ−ＤＢｅ２ｎは、列選択線ＹＳｅ２
１〜ＹＳｅ２ｎにより選択的にセンス回路ＳＵｅ２に接
続される。ワード線ＷＬｅ２１〜ＷＬｅ２ｍおよびダミ
ーワード線ＤＷＬＤｅ２，ＤＷＬＢｅ２と、各データ線
対の一方との交差する位置には、メモリセルＭＣｅ２１
１等およびダミーセルＤＭＣＢｅ２１等が接続される。
プリチャージ制御線ＰＣＮｅ２１，ＰＣＮｅ２２は、１
組おきのデータ線対にプリチャージ電位供給線ＰＣＶＰ
Ｌｅ２の電位ＶＰＬを供給する。センスアンプ制御線Ｓ
Ｐｅ，ＳＮｅは、センスアンプＳＡｅ０１，ＳＡｅ０２
を制御する。プリチャージ制御線ＰＣＲｅは、感知信号
線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２−ＤＢｅ０２
にプリチャージ電位供給線ＰＣＶＳＳｅの電位ＶＳＳを
供給する。プリチャージ制御線ＲＷＤｅは、感知信号線
ＤＬｅ０１には電位ＶＳＳを、感知信号線ＤＬｅ０２に
はプリチャージ電位供給線ＰＣＶＤＤｅの電位ＶＤＤを
供給する。また、プリチャージ制御線ＲＷＢｅは、感知
信号線ＤＢｅ０１には電位ＶＳＳを、ＤＢｅ０２には電
位ＶＤＤを供給する。列選択線ＹＳｅ０１，ＹＳｅ０２
は、感知信号線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２
−ＤＢｅ０２を、選択的に入出力線Ｉ／Ｏｅに出力す
る。データ線短絡制御線ＤＬＣｅ１は、メモリマットＭ
Ｍｅ１と感知信号線ＤＬｅ０２との接続・分離を制御
し、データ線短絡制御線ＤＢＣｅ１は、メモリマットＭ
Ｍｅ１と感知信号線ＤＢｅ０２との接続・分離を制御す
る。また、データ線短絡制御線ＤＬＣｅ２は、メモリマ
ットＭＭｅ２と感知信号線ＤＬｅ０１との接続・分離を
制御し、データ線短絡制御線ＤＢＣｅ２は、メモリマッ
トＭＭｅ２と感知信号線ＤＢｅ０１との接続・分離を制
御する。以下同様に、２組のメモリマットそれぞれに２
組のセンス回路が共有できる形で割り当てられる。読み
出し動作時においては、メモリマットＭＭｅ１の有する
１組のデータ線対をセンス回路ＳＵｅ１に接続し、ま
た、メモリマットＭＭｅ２の有する１組のデータ線対を
センス回路ＳＵｅ２に接続する。同時に、それぞれの信
号線対のうち、ダミーセルを接続した側の信号線を短絡
して、参照電位を発生する。
【００６８】図２３の回路の読み出し動作の一例を図２
４により説明する。図２４は、メモリセルＭＣｅ１１１
およびＭＣｅ２１１を選択した場合の読み出し動作波形
を表す。待機時において、各ワード線およびダミーワー
ド線の電位はＶＳＳ、各データ線電位はＶＰＬ、各感知
信号線電位はＶＳＳである。各センスアンプは非活性状
態である。また、各データ線短絡スイッチはオンしてい
る。さらにまた、ダミーセルＤＭＣＢｅ１１には論理
０、ダミーセルＤＭＣＢｅ２１には論理１が予め書き込
まれている。次に読み出し動作について説明する。アド
レス取り込み信号／ＣＳ１の立ち下がりに同期して行ア
ドレスを取り込むと共に、読み出し動作を開始する。ま
ず時刻ｔｒｅ１において、プリチャージ制御線ＰＣＮｅ
１１，ＰＣＮｅ２１の電位をＶＳＳに、列選択線ＹＳｅ
１１，ＹＳｅ２１の電位をＶＣＨにして、選択されたデ
ータ線対ＤＬｅ１１−ＤＢｅ１１，ＤＬｅ２１−ＤＢｅ
２１の電位を感知信号線対ＤＬｅ０１−ＤＢｅ０１，Ｄ
Ｌｅ０２−ＤＢｅ０２と同じＶＳＳにプリチャージす
る。次に時刻ｔｒｅ２において、プリチャージ制御線Ｐ
ＣＲｅの電位をＶＳＳにして、データ線対ＤＬｅ１１−
ＤＢｅ１１，ＤＬｅ２１−ＤＢｅ２１をフローティング
状態にすると共に、データ線短絡制御線ＤＬＣｅ１，Ｄ
ＬＣｅ２の電位をＶＳＳにして、データ線ＤＢｅ１１と
ＤＢｅ２１のみを短絡状態にする。次に時刻ｔｒｅ３に
おいて、ワード線ＷＬｅ１１，ＷＬｅ２１の電位をＶＣ
Ｈにして、データ線ＤＬｅ１１およびＤＬｅ２１に信号
電位を発生させる。読み出した情報の論理１，０に対応
して、発生した信号電位を、それぞれＤＬｅ１１
（１），ＤＬｅ１１（０）およびＤＬｅ２１（１），Ｄ
Ｌｅ２１（０）として、図２４に示す。これと同時に、
ダミーワード線ＤＷＬＢｅ１，ＤＷＬＢｅ２の電位もＶ
ＣＨにして、データ線ＤＢｅ１１およびＤＢｅ２１に参
照電位を発生させる。次に、時刻ｔｒｅ４において、デ
ータ線短絡制御線ＤＢＣｅ１，ＤＢＣｅ２の電位をＶＳ
Ｓにして、データ線ＤＢｅ１１とＤＢｅ２１を分離し、
続いて時刻ｔｒｅ５において各センスアンプを活性化し
て、データ線対ＤＬｅ１１−ＤＢｅ１１およびＤＬｅ２
１−ＤＢｅ２１の電位差を増幅する。増幅により、メモ
リセルＭＣｅ１１１およびＭＣｅ２１１には、読み出さ
れた情報が自動的に再書き込みされる。外部への情報の
出力は、アドレス取り込み信号／ＣＳ２の立ち下がりに
同期して列アドレスを取り込むと共に、時刻ｔｒｅ６に
おいて列選択線ＹＳｅ０１の電位をＶＤＤにして、入出
力線Ｉ／Ｏｅに信号を出力することにより行われる。こ
こで、異なる列アドレスを入力する等により、複数の情
報を連続的に読み出すこと、あるいは、動作を書き込み
モードに切り替えることも、これまで述べた実施例と同
様に可能である。アドレス取り込み信号／ＣＳ２の立ち
上がりに同期してアドレスの取り込みを停止し、時刻ｔ
ｒｅ７において列選択線ＹＳｅ０１の電位をＶＳＳにす
る。アドレス取り込み信号／ＣＳ１の立ち上がりに同期
して、ダミーセルをリセットし、メモリを待機状態に戻
す動作に移る。まず時刻ｔｒｅ８において、各センスア
ンプを非活性化すると共に、プリチャージ制御線ＰＣＮ
ｅ１１，ＰＣＮｅ２１の電位をＶＤＤにして、各データ
線対の電位をＶＰＬにする。次に、時刻ｔｒｅ９におい
て、ワード線ＷＬｅ１１，ＷＬｅ２１の電位をＶＳＳに
して、メモリセルＭＣｅ１１１，ＭＣｅ２１１を待機状
態に戻す。次に、時刻ｔｒｅ１０において、プリチャー
ジ制御線ＰＣＮｅ１１，ＰＣＮｅ２１の電位を再びＶＳ
Ｓにすると共に、プリチャージ制御線ＲＷＢｅの電位を
ＶＣＨにして、データ線ＤＢｅ１１に電位ＶＳＳを、Ｄ
Ｂｅ２１に電位ＶＤＤを供給する。これにより、ダミー
セルＤＭＣＢｅ１１には論理０が、ＤＭＣＢｅ２１には
論理１がそれぞれ再書き込みされる。次に、時刻ｔｒｅ
１１において、プリチャージ制御線ＲＷＢｅの電位をＶ
ＳＳにすると共に、プリチャージ制御線ＰＣＮｅ１１，
ＰＣＮｅ２１およびデータ線短絡制御線ＤＬＣｅ１，Ｄ
ＢＣｅ１，ＤＬＣｅ２，ＤＢＣｅ２の電位をＶＤＤにし
て、各データ線対を短絡し、電位をＶＰＬにする。そし
て、時刻ｔｒｅ１２において、列選択線ＹＳｅ１１，Ｙ
Ｓｅ２１の電位をＶＳＳにして、データ線対と感知信号
線対を電気的に分離し、ダミーワード線ＤＷＬＢｅ１，
ＤＷＬＢｅ２の電位をＶＳＳにして、ダミーセルＤＭＣ
Ｂｅ１１，ＤＭＣＢｅ２１を待機状態に戻す。また、プ
リチャージ制御線ＰＣＲｅの電位をＶＤＤにして、感知
信号線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２−ＤＢｅ
０２の電位をＶＳＳに戻す。以上により、読み出し動作
を終了する。本実施例によれば、前記実施例と同様に、
アクセス時間が短縮され、また読み出し動作の雑音耐性
やソフトエラー耐性が向上する。なおかつ、センスアン
プの共有による回路面積削減、センスアンプ部のレイア
ウト余裕の緩和、消費電力や電源等の雑音の低減が可能
である。
４により説明する。図２４は、メモリセルＭＣｅ１１１
およびＭＣｅ２１１を選択した場合の読み出し動作波形
を表す。待機時において、各ワード線およびダミーワー
ド線の電位はＶＳＳ、各データ線電位はＶＰＬ、各感知
信号線電位はＶＳＳである。各センスアンプは非活性状
態である。また、各データ線短絡スイッチはオンしてい
る。さらにまた、ダミーセルＤＭＣＢｅ１１には論理
０、ダミーセルＤＭＣＢｅ２１には論理１が予め書き込
まれている。次に読み出し動作について説明する。アド
レス取り込み信号／ＣＳ１の立ち下がりに同期して行ア
ドレスを取り込むと共に、読み出し動作を開始する。ま
ず時刻ｔｒｅ１において、プリチャージ制御線ＰＣＮｅ
１１，ＰＣＮｅ２１の電位をＶＳＳに、列選択線ＹＳｅ
１１，ＹＳｅ２１の電位をＶＣＨにして、選択されたデ
ータ線対ＤＬｅ１１−ＤＢｅ１１，ＤＬｅ２１−ＤＢｅ
２１の電位を感知信号線対ＤＬｅ０１−ＤＢｅ０１，Ｄ
Ｌｅ０２−ＤＢｅ０２と同じＶＳＳにプリチャージす
る。次に時刻ｔｒｅ２において、プリチャージ制御線Ｐ
ＣＲｅの電位をＶＳＳにして、データ線対ＤＬｅ１１−
ＤＢｅ１１，ＤＬｅ２１−ＤＢｅ２１をフローティング
状態にすると共に、データ線短絡制御線ＤＬＣｅ１，Ｄ
ＬＣｅ２の電位をＶＳＳにして、データ線ＤＢｅ１１と
ＤＢｅ２１のみを短絡状態にする。次に時刻ｔｒｅ３に
おいて、ワード線ＷＬｅ１１，ＷＬｅ２１の電位をＶＣ
Ｈにして、データ線ＤＬｅ１１およびＤＬｅ２１に信号
電位を発生させる。読み出した情報の論理１，０に対応
して、発生した信号電位を、それぞれＤＬｅ１１
（１），ＤＬｅ１１（０）およびＤＬｅ２１（１），Ｄ
Ｌｅ２１（０）として、図２４に示す。これと同時に、
ダミーワード線ＤＷＬＢｅ１，ＤＷＬＢｅ２の電位もＶ
ＣＨにして、データ線ＤＢｅ１１およびＤＢｅ２１に参
照電位を発生させる。次に、時刻ｔｒｅ４において、デ
ータ線短絡制御線ＤＢＣｅ１，ＤＢＣｅ２の電位をＶＳ
Ｓにして、データ線ＤＢｅ１１とＤＢｅ２１を分離し、
続いて時刻ｔｒｅ５において各センスアンプを活性化し
て、データ線対ＤＬｅ１１−ＤＢｅ１１およびＤＬｅ２
１−ＤＢｅ２１の電位差を増幅する。増幅により、メモ
リセルＭＣｅ１１１およびＭＣｅ２１１には、読み出さ
れた情報が自動的に再書き込みされる。外部への情報の
出力は、アドレス取り込み信号／ＣＳ２の立ち下がりに
同期して列アドレスを取り込むと共に、時刻ｔｒｅ６に
おいて列選択線ＹＳｅ０１の電位をＶＤＤにして、入出
力線Ｉ／Ｏｅに信号を出力することにより行われる。こ
こで、異なる列アドレスを入力する等により、複数の情
報を連続的に読み出すこと、あるいは、動作を書き込み
モードに切り替えることも、これまで述べた実施例と同
様に可能である。アドレス取り込み信号／ＣＳ２の立ち
上がりに同期してアドレスの取り込みを停止し、時刻ｔ
ｒｅ７において列選択線ＹＳｅ０１の電位をＶＳＳにす
る。アドレス取り込み信号／ＣＳ１の立ち上がりに同期
して、ダミーセルをリセットし、メモリを待機状態に戻
す動作に移る。まず時刻ｔｒｅ８において、各センスア
ンプを非活性化すると共に、プリチャージ制御線ＰＣＮ
ｅ１１，ＰＣＮｅ２１の電位をＶＤＤにして、各データ
線対の電位をＶＰＬにする。次に、時刻ｔｒｅ９におい
て、ワード線ＷＬｅ１１，ＷＬｅ２１の電位をＶＳＳに
して、メモリセルＭＣｅ１１１，ＭＣｅ２１１を待機状
態に戻す。次に、時刻ｔｒｅ１０において、プリチャー
ジ制御線ＰＣＮｅ１１，ＰＣＮｅ２１の電位を再びＶＳ
Ｓにすると共に、プリチャージ制御線ＲＷＢｅの電位を
ＶＣＨにして、データ線ＤＢｅ１１に電位ＶＳＳを、Ｄ
Ｂｅ２１に電位ＶＤＤを供給する。これにより、ダミー
セルＤＭＣＢｅ１１には論理０が、ＤＭＣＢｅ２１には
論理１がそれぞれ再書き込みされる。次に、時刻ｔｒｅ
１１において、プリチャージ制御線ＲＷＢｅの電位をＶ
ＳＳにすると共に、プリチャージ制御線ＰＣＮｅ１１，
ＰＣＮｅ２１およびデータ線短絡制御線ＤＬＣｅ１，Ｄ
ＢＣｅ１，ＤＬＣｅ２，ＤＢＣｅ２の電位をＶＤＤにし
て、各データ線対を短絡し、電位をＶＰＬにする。そし
て、時刻ｔｒｅ１２において、列選択線ＹＳｅ１１，Ｙ
Ｓｅ２１の電位をＶＳＳにして、データ線対と感知信号
線対を電気的に分離し、ダミーワード線ＤＷＬＢｅ１，
ＤＷＬＢｅ２の電位をＶＳＳにして、ダミーセルＤＭＣ
Ｂｅ１１，ＤＭＣＢｅ２１を待機状態に戻す。また、プ
リチャージ制御線ＰＣＲｅの電位をＶＤＤにして、感知
信号線対ＤＬｅ０１−ＤＢｅ０１，ＤＬｅ０２−ＤＢｅ
０２の電位をＶＳＳに戻す。以上により、読み出し動作
を終了する。本実施例によれば、前記実施例と同様に、
アクセス時間が短縮され、また読み出し動作の雑音耐性
やソフトエラー耐性が向上する。なおかつ、センスアン
プの共有による回路面積削減、センスアンプ部のレイア
ウト余裕の緩和、消費電力や電源等の雑音の低減が可能
である。
【００６９】以上、本発明の概念を実施例を用いて説明
したが、本発明の基本概念、すなわち論理１を記憶した
ダミーセルが接続されたデータ線、論理０を記憶したダ
ミーセルが接続されたデータ線、およびデータ線短絡手
段を用いて、論理１、論理０に対応する信号電位の中間
にある参照電位を発生する概念の適用は、上記実施例に
限ったものではない。例えば、論理１を記憶したダミー
セルが接続された複数のデータ線と、これと同数の、論
理０を記憶したダミーセルが接続されたデータ線を同時
に短絡し、参照電位を平均化する構成を用いてよい。ま
た、逆極性のトランジスタを用いて回路を構成する、電
圧の上下関係を逆にする等の変更を行ってもよい。さら
にまた、メモリセルキャパシタのプレート電極がプレー
ト線として駆動される型のメモリにおいても、本発明の
概念を活かし、参照電位を発生させることが可能であ
る。
したが、本発明の基本概念、すなわち論理１を記憶した
ダミーセルが接続されたデータ線、論理０を記憶したダ
ミーセルが接続されたデータ線、およびデータ線短絡手
段を用いて、論理１、論理０に対応する信号電位の中間
にある参照電位を発生する概念の適用は、上記実施例に
限ったものではない。例えば、論理１を記憶したダミー
セルが接続された複数のデータ線と、これと同数の、論
理０を記憶したダミーセルが接続されたデータ線を同時
に短絡し、参照電位を平均化する構成を用いてよい。ま
た、逆極性のトランジスタを用いて回路を構成する、電
圧の上下関係を逆にする等の変更を行ってもよい。さら
にまた、メモリセルキャパシタのプレート電極がプレー
ト線として駆動される型のメモリにおいても、本発明の
概念を活かし、参照電位を発生させることが可能であ
る。
【００７０】
【発明の効果】以上、述べたように本発明によれば、製
造が容易でＳＮ比が高く、高集積化に適した不揮発性半
導体メモリを構成することができる。
造が容易でＳＮ比が高く、高集積化に適した不揮発性半
導体メモリを構成することができる。
【図１】本発明のメモリの基本回路構成と読み出し動作
の流れを示す図。
の流れを示す図。
【図２】本発明に用いられるメモリセルの構成を示す
図。
図。
【図３】本発明のメモリのブロック構成を示す図。
【図４】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図５】図４に示した回路の読み出し動作波形を示す
図。
図。
【図６】本発明のメモリセルアレイにおける、カップリ
ング雑音を低減するデータ線短絡スイッチの構成および
読み出し動作波形を示す図。
ング雑音を低減するデータ線短絡スイッチの構成および
読み出し動作波形を示す図。
【図７】本発明のメモリセルアレイの断面構造を示す
図。
図。
【図８】本発明のメモリセルアレイの平面レイアウトを
示す図。
示す図。
【図９】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図１０】図９に示した回路の読み出し動作波形を示す
図。
図。
【図１１】本発明のメモリのブロック構成を示す図。
【図１２】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図１３】本発明のメモリセルアレイに用いるプリチャ
ージ回路構成を示す図。
ージ回路構成を示す図。
【図１４】図１２の回路の読み出し動作波形を示す図。
【図１５】本発明のメモリのブロック構成を示す図。
【図１６】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図１７】本発明のメモリのアドレス構成を示す図。
【図１８】本発明のメモリの基本的な回路構成と、読み
出し動作の流れを示す図。
出し動作の流れを示す図。
【図１９】本発明のメモリのダミーセル再書き込み回路
の構成を示す図。
の構成を示す図。
【図２０】本発明のメモリのダミーセル再書き込み回路
の構成を示す図。
の構成を示す図。
【図２１】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図２２】図２１に示した回路の読み出し動作波形を示
す図。
す図。
【図２３】本発明のメモリセルアレイの回路構成を示す
図。
図。
【図２４】図２３に示した回路の読み出し動作波形を示
す図。
す図。
【図２５】強誘電体キャパシタの電圧電荷特性を示す
図。
図。
【図２６】従来の強誘電体メモリの構成を示す図。
【図２７】従来の参照電位発生手法を示す図。
【図２８】従来の参照電位発生手法を示す図。
【図２９】従来の参照電位発生手法を示す図。
ＭＣ１，ＭＣ２…メモリセル ＤＭＣＤ，ＤＭ
ＣＢ…ダミーセル ＳＷＤＳ…データ線短絡スイッチ ＷＬ１，ＷＬ２
…ワード線 ＤＷＬＤ，ＤＷＬＢ…ダミーワード線 ＤＬ，ＤＢ…デ
ータ線 ＳＡ…センスアンプ ＴＲ１…セルト
ランジスタ ＣＦ１…強誘電体キャパシタ ＰＬ１…プレー
ト電極 ＭＣＡＲＹａ…メモリセルアレイ ＭＣＴＬａ…メ
モリコントローラ ＸＡＢａ…行アドレスバッファ ＸＤＥＣａ…行
デコーダ ＸＤＲＶａ…ワード線ドライバ ＹＡＢａ…列ア
ドレスバッファ ＹＤＥＣａ…列デコーダ ＹＳＷＧａ…列
選択スイッチ群 ＳＡＧａ…センス回路群 ＩＤＢａ…入力
データバッファ ＯＤＢａ…出力データバッファ １…半導体基板 ２…素子分離絶
縁膜 ３…ゲート絶縁膜 ４…ワード線 ５，９…層間絶縁膜 ６…ソース・ド
レイン拡散領域 ７，１１…コンタクトプラグ ８…データ線 １０…平坦化絶縁膜 １２…下部電極 １３…強誘電体膜 １４…メモリセ
ルプレート ２４…ダミーワード線
ＣＢ…ダミーセル ＳＷＤＳ…データ線短絡スイッチ ＷＬ１，ＷＬ２
…ワード線 ＤＷＬＤ，ＤＷＬＢ…ダミーワード線 ＤＬ，ＤＢ…デ
ータ線 ＳＡ…センスアンプ ＴＲ１…セルト
ランジスタ ＣＦ１…強誘電体キャパシタ ＰＬ１…プレー
ト電極 ＭＣＡＲＹａ…メモリセルアレイ ＭＣＴＬａ…メ
モリコントローラ ＸＡＢａ…行アドレスバッファ ＸＤＥＣａ…行
デコーダ ＸＤＲＶａ…ワード線ドライバ ＹＡＢａ…列ア
ドレスバッファ ＹＤＥＣａ…列デコーダ ＹＳＷＧａ…列
選択スイッチ群 ＳＡＧａ…センス回路群 ＩＤＢａ…入力
データバッファ ＯＤＢａ…出力データバッファ １…半導体基板 ２…素子分離絶
縁膜 ３…ゲート絶縁膜 ４…ワード線 ５，９…層間絶縁膜 ６…ソース・ド
レイン拡散領域 ７，１１…コンタクトプラグ ８…データ線 １０…平坦化絶縁膜 １２…下部電極 １３…強誘電体膜 １４…メモリセ
ルプレート ２４…ダミーワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (14)
- 【請求項１】複数のワード線と、複数のダミーワード線
と、対構成のデータ線と、上記ワード線と上記データ線
との交差する位置に配置され、強誘電体キャパシタを含
んでなるメモリセルと、上記ダミーワード線と上記デー
タ線との交差する位置に配置され、強誘電体キャパシタ
を含んでなるダミーセルを有するメモリセルアレイを具
備し、上記メモリセルに記憶されたメモリセルデータの
読み出しを、該メモリセルが接続されたデータ線の信号
電位と、他のデータ線の参照電位とを比較して行う半導
体メモリにおいて、 論理１または論理０の情報を記憶する第一のダミーセル
と、該第一のダミーセルと逆の情報を記憶する第二のダ
ミーセルと、 第一のダミーセルが接続され、かつ上記メモリセルデー
タを読み出すデータ線と対構成をなす第一のデータ線
と、第二のダミーセルが接続された第二のデータ線とを
相互に短絡するデータ線短絡手段を備え、 該データ線短絡手段により短絡された上記第一と第二の
データ線に論理１と論理０の信号電位の中間の参照電位
を発生させることを特徴とする半導体メモリ。 - 【請求項２】請求項１記載の半導体メモリにおいて、上
記メモリセルデータを読み出すデータ線と上記第二のデ
ータ線とは同一のものであって、上記参照電位と信号電
位の発生のタイミングを異にすることを特徴とする半導
体メモリ。 - 【請求項３】請求項１記載の半導体メモリにおいて、上
記メモリセルデータを読み出すデータ線と上記第二のデ
ータ線とは異なるものであって、上記参照電位と信号電
位の発生のタイミングを同じくすることを特徴とする半
導体メモリ。 - 【請求項４】請求項１乃至請求項３の何れかに記載の半
導体メモリにおいて、上記メモリセルアレイは、連続的
かつ規則的に２次元配置したセルパターンの構成を備
え、該セルパターンの構成は、同じ構造と同じサイズの
セル構造を有するメモリセルとダミーセルとを含んでな
ることを特徴とする半導体メモリ。 - 【請求項５】請求項４記載の半導体メモリにおいて、上
記対構成のデータ線は、動作するデータ線と固定電位の
データ線とが隣接する配置の区間を備えることを特徴と
する半導体メモリ。 - 【請求項６】請求項４または請求項５記載の半導体メモ
リにおいて、活性状態で上記の対構成のデータ線を充電
するデータ線充電手段と、該データ線充電手段を制御す
る複数のデータ線充電制御手段を備え、該複数のデータ
線充電制御手段の何れかにより上記データ線充電手段を
制御し、該制御により、選択されたデータ線対に隣接す
る選択されないデータ線対に接続された上記データ線充
電手段を活性化することを特徴とする半導体メモリ。 - 【請求項７】請求項３記載の半導体メモリにおいて、上
記第一および第二のダミーセルへの再書き込みを行うダ
ミーセル再書き込み手段を備え、該ダミーセル再書き込
み手段は、上記の参照電位を発生した後でかつ上記のメ
モリセルデータの読み出し動作終了前に、上記第一のダ
ミーセルに論理１または論理０を再書き込みし、上記第
二のダミーセルに上記第一のダミーセルとは逆の情報を
再書き込みするものであることを特徴とする半導体メモ
リ。 - 【請求項８】請求項４乃至請求項７の何れかに記載の半
導体メモリにおいて、上記メモリセルアレイと、上記メ
モリセルアレイが有する対構成のデータ線に読み出した
信号を感知するセンス回路と、選択した上記データ線を
上記センス回路に接続するデータ線選択手段とを備え、
上記センス回路を複数の対構成のデータ線により共有す
ることを特徴とする半導体メモリ。 - 【請求項９】請求項８記載の半導体メモリにおいて、メ
モリセルを選択するアドレス構成を備え、該アドレス構
成は、各センス回路に接続されたメモリセルアレイにお
けるメモリセルを選択する第一のアドレスと、上記セン
ス回路を選択する第二のアドレスの構成を備えることを
特徴とする半導体メモリ。 - 【請求項１０】第一のダミーセルと、該第一のダミーセ
ルに接続された第一のデータ線と、第二のダミーセル
と、該第二のダミーセルに接続された第二のデータ線
と、上記第一または第二のデータ線に接続されたメモリ
セルとを有して、該メモリセルに記憶されたメモリセル
データの読み出しを、該メモリセルが接続されたデータ
線の信号電位と、他のデータ線の参照電位とを比較して
行う半導体メモリの駆動方法において、 互いに逆の情報を記憶させた上記第一および第二のダミ
ーセルを、短絡された上記第一および第二のデータ線に
それぞれ読み出し、上記第一および第二のデータ線に参
照電位を発生させる過程と、 上記第一および第二のデータ線を電気的に分離する過程
と、 上記メモリセルを選択し、上記第一または第二のデータ
線に信号電位を発生させる過程と、 上記信号電位と上記参照電位の差を増幅し、併せて上記
第一および第二のダミーセルに互いに逆の情報を記憶さ
せる過程を備えることを特徴とする半導体メモリの駆動
方法。 - 【請求項１１】請求項１０記載の半導体メモリの駆動方
法において、上記第一および第二のダミーセルに互いに
逆の情報を記憶させる過程が、上記信号電位と上記参照
電位との差を増幅し、上記第一および第二のダミーセル
を選択するものであることを特徴とする半導体メモリの
駆動方法。 - 【請求項１２】第一のダミーセルと、上記第一のダミー
セルに接続された第一のデータ線と、第二のダミーセル
と、上記第二のダミーセルに接続された第二のデータ線
と、メモリセルを有して、該メモリセルに記憶されたメ
モリセルデータの読み出しを、該メモリセルが接続され
たデータ線の信号電位と、他のデータ線の参照電位とを
比較して行う半導体メモリの駆動方法において、 上記メモリセルは第三のデータ線に接続され、かつ、 該第三のデータ線に信号電位を発生させる過程と、互い
に逆の情報を記憶させた上記第一および第二のダミーセ
ルを、短絡された上記第一および第二のデータ線にそれ
ぞれ読み出し、上記第一および第二のデータ線に参照電
位を発生させる過程とを同時に備え、さらに、 上記第一および第二のデータ線を電気的に分離する過程
と、 上記信号電位と上記参照電位の差を増幅する過程と、 上記第一および第二のダミーセルを再書き込みする過程
を備えることを特徴とする半導体メモリの駆動方法。 - 【請求項１３】請求項１２記載の半導体メモリの駆動方
法において、上記第一および第二のダミーセルを再書き
込みする過程が、上記第一のデータ線にハイ電位または
ロー電位を与え、上記第二のデータ線にロー電位または
ハイ電位を与えるものであることを特徴とする半導体メ
モリの駆動方法。 - 【請求項１４】請求項１２記載の半導体メモリの駆動方
法において、上記信号電位と上記参照電位との差を増幅
する過程が、上記第三のデータ線に発生させた信号電位
と上記第一のデータ線に発生させた参照電位の差を増幅
するものであり、上記第一および第二のダミーセルを再
書き込みする過程が、上記第三のデータ線電位を上記第
二のデータ線に供給するとともに、上記第一および第二
のダミーセルを選択するものであることを特徴とする半
導体メモリの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240028A JPH0793978A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリおよび半導体メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240028A JPH0793978A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリおよび半導体メモリの駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793978A true JPH0793978A (ja) | 1995-04-07 |
Family
ID=17053398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240028A Pending JPH0793978A (ja) | 1993-09-27 | 1993-09-27 | 半導体メモリおよび半導体メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793978A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0702372A3 (en) * | 1994-09-16 | 1996-06-12 | Ramtron Int Corp | Voltage reference for ferroelectric memory of the IT / IC type |
| JPH0997496A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 強誘電体メモリ装置及びデータ読出方法 |
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| JP2001135077A (ja) * | 1999-11-08 | 2001-05-18 | Sharp Corp | 強誘電体記憶装置 |
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| DE19860799B4 (de) * | 1997-12-30 | 2007-03-22 | Hyundai Electronics Industries Co., Ltd., Ichon | Ferroelektrische Speichervorrichtung |
-
1993
- 1993-09-27 JP JP5240028A patent/JPH0793978A/ja active Pending
Cited By (12)
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| US6501674B2 (en) | 2001-03-13 | 2002-12-31 | Oki Electric Industry Co., Ltd. | Semiconductor memory and its driving method |
| US6707701B2 (en) | 2001-03-13 | 2004-03-16 | Oki Electric Industry Co., Ltd. | Semiconductor memory and its driving method |
| US6987687B2 (en) | 2001-03-13 | 2006-01-17 | Oki Electric Industry Co., Ltd. | Semiconductor memory and its driving method |
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