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JP6738711B2 - 半導体メモリ - Google Patents

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Description

本発明は、半導体メモリに関する。
不揮発性の半導体記憶装置として、強誘電体材料をキャパシタとして利用する強誘電体メモリ（Ferroelectric Random Access Memory：ＦｅＲＡＭ）が知られている。強誘電体メモリは、トランジスタ及び強誘電体容量（キャパシタ）により構成される１つのメモリセルからの信号と参照信号とを比較してデータの読み出しを行う１Ｔ１Ｃ型と、２個１組のメモリセルからの相補信号を比較してデータの読み出し（以下、相補読み出しと称する）を行う２Ｔ２Ｃ型とに区別される。近年では、１Ｔ１Ｃ型のメモリ領域と２Ｔ２Ｃ型のメモリ領域とを併存して設けた記憶装置が知られている（例えば、特許文献１）。
強誘電体メモリのような半導体メモリでは、複数のビット線が並行して設けられている。このため、メモリの読み出し時には隣り合うビット線同士が干渉し、ビット線間にノイズが発生する。このビット線間のノイズにより、読み出し余裕（読み出しマージン）の低下が生じる。そこで、読み出し余裕の低下を防止するため、対をなすビット線を交差させ、隣接する他のビット線対のビット線との並走距離が夫々等しくなるように構成することにより、各ビット線がノイズを均等に被るようにした半導体メモリが考えられた（例えば、特許文献２）。また、選択されたビット線に隣り合うビット線を非選択とし、接地電位に固定することにより、ビット線間のノイズを防ぐ方法が考えられた（例えば、特許文献３）。
特開２０１６−５４０１２号公報 特開昭６３−２３７２９０号公報 特開２００１−１３５０７７号公報
上記従来技術のうち、ビット線間のノイズを均等にして読み出し余裕の低下を防ぐ方法では、ビット線を交差させるために別の配線層が必要となる。このため、配線層の数が増加し、製造コスト及び面積が増大するという問題があった。
また、非選択のビット線を接地電位とすることによりノイズを防ぐ方法は、参照信号を用いた読み出しを行うメモリ（１Ｔ１Ｃ型）には有効であるものの、非選択のビット線が存在しない相補読み出しを行うメモリ（２Ｔ２Ｃ型）に対しては用いることができない。従って、参照信号を用いた読み出しに対応したメモリ領域と相補読み出しに対応したメモリ領域との両方を含む半導体メモリに対しては適用することができないという問題があった。
上記課題を解決するため、本発明は、相補読み出しに対応したメモリ領域と参照信号を用いた読み出しに対応したメモリ領域とを有する半導体メモリにおいて、装置規模の増大を抑えつつビット線間のノイズの発生を抑えることが可能な半導体メモリを提供することを目的とする。
本発明に係る半導体メモリは、第１のメモリ領域と第２のメモリ領域とを有する半導体メモリであって、前記第１のメモリ領域は、ｊ行ｋ列（ｊは正の偶数、ｋは自然数）に配置されたｊ×ｋ個のメモリセルと、前記ｊ×ｋ個のメモリセルのうち行方向に配置されたｋ個のメモリセルに各々が接続されたｊ本の上位ビット線と、前記ｊ本の上位ビット線のうち２本ずつに夫々接続された（１／２）ｊ個のセンスアンプと、前記ｊ×ｋ個のメモリセルに対応して設けられ、夫々が前記ｊ本の上位ビット線のうちの１つに接続されたｊ×ｋ本の下位ビット線と、前記ｊ×ｋ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｋ本の第１のワード線と、前記ｊ本の上位ビット線と交差するように設けられ、前記ｊ×ｋ個のメモリセルのうち奇数行目のメモリセルに接続された第１のプレート線と偶数行目のメモリセルに接続された第２のプレート線とからなるｋ個のプレート線対と、前記ｊ本の上位ビット線のうち前記（１／２）ｊ個のセンスアンプの各々に接続された２本ずつの上位ビット線の一方を所定の電位に接続可能に設けられた第１の放電信号ラインと他方を前記所定の電位に接続可能に設けられた第２の放電信号ラインとからなる放電信号ライン対と、を有し、前記第２のメモリ領域は、前記第１のメモリ領域の前記ｊ本の上位ビット線の１つに各々が接続され、ｊ行ｍ列（ｍは自然数）に配置されたｊ×ｍ個のメモリセルと、前記第１のメモリ領域の前記ｊ本の上位ビット線に対応して設けられたｊ本の下位ビット線と、前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第２のワード線と、前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第３のプレート線と、前記第１のメモリ領域の前記ｊ本の上位ビット線と離間した位置に設けられ、且つ前記ｊ本の下位ビット線のうち行方向に配置されたｍ本の下位ビット線に各々が隣接するように設けられたｊ本のシールド配線と、を有することを特徴とする。
また、本発明に係る半導体メモリは、第１のメモリ領域と第２のメモリ領域とを有する半導体メモリであって、前記第１のメモリ領域は、ｊ行ｋ列（ｊは正の偶数、ｋは自然数）に配置されたｊ×ｋ個のメモリセルと、前記ｊ×ｋ個のメモリセルのうち行方向に配置されたｋ個のメモリセルに各々が接続されたｊ本の上位ビット線と、前記ｊ本の上位ビット線のうち２本ずつに夫々接続された（１／２）ｊ個のセンスアンプと、前記ｊ×ｋ個のメモリセルに対応して設けられ、夫々が前記ｊ本の上位ビット線のうちの１つに接続されたｊ×ｋ本の下位ビット線と、前記ｊ本の上位ビット線と交差するように設けられ、前記ｊ×ｋ個のメモリセルのうち奇数行目のメモリセルに接続された第１のワード線と偶数行目のメモリセルに接続された第２のワード線とからなるワード線対と、前記ｊ本の上位ビット線のうち前記（１／２）ｊ個のセンスアンプの各々に接続された２本ずつの上位ビット線の一方を所定の電位に接続可能に設けられた第１の放電信号ラインと他方を前記所定の電位に接続可能に設けられた第２の放電信号ラインとからなる放電信号ライン対と、を有し、前記第２のメモリ領域は、前記第１のメモリ領域の前記ｊ本の上位ビット線の１つに各々が接続され、ｊ行ｍ列（ｍは自然数）に配置されたｊ×ｍ個のメモリセルと、前記第１のメモリ領域の前記ｊ本の上位ビット線に対応して設けられたｊ本の下位ビット線と、前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第３のワード線と、前記第１のメモリ領域の前記ｊ本の上位ビット線と離間した位置に設けられ、且つ前記ｊ本の下位ビット線のうち行方向に配置されたｍ本の下位ビット線に各々が隣接するように設けられたｊ本のシールド配線と、を有することを特徴とする。
本発明に係る半導体メモリでは、参照信号を用いた読み出しを行うメモリ領域では上位ビット線対のうちの一方の上位ビット線を接地電位に固定可能とすることでビット線間のノイズを低減し、相補読み出しを行うメモリ領域では上位ビット線の代わりにシールド配線を設けることでノイズを低減する。下位ビット線、上位ビット線及びシールド配線を同じ配線層かつ離間した位置に設けることにより、装置規模の増大を抑えつつビット線間のノイズの伝搬を抑えることが可能となる。
実施例１の半導体メモリ１０の構成を示すブロック図である。 実施例２の半導体メモリ２０の構成を示すブロック図である。 実施例３の半導体メモリ３０の構成を示すブロック図である。 実施例４の半導体メモリ４０の構成を示すブロック図である。
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本発明に係る半導体メモリ１０の構成を示すブロック図である。半導体メモリ１０は、第１のメモリ領域ＭＡ１及び第２のメモリ領域ＭＡ２を有する。
第１のメモリ領域ＭＡ１は、列方向に配置されたメモリセルに交互に接続された２本１組のプレート線を有し、メモリセルからの信号と参照信号とを比較して行うデータの読み出し（以下、参照信号を用いた読み出しと称する）に対応したメモリ領域である。第２のメモリ領域ＭＡ２は、列方向に配置されたメモリセルの各々に接続された１本のプレート線を有し、２個１組のメモリセルからの相補信号を比較して行うデータの読み出し（以下、相補読み出しと称する）に対応したメモリ領域である。すなわち、第１のメモリ領域ＭＡ１はいわゆる１Ｔ１Ｃ型のメモリ領域であり、第２のメモリ領域ＭＡ２は２Ｔ２Ｃ型のメモリ領域である。
第１のメモリ領域ＭＡ１には、上位ビット線ＧＢＬ１〜ＧＢＬ４が互いに平行に形成されている。上位ビット線ＧＢＬ１及びＧＢＬ２にはセンスアンプＳＡ１２が接続され、上位ビット線ＧＢＬ３及びＧＢＬ４にはセンスアンプＳＡ３４が接続されている。
また、第１のメモリ領域ＭＡ２には、下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２が設けられている。下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２は、上位ビット線ＧＢＬ１〜ＧＢＬ４に接続された下位ビット線である。下位ビット線ＢＬ１１及びＢＬ１２は、上位ビット線ＧＢＬ１に接続され、上位ビット線ＧＢＬ１と平行且つ隣接するように設けられている。下位ビット線ＢＬ２１及びＢＬ２２は、上位ビット線ＧＢＬ２に接続され、上位ビット線ＧＢＬ２と平行且つ隣接するように設けられている。下位ビット線ＢＬ３１及びＢＬ３２は、上位ビット線ＧＢＬ３に接続され、上位ビット線ＧＢＬ３と平行且つ隣接するように設けられている。下位ビット線ＢＬ４１及びＢＬ４２は、上位ビット線ＧＢＬ４に接続され、上位ビット線ＧＢＬ４と平行且つ隣接するように設けられている。
さらに第１のメモリ領域ＭＡ１には、ワード線ＷＬ１及びＷＬ２と、プレート線ＰＬ１Ａ、ＰＬ１Ｂ、ＰＬ２Ａ及びＰＬ２Ｂとが、上位ビット線ＧＢＬ１〜ＧＢＬ４と交差するように形成されている。プレート線ＰＬ１Ａ及びＰＬ２Ａは、例えば隣接して配され、プレート線対を構成している。同様に、プレート線ＰＬ１Ｂ及びＰＬ２Ｂは、例えば隣接して配され、プレート線対を構成している。ワード線（ＷＬ１、ＷＬ２）及びプレート線対（ＰＬ１Ａ及びＰＬ１Ｂ、ＰＬ２Ａ及びＰＬ２Ｂ）は、互いに平行に配列されている。また、第１のメモリ領域ＭＡ１には、上位ビット線放電ラインＥＱＡ及びＥＱＢと、ビット線選択信号ラインＳ１及びＳ２とが、ワード線及びプレート線対と平行に配列されている。
また、第１のメモリ領域ＭＡ１は、上位ビット線放電トランジスタＱ１、Ｑ２、Ｑ３及びＱ４と、ビット線選択トランジスタＧ１１、Ｇ１２、Ｇ２１、Ｇ２２、Ｇ３１、Ｇ３２、Ｇ４１及びＧ４２と、メモリセルトランジスタＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１及びＭ４２と、強誘電体容量Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、Ｃ３１、Ｃ３２、Ｃ４１及びＣ４２と、を有する。各トランジスタは、例えばＮチャネル型のＭＯＳトランジスタから構成されている。
上位ビット線放電トランジスタＱ１は、ゲート端子が上位ビット線放電ラインＥＱＡに接続され、ソース端子が接地され、ドレイン端子が上位ビット線ＧＢＬ１に接続されている。上位ビット線放電トランジスタＱ２は、ゲート端子が上位ビット線放電ラインＥＱＢに接続され、ソース端子が接地され、ドレイン端子が上位ビット線ＧＢＬ２に接続されている。上位ビット線放電トランジスタＱ３は、ゲート端子が上位ビット線放電ラインＥＱＡに接続され、ソース端子が接地され、ドレイン端子が上位ビット線ＧＢＬ３に接続されている。上位ビット線放電トランジスタＱ４は、ゲート端子が上位ビット線放電ラインＥＱＢに接続され、ソース端子が接地され、ドレイン端子が上位ビット線ＧＢＬ４に接続されている。
ビット線選択トランジスタＧ１１、メモリセルトランジスタＭ１１及び強誘電体容量Ｃ１１は、メモリセルＭＣ１１（図中、点線で示す）を構成している。ビット線選択トランジスタＧ１１は、ゲート端子がビット線選択信号ラインＳ１に接続され、ソース端子が下位ビット線ＢＬ１１に接続され、ドレイン端子が上位ビット線ＧＢＬ１に接続されている。メモリセルトランジスタＭ１１は、ゲート端子がワード線ＷＬ１に接続され、ソース端子が強誘電体容量Ｃ１１の一端に接続され、ドレイン端子が下位ビット線ＢＬ１１に接続されている。強誘電体容量Ｃ１１の他端はプレート線ＰＬ１Ａに接続されている。
ビット線選択トランジスタＧ１２、メモリセルトランジスタＭ１２及び強誘電体容量Ｃ１２は、メモリセルＭＣ１２（図中、点線で示す）を構成している。ビット線選択トランジスタＧ１２は、ゲート端子がビット線選択信号ラインＳ２に接続され、ソース端子が下位ビット線ＢＬ１２に接続され、ドレイン端子が上位ビット線ＧＢＬ１に接続されている。メモリセルトランジスタＭ１２は、ゲート端子がワード線ＷＬ２に接続され、ソース端子が強誘電体容量Ｃ１２の一端に接続され、ドレイン端子が下位ビット線ＢＬ１２に接続されている。強誘電体容量Ｃ１２の他端はプレート線ＰＬ２Ａに接続されている。
ビット線選択トランジスタＧ２１、メモリセルトランジスタＭ２１及び強誘電体容量Ｃ２１は、メモリセルＭＣ２１（図中、点線で示す）を構成している。ビット線選択トランジスタＧ２１は、ゲート端子がビット線選択信号ラインＳ１に接続され、ソース端子が下位ビット線ＢＬ２１に接続され、ドレイン端子が上位ビット線ＧＢＬ２に接続されている。メモリセルトランジスタＭ２１は、ゲート端子がワード線ＷＬ１に接続され、ソース端子が強誘電体容量Ｃ２１の一端に接続され、ドレイン端子が下位ビット線ＢＬ２１に接続されている。強誘電体容量Ｃ２１の他端はプレート線ＰＬ１Ｂに接続されている。
ビット線選択トランジスタＧ２２、メモリセルトランジスタＭ２２及び強誘電体容量Ｃ２２は、メモリセルＭＣ２２（図中、点線で示す）を構成している。ビット線選択トランジスタＧ２２は、ゲート端子がビット線選択信号ラインＳ２に接続され、ソース端子が下位ビット線ＢＬ２２に接続され、ドレイン端子が上位ビット線ＧＢＬ２に接続されている。メモリセルトランジスタＭ２２は、ゲート端子がワード線ＷＬ２に接続され、ソース端子が強誘電体容量Ｃ２２の一端に接続され、ドレイン端子が下位ビット線ＢＬ２２に接続されている。強誘電体容量Ｃ２２の他端はプレート線ＰＬ２Ｂに接続されている。
ビット線選択トランジスタＧ３１、メモリセルトランジスタＭ３１及び強誘電体容量Ｃ３１は、メモリセルＭＣ３１（図中、点線で示す）を構成している。ビット線選択トランジスタＧ３１は、ゲート端子がビット線選択信号ラインＳ１に接続され、ソース端子が下位ビット線ＢＬ３１に接続され、ドレイン端子が上位ビット線ＧＢＬ３に接続されている。メモリセルトランジスタＭ３１は、ゲート端子がワード線ＷＬ１に接続され、ソース端子が強誘電体容量Ｃ３１の一端に接続され、ドレイン端子が下位ビット線ＢＬ３１に接続されている。強誘電体容量Ｃ３１の他端はプレート線ＰＬ１Ａに接続されている。
ビット線選択トランジスタＧ３２、メモリセルトランジスタＭ３２及び強誘電体容量Ｃ３２は、メモリセルＭＣ３２（図中、点線で示す）を構成している。ビット線選択トランジスタＧ３２は、ゲート端子がビット線選択信号ラインＳ２に接続され、ソース端子が下位ビット線ＢＬ３２に接続され、ドレイン端子が上位ビット線ＧＢＬ３に接続されている。メモリセルトランジスタＭ３２は、ゲート端子がワード線ＷＬ２に接続され、ソース端子が強誘電体容量Ｃ３２の一端に接続され、ドレイン端子が下位ビット線ＢＬ３２に接続されている。強誘電体容量Ｃ３２の他端はプレート線ＰＬ２Ａに接続されている。
ビット線選択トランジスタＧ４１、メモリセルトランジスタＭ４１及び強誘電体容量Ｃ４１は、メモリセルＭＣ４１（図中、点線で示す）を構成している。ビット線選択トランジスタＧ４１は、ゲート端子がビット線選択信号ラインＳ１に接続され、ソース端子が下位ビット線ＢＬ４１に接続され、ドレイン端子が上位ビット線ＧＢＬ４に接続されている。メモリセルトランジスタＭ４１は、ゲート端子がワード線ＷＬ１に接続され、ソース端子が強誘電体容量Ｃ４１の一端に接続され、ドレイン端子が下位ビット線ＢＬ４１に接続されている。強誘電体容量Ｃ４１の他端はプレート線ＰＬ１Ｂに接続されている。
ビット線選択トランジスタＧ４２、メモリセルトランジスタＭ４２及び強誘電体容量Ｃ４２は、メモリセルＭＣ４２（図中、点線で示す）を構成している。ビット線選択トランジスタＧ４２は、ゲート端子がビット線選択信号ラインＳ２に接続され、ソース端子が下位ビット線ＢＬ４２に接続され、ドレイン端子が上位ビット線ＧＢＬ４に接続されている。メモリセルトランジスタＭ４２は、ゲート端子がワード線ＷＬ２に接続され、ソース端子が強誘電体容量Ｃ４２の一端に接続され、ドレイン端子が下位ビット線ＢＬ４２に接続されている。強誘電体容量Ｃ４２の他端はプレート線ＰＬ２Ｂに接続されている。
プレート線ＰＬ１Ａは強誘電体容量Ｃ１１及びＣ３１に接続され、プレート線ＰＬ１Ｂは強誘電体容量Ｃ２１及びＣ４１に接続されている。プレート線ＰＬ２Ａは強誘電体容量Ｃ１２及びＣ３２に接続され、プレート線ＰＬ２Ｂは強誘電体容量Ｃ２２及びＣ４２に接続されている。すなわち、２本１組のプレート線（ＰＬ１Ａ及びＰＬ１Ｂ、ＰＬ２Ａ及びＰＬ２Ｂ）は、１個おきに強誘電体容量に接続されている。
上位ビット線放電信号ラインＥＱＡは、上位ビット線放電トランジスタＱ１及びＱ３に接続されている。上位ビット線放電信号ラインＥＱＢは、上位ビット線放電トランジスタＱ２及びＱ４に接続されている。すなわち、２本１組の上位ビット線放電信号ライン（ＥＱＡ及びＥＱＢ）は、１個おきに上位ビット線放電トランジスタに接続されている。
上位ビット線放電ライン信号ＥＱＡが立ち上がり、上位ビット線放電トランジスタＱ１及びＱ３がオン状態になると、上位ビット線ＧＢＬ１及びＧＢＬ３が接地電位（ＧＮＤ）に接続される。一方、上位ビット線放電信号ラインＥＱＢが立ち上がり、上位ビット線放電トランジスタＱ２及びＱ４がオン状態になると、上位ビット線ＧＢＬ２及びＧＢＬ４が接地電位（ＧＮＤ）に接続される。すなわち、上位ビット線放電ラインＥＱＡ及びＥＱＢは、各センスアンプ（ＳＡ１２、ＳＡ３４）に接続される上位ビット線対（ＧＢＬ１及びＧＢＬ２、ＧＢＬ３及びＧＢＬ４）を構成する２本の上位ビット線の一方及び他方を別々に接地電位（ＧＮＤ）に接続することが可能に構成された放電信号ライン対である。
第２のメモリ領域ＭＡ２には、ビット線選択信号ラインＳ０、ワード線ＷＬ０及びプレート線ＰＬ０が互いに平行に形成されている。また、ワード線ＷＬ０及びプレート線ＰＬ０と交差するように下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０が形成されている。
上位ビット線ＧＢＬ１〜ＧＢＬ４は、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０に隣接する位置までは延在しておらず、代わりに接地電位（ＧＮＤ）に固定されたシールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４が設けられている。シールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４は、夫々下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０に平行且つ隣接するように配置されている。
第２のメモリ領域ＭＡ２は、ビット線選択トランジスタＧ１０、Ｇ２０、Ｇ３０及びＧ４０と、メモリセルトランジスタＭ１０、Ｍ２０、Ｍ３０及びＭ４０と、強誘電体容量Ｃ１０、Ｃ２０、Ｃ３０及びＣ４０と、を有する。各トランジスタは、例えばＮチャネル型のＭＯＳトランジスタから構成されている。
ビット線選択トランジスタＧ１０、メモリセルトランジスタＭ１０及び強誘電体容量Ｃ１０は、メモリセルＭＣ１０（図中、点線で示す）を構成している。ビット線選択トランジスタＧ１０は、ゲート端子がビット線選択信号ラインＳ０に接続され、ソース端子が下位ビット線ＢＬ１０に接続され、ドレイン端子が上位ビット線ＧＢＬ１に接続されている。メモリセルトランジスタＭ１０は、ゲート端子がワード線ＷＬ０に接続され、ソース端子が強誘電体容量Ｃ１０の一端に接続され、ドレイン端子が下位ビット線ＢＬ１０に接続されている。強誘電体容量Ｃ１０の他端はプレート線ＰＬ０に接続されている。
ビット線選択トランジスタＧ２０、メモリセルトランジスタＭ２０及び強誘電体容量Ｃ２０は、メモリセルＭＣ２０（図中、点線で示す）を構成している。ビット線選択トランジスタＧ２０は、ゲート端子がビット線選択信号ラインＳ０に接続され、ソース端子が下位ビット線ＢＬ２０に接続され、ドレイン端子が上位ビット線ＧＢＬ２に接続されている。メモリセルトランジスタＭ２０は、ゲート端子がワード線ＷＬ０に接続され、ソース端子が強誘電体容量Ｃ２０の一端に接続され、ドレイン端子が下位ビット線ＢＬ２０に接続されている。強誘電体容量Ｃ２０の他端はプレート線ＰＬ０に接続されている。
ビット線選択トランジスタＧ３０、メモリセルトランジスタＭ３０及び強誘電体容量Ｃ３０は、メモリセルＭＣ３０（図中、点線で示す）を構成している。ビット線選択トランジスタＧ３０は、ゲート端子がビット線選択信号ラインＳ０に接続され、ソース端子が下位ビット線ＢＬ３０に接続され、ドレイン端子が上位ビット線ＧＢＬ３に接続されている。メモリセルトランジスタＭ３０は、ゲート端子がワード線ＷＬ０に接続され、ソース端子が強誘電体容量Ｃ３０の一端に接続され、ドレイン端子が下位ビット線ＢＬ３０に接続されている。強誘電体容量Ｃ３０の他端はプレート線ＰＬ０に接続されている。
ビット線選択トランジスタＧ４０、メモリセルトランジスタＭ４０及び強誘電体容量Ｃ４０は、メモリセルＭＣ４０（図中、点線で示す）を構成している。ビット線選択トランジスタＧ４０は、ゲート端子がビット線選択信号ラインＳ０に接続され、ソース端子が下位ビット線ＢＬ４０に接続され、ドレイン端子が上位ビット線ＧＢＬ４に接続されている。メモリセルトランジスタＭ４０は、ゲート端子がワード線ＷＬ０に接続され、ソース端子が強誘電体容量Ｃ４０の一端に接続され、ドレイン端子が下位ビット線ＢＬ４０に接続されている。強誘電体容量Ｃ４０の他端はプレート線ＰＬ０に接続されている。
上記の通り、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０は、上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４とは隣接しておらず、代わりにシールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４が隣接して設けられている。
半導体メモリ１０において、下位ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ２０、ＢＬ２１、ＢＬ２２、ＢＬ３０、ＢＬ３１、ＢＬ３２、ＢＬ４０、ＢＬ４１及びＢＬ４２と、上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４と、シールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４とは、いずれも同一の配線層に形成されている。
また、シールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４は、上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４と離間し且つ延長線上の位置に設けられている。
次に、半導体メモリ１０におけるメモリ読み出しの動作を、第１のメモリ領域ＭＡ１及び第２のメモリ領域ＭＡ２の各々について説明する。
まず、第１のメモリ領域ＭＡ１における読み出し動作について説明する。第１のメモリ領域ＭＡ１では、参照信号を用いた読み出しを行う。例えば、センスアンプＳＡ１２及びＳＡ３４に参照信号（図示せず）が入力され、その参照信号とメモリセルから上位ビット線に出力された読み出し信号とが比較される。
ビット線選択信号ラインＳ１及びＳ２のうちの１本を立ち上げると、ビット線が選択される。例えば、ビット線選択信号ラインＳ１を立ち上げると、下位ビット線ＢＬ１１、ＢＬ２１、ＢＬ３１及びＢＬ４１が選択され、ビット線選択信号ラインＳ２を立ち上げると、下位ビット線ＢＬ１２、ＢＬ２２、ＢＬ３２及びＢＬ４２が選択される。
選択されたビット線に対応するワード線ＷＬ１又はＷＬ２を立ち上げると、強誘電体容量が選択される。例えば、下位ビット線ＢＬ１１、ＢＬ２１、ＢＬ３１及びＢＬ４１が選択されている場合、ワード線ＷＬ１を立ち上げると、強誘電体容量Ｃ１１、Ｃ２１、Ｃ３１及びＣ４１が選択される。下位ビット線ＢＬ１２、ＢＬ２２、ＢＬ３２及びＢＬ４２が選択されている場合、ワード線ＷＬ２を立ち上げると、強誘電体容量Ｃ１２、Ｃ２２、Ｃ３２及びＣ４２が選択される。
選択された強誘電体容量は、上位ビット線と電気的に接続される。例えば、強誘電体容量Ｃ１１及びＣ１２は上位ビット線ＧＢＬ１と電気的に接続され、強誘電体容量Ｃ２１及びＣ２２は上位ビット線ＧＢＬ２と電気的に接続され、強誘電体容量Ｃ３１及びＣ３２は上位ビット線ＧＢＬ３と電気的に接続され、強誘電体容量Ｃ４１及びＣ４２は上位ビット線ＧＢＬ４と電気的に接続される。
次に、２本１組のプレート線（ＰＬ１Ａ及びＰＬ１Ｂ、ＰＬ２Ａ及びＰＬ２Ｂ）のうち１本を立ち上げると、立ち上げたプレート線に直結されている強誘電体容量から、読み出し信号が上位ビット線へと出力される。読み出し信号は、奇数番目の上位ビット線（ＧＢＬ１及びＧＢＬ３）又は偶数番目の上位ビット線（ＧＢＬ２及びＧＢＬ４）のいずれかに出力される。例えば、プレート線ＰＬ１Ａを立ち上げると、強誘電体容量Ｃ１１からの読み出し信号が上位ビット線ＧＢＬ１に出力され、強誘電体容量Ｃ３１からの読み出し信号が上位ビット線ＧＢＬ３に出力される。プレート線ＰＬ１Ｂを立ち上げると、強誘電体容量Ｃ２１からの読み出し信号が上位ビット線ＧＢＬ２に出力され、強誘電体容量Ｃ４１からの読み出し信号が上位ビット線ＧＢＬ４に出力される。プレート線ＰＬ２Ａを立ち上げると、強誘電体容量Ｃ１２からの読み出し信号が上位ビット線ＧＢＬ１に出力され、強誘電体容量Ｃ３２からの読み出し信号が上位ビット線ＧＢＬ３に出力される。プレート線ＰＬ２Ｂを立ち上げると、強誘電体容量Ｃ２２からの読み出し信号が上位ビット線ＧＢＬ２に出力され、強誘電体容量Ｃ４２からの読み出し信号が上位ビット線ＧＢＬ４に出力される。
一方、立ち上げなかったプレート線に接続されている強誘電体容量も、上位ビット線と電気的に接続されている。そこで、上位ビット線放電信号ラインＥＱＡ及びＥＱＢを用いて、かかる上位ビット線（選択されない強誘電体容量に接続されている上位ビット線）を予め接地電位（ＧＮＤ）に固定しておく。これにより、読み出しを行わない強誘電体容量に記憶されているデータは破壊されない。
なお、上位ビット線放電信号ラインとプレート線とを連動して動作させることにより、上位ビット線の接地電位（ＧＮＤ）への固定を行う。例えば、プレート線ＰＬ１Ａ又はＰＬ２Ａを立ち上げる場合、上位ビット線放電信号ラインＥＱＢにより上位ビット線ＧＢＬ２及びＧＢＬ４を接地電位（ＧＮＤ）に固定しておく。一方、プレート線ＰＬ１ＢまたはＰＬ２を立ち上げる場合、上位ビット線放電信号ラインＥＱＡより上位ビット線ＧＢＬ１及びＧＢＬ３を接地電位（ＧＮＤ）に固定しておく。
このように、第１のメモリ領域ＭＡ１では、同じセンスアンプに接続された２本の上位ビット線のうち、一方に読み出し信号を出力し、他方を接地電位（ＧＮＤ）に固定する。従って、下位ビット線間及び上位ビット線間（以下、これらをまとめてビット線間とも称する）におけるノイズを遮蔽または低減することができる。
次に、第２のメモリ領域ＭＡ２における読み出し動作について説明する。第２のメモリ領域ＭＡ２では、相補読み出しを行う。
ビット線選択信号ラインＳ０を立ち上げると、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０が選択される。ワード線ＷＬ０を立ち上げると、強誘電体容量Ｃ１０、Ｃ２０、Ｃ３０及びＣ４０が選択される。
ここで、第１のメモリ領域ＭＡ１とは異なり、上位ビット線放電信号ラインＥＱＡ及びＥＱＢはいずれも選択せず、上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４は接地電位（ＧＮＤ）に固定しない。
次に、プレート線ＰＬ０を立ち上げる。これにより、強誘電体容量Ｃ１０、Ｃ２０、Ｃ３０及びＣ４０からの読み出し信号が、夫々上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４に出力される。
センスアンプＳＡ１２には、強誘電体容量Ｃ１０及びＣ２０からの読み出し信号がともに供給され、センスアンプＡ３４には、強誘電体容量Ｃ３０及びＣ４０からの読み出し信号がともに供給される。
これにより、相補読み出しが実行される。なお、書き込み時には、Ｃ１０及びＣ２０、Ｃ３０及びＣ４０に、逆の論理値（一方が０なら他方は１）を書き込む。
第２のメモリ領域ＭＡ２では、上位ビット線の代わりに、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０に隣接してシールド配線ＶＳＳ１〜ＶＳＳ４が設けられている。これにより、選択された下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０から他の下位ビット線や上位ビット線へのノイズの伝搬が大幅に減少する。従って、ノイズの影響による読み出し余裕（読み出しマージン）の低下を少なくすることができる。
もっとも、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０からのノイズには、ビット線選択トランジスタＧ１０、Ｇ２０、Ｇ３０及びＧ４０を通過して減衰し、上位ビット線ＧＢＬ１、ＧＢＬ２、ＧＢＬ３及びＧＢＬ４へと伝播してから放射される成分が存在する。
しかし、上位ビット線及び下位ビット線は同一の配線層に形成されているため、第２のメモリ領域ＭＡ２で相補読み出しを行う間、隣接する上位ビット線の間（例えば、上位ビット線ＧＢＬ２及びＧＢＬ３の間）には、非選択の下位ビット線（例えば、下位ビット線ＢＬ２１及びＢＬ２２）が存在することになる。これらの非選択下位ビット線は、接地電位（ＧＮＤ）には固定されておらず浮遊電位であるが、上下層の配線（図示せず）や基板（図示せず）に対する配線容量が存在する。また、これらの非選択下位ビット線は、高密度に集積されるメモリトランジスタ（Ｍ２１、Ｍ２２）やビット線選択トランジスタ（Ｇ２１、Ｇ２２）に直結されているため、寄生容量が大きい。これらの配線容量及び寄生容量は、上位ビット線（ＧＢＬ２、ＧＢＬ３）間のノイズによって生じる下位ビット線（ＢＬ２１、ＢＬ２２）の電位変動を阻害する働きを担う。従って、上位ビット線ＧＢＬ２及びＧＢＬ３の間を伝播しようとするノイズを、非選択下位ビット線ＢＬ２１及びＢＬ２２の配線容量及び寄生容量により、効果的に低減することができる。すなわち、下位ビット線ＢＬ２１及びＢＬ２２は、上位ビット線間のノイズに対して疑似的なシールド配線の役割を果たす。
以上のように、本実施例の半導体メモリ１０は、参照信号を用いた読み出しに対応した第１のメモリ領域ＭＡ１において、センスアンプに接続された２本の上位ビット線のうち一方に読み出し信号を出力し、他方を接地電位（ＧＮＤ）に固定することにより下位ビット線間におけるノイズの伝搬を防止する。一方、相補読み出しに対応した第２のメモリ領域ＭＡ２において、上位ビット線の代わりにシールド配線を各下位ビット線に隣接するように設けることにより、下位ビット線間におけるノイズの伝搬及び上位ビット線間におけるノイズの伝搬を抑制する。従って、参照信号を用いた読み出しに対応した領域と相補読み出しに対応した領域とが併存した半導体メモリにおいて、下位ビット線間及び上位ビット線間におけるノイズの伝搬を抑制し、読み出し余裕の低下を防止することが可能となる。
また、本実施例の半導体メモリ１０では、ノイズを低減するために別の配線層を設けたり下位ビット線を交差させたりする必要がないため、チップ面積や製造コストを増大させることなくノイズを低減することができる。さらに、上位ビット線と下位ビット線との長さの比率について、特にノイズを低減するための制約は不要である。
また、本実施例の半導体メモリ１０では、ノイズを低減する一方、１回の読み出し動作にあたって選択されるワード線やプレート線が１本ずつで済む。これにより、同時に選択されるセンスアンプ数を半減するための構成を設ける等により回路が複雑化することを防ぐことができ、駆動電力を増やすことなくノイズの低減を行うことができる。
図２は、本発明に係る半導体メモリ２０の構成を示すブロック図である。半導体メモリ２０は、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２を有する点で、実施例１の半導体メモリ１０と異なる。
ビット線放電トランジスタＱ１１は、ドレイン端子が下位ビット線ＢＬ１１に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ２１は、ドレイン端子が下位ビット線ＢＬ２１に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ３１は、ドレイン端子が下位ビット線ＢＬ３１に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ４１は、ドレイン端子が下位ビット線ＢＬ４１に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ１２は、ドレイン端子が下位ビット線ＢＬ１２に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ２２は、ドレイン端子が下位ビット線ＢＬ２２に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ３２は、ドレイン端子が下位ビット線ＢＬ３２に接続され、ソース端子が接地されている。ビット線放電トランジスタＱ４２は、ドレイン端子が下位ビット線ＢＬ４２に接続され、ソース端子が接地されている。
ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２のゲート端子は、いずれもビット線選択信号ラインＳ０に接続されている。これにより、第２のメモリ領域ＭＡ２において読み出しを行う際、ビット線選択信号ラインＳ０を立ち上げると、下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２がいずれも接地電位（ＧＮＤ）に固定される。一方、第１のメモリ領域ＭＡ１において読み出しを行う際には、ビット線選択信号ラインＳ０は立ち上げられない（選択されない）。
ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２は、読み出し電流が流れるビット線選択トランジスタＧ１０、Ｇ１１、Ｇ１２、Ｇ２０、Ｇ２１、Ｇ２２、Ｇ３０、Ｇ３１、Ｇ３２、Ｇ４０、Ｇ４１及びＧ４２よりもサイズの小さいトランジスタにより構成されている。
第２のメモリ領域ＭＡ２において相補読み出しを行う際、非選択ビット線である第１のメモリ領域ＭＡ１の下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２は、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２を介して接地電位（ＧＮＤ）に固定される。
従って、相補読み出し時において、実施例１の半導体メモリ１０よりも確実に上位ビット線間のノイズを抑制できる。
また、第１のメモリ領域ＭＡ１において参照信号を用いた読み出しを行う際、ビット線選択信号ラインＳ０は選択されないため、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２はいずれもオフ状態となる。よって、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２が読み出し動作に対して及ぼす影響は軽微であり、実施例１の場合と同様に参照信号を用いた読み出し動作を行うことができる。
以上のように、本実施例の半導体メモリ２０では、第２のメモリ領域ＭＡ２において相補読み出しを行う際、非選択の下位ビット線である下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２が接地電位（ＧＮＤ）に固定される。よって、実施例１と同様のシールド配線ＶＳＳ１〜ＶＳＳ４によるノイズの低減に加えて、上位ビット線ＧＢＬ１〜ＧＢＬ４間にノイズの伝搬を低減し、読み出し余裕の低下をさらに確実に防止することができる。
また、第１のメモリ領域ＭＡ１において参照信号を用いた読み出しを行う際には、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２は、読み出し動作にほとんど影響を与えない。従って、実施例１の場合と同様に、接地電位（ＧＮＤ）に固定された非選択の上位ビット線を用いて、ビット線間のノイズによる読み出し余裕の低下を防止することができる。
図３は、本発明に係る半導体メモリ３０の構成を示すブロック図である。半導体メモリ３０は、第２のメモリ領域ＭＡ２に２本１組のプレート線ＰＬ０Ａ及びＰＬ０Ｂを有する点で、第２のメモリ領域ＭＡ２に１本のプレート線ＰＬ０のみを有する実施例１の半導体メモリ１０と異なる。
プレート線ＰＬ０Ａには、強誘電体容量Ｃ１０及びＣ３０の他端（メモリセルトランジスタに接続されていない方の端部）が接続されている。プレート線ＰＬ０Ｂには、強誘電体容量Ｃ２０及びＣ４０の他端が接続されている。すなわち、実施例１の半導体メモリ１０では強誘電体メモリＣ１０、Ｃ２０、Ｃ３０及びＣ４０が同じプレート線ＰＬ０に接続されていたのに対し、本実施例の半導体メモリ３０では、強誘電体メモリＣ１０、Ｃ２０、Ｃ３０及びＣ４０は、１つおきにプレート線ＰＬ０Ａ及びＰＬ０Ｂに交互に接続されている。
プレート線ＰＬ０Ａ及びＰＬ０Ｂは、別個に立ち上げることが可能であり、また同時に立ち上げることも可能に構成されている。従って、プレート線ＰＬ０Ａ及びＰＬ０Ｂを独立して１本ずつ立ち上げることにより、第２のメモリ領域ＭＡ２において、参照信号を用いた読み出しを行うことができる。また、プレート線ＰＬ０Ａ及びＰＬ０Ｂを同時に立ち上げることにより、相補読み出しを行うことができる。
半導体メモリ３０は、実施例１の半導体メモリ１０と同様、第１のメモリ領域ＭＡ１では、センスアンプに接続されている２本の上位ビット線のうち一方に読み出し信号を出力し他方を接地電位（ＧＮＤ）に固定する。これにより、第１のメモリ領域ＭＡ１において、ビット線間の相互ノイズが遮蔽され、ノイズの伝搬が防止される。また、第２のメモリ領域ＭＡ２では、シールド配線ＶＳＳ１、ＶＳＳ２、ＶＳＳ３及びＶＳＳ４によって、ビット線間の相互ノイズが遮蔽され、ノイズの伝搬が防止される。
このように、本実施例の半導体メモリ３０によれば、実施例１の半導体メモリ１０と同様に第１のメモリ領域ＭＡ１及び第２のメモリ領域ＭＡ２でビット線間のノイズの伝搬を効果的に低減しつつ、第２のメモリ領域ＭＡ２において、相補読み出し及び参照信号を用いた読み出しを選択的に行うことが可能となる。
なお、相補読み出しに必要なメモリセル数は、参照信号を用いた読み出しに必要なメモリセル数と比べて倍増する。このため、相補読み出しに対応した領域が大きい場合、半導体メモリの面積の増加やコストの増大が生じる。そこで、相補読み出しに対応した領域を小さくすることが考えられる。
例えば、本実施例の半導体メモリ３０において、下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０に接続されるメモリ群の一部が２本のプレート線に接続され、残りの一部が１本のプレート線に接続される構成とする。これにより、第２のメモリ領域ＭＡ２全体ではなく一部を相補読み出し部（相補読み出しに対応した領域）とし、相補読み出し部の大きさを小さくすることができる。
また、本実施例の半導体メモリ３０は、実施例２の半導体メモリ２０と組み合わせることが可能である。実施例２の半導体メモリ２０では、相補読み出し時に非選択のビット線である下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２を接地電位（ＧＮＤ）に固定するため、ビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２が設けられている。一方、本実施例の半導体メモリ３０の第２のメモリ領域ＭＡ２において参照信号を用いた読み出しを行う場合、下位ビット線ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２、ＢＬ３１、ＢＬ３２、ＢＬ４１及びＢＬ４２を接地電位（ＧＮＤ）に固定する必然性はないものの、これらを接地電位（ＧＮＤ）に固定しても読み出し動作に影響は生じず、読み出し余裕の低下は生じない。よって、実施例２のようにビット線放電トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２、Ｑ３１、Ｑ３２、Ｑ４１及びＱ４２を有し、且つ本実施例のように第２のメモリ領域ＭＡ２に２本１組のプレート線ＰＬ０Ａ及びＰＬ０Ｂを有する構成とすることが可能である。
図４は、本発明に係る半導体メモリ４０の構成を示すブロック図である。半導体メモリ４０は、第１のメモリ領域ＭＡ１において、プレート線ＰＬ１及びＰＬ２と、２本１組のワード線であるＷＬ１Ａ及びＷＬ１Ｂと、ＷＬ２Ａ及びＷＬ２Ｂと、を有する点で実施例１の半導体メモリ１０と異なる。すなわち、実施例１の半導体メモリ１０では、２本１組のプレート線（ＰＬ１Ａ及びＰＬ１Ｂ、ＰＬ２Ａ及びＰＬ２Ｂ）とこれに対応するワード線（ＷＬ１、ＷＬ２）とが設けられていたのに対し、本実施例の半導体メモリ４０では、２本１組のワード線（ＷＬ１Ａ及びＷＬ１Ｂ、ＷＬ２Ａ及びＷＬ２Ｂ）とこれに対応するプレート線（ＰＬ１、ＰＬ２）とが設けられている。
ワード線ＷＬ１Ａは、メモリセルトランジスタＭ１１のゲート端子及びメモリトランジスタＭ３１のゲート端子に接続されている。ワード線ＷＬ１Ｂは、メモリセルトランジスタＭ２１のゲート端子及びメモリセルトランジスタＭ４１のゲート端子に接続されている。すなわち、メモリセルトランジスタＭ１１、Ｍ２１、Ｍ３１及びＭ４１は、１つおきにワード線ＷＬ１Ａ及びワード線ＷＬ１Ｂに交互に接続されている。
ワード線ＷＬ２Ａは、メモリセルトランジスタＭ１２のゲート端子及びメモリトランジスタＭ３２のゲート端子に接続されている。ワード線ＷＬ２Ｂは、メモリセルトランジスタＭ２２のゲート端子及びメモリセルトランジスタＭ４２のゲート端子に接続されている。すなわち、メモリセルトランジスタＭ１２、Ｍ２２、Ｍ３２及びＭ４２は、１つおきにワード線ＷＬ２Ａ及びワード線ＷＬ２Ｂに交互に接続されている。
ワード線ＷＬ１Ａ及びＷＬ２Ａを立ち上げると、上位ビット線放電信号ラインＥＱＢが選択される。一方、ワード線ＷＬ１Ｂ及びＷＬ２Ｂを立ち上げると、上位ビット線放電信号ラインＥＱＡが選択される。このように、参照信号を用いた読み出しを行う際には、ワード線と上位ビット線放電信号ラインとが連動して動作するように構成されている。
本実施例の半導体メモリ４０によれば、実施例１の半導体メモリ１０と同様、第１のメモリ領域ＭＡ１で参照信号を用いた読み出しを行う際には、非選択の上位ビット線を接地電位（ＧＮＤ）に固定することにより、ビット線間で伝搬するノイズを低減することができる。また、第２のメモリ領域ＭＡ２で相補読み出しを行う際には、シールド配線ＶＳＳ１〜ＶＳＳ４によりビット線間を伝搬するノイズを低減することができる。
さらに、本実施例の半導体メモリ４０は、強誘電体メモリ以外の半導体メモリに適用することが可能である。すなわち、実施例１〜３の半導体メモリは、第１のメモリ領域ＭＡ１においてワード線１本に対して２本１組のプレート線からなるプレート線対を有し、プレート線対を駆動することによりメモリセルの選択動作を行う。プレート線を駆動する半導体メモリは概ね強誘電体メモリに限られるため、実施例１〜３の半導体メモリは、実質的に強誘電体メモリにのみ適用が可能であった。これに対し、本実施例の半導体メモリ４０は、２本１組のワード線を有し、ワード線の立ち上げによってメモリセルの選択を行う。ワード線を立ち上げればメモリセルが選択され、ワード線を立ち上げなければメモリセルが選択されないという動作は、一般的な半導体メモリと同様のものである。従って、本実施例の半導体メモリ４０の強誘電体容量Ｃ１０、Ｃ１１，Ｃ１２、Ｃ２０、Ｃ２１、Ｃ２２、Ｃ３０、Ｃ３１、Ｃ３２、Ｃ４０、Ｃ４１及びＣ４２と、プレート線ＰＬ０〜ＰＬ２とを他の素子や配線に置き換えることにより、強誘電体メモリ以外のメモリにおいて、本実施例の半導体メモリ４０と同様のノイズ対策を行うことができるのである。
また、本実施例の半導体メモリ４０は、実施例２の半導体メモリ２０及び実施例３の半導体メモリ３０と組み合わせることが可能である。例えば、本実施例の半導体メモリ４０において、第２のメモリ領域ＭＡ２の下位ビット線ＢＬ１０、ＢＬ２０、ＢＬ３０及びＢＬ４０に接続されるメモリセル群を２本１組のワード線に交互に接続されるようにし、第１のメモリ領域ＭＡ１のメモリセル群と同様の構成とすることにより、実施例３の半導体メモリ３０及び本実施例の半導体メモリ４０の特徴を組み合わせた半導体メモリとすることが可能である。
以上のように、本発明の半導体メモリは、参照信号を用いた読み出しに対応したメモリ領域である第１のメモリ領域ＭＡ１において、センスアンプに接続された上位ビット線対のうち、非選択となる上位ビット線を接地電位に固定することにより、下位ビット線間及び上位ビット線間のノイズを低減する。また、相補読み出しに対応したメモリ領域である第２のメモリ領域ＭＡ２において、下位ビット線に隣接する位置に上位ビット線の代わりにシールド配線を設けることにより、ビット線間のノイズを低減する。これらの下位ビット線、上位ビット線及びシールド配線を同じ配線層に設けることにより、装置規模の増大を抑えつつビット線間のノイズの伝搬を抑えることが可能となる。
なお、本発明は上記実施形態に限定されない。例えば、上記各実施例では、非選択の上位ビット線、非選択の下位ビット線、及びシールド配線を接地電位（ＧＮＤ）に固定する構成とした。しかし、これらの配線が固定される電位は接地電位に限られず、何らかの所定の電位（固定電位）に接続されるものであれば良い。
また、上記各実施例では、半導体メモリにおいて、各下位ビット線にメモリセルが１個ずつ接続され、各上位ビット線にビット線選択トランジスタが３個ずつ接続され、２個のセンスアンプを有し、センスアンプの左側に伸びる上位ビット線がない構成について説明した。しかし、これは図及び説明を簡略化したものであり、半導体メモリの構成はこれに限定されない。
また、上記実施例では、プレート線ＰＬ１Ａ及びＰＬ２Ａが隣接して配され、プレート線ＰＬ１Ｂ及びＰＬ２Ｂが隣接して配されている場合を例として説明した。しかし、これらのプレート線は隣接して配されている必要はなく、プレート線対を構成するものであれば良い。
すなわち、本発明の半導体メモリは、第１のメモリ領域と第２のメモリ領域とを有し、第１のメモリ領域ではセンスアンプに接続された２本ずつの上位ビット線の一方が接地電位等の所定の電位に固定され、第２のメモリ領域では上位ビット線の代わりにシールド配線が下位ビット線に隣接して設けられている構成を有するものであれば良い。第１のメモリ領域では、例えばメモリセルがｊ行ｋ列（ｊは正の偶数、ｋは自然数）に配置され、ｊ本の上位ビット線が夫々ｋ個のメモリセルに接続されている。ワード線は、メモリセルの１列ごとに設けられ、行方向に配置されたメモリセルに各々が接続されている。センスアンプは、夫々２本の上位ビット線に接続されている。下位ビット線は、上位ビット線に接続されている。プレート線対は、奇数行目のメモリセルに接続された第１のプレート線と偶数行目のメモリセルに接続された第２のプレート線とから構成される。放電信号ライン対は、センスアンプの各々に接続された２本の上位ビット線のうち一方を所定の電位に固定可能な第１の放電信号ラインと他方を所定の電位に固定可能な第２の放電信号ラインとから構成される。第２のメモリ領域では、例えばメモリセルがｊ行ｍ列（ｍは自然数）に配置され、ｍ本のワード線がメモリセルの列方向に沿って設けられている。下位ビット線は、第１のメモリ領域の上位ビット線に接続されている。プレート線は、下位ビット線と交差するようにメモリセルの１列ごとに設けられ、行方向に配置されたメモリセルに各々が接続されている。シールド配線は、第１のメモリ領域のｊ本の上位ビット線と離間した位置に設けられ、且つ各々が下位ビット線に隣接するように設けられている。
また、上記実施例１〜３では、参照信号を用いた読み出しに対応したメモリ領域である第１のメモリ領域ＭＡ１が、ワード線１本あたりプレート線２本を有する構成とした。しかし、ワード線の数本〜数十本に対応するプレート線を束ねて１本として扱っても良く、このようにプレート線が束ねられた構成においても、上記実施例で説明したのと同様の動作を行うことができる。すなわち、実施例１〜３の半導体メモリは、ワード線を共有し、且つ１つのセンスアンプの差動入力対に電気的に接続し得るメモリセル２つを駆動するプレート線が分離し、個別に駆動可能な構成を有していれば良い。
１０，２０，３０，４０ 半導体メモリ
ＳＡ１２，ＳＡ３４ センスアンプ
ＧＢＬ１〜ＧＢＬ４ 上位ビット配線
ＢＬ１０〜ＢＬ４２ 下位ビット線
ＷＬ０〜ＷＬ３、ＷＬ１Ａ、ＷＬ１Ｂ、ＷＬ２Ａ、ＷＬ２Ｂ ワード線
ＰＬ０〜ＰＬ２Ｂ プレート線
ＶＳＳ１〜ＶＳＳ４ シールド配線
ＥＱＡ，ＥＱＢ ビット線放電信号ライン
Ｓ０〜Ｓ２ ビット線選択信号ライン
Ｑ１〜Ｑ４、Ｑ１１〜Ｑ４２ ビット線放電トランジスタ
Ｇ１０〜Ｇ４２ ビット線選択トランジスタ
Ｍ１０〜Ｍ４２ メモリセルトランジスタ
Ｃ１０〜Ｃ４２ 強誘電体容量

Claims (10)

  1. 第１のメモリ領域と第２のメモリ領域とを有する半導体メモリであって、
    前記第１のメモリ領域は、
    ｊ行ｋ列（ｊは正の偶数、ｋは自然数）に配置されたｊ×ｋ個のメモリセルと、
    前記ｊ×ｋ個のメモリセルのうち行方向に配置されたｋ個のメモリセルに各々が接続されたｊ本の上位ビット線と、
    前記ｊ本の上位ビット線のうち２本ずつに夫々接続された（１／２）ｊ個のセンスアンプと、
    前記ｊ×ｋ個のメモリセルに対応して設けられ、夫々が前記ｊ本の上位ビット線のうちの１つに接続されたｊ×ｋ本の下位ビット線と、
    前記ｊ×ｋ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｋ本の第１のワード線と、
    前記ｊ本の上位ビット線と交差するように設けられ、前記ｊ×ｋ個のメモリセルのうち奇数行目のメモリセルに接続された第１のプレート線と偶数行目のメモリセルに接続された第２のプレート線とからなるｋ個のプレート線対と、
    前記ｊ本の上位ビット線のうち前記（１／２）ｊ個のセンスアンプの各々に接続された２本ずつの上位ビット線の一方を所定の電位に接続可能に設けられた第１の放電信号ラインと他方を前記所定の電位に接続可能に設けられた第２の放電信号ラインとからなる放電信号ライン対と、
    を有し、
    前記第２のメモリ領域は、
    前記第１のメモリ領域の前記ｊ本の上位ビット線の１つに各々が接続され、ｊ行ｍ列（ｍは自然数）に配置されたｊ×ｍ個のメモリセルと、
    前記第１のメモリ領域の前記ｊ本の上位ビット線に対応して設けられたｊ本の下位ビット線と、
    前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第２のワード線と、
    前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第３のプレート線と、
    前記第１のメモリ領域の前記ｊ本の上位ビット線と離間した位置に設けられ、且つ前記ｊ本の下位ビット線のうち行方向に配置されたｍ本の下位ビット線に各々が隣接するように設けられたｊ本のシールド配線と、
    を有することを特徴とする半導体メモリ。
  2. 前記第１のメモリ領域の前記ｊ×ｋ個のメモリセルの各々は、前記ｊ×ｋ本の下位ビット線のうち対応して設けられた下位ビット線に接続されたメモリセルトランジスタと、前記ｋ個のプレート線対を構成する前記第１のプレート線及び前記第２のプレート線のいずれか一方に接続された強誘電体容量と、を有し、
    前記第２のメモリ領域の前記ｊ×ｍ個のメモリセルは、前記ｊ本の下位ビット線のうち対応する下位ビット線に接続されたメモリセルトランジスタと、前記ｍ本のプレート線のいずれかに接続された強誘電体容量と、を有する
    ことを特徴とする請求項１に記載の半導体メモリ。
  3. 前記所定の電位は接地電位であり、
    前記放電信号ライン対は、前記ｊ本の上位ビット線のうち前記（１／２）ｊ個のセンスアンプの各々に接続された２本ずつの上位ビット線のいずれか一方を接地電位に接続する
    ことを特徴とする請求項１又は２に記載の半導体メモリ。
  4. 前記ｊ本のシールド配線は、接地電位に固定されていることを特徴とする請求項１乃至３のいずれか１に記載の半導体メモリ。
  5. 前記ｊ本の上位ビット線及び前記ｊ本のシールド配線は、同一配線層に形成されていることを特徴とする請求項１乃至４のいずれか１に記載の半導体メモリ。
  6. 前記第１のメモリ領域の前記ｊ×ｋ本の下位ビット線は、前記ｊ×ｋ本の下位ビット線を接地電位に接続可能に設けられたビット線放電トランジスタを夫々有することを特徴とする請求項１乃至５のいずれか１に記載の半導体メモリ。
  7. 前記第３のプレート線の各々は、前記第２のメモリ領域の前記ｊ×ｍ個のメモリセルのうち奇数行目のメモリセルに接続されており、
    前記第２のメモリ領域は、前記ｊ×ｍ個のメモリセルのうち偶数行目のメモリセルに接続されたｍ本の第４のプレート線をさらに有する
    ことを特徴とする請求項１乃至６のいずれか１に記載の半導体メモリ。
  8. 前記第２のメモリ領域は、前記第１のメモリ領域の前記（１／２）ｊ個のセンスアンプの遠端に設けられていることを特徴とする請求項１乃至７のいずれか１に記載の半導体メモリ。
  9. 前記第１のメモリ領域の前記ｊ本の上位ビット線及び前記ｊ×ｋ本の下位ビット線と、前記第２のメモリ領域の前記ｊ本の下位ビット線及び前記ｊ本のシールド配線とは、同一の配線層に形成されていることを特徴とする請求項１乃至８のいずれか１に記載の半導体メモリ。
  10. 第１のメモリ領域と第２のメモリ領域とを有する半導体メモリであって、
    前記第１のメモリ領域は、
    ｊ行ｋ列（ｊは正の偶数、ｋは自然数）に配置されたｊ×ｋ個のメモリセルと、
    前記ｊ×ｋ個のメモリセルのうち行方向に配置されたｋ個のメモリセルに各々が接続されたｊ本の上位ビット線と、
    前記ｊ本の上位ビット線のうち２本ずつに夫々接続された（１／２）ｊ個のセンスアンプと、
    前記ｊ×ｋ個のメモリセルに対応して設けられ、夫々が前記ｊ本の上位ビット線のうちの１つに接続されたｊ×ｋ本の下位ビット線と、
    前記ｊ本の上位ビット線と交差するように設けられ、前記ｊ×ｋ個のメモリセルのうち奇数行目のメモリセルに接続された第１のワード線と偶数行目のメモリセルに接続された第２のワード線とからなるワード線対と、
    前記ｊ本の上位ビット線のうち前記（１／２）ｊ個のセンスアンプの各々に接続された２本ずつの上位ビット線の一方を所定の電位に接続可能に設けられた第１の放電信号ラインと他方を前記所定の電位に接続可能に設けられた第２の放電信号ラインとからなる放電信号ライン対と、
    を有し、
    前記第２のメモリ領域は、
    前記第１のメモリ領域の前記ｊ本の上位ビット線の１つに各々が接続され、ｊ行ｍ列（ｍは自然数）に配置されたｊ×ｍ個のメモリセルと、
    前記第１のメモリ領域の前記ｊ本の上位ビット線に対応して設けられたｊ本の下位ビット線と、
    前記ｊ×ｍ個のメモリセルのうち列方向に配置されたｊ個のメモリセルに沿って設けられたｍ本の第３のワード線と、
    前記第１のメモリ領域の前記ｊ本の上位ビット線と離間した位置に設けられ、且つ前記ｊ本の下位ビット線のうち行方向に配置されたｍ本の下位ビット線に各々が隣接するように設けられたｊ本のシールド配線と、
    を有することを特徴とする半導体メモリ。
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