CN114093398A - 一种铁电存储器的位线布局及铁电存储器 - Google Patents

Abstract

本发明公开的一种铁电存储器的位线布局及铁电存储器，其将铁电存储器中相邻的两个IO组合在一起，使得两个IO中的位线交错排列，当一个IO工作时，另一个IO不工作，则不工作的IO的位线相当于接地，使得工作的IO的位线之间相当于设置了一根接地线，从而能有效减少同一个IO中相邻位线之间的干扰。

Description

一种铁电存储器的位线布局及铁电存储器

技术领域

本发明涉及铁电存储器技术领域，特别涉及一种铁电存储器的位线布局及铁电存储器。

背景技术

铁电存储器作为一种高写入速度和高读写次数的新型存储器，受到越来越多的关注。铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁电晶体管时，中心原子顺着电场停留在第一低能量状态，而当电场反转被施加到同一铁晶体管时，中心原子顺着电场的方向在晶体里移动并停留在第二低能量状态。大量中心原子在晶体单胞中移动并耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以用作存储器。

当移去电场以后，中心原子保持在低能量状态，存储器的状态也得以保存不会消失，因此可通过铁电畴在电场下反转形成的高极化电荷或者无反转形成的低极化电荷来判断存储单元是处于“1”还是“0”状态。铁电畴的反转不需要高电场，而是仅用一般的工作电压就可以改变存储单元的“1”或“0”的状态；也不需要电荷泵来产生高电压以进行数据擦除，因而没有擦写延迟。这种特性使得铁电存储器在掉电后仍能够继续保存数据，并且写入速度快且具有无限次写入寿命，不容易写坏。而且，与现有的非易失性内存技术相比，铁电存储器具有更高的写入速度和更长的读写寿命。

铁电存储器通常包括若干个阵列排列的存储单元，每个存储单元包括一个晶体管和与晶体管相连的一个电容，这些存储单元成阵列排列，同一行的存储单元的晶体管的栅极共同连接至同一条字线，同一列存储单元的晶体管的一端共同连接于同一条位线，未与晶体管相连的电容器的一个极板共同连接于同一条板线。通过对存储单元的字线、位线以及板线施加控制信号可以实现对存储单元的读写操作。

1T1C结构的铁电存储器中任一IO的位线布局如图3所示，包括位线BL以及参考线BL_r。如图3所示，为了避免位线对位线耦合，通常会在位线中结合扭绞结构(twist)。然而，由于1T1C结构为单端模式，因此，位线或参考线电压对于临近的位线对或参考线仍非常敏感，使得在读取不同数据模式(pattern)时，位线或参考线的电压会随之变化，进而导致模式相关失配(pattern depended mismatch)。

发明内容

针对现有技术中的部分或全部问题，本发明提供一种铁电存储器的位线布局，其使得相邻两个IO中的位线及参考线交错排列。

进一步地，所述IO中的位线及参考线等间距布置。

本发明另一方面还提供一种铁电存储器。所述铁电存储器包括N个IO，其中，相邻两个IO中的位线及参考线交错排列，N为偶数。

进一步地，位线及参考线交错排列的相邻两个IO，其中一个IO工作时，另一个IO不工作。

进一步地，所述IO包括：

多个1T1C铁电存储单元，所述多个1T1C铁电存储单元中的每个都存储位，所述位选自包括第一位和不同于第一位的第二位的组；以及

感测电路，用于确定所述多个1T1C铁电存储单元中存储的数据。

进一步地，所述感测电路包括多个灵敏放大器，所述多个灵敏放大器耦合到所述多个1T1C铁电存储单元，且被配置为将位线及参考线上的信号差动放大成可以识别的标准的逻辑值“1”和“0”的输出。

进一步地，所述1T1C铁电存储单元包括晶体管以及电容器，其中，所述晶体管的第一极电连接到字线，第二极电连接到位线，并且第三极电连接到所述电容器的一个电极，所述电容器C的另一电极电连接到板线，其中，所述晶体管的第一极为栅极，第二极为源极或漏极。

进一步地，所述IO还包括：

第一参考存储单元，其电连接到第一参考位线、字线和板线，所述第一参考存储单元存储位1；以及

第二参考存储单元，其电连接到第二参考位线、字线和板线，所述第二参考存储单元存储位0。

进一步地，所述IO中包括32条位线、4条参考位线以及2条匹配位线(BL dummy)，其中，所述匹配位线用于对刻蚀缺陷进行补偿。

进一步地，所述铁电储存器还包括：

驱动电路，其被配置为执行以下动作：

生成字线信号并且将字线信号施加到字线，以选择电连接到字线的存储单元；

生成板线信号并且根据板线时序将板线信号施加到板线以使存储单元极化；以及

生成位线信号并且根据相应的位线时序将位线信号施加到每个位线，以在写操作期间将数据的有效状态写入到相应存储单元中；

读写逻辑控制电路，用于控制所述多个1T1C铁电存储单元的读写操作；

译码电路，用于确定读写操作的目标地址；以及

输入输出电路，用于控制所述铁电存储器的输入输出。

本发明提供的一种铁电存储器的位线布局及铁电存储器，通过将铁电存储器中相邻的两个IO组合(merge)在一起，使得两个IO中的位线交错(inter leave)排列，当一个IO工作时，另一个IO不工作，这样不工作的IO的位线相当于接地，工作的IO的位线之间相当于设置了一根接地线，从而能有效减少同一个IO中相邻位线之间的干扰，进而减小甚至消除1T1C结构的铁电存储器中，感测(sensing)时的模式相关失配(pattern dependedmismatch)，增大感应裕度(sensing margin)，提高良率。

附图说明

为进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。

图1示出本发明一个实施例的铁电存储器的结构示意图；

图2示出铁电存储器中一个IO的结构示意图；

图3示出现有技术中铁电存储器的位线的布局；以及

图4示出本发明一个实施例的一种铁电存储器的位线布局示意图。

具体实施方式

以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免模糊本发明的发明点。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明并不限于这些特定细节。此外，应理解附图中示出的各实施例是说明性表示且不一定按正确比例绘制。

在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。

一般来说，术语可以至少部分地根据上下文中的使用来理解。例如，在此使用的术语“一个或多个”，至少部分地根据上下文，可用于以单数形式来描述任何特征、结构或特性，或以复数形式来描述特征、结构或特性的组合。类似地，诸如“一个”、“一”、或“该”之类的术语又可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。

在本发明中，术语“一个IO”是指铁电存储器单次可操作性的存储单元集合。例如，目前，常见的铁电存储器单次可操作4个字节数据的读写，则一个IO就包括4个字节数据对应的存储单元及相应的感测电路。对于1T1C结构的铁电存储器而言，包括4个字节的IO中，共计32位有效数据位，因此，所述一个IO中包含有32条位线BL同时，由于每16条位线均需要两条参考位线以实现读写操作，因此，所述一个IO中还包括含有4条参考位线blref。其次，为了减小铁电存储器制造过程中，刻蚀时出现刻蚀不足或刻蚀过度，通常还需要增加一些匹配位线(BL dummy)，以对刻蚀缺陷进行补偿，在本发明的实施例中，所述一个IO中包括两条匹配位线。

图1示出本发明一个实施例的铁电存储器的结构示意图。如图1所示，所述铁电存储器包括命令解码器、存储器阵列、感测电路、驱动电路、译码电路、地址锁存电路、读写逻辑控制电路以及输入输出电路。

其中，所述命令解码器用于接收外部命令，并转换成控制信号，发送给所述读写逻辑控制电路。所述读写逻辑控制电路根据所述控制信号控制所述存储器阵列的读写操作。具体而言，是通过所述译码电路，将地址锁存电路中锁存的地址信息转换为读写操作的目标地址，即所述存储器阵列中存储单元的行列号；通过所述感测电路对指定的存储单元进行数据读取操作；以及通过所述输入输出电路实现铁电存储器数据的输入输出。其中，所述译码电路行译码器电路以及列译码器电路。所述驱动电路包括WL驱动电路、PL驱动电路以及BL驱动电路。所述WL驱动电路被配置为生成字线信号并且将字线信号施加到字线WL，以选择电连接到字线WL的存储单元。所述PL驱动电路被配置为生成板线信号并且根据板线时序(即板线编码)将板线信号施加到板线。板线信号可以通过板线来施加以使存储单元极化。所述BL驱动电路被配置为生成位线信号并且根据相应的位线时序(即相应的位线编码)将位线信号施加到每个位线，以在写操作期间将数据的有效状态写入到相应存储单元中。在一些实施例中，每个位线信号是在0V与供电电压Vdd(>0)之间的模拟电压信号。在读操作期间，每个位线信号可以通过经由中的相应位线感测存储在相应存储单元中的数据来获得。所述命令解码器、驱动电路、译码电路、地址锁存电路、读写逻辑控制电路以及输入输出电路的结构及工作原理与现有铁电存储器基本相同，在此不再赘述。

如前所述，根据所述铁电存储器一次可操作的字节数量，可将所述存储器阵列及对应的感测电路划分为多个IO。其中每一个IO中包括所述一次可操作的字节数量对应的存储单元及感测电路。图2示出铁电存储器中一个IO的结构示意图。如图2所示，所述一个IO包括多个1T1C铁电存储单元。每个1T1C铁电存储单元包括一个晶体管以及一个铁电电容器Ccell，其中，所述晶体管为CMOS晶体管，其包括栅极、源极和漏极，晶体管的源极或者漏极与铁电电容器的一个极板连接。同一横向行的存储单元的晶体管的栅极共同连接同一条字线wl，如图中所示，第一行的两个存储单元，其中存储单元Cell0的晶体管T0和存储单元Cell1的晶体管T1的栅极共同连接到字线wl0。第二行的两个存储单元，其中存储单元Cell2的晶体管T2和存储单元Cell3的晶体管T3的栅极共同连接到字线wl1。同一纵向列的存储单元的晶体管的源极共同连接于同一条位线bl，如图中所示，第一列的两个存储单元，其中存储单元Cell0和存储单元Cell2的晶体管的源极共同连接到位线bl0。第二列的两个存储单元，其中存储单元Cell1和Cell3的晶体管的源极共同连接到位线bl1。如图中所示，在该实施例中存储单元的铁电电容Ccell0、Ccell1、Ccell2、Ccell3的远离晶体管的极板共同连接至同一个共同的板线pl。

如图2所示，每个1T1C铁电存储单元中都存储一位，该位是位0或者位1。

如图2所示，所述IO还包括第一参考存储单元和第二参考存储单元。在一些实施例中，第一参考存储单元和第二参考存储单元与多个1T1C铁电存储单元相同或基本相似。在一些实施例中，第一参考存储单元和第二参考存储单元是铁电存储单元。在一些实施例中，第一参考存储单元存储位1，而第二参考存储单元存储位0。第一参考存储单元2电连接到第一参考位线blref1、字线wl和板线pl。第二参考存储单元电连接到第二参考位线blref0、字线wl和板线pl。在一些实施例中，第一参考位线blref1和第二参考位线blref0被设计为与的位线bl相同或基本相似。

所述一个IO中还包括感测电路，所述感测电路包括多个灵敏放大器。其中，所述多个灵敏放大器耦合至所述多个1T1C铁电存储单元，用于将位线及参考线上的信号差动放大成可以识别的标准的逻辑值“1”和“0”的输出。

如图所示，一个IO中通常包含多条位线、参考位线以及匹配位线，在现有铁电存储器中，为了避免位线对位线耦合，通常会在位线中结合扭绞结构(twist)，如图3所示。但是，发明人经研究发现，由于在1T1C铁电存储器中，相邻的位线均为单线，因此其对于干扰更敏感。而读取某个IO的存储单元中数据时，所述存储单元中的数据是通过位线电压被感测到，因此，极易对相邻的位线或参考线造成干扰，使得位线或参考线的电压随之变化，进而出现模式相关失配(pattern depended mismatch)。因此，为尽可能减小或消除模式相关失配，应当减少相邻位线之间的干扰。考虑到干扰出现的原因，减少相邻位线之间的干扰可以从以下方面着手：增加相邻位线之间间距，或在相邻位线之间设置屏蔽地。然而，增加相邻位线之间间距，会使得存储单元所耗费的晶粒面积大幅增加，不符合存储器高密度的需求。同样地，单纯地在相邻位线之间增加一个接地线，也会增加存储单元面积。基于此，发明人进一步研究发现，在铁电存储器中，进行读写操作通常是逐个IO依次进行，而不会同时在两个或更多IO中操作，也就是说，在某一个IO工作时，其余IO处于不工作状态，此时，不工作的IO中的位线及参考线上电压为0，相当于接地。因此，若能将两个IO中的位线交错布置，当一个IO工作时，另一个不工作IO的位线相当于设置于工作的IO相邻位线之间的屏蔽地，进而减小相邻位线或参考线之间的干扰，从而达到减小甚至消除模式相关失配(patterndepended mismatch)的目的。

图4示出本发明一个实施例的一种铁电存储器的位线布局示意图。如图4所示，所述铁电存储器包括至少两个IO单元，所述至少两个IO单元中，相邻两个IO单元的位线交错布置。具体而言，以相邻的IO₀及IO₁为例，所述IO₁的位线BL0_IO1设置于所述IO₀的位线BL0_IO0与位线BL1_IO0之间，所述IO₁的位线BL1_IO1设置于所述IO₀的位线BL1_IO0与位线BL2_IO0之间，以此类推，所述IO₁的位线BLm_IO1设置于所述IO₀的位线BLm_IO0与位线BLm+1_IO0之间。在本发明的一个实施例中，所述位线均等间距分布。由于在IO单元中，参考线的设置与位线基本相同，因此，在本发明，所述参考线的布局也与所述位线一致，即两个IO单元的参考线交错布置。

基于如图4所示的位线布局，当所述IO₀工作时，IO₁处于不工作状态，此时，IO₁中所有的位线均处于被下拉至地(GRD)的状态，这就相当于IO₀中相邻的位线之间被插入了一根地线，起到了屏蔽(shielding)的作用，能够阻止IO₀中位线之间的电压对(couple)，进而减小甚至消除模式相关失配(pattern depended mismatch)。类似的，当IO₁工作时，IO₀处于不工作状态，IO₀中所有的位线均处于被下拉至地(GRD)的状态，这就相当于IO₁中相邻的位线之间被插入了一根地线。

对于包括n个IO单元的铁电存储器而言，其位线的布局于图4类似，相邻两个IO单元的位线交错布置，例如但不限于，IO₀与IO₁的位线交错布置，IO₂与IO₃的位线交错布置，以此类推，直至IO_n-1与IO_n的位线交错布置，其中，n优选为偶数。

尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。

Claims (10)

1.一种铁电存储器的位线布局，其特征在于，相邻两个IO中的位线及参考位线交错排列。

2.如权利要求1所述的位线布局，其特征在于，所述IO中的位线及参考线等间距布置。

3.一种铁电存储器，其特征在于，包括N个IO，其中，相邻两个IO中的位线及参考线交错排列，N为偶数。

4.如权利要求3所述的铁电存储器，其特征在于，所述IO包括：

多个1T1 C铁电存储单元，所述多个1T1C铁电存储单元中的每个都存储位，所述位选自包括第一位和不同于第一位的第二位的组；以及

感测电路，其被配置为确定所述多个1T1C铁电存储单元中存储的数据。

5.如权利要求4所述的铁电存储器，其特征在于，所述感测电路包括多个灵敏放大器，所述多个灵敏放大器耦合到所述多个1T1C铁电存储单元，且被配置为将位线及参考线上的信号差动放大成可以识别的标准的逻辑值“1”和“0”的输出。

6.如权利要求4所述的铁电存储器，其特征在于，所述1T1C铁电存储单元包括晶体管以及电容器，其中，所述晶体管的第一极电连接到字线，第二极电连接到位线，并且第三极电连接到所述电容器的一个电极，所述电容器C的另一电极电连接到板线，其中，所述晶体管的第一极为栅极，第二极为源极或漏极。

7.如权利要求4所述的铁电存储器，其特征在于，所述IO还包括：

第一参考存储单元，其电连接到第一参考位线、字线和板线，所述第一参考存储单元存储位1；以及

第二参考存储单元，其电连接到第二参考位线、字线和板线，所述第二参考存储单元存储位0。

8.如权利要求4所述的铁电存储器，其特征在于，所述IO还包括匹配位线，其被配置为对刻蚀缺陷进行补偿。

9.如权利要求4所述的铁电存储器，其特征在于，还包括：

驱动电路，其被配置为执行以下动作：

生成字线信号，并且将字线信号施加到字线，以选择电连接到字线的存储单元；

生成板线信号，并且根据板线时序将板线信号施加到板线以使存储单元极化；以及

生成位线信号，并且根据相应的位线时序将位线信号施加到每个位线，以在写操作期间将数据的有效状态写入到相应存储单元中；

读写逻辑控制电路，其被配置为控制所述多个1T1C铁电存储单元的读写操作；

译码电路，其被配置为确定读写操作的目标地址；以及

输入输出电路，其被配置为控制所述铁电存储器的输入输出。

10.如权利要求3所述的铁电存储器，其特征在于，位线及参考位线交错排列的相邻的两个IO，其中一个IO工作时，另一个IO不工作。

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