CN1444229A - 位线电容能够最大的铁电存储器 - Google Patents

Abstract

在铁电存储器中，有多条字线、与之交叉的多条位线、在这些交叉点上有铁电电容器的多个存储器单元以及能够与位线连接的多个校正电容器。多个校正电容器中至少有一些与位线连接，从而能够将位线电容提高预定量。

Description

位线电容能够最大的铁电存储器

技术领域

本发明涉及采用铁电电容器的铁电存储器，具体而言涉及位线电容最优的铁电存储器。

技术背景

利用铁电电容器的铁电存储器被广泛应用于IC卡等等，因为它们是非易失性的，并且能够进行与DRAM相比拟的高速读写。在这种铁电存储器中，数据的存储和读出利用了铁电电容器中铁电薄膜所具有的磁滞特性和剩余极化特性。进行写入的时候，通过给铁电电容器施加一个电场将铁电电容器放在一个方向的极化状态中，或者通过在相反的方向上给铁电电容器施加一个电场将它放在一个方向相反的极化状态中。由于剩余极化的存在，这样的极化状态维持下来，甚至给铁电电容器施加的电场被去掉以后也能维持，因此能够成为非易失性存储器。另一方面，在读出数据的时候，通过按照铁电电容器的极化状态让不同量的电荷从电容器流向位线对改变位线对的电压，输出到位线对上的微小电压差被检测放大器检测到。

图1是典型现有技术铁电存储器单元的一个电路图。如图所示的存储器单元MC具有所谓的双晶体管、双电容(2T2C)结构，包括一对晶体管Q1、Q2和与它们连接的一对铁电电容器C1、C2。晶体管Q1、Q2的栅极与字线WL连接，另外，晶体管Q1、Q2的源极或者漏极分别与位线对BL、/BL连接。此外，铁电电容器C1、C2与板线PL连接。还有，检测放大器SA与位线对BL、/BL连接。检测放大器SA包括一对交叉连接的CMOS反相器10、12和它们之间的激励晶体管13、14以及电源线Vcc和Vss。给晶体管13、14提供激励信号PSA、NSA的时候，包括这一对CMOS反相器10、12的检测放大器被打开，从而检测位线对BL、/BL之间的电压差。

在写入数据的时候，存储器单元MC的电容器对C1、C2在相反的方向上极化，以保持这一极化状态。在字线WL电平升高，读取数据的过程中，当板线PL被首先变成H(高)电平然后返回L(低)电平的时候，对应于电容器对C1、C2极化状态的电荷流进位线BL、/BL，在位线对之间产生一个微小电压差。这个电压差被检测放大器SA检测到。

图2说明位线电容和铁电存储器电压差之间的关系。位线电容CBL用水平轴表示，读数据的时候位线上的电压差dVBL用垂直轴表示。这个特性说明位线电容CBL在读数据的时候位线之间电压差dVBL最大的时候具有最优值。总的来说，当位线电容变大的情况下，读数据的时候存储器单元输出的微小电荷产生的位线电压的变化变小，位线之间的电压差dVBL变小。当位线之间的电压差变小的时候，检测放大器的检测容限变小，在最差的情况下，根本无法读出数据。还有，当位线电容变小的时候，位线之间的电压差反过来变大，会提高检测放大器的检测容限。

但是，图2所示的特性是当位线电容CBL变得小于最佳值Cx的时候，位线之间的电压差反过来变小，检测容限变小。原因如下。如上所述，读数据的时候，将板线PL从L电平提高到H电平，按照这个点上单元电容器的剩余极化状态给位线输出电荷，升高位线的电压。由于输出到位线上的电荷的量随着单元电容器剩余极化状态的不同而不同，在位线对上产生电压差。如果位线电容太大，从单元电容器流出来的电荷产生的位线电压的变化变小。

但是，如果位线电容变得非常小，将板线PL驱动到H电平的时候，施加在单元电容器上的电压变小。原因是施加在板线PL上的电压(通常的电源电压是5伏)被单元电容器和位线电容分压，分出来的电压被施加到单元电容器上。如果将施加到这个单元电容器的电压高于这种铁电材料磁滞特性的最高电压，流出这个单元电容器的电荷最多。但是，如果位线电容特别小(或者单元电容器电容特别大)，导致施加到单元电容器上的电压小于铁电材料磁滞特性的最大电压，流出单元电容器的电荷就变少，位线电压变化反过来变小。结果就得到图2所示的特性。

这样，当位线电容小于最优值Cx的时候，读数容限下降，我们不希望这样。位线电容可能变得小于最优值Cx，如果因为要考虑单元阵列的结构，字线的数量少，从而使位线的长度变短。这样就会给读出容量带来不利影响，我们不希望这样。

铁电存储器的特殊测试就是保持能力测试，在这一测试中检查将存储器放到预先确定的高温环境下铁电电容器的剩余极化减小的情况下，是否能够维持正常工作状态。这一测试非常耗时，因为必须将存储器在高温环境下存放很长时间，如果有位线电容不同的多种存储器，即使在存储器铁电电容器的高温条件下特性变化相同，读数容限也会因为位线电容的差别而不同，因此需要针对所有种类的存储器进行保持能力测试。如果所有种类存储器的位线电容都相同，那么由它决定的读数容限相同，因而能够只进行同样的一次保持能力测试。

发明内容

因此本发明的目的是提供一种铁电存储器，其中的位线电容能够最优。

一方面，为了这一目的，在铁电存储器中提供多条字线，与它们交叉的多条位线，在这些交叉点上具有铁电电容器的多个存储器单元和能够与位线连接多个校正电容器。多个校正电容器中至少有一些与一条位线连接，因而能够将位线电容提高预先确定的量。

在另一个优选实施方案中，校正电容器在位线交叉的扭转区域内。或者在另一个优选实施方案中，将具有多个存储器单元的单元阵列四周形成的哑单元区域的哑电容器与位线连接，作为校正电容器。随后将这些校正电容器与位线适当地连接，从而使位线电容达到最优值。适当地选择连接的校正电容器的数量。还有，这一连接可以利用母线方法通过例如存在/不存在接触孔或者存在/不存在金属形成来做到。

在另一个优选实施方案中，校正电容器通过开关装置与位线连接，利用校正控制信号控制开关的导通。这种校正控制信号可以通过例如将寄存器设置为打开电源来产生。

附图说明

图1是现有技术中典型铁电存储器单元的一个电路图；

图2是说明铁电存储器单元位线电容和电压差之间关系的特性曲线；

图3是铁电薄膜的磁滞曲线；

图4用于给出本发明中铁电电容器的极化方向；

图5是2T2C结构存储器单元中读数和写数的时序图；

图6说明存储器的单元阵列结构；

图7说明这个实施方案中的单元阵列结构；

图8说明这个实施方案中的单元阵列结构；

图9是图7和8所示单元阵列的部分平面图；

图10是图7和8所示单元阵列的剖面图；

图11是图7和8所示哑区域的剖面图；和

图12是第二个实施方案的阵列布局图。

具体实施方式

下面参考附图介绍本发明。但是本发明的范围并不限于下面的实施方案，而是包括权利要求及其等价条款给出的范围。

首先，简单介绍图1所示铁电存储器单元的工作原理。图3画出了铁电薄膜的磁滞曲线。用水平轴表示施加的电场或者电压，用垂直轴表示极化电荷。从这条磁滞曲线可以看出，铁电薄膜的极化状态从磁滞曲线上的K点沿着L点、M点、N点和K点变化。

图4给出了这个说明中铁电电容器的极化方向。在图4中画出了图3中极化状态K、L、M和N的情况。下面将参考图3和图4介绍铁电薄膜的磁滞特性。

如图4所示，给铁电电容器C1、C2施加5V电压，产生向下的电场Ek的时候，在电容器C1和C2上产生图中向下方向的极化电荷-qs。去掉电容器之间施加的电压，从状态K改变到状态L的时候，极化电荷-qr保留在电容器C1和C2上。另一方面，如果给铁电电容器C1和C2施加图中向上方向的5V电压，就得到向上的电场Em，形成产生极化电荷+qs的极化状态M。即使是从这个状态M将电容器上的电压去掉，也会在电容器上维持极化电荷+qr的极化状态，就象状态N一样。

在这个说明中，在电容器之间施加电场或者电压的状态K或者状态M用实线箭头说明，电容器间没有任何电势差，没有任何电场的剩余极化状态L或者N用虚线箭头表示。相应的极化方向用箭头方向表示。

图5是2T2C结构中存储器单元的数据写入和读出时序图。这个时序图说明字线WL、板线PL、检测放大器操作、位线对BL、/BL和电容器C1、C2的极化方向。图5中用水平轴表示时间方向。

在第一个写周期中，在时刻Wt0，没有给出写入铁电存储器单元的数据。还有，将位线对BL、/BL复位成中间电位，将字线WL和板线PL设置成L电平。下一步，在时刻Wt1，当字线WL被驱动到H电平的时候，存储器单元MC的晶体管Q1、Q2导通，导致电容器对C1、C2与相应的位线对BL、/BL连接。然后在时刻Wt2按照写数据启动检测放大器SA，导致位线BL被驱动到H电平，位线/BL被驱动到L电平。结果，位线BL这边的铁电电容器C1具有向下的电场，以及状态K中的向下的极化方向。在这个时刻，另一条位线/BL那边的铁电电容器C2没有任何电场，因此极化方向不定。

下一步在时刻Wt3让板线PL处于H电平的时候，与位线/BL连接处于L电平的电容器C2在与C1的极化方向相反的方向上极化。具体而言，电容器C2处于状态M，电容器C1处于状态L。下一步，在板线PL回到L电平，电容器C1再一次极化，在时刻Wt5，字线WL返回L电平，单元晶体管Q1、Q2截止。结果，电容器C1具有状态L中向下的剩余极化，电容器C2具有状态N的向上的剩余极化。这些剩余极化状态维持下来，即使电源被关闭。

下一步，在读数操作过程中，在时刻R0将位线对BL、/BL预先充电充到0V。然后，在时刻Rt1，字线WL变成H电平，板线PL变成H电平的时候，电容器C1从状态L变成状态M，也就是说它的极化方向翻转。与此同时，电容器C2从状态N变成状态M。结果，极化方向翻转了的铁电电容器C1比极化方向没有翻转的铁电电容器C2向位线释放更多的电荷，从而在位线对BL、/BL上产生预先确定的电位差。

下一步在时刻Rt2，板线处于L电平。结果，位线对的电位下降一些，但是维持上述电压差。在时刻Rt3，检测放大器SA打开，检测和放大位线对上的电位差。结果，储存在铁电电容器上的数据通过位线读了出来。

在时刻Rt1，让电容器C1和C2进入向上极化状态(状态M)，从而破坏储存的数据。因此，在时刻Rt4和Rt5，通过让板线PL分别变成H点平和L电平，将检测放大器的放大结果提供给铁电电容器C1、C2重新写入数据。然后，当字线WL在时刻Rt6变成L电平的时候，符合储存数据的剩余极化状态在存储器单元的电容器中得以维持。

由此可知，在读出数据的时候，让板线PL从L电平变成H电平，从而导致铁电电容器的电荷输出到位线对上，在位线对上产生微小电压差。按照铁电电容器的电荷差产生一对位线上的电压差。也就是说，当位线电容变小的时候，铁电电容器电荷产生的电压变化变大，电压差也变大。

但是如果位线电容小于最优电容值Cx，铁电电容器的电容比就变小，从而在读数据的过程中，板线PL变成H电平的时候，施加在铁电电容器上的电压变小。如果施加的这个电压小于图3中状态M中施加的电压(最大电压)，因为剩余极化流出的电荷的量变得小于最大值。结果，位线对上的电压差变小。

因此，在这个实施方案中，如果位线电容小于最优电容值Cx，这个电容就能够增大，从而将它校正到最优值Cx。为此目的，事先在这个电容阵列中提供校正位线电容的校正电容器，这些校正电容器能够按照最后特性与位线连接。

图6说明存储器的单元阵列结构。图1所示的存储器单元MC按照阵列方式排列。在行方向上，有多条字线EL0～3和板线PL0-3；在列方向上，有多条位线对BL0～2、/BL0～2；每个存储器单元都与相应的字线、板线和位线对连接。检测放大器SA与每个位线对连接。

为了减小制造工艺对单元阵列的影响，在单元阵列的四周提供形成哑单元DC的哑单元区域20。哑单元DC具有与真实存储器单元MC一样的结构，但是哑单元晶体管不与位线对连接，哑单元晶体管和哑晶体管不连接。通过在单元阵列的四周布上哑单元，能够减少制造工艺因为单元阵列四周区域结构的不规则性损失的不利影响。

此外，在单元阵列中提供扭转区域22A、B、C，其中位线对的位置被翻转，以便减少位线对之间的串扰。位线对BL0、/BL0在扭转区域22A、22C内交叉；位线对BL1、/BL1在扭转区域22B交叉，位线对BL2、/BL2在扭转区域22A、22C交叉。这样，位线之间杂散电容Cp1～4的串扰会被抵消掉。

例如，参考位线BL0，通过采用扭转结构，位线BL0通过杂散电容Cp3从位线BL1，通过杂散电容Cp2从位线/BL1，接收相邻位线对BL1、/BL1的电压变化。由于位线对BL1、/BL1在读出和写入的时候以相反的方式驱动，因此位线对两边造成的串扰被抵消掉。类似地，参考位线/BL0，它通过杂散电容Cp4从位线对BL1，通过杂散电容Cp1从位线/BL1接收位线对的影响。因此，在这种情况下也能够抵消串扰的影响。

这样，为了减少相邻位线对串扰的影响，偶数编号的位线对BL0、/BL0、BL2、/BL2在扭转区域22A、22C中的左边和右边交叉，奇数编号的位线对BL1、/BL1在扭转区域22B的左边和右边交叉。

如上所述，在铁电存储器的单元阵列结构中的外围区域里，做一个哑单元区域20，在这个单元阵列扭转中，在几个位置有区域22。在一个优选实施方案中，在这个哑区域20和扭转区域22中形成校正电容器，它们与位线对连接。如同下面将描述的一样，在哑区域已经形成了哑单元，因此能够将这些哑单元中的哑电容器用作校正电容器。还有，在扭转区域22中保证位线的交叉空间，从而能够在这些区域22中提供校正电容器。通过这种方式，不必在单元阵列中提供新的区域来制作校正电容。

图7说明这个实施方案中的单元阵列结构。事先在单元阵列30中的扭转区域22A、22B和22C里提供校正电容器Cc，这些校正电容器Cc与对应的位线对BL、/BL连接。另外，为哑单元形成电容器与位线对连接，在单元阵列30的外围哑单元区域20中作为校正电容器Cc。因此，在图7所示的实例中，进行校正，从而通过在一根位线上连接五个校正电容器来增大位线的电容。

图8是这个实施方案中单元阵列的布局图。在这个实例中，事先在单元阵列中扭转区域22A、22B和22C里以及外围哑单元区域20里提供校正电容器Cc。但是，在图8所示的实例中，只有扭转区域22B中提供的校正电容器Cc与位线对连接。因此，单独一个校正电容器Cc与每个位线连接，从而进行校正，使得它的电容增大。

可以在每个制造工艺批中或者针对每一个产品改变与位线连接的校正电容器的个数。为此目的，校正电容器和位线的连接可以用金属形成或者不形成接触孔来实现。此外，就象下面将详细介绍的一样，可以通过在校正电容器和位线之间提供连接晶体管，通过控制信号控制连接晶体管的导通/截止，来细调位线电容。

图9是图7和8所示单元阵列的部分平面图。图10是它们的剖面图。图9中的平面图说明字线WL1、板线PL1、位线对BL0、/BL0、BL1、/BL1和扭转区域22B。还有，图10说明图9中X1-X2处的位线BL0的剖面图。在P型半导体基底40的表面，有一个场二氧化碳薄膜41和一个N型源极区域和漏极区域42和43。字线WL1是用例如多晶硅形成的一个栅极电极。在交叉字线WL的方向上形成位线BL0。也就是说，存储器单元晶体管Q1由字线WL1、源区域和漏极区域42和43构成。

在场二氧化碳薄膜41上形成的绝缘薄膜44平整的一个位置上形成存储器单元晶体管C1和校正电容器Cc。如图所示，这两个电容器C1和Cc由水平方向延伸的下面的一个电极50和铁电材料层52和用相应的绝缘方式被绝缘薄膜45覆盖的上层电极54构成。下面的电极50对应于垂直于图10的平面的方向上，或者在图9的水平方向上延伸的板线PL。每个电容器的铁电材料层52和上层电极54互相绝缘。

单元晶体管的源极/漏极区域43通过导电层56A与单元电容器C1的上部电极52连接。还有，另一个源极/漏极区域42与位线BL0连接，由一个导电层构成。此外，位线BL0通过接触孔58与导电层56B连接。以延伸的方式形成这个导电层56B，与校正电容器Cc的上部电极54连接。校正电容器的下面的电极50还在垂直于图10的方向，也就是图9的水平方向上延伸，以相应的绝缘方式有铁电材料层52和上部电极54。这个下面的电极50与地电位连接。

如果在绝缘层46中形成接触孔58，校正电容器Cc就与对应的位线连接，如果不形成接触孔58，就不连接。因此，校正电容器Cc是否与位线连接可以通过选择形成或者不形成这样的接触孔58来加以控制。在另一个实例中，如果不形成延伸的导电层56B，校正电容器不与位线连接，如果形成这样的一层56B，就与它连接。于是，校正电容器与位线的连接同样可以通过这种导电层56B的形成或者不形成来进行控制。

如图9所示，位线对BL1、/BL1在扭转区域22B中交叉。因此位线/BL1与导电层60连接，通过接触孔在位线的导电层上面形成另外一层。这样，为了让位线对跨过，在图9的垂直方向上预定长度的扭转区域是必不可少的。在这个实施方案中，事先用这个扭转区域22B形成校正电容器Cc。

图11是哑区域的一个剖面图。在这个哑区域中形成与单元阵列区域中存储器单元一样的结构。因此各个区域或者层的引用数字与图10的情形一样。还有，它的平面图与图9中的单元阵列区域30相同。

如图11所示，构成哑单元阵列的源极/漏极区域42d与位线BL不连接。还有，另一个源极/漏极区域43d不与电容器连接。与哑单元的电容器的上部电极54连接的位线BL和导电层56通过接触孔62连接。因此通过控制接触孔62的形成，能够控制校正电容器Cc与位线的连接。作为另一个实例，可以通过形成或者不形成导电层56来进行这一控制。

图12是第二个实施方案的阵列布局图。在这第二个实施方案中，为了能够提高或者调整位线的电容，在扭转区域22和哑单元区域20形成校正电容器Cc。还有，在这第二个实施方案中，不是通过接触孔的存在/不存在将校正电容器与位线连接，校正电容器Cc通过构成开关元件的校正晶体管Qc与位线连接。因此在校正电容器Cc和位线之间形成校正晶体管Qc，通过校正控制信号C0～C4控制这个晶体管的导通/截止。这些校正控制信号C0～C4是通过锁存校正控制数据S1的锁存器电路LAT0～LAT4产生的。

例如，在打开电源的时候，通过在锁存电路LAT0～LAT3中顺序锁存用于这个电容校正的校正控制数据来控制校正晶体管Qc的导通。因此，即使是在封装中完成了存储器的装配，添加到位线上的校正电容器的数量也可以自由控制，通过从外面提供校正控制数据S1设置控制数据到锁存电路中。

在图12中，如果只有锁存电路LAT0锁存校正控制数据“1”，其余锁存电路LAT1～LAT4锁存校正控制数据“0”，只有校正控制信号C0被驱动到H电平，其余校正控制信号C1～C4保持L电平。结果，只有一个哑区域20中的校正电容器Cc与位线连接。这样，与位线连接的校正电容器Cc的数量可以按照锁存电路锁存的校正控制数据加以控制。

在第二个实施方案中，需要用于连接控制的校正控制晶体管。但是，由于在哑单元区域中形成了哑晶体管，因此可以使用这些晶体管，哑晶体管的栅极电极可以被用作控制信号线。还有，可以通过形成与扭转区域中的存储器相同的晶体管来提供校正晶体管。也就是说，第二个实施方案可以通过在扭转区域中提供存储器单元结构来实现。添加校正晶体管不会导致面积大幅度增加。

在以上实施方案中，为位线准备的多个校正电容器中至少有一个校正电容器的电容值不同于其它校正电容器的电容值。例如，通过让过校正电容器的电容值按照二进制比例变化，也就是1∶2∶4∶8，就可以通过适当地选择这些校正电容器给位线添加所需要的电容值。可以简单地将这些电容值设计成校正电容器的上部电极的面积按照上述比值变化，不需要改变存储器制造工艺。

利用上述实施方案，可以事先形成能够与位线连接的校正电容器而不需要提供新的区域。还有，可以按照位线电容值适当地将校正电容器连接到位线上，将位线电容值设置成最佳值。

既然利用上面描述的本发明，在铁电存储器中，可以将位线电容设置成最佳值，因此能够防止读数容限下降。

Claims (13)

1.一种铁电存储器，包括：

多条字线；

与所述字线交叉的多条位线；

多个存储器单元，在所述字线和位线的交叉点上，包括铁电电容器；和

能够与所述位线连接的多个校正电容器，

其中所述多个校正电容器中的至少一部分与所述位线连接。

2.权利要求1的铁电存储器，其中在有多个存储器单元的单元阵列区域内，有位线交叉的一个扭转区域；和

在所述扭转区域内形成所述校正电容器。

3.权利要求1的铁电存储器，其中在有所述多个存储器单元的单元阵列区域的四周区域内，有一个哑单元区域，其中有哑单元；和

在所述哑单元区域形成所述校正电容器。

4.权利要求1的铁电存储器，其中在每条位线上提供的多个校正电容器，最佳数量的校正电容器与对应的位线连接。

5.权利要求4的铁电存储器，其中多个校正电容器中至少一部分的电容值不同于其余校正电容器的电容值，因此位线电容值的改变量随着与它连接的校正电容器组合不同而不同。

6.权利要求1的铁电存储器，其中所述校正电容器和位线的连接是通过接触孔或者半导体基底上形成的导电层实现的，连接还是不连接是通过形成或者不形成这样的接触孔或者导电层来加以控制的。

7.权利要求1的铁电存储器，其中在所述校正电容器和位线之间还有开关元件，还有控制信号线用来控制开关元件的导通和截止。

8.权利要求7的铁电存储器，包括一个控制信号产生电路，它将一个控制信号应用到所述控制信号线，所述控制产生电路的所述控制信号是按照控制数据来设置的。

9.权利要求1的铁电存储器，其中一对位线与所述存储器单元连接；

在所述多个存储器单元中一对位线交叉的一个扭转区域；

在所述扭转区域内形成所述校正电容器。

10.一种铁电存储器，包括：

一个单元阵列区域，包括多条字线，与所述字线交叉的多条位线，所述字线和位线交叉点上，每一个都包括一个铁电电容器和一个晶体管的多个存储器单元；和

能够与所述位线连接，在所述单元阵列区域内，和/或在所述单元阵列区域四周的多个校正电容器；

其中多个校正电容器中的至少一部分与所述位线连接。

11.权利要求10的铁电存储器，其中的校正电容器是具有与所述存储器单元内铁电电容器相同结构的铁电电容器。

12.权利要求10的铁电存储器，还包括一个半导体基底；

其中用所述半导体基底上位线上的所述导电层形成所述位线；和

在所述位线的导电层下面与所述存储器单元内的铁电电容器一起形成所述校正电容器。

13.权利要求10的铁电存储器，还包括一个半导体基底；

其中所述存储器单元的铁电电容器和所述校正电容器都在所述半导体基底上形成的绝缘层上。

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