CN102195618A - 数据保持器件 - Google Patents

Abstract

本发明提出了一种数据保持器件，包括：环路结构部分LOOP，使用在环路中连接的多个逻辑门(NAND3和NAND4)来保持数据；非易失性存储部分(NVM)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分(LOOP)中的数据；电路分离部分(SEP)，用于将环路结构部分(LOOP)与非易失性存储部分(NVM)电分离；以及设置/重置控制器(SRC)，基于存储在非易失性存储部分(NVM)中的数据来产生预定设置信号(SNL)或重置信号(RNL)，其中，根据所述设置信号(SNL)和重置信号(RNL)将多个逻辑门分别设置和重置为任意输出逻辑电平。

Description

数据保持器件

技术领域

本发明涉及一种数据保持器件，具体涉及一种数据保持器件的非易失性技术。

背景技术

作为用于诸如锁存电路之类的时序电路的数据保持器件，例如，已知存在一种具有两个类似环路串联的反相电路的电路。然而，这样的数据保持器件通常仅以易失性方式保持数据，使得当电源掉电时会丢失数据。换言之，即使电源再次上电，电源掉电之前所存储的数据也不能恢复。

因此，当利用具有数据保持器件的锁存电路的序列处理由于一些原因被中断时，为了保持数据，电源不应掉电，同时消耗功率。此外，如果序列处理被掉电或其他事件中断时，需要从头开始损失大量时间来重新启动处理。

图46示出了根据传统示例的数据保持器件的电路。

图46所示的数据保持电路包括铁电元件CL，铁电元件CL连接至存储元件中的信号线(图46中的实线，在信号线上保持数据表现为电压信号)，存储元件具有由反相器INVx和INVy构成的环路结构部分(由图46的虚线包围)。

当电源掉电时，使用信号线上的电压值来设置铁电元件CL的残留极化状态，使得将数据写入铁电元件CL中。这样的写入操作使得即使在电源掉电之后也能够以非易失性方式存储数据。

另一方面，当读出铁电元件CL中写入的数据时，在电源上电之后将节点N设置为浮动状态。然后，在这种状态下，经由板线(plate line)PL将电压信号施加于铁电元件CL的两端，使得在节点N处产生与铁电元件CL的残留极化状态相对应的电压信号。基于上述传统数据保持器 件的反相器INVx的阈值，将节点N处所产生的电压信号判定为0或1作为数据(0-1判定)。

发明内容

根据上述传统数据保持器件，明确有利的是，即使在电源掉电的情况下也可以保持数据。

然而，上述传统数据保持器件具有以下缺点：存储元件中的铁电元件CL在正常操作下变成存在于信号线上的大负载电容，这会导致存储元件中速度降低或功耗增加。

此外，上述传统数据保持器件需要在读出数据时将节点N设置为浮动状态(以关闭通过开关SWx和SWy)，使得与铁电元件CL的残留极化状态相对应的电荷不会泄露到电源线或接地线。因此，上述传统数据保持器件需要4种类型的时钟信号(CKA、/CKA、CKB以及/CKB)作为用于通过开关SWx和SWy的时钟信号，这会导致功耗的增加。

此外，如图46和47所示，上述传统数据保持器件使用铁电元件CL与构成反相器INVx的晶体管的栅极电容之间的电容耦合，以读取与铁电元件CL的残留极化状态相对应的电压信号Vout。然而，铁电元件CL的电容(图47中斜上实线)具有较大值(几百法拉)，而构成反相器INVx的晶体管的栅极电容(图47中斜下实线)具有较小值(几个法拉)。因此，在节点N处示出的电压信号Vout小到近似10至100毫伏，从而由于元件的变化，很难根据电压信号Vout来设置反相器INVx的阈值，反相器INVx的阈值用于执行读取数据的0-1判定。

此外，传统CMOS电路具有显而易见的问题：如果电源电压降至0.6伏特，则数据保持器件中的数据会因为电路模块电源的开/关所引起的电源电压波动而发生改变，即，电源电压相对于波动的功率裕度较小。

注意，相同申请人提交的日本专利No.3737472的说明书(下文中被称作专利文献1)公开和提出了一种数据保持器件作为与上述有关的技术，该数据保持器件使用铁电电容器来以非易失性方式保持数据。

合并了铁电元件的非易失性数据保持器件不需要用于保持数据 的电源电压，从而可以解决由于电源电压波动所引起的变化数据。然而，由于铁电元件的特性，很难使用0.6伏特的电源电压来驱动铁电元件，以将数据写入到铁电元件中。换言之，当由0.6伏特的电源电压来驱动CMOS电路时，很难使用相同的电源电压来驱动铁电元件。

相反，当由3.3伏特的电源电压来驱动CMOS电路时，如果使用相同的电源电压来驱动铁电元件，则不必要的消耗大量功率。

此外，在上述传统数据保持器件中，当实现数据保持器件时存在许多应当考虑的问题，例如：害怕在电源开/关期间会破坏铁电元件的存储数据；当将数据保存和恢复至铁电元件中时，需要停止进入环路结构部分的时钟；以及在将数据保持器件合并到系统中之后，不能评价铁电元件的模拟特性。

考虑发明人所发现的上述问题点，本发明的目的是提供可靠和方便的数据保持器件，而不会降低速度或增加常规操作期间所消耗的电力，能够甚至在已经断电之后以非易失性方式保存数据。

为了实现上述目的，根据本发明的数据保持器件被配置为包括：环路结构部分，使用类似环路连接的多个逻辑门保持数据；非易失性存储部分，使用铁电元件的磁滞特性来以非易失性方式存储在环路结构部分中保持的数据；电路分离部分，用于将环路结构部分与非易失性存储部分彼此电分离；以及设置/重置控制单元，基于存储在非易失性存储部分中的数据来产生预定设置信号或重置信号，其中，根据所述设置信号和重置信号将多个逻辑门分别设置和重置为任意输出逻辑电平。

参照以下对最佳实施例的详细描述以及相关附图，进一步揭示出其他特征、元件、步骤、优点和特性。

附图说明

图1是示出了根据本发明的数据保持器件的实施例的电路图。

图2是示出了具有电平移位功能的反相器INV6(以及反相器INV7)的结构示例的电路图。

图3是示出了根据本发明的数据保持器件的操作示例的时序图。

图4是示出了正常操作中信号路径的电路图。

图5是示出了数据写入动作中信号路径的电路图。

图6是示出了数据读取动作中信号路径的电路图。

图7是示出了根据本发明的数据保持器件的第一变型示例的电路图。

图8是示出了具有电平移位功能的三态反相器INV6’(以及反相器INV7’)的结构示例的电路图。

图9是示出了根据本发明的数据保持器件的另一操作示例的时序图。

图10是示出了铁电元件的特性的图。

图11是示出了使用铁电元件之间电容耦合的数据读取方法的图。

图12是示出了根据本发明的数据保持器件的第二变型示例的电路图。

图13是示出了根据本发明的数据保持器件的第三变型示例的电路图。

图14是示出了D触发器的应用示例的电路图。

图15是示出了正常操作中信号路径的电路图。

图16是示出了数据写入动作中信号路径的电路图。

图17是示出了数据读取动作中信号路径的电路图。

图18是示出了根据本发明的数据保持器件的第四变型示例的电路图。

图19是示出了根据本发明的数据保持器件的操作示例的时序图。

图20是示出了根据本发明的数据保持器件的另一操作示例的时序图。

图21是示出了通过交换数据的处理切换动作的示例的示意图。

图22是示出了单元模式的第一布局示例的示意图。

图23是示出了单元模式的第二布局示例的示意图。

图24是示出了单元模式的第三布局示例的示意图。

图25是示出了单元模式的第四布局示例的示意图。

图26是示出了根据本发明的数据保持器件的第五变型示例的电 路图。

图27是示出了根据本发明的数据保持器件的第五变型示例中使用的信号管脚的框图。

图28是解释根据本发明的数据保持器件的第五变型示例中使用的信号管脚功能的图。

图29是示出了读出放大器的结构示例的电路图。

图30是示出了常规操作期间器件的各个部分的操作状态的电路图。

图31是示出了数据写入操作期间器件的各个部分的操作状态的电路图。

图32是示出了数据读取操作期间器件的各个部分的操作状态的电路图。

图33是示出了测试操作期间器件的各个部分的操作状态的电路图。

图34是用于解释评价铁电元件的模拟特性的操作的时序图。

图35是示出了参考电压Vref与输出信号Q之间的关系的示意图。

图36是用于解释其中使用SCAN-PASS(测试电路)的数据保持器件的测试操作的框图。

图37A是示出了其中使用SCAN-PASS(测试电路)的测试操作的一个示例的流程图。

图37B是示出了其中使用SCAN-PASS(测试电路)的测试操作的另一示例的流程图。

图38是示出了根据本发明的数据保持器件的第六变型示例的电路图。

图39是示出了根据本发明的数据保持器件的第七变型示例的电路图。

图40是示出了根据本发明的数据保持器件的第七变型示例的常规操作期间该器件的各个部分的操作状态的电路图。

图41是示出了根据本发明的数据保持器件的第七变型示例的数据写入操作期间该器件的各个部分的操作状态的电路图。

图42是示出了根据本发明的数据保持器件的第七变型示例的数据读出操作期间该器件的各个部分的操作状态的电路图。

图43是示出了根据本发明的数据保持器件的第七变型示例的测试操作期间该器件的各个部分的操作状态的电路图。

图44是用于解释电源开/关期间防数据损坏功能的时序图。

图45是示出了在第二电源电压VDD2低于第一电源电压VDD1的情况下使用的反相器INV6和INV7的示例的图。

图46示出了根据传统示例的数据保持器件的电路。

图47是示出了传统数据读取方法的图。

具体实施方式

图1是示出了根据本发明的数据保持器件的实施例的电路图。

如图1所示，本实施例的数据保持器件是锁存电路，包括：反相器INV1至INV7，通过开关(pass switch)SW1至SW4，多路选择器MUX1和MUX2，N沟道场效应晶体管Q1a、Q1b、Q2a和Q2b，以及铁电元件(铁电电容器)CL1a、CL1b、CL2a和CL2b。

反相器INV1的输入端连接至数据信号(D)的接收端。反相器INV1的输出端连接至反相器INV2的输入端。反相器INV2的输出端经由通过开关SW1连接至多路选择器MUX1的第一输入端(1)。多路选择器MUX1的输出端连接至反相器INV3的输入端。反相器INV3的输出端连接至反相器INV5的输入端。反相器INV5的输出端连接至输出信号(Q)的输出端。多路选择器MUX2的第一输入端(1)连接至反相器INV3的输出端。多路选择器MUX2的输出端连接至反相器INV4的输入端。反相器INV4的输出端经由通过开关SW2连接至多路选择器MUX1的第一输入端(1)。

这样，本实施例的数据保持器件包括环路结构部分LOOP，该环路结构部分LOOP使用类似环路连接的两个逻辑门(图1中的反相器INV3和INV4)以保持输入数据信号D。

注意，通过向环路结构部分LOOP提供第一电源电压VDD1(例如，0.6伏特)来驱动该环路结构部分LOOP。

反相器INV6的输入端连接至多路选择器MUX1的第一输入端(1)。反相器INV6的输出端经由通过开关SW3连接至多路选择器MUX2的第二输入端(0)。反相器INV7的输入端连接至多路选择器MUX2的第一输入端(1)。反相器INV7的输出端经由通过开关SW4连接至多路选择器MUX1的第二输入端(0)。

铁电元件CL1a的正端连接至第一板线PL1。铁电元件CL1a的负端连接至多路选择器MUX2的第二输入端(0)。晶体管Q1a连接在铁电元件CL1a的端子之间，晶体管Q1A的栅极连接至F重置信号FRST的接收端。

铁电元件CL1b的正端连接至多路选择器MUX2的第二输入端(0)。铁电元件CL1b的负端连接至第二板线PL2。晶体管Q1b连接在铁电元件CL1b的端子之间。晶体管Q1b的栅极连接至F重置信号FRST的接收端。

铁电元件CL2a的正端连接至第一板线PL1。铁电元件CL2a的负端连接至多路选择器MUX1的第二输入端(0)。晶体管Q2a连接在铁电元件CL2a的端子之间。晶体管Q2的栅极连接至F重置信号FRST的接收端。

铁电元件CL2b的正端连接至多路选择器MUX1的第二输入端(0)。铁电元件CL2b的负端连接至第二板线PL2。晶体管Q2b连接在铁电元件CL2b的端子之间。晶体管Q2b的栅极连接至F重置信号FRST的接收端。

这样，本实施例的数据保持器件包括非易失性存储部分NVM，使用铁电元件(CL1a、CL1b、CL2a和CL2b)的磁滞特性，以非易失性方式存储环路结构部分LOOP所保持的数据D。

注意，通过向非易失性存储部分NVM提供高于第一电源电压VDD1的第二电源电压VDD2(例如，1.2伏特)来驱动该非易失性存储部分NVM。

此外，在上述结构元件中，通过开关SW1根据时钟信号CLK导通和断开，而通过开关SW2根据相反时钟信号CLKB(时钟信号CLK的逻辑反信号)导通和断开。换言之，通过开关SW1和通过开关SW2以 彼此排他(互补)的方式导通和断开。

另一方面，每个通过开关SW3和SW4根据控制信号E1导通和断开。此外，每个多路选择器MUX1和MUX2根据控制信号E2在信号路径之间切换。换言之，在本实施例的数据保持器件中，多路选择器MUX1和MUX2、反相器INV6和INV7以及通过开关SW3和SW4起到电路分离部分SEP的作用，将环路结构部分LOOP与非易失性存储部分NVM彼此电分离。

注意，在构成电路分离部分SEP的电路元件之中，通过向包括在环路结构部分LOOP中的多路选择器MUX1和MUX2提供第一电源电压VDD1，来驱动多路选择器MUX1和MUX2，并且通过向包括在非易失性存储部分NVM中的通过开关SW3和SW4提供第二电源电压VDD2，来驱动通过开关SW3和SW4。

此外，通过向反相器INV6和INV7提供第一电源电压VDD1和第二电源电压VDD2来驱动反相器INV6和INV7，并且反相器INV6和INV7具有电平移位器的功能，对在环路结构部分LOOP与非易失性存储部分NVM之间通信的数据D的电压电平进行转换。

图2是示出了具有电平移位功能的反相器INV6(以及反相器INV7)的结构示例的电路图。

如图2所示，反相器INV6(INV7)由P沟道MOS场效应晶体管P1至P3以及N沟道MOS场效应晶体管N1至N3构成。晶体管N1的栅极连接至输入端IN。晶体管N1的源极连接至接地端。晶体管N1的漏极连接至晶体管P1的漏极，并且还连接至输出端OUT。晶体管P1和P2的每个源极连接至第二电源电压VDD2的接收端。晶体管P1的栅极连接至晶体管P2的漏极。晶体管P2的栅极连接至晶体管P1的漏极。晶体管P2的漏极连接至晶体管N2的漏极。晶体管N2的源极连接至接地端。晶体管P3和N3的每个栅极连接至输入端IN。晶体管P3的源极连接至第一电源电压VDD1的接收端。晶体管P3的漏极连接至晶体管N3的漏极，并且还连接至晶体管N2的栅极。晶体管N3的源极连接至接地端。

在具有上述结构的反相器(INV6、INV7)中，如果将高电平的逻辑信号(第一电源电压VDD1)提供给输入端IN，则晶体管N1和P2 导通，而晶体管N2和P1截止。因此，从输出端OUT传递低电平(接地电压GND)的逻辑信号。相反，如果将低电平(接地电压GND)的逻辑信号提供给输入端IN，则晶体管N1和P2截止，而晶体管N2和P1导通。因此，从输出端OUT传递高电平(第二电源电压VDD2)的逻辑信号。换言之，反相器INV6(INV7)使提供给输入端IN的逻辑信号的逻辑电平反转，并且进一步将高电平电势从第一电源电压VDD1提高到第二电源电压VDD2，以供输出。

接着，详细描述具有上述结构的数据保持器件的操作。注意在以下描述中，各个单独部分处的节点电压表示如下。铁电元件CL1a与CL1b之间连接节点处的电压表示为V1，铁电元件CL2a与CL2b之间的连接节点处的电压表示为V2，反相器INV4的输入端出的电压表示为V3，反相器INV4的输出端处的电压表示为V4，反相器INV3的输入端处的电压表示为V5，以及反相器INV3的输出端处的电压表示为V6。

图3是示出了根据本发明的数据保持器件的操作示例的时序图。从图3可见，按照以下顺序示出了电源电压(VDD1和VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F重置信号FRST、对第一板线PL1施加的电压，对第二板线PL2施加的电压、节点电压V1、节点电压V2以及输出信号Q的电压波形。

首先，描述数据保持器件的正常操作。

在时间点W1之前，F重置信号FRST是“1”(VDD2的高电平)，并且晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两个端子间短路。因此不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。注意，第一板线PL1和第二板线PL2中的每一个是“0”(GND的低电平)。

此外，在时间点W1之前，控制信号E1是“0”，使得通过开关SW3和通过开关SW4断开。因此数据写入驱动器(图1示例中的反相器INV6和INV7)均禁用。

此外，在时间点W1之前，控制信号E2是“1”，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)。因此，在环路结构部分LOOP中形成正常环路。

因此，在时钟信号CLK的高电平时间段期间，通过开关SW1导通，而通过开关SW2断开，使得数据信号D成为输出信号Q。另一方面，在时钟信号CLK的低电平时间段期间，通过开关SW1断开而通过开关SW2导通。因此，在时钟信号CLK的下降沿处锁存数据信号D。

注意图4是示出了上述正常操作中信号路径(图4中用粗线表示)的电路图。

接着，描述铁电元件中的数据写入动作。

在时间点W1至W3期间，时钟信号CLK是“0”(GND)，并且反转时钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，第二通过开关导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以增强铁电元件中的数据写入动作的稳定性。

此外，在时间点W1至W3期间，F重置信号FRST是“0”(GND)，并且晶体管Q1a、Q1b、Q2a、Q2b截止，使得可以对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。

此外，在时间点W1至W3期间，控制信号E1是“1”(VDD2)，使得通过开关SW3和通过开关SW4导通，因此，每个数据写入驱动器(图1示例的反相器INV6和INV7)被使能。

注意，在时间点W1至W3期间，如上述相同的方式，控制信号E2是“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)。因此在环路结构部分LOOP中形成正常环路。

此外，在时间点W1至W2期间，第一板线PL1和第二板线PL2是“0”(GND)，并且在时间点W2至W3期间，第一板线PL1和第二板线PL2是“1”(VDD2)。换言之，对第一板线PL1和第二板线PL2施加相同脉冲电压。通过这种脉冲电压施加，铁电元件中残留的极化状态被设置为反转状态或非反转状态。

参照图3的示例，以下给出更多具体描述。在时间点W1处，输出信号Q是“1”(VDD1)。因此，节点电压V1变成“0”(GND)，节点电压V2变成“1”(VDD2)。因此，在时间点W1至W2期间，尽管第一板线PL1和第二板线PL2是“0”(GND)，但是在铁电元件CL1a和CL1b的端子之间不施加电压，并且在铁电元件CL2a的端子之间施加负电压， 在铁电元件CL2b的端子之间施加正电压。另一方面，在时间点W2至W3期间，尽管第一板线PL1和第二板线PL2是“1”(VDD2)，但是在铁电元件CL2a和CL2b的端子之间不施加电压，在铁电元件CL1a的端子之间施加正电压，在铁电元件CL1b的端子之间施加负电压。

这样，对第一板线PL1和第二板线PL2施加脉冲电压，使得铁电元件内的残留极化状态被设置为反转状态或非反转状态。注意，残留极化状态在铁电元件CL1a和CL1b之间以及在铁电元件CL2a和CL2b之间变成相反。此外，同样在铁电元件CL1a与CL1b之间以及铁电元件CL1b与CL2b之间，残留极化状态变成相反。

在时间点W3处，F重置信号FRST再次变成“1”(VDD2)，并且晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。在这种情况下，第一板线PL1和第二板线PL2中的每一个是“0”(GND)。

此外，在时间点W3处，控制信号E1再次变成“0”(GND)，使得通过开关SW3和通过开关SW4断开。因此，每个数据写入驱动器(图1示例的中的反相器INV6和INV7)禁用。注意，在图3的示例中，不关注控制信号E2，且控制信号E2是“0”(GND)。

然后，在时间点W4处，对环路结构部分LOOP提供的第一电源电压VDD1和对非易失性存储部分NVM提供的第二电源电压VDD2均被中断。在这种情况下，从时间点W3开始，F重置信号FRST保持为“1”(VDD2)，并且晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。即使当电源中断时发生电压波动，也不会无意地对铁电元件CL1a、CL1b、CL2a和CL2b施加电压，使得避免改变数据。

注意，图5是示出了上述数据写入动作(具体地，在时间点W1至W3期间)中信号路径(图5中的粗线)的电路图。

接着，描述来自铁电元件的数据读取动作。

在时间点R1至R5期间，时钟信号CLK是“0”(GND)，并且反转时 钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，并且第二通过开关SW2导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以增强从铁电元件的数据读取动作的稳定性。

在时间点R1处，F重置信号FRST首先是“1”(VDD1)，并且晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。即使当电源上电时发生电压波动，也不会无意的对铁电元件CL1a、CL1b、CL2a和CL2b施加电压，使得可以避免改变数据。

注意，在时间点R1处，第一板线PL1和第二板线PL2中的每一个是“0”(GND的低电平)。

在时间点R2处，在每个控制信号E1和E2是“0”(GND)的状态中(即，在数据写入驱动器禁用并且在环路结构部分LOOP中禁用正常环路的状态中)，针对环路结构部分LOOP的第一电源电压VDD1和针对非易失性存储部分NVM的第二电源电压VDD2导通。在这种情况下，图6中粗线所指示的信号线在浮置状态中。

在下个时间点R3处，F重置信号FRST变成“0”(GND)，使得晶体管Q1a、Q1b、Q2a和Q2b截止。然后，对铁电元件CL1a、CL1b、CL2a和CL2b施加电压，而同时第二板线PL2保持为“0”(GND)，第一板线PL1变成“1”(VDD2)。当施加这样的脉冲电压时，与铁电元件中的残留极化状态相对应的电压信号示作节点电压V1和节点电压V2。

参照图3的示例，以下给出具体描述。在节点电压V1，表现出相对低的电压信号(下文中由WL(弱低)表示其逻辑电平)。在节点电压V2处，表现出相对高的电压信号(下文中由WH(弱高)表示其逻辑电平)。换言之，在节点电压V1与节点电压V2之间出现与铁电元件中的残留极化状态的差别相对应的电压差。

在这种情况下，在时间点R3至R4期间，控制信号E2是“0”(VDD1)，并且选择多路选择器MUX1和多路选择器MUX2的第二输入端(0)。因此节点电压V3的逻辑电平变成WL，节点电压V4的逻辑电平变成WH。此外，节点电压V5的逻辑电平变成WH，而节点电压 V6的逻辑电平变成WL。这样，在时间点R3至R4期间，在器件的各个单独部分处的节点电压V1至V6仍不稳定(在这种情况下，反相器INV3和反相器INV4中不能完成逻辑电平反转，使得反相器INV3和反相器INV4的输出逻辑电平不完全是“0”(GND)或“1”(VDD1))。

在下个时间点R4，控制信号E2变成“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)，并且在环路结构部分LOOP中形成正常环路。随着这种信号路径切换，反相器INV4的输出端(具有逻辑电平WH)连接至反相器INV3的输入端(具有逻辑电平WH)，并且反相器INV3的输出端(具有逻辑电平WL)连接至反相器INV4的输入端(具有逻辑电平WL)。因此，在每个节点的信号逻辑电平(WH或WL)中不发生失配。此后，在环路结构部分LOOP中形成正常环路的时间段期间，反相器INV3接收逻辑电平WL的输入，并且尝试将输出逻辑电平提高至“1”(VDD1)，而反相器INV4接收逻辑电平WH的输入并且尝试将输出逻辑电平降低至“0”(GND)。因此，将反相器INV3的输出逻辑电平从不稳定逻辑电平WL固定到“0”(GND)，并且将反相器INV4的输出逻辑电平从不稳定的逻辑电平WH固定到“1”(VDD1)。

这样，在时间点R4处，由于环路结构部分LOOP变成正常环路，通过环路结构部分LOOP对从铁电元件读出的信号(节点电压V1与节点电压V2之间的电势差)进行放大。因此，将电源掉电之前所存储的数据(在图2的示例中“1”(VDD1))恢复为输出信号Q。

之后，在时间点R5处，F重置信号FRST再次变成“1”(VDD2)，使得晶体管Q1a、Q1b、Q2a和Q2b导通，并且每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。在这种情况下，第一板线PL1和第二板线PL2中的每一个是“0”(GND)。因此，将数据保持器件重置为与时间点W1之前状态(即正常操作状态)相同的状态。

注意，图6是示出了在上述数据读取动作(具体地，在时间点R3至R4期间)中信号路径(图6中的粗线)的电路图。

如上所述，本实施例的数据保持器件包括：环路结构部分LOOP， 使用彼此类似环路连接的逻辑门(图1中的反相器INV3和INV4)来保持数据；非易失性存储部分NVM(CL1a、CL1b、CL2a、CL2b、Q1a、Q1b、Q2a和Q2b)，使用铁电元件的磁滞特性以非易失性方式存储保持在环路结构部分LOOP中的数据；以及电路分离部分SEP(MUX1、MUX2、INV6、INV7、SW3和SW4)，用于将环路结构部分LOOP与非易失性存储部分NVM彼此电分离。电路分离部分SEP具有对环路结构部分LOOP进行电操作而同时在数据保持器件的正常操作中保持对铁电元件施加的电压恒定的结构。

这样，并不根据环路结构部分LOOP的信号线直接驱动铁电元件CL1a、CL1b、CL2a和CL2b，而是将用作缓冲器的数据写入驱动器(图1中的反相器INV6和INV7)置于环路结构部分LOOP的信号线与铁电元件CL1a、CL1b、CL2a和CL2b之间，使得铁电元件CL1a、CL1b、CL2a和CL2b不会成为环路结构部分LOOP内的负载电容。

此外，通过开关SW3和SW4连接至数据写入驱动器(反相器INV6和INV7)的输出端，使得仅在输入写入动作中，通过开关SW3和SW4根据控制信号E1导通。因此，在正常操作中，铁电元件CL1a、CL1b、CL2a和CL2b可能不被驱动。

此外，在数据读取动作中，多路选择器MUX1和MUX2的输入和输出路径根据控制信号E2切换，使得可以对环路结构部分LOOP中逻辑门(图1中反相器INV3和INV4)与铁电元件CL1a、CL1b、CL2a和CL2b之间的连接和中断进行控制。因此，由于特定节点在浮置状态中使得不必添加具有大负载的时钟线，可以避免功耗的增加。

注意，对于本实施例的数据保持器件而言，需要附加控制信号E1和E2，但是与始终驱动时钟信号的情况不同，在正常操作中根本不驱动这些信号。因此，对数据保持器件的功耗几乎没有影响。

此外，对于本实施例的数据保持器件而言，需要附加数据写入驱动器(反相器INV6和INV7)和附加多路选择器MUX1和MUX2，但是中央处理单元(CPU)等算术电路中的数据保持器件的占用面积在多数情况下小到百分之几，因此可以说面积的增大几乎不影响整个算术电路。

这样，本实施例的数据保持器件在正常操作中会浪费地驱动铁电元件，使得可以实现与非易失性数据保持器件相同水平的高速和低功耗。

换言之，可以以与非易失性数据保持器件相同的方式来处理数据保持器件，现有电路的存储元件部分可以用本实施例的数据保持器件来代替，无需重新设计时序、功耗等。因此，可以容易使得现有电路变成非易失性。因此，例如，实现能够中断电源但不会擦除待机模式中的数据并且当电源上电时迅速恢复操作的CPU等是可能的。

此外，在本实施例的数据保持器件中，通过分别向环路结构部分LOOP和非易失性存储部分NVM提供第一和第二电源电压VDD1和VDD2，来驱动环路结构部分LOOP和非易失性存储部分NVM。电路分离部分SEP包括电平移位器，该电平移位器用于转换在环路结构部分LOOP与非易失性存储部分NVM(在图1的示例中具有电平移位功能的反相器INV6和INV7)之间通信的数据D的电压电平。

利用这样的结构，能够实现利用第一电源电压VDD1对环路结构部分LOOP的低电压驱动以及利用高于第一电源电压VDD1的第二电源电压VDD2对非易失性存储部分NVM(更具体地，包括在非易失性存储部分NVM中的铁电元件CL1a、CL1b、CL2a和CL2b)的适当驱动。因此能够提供适当地合并到低电压驱动器件(超低电压处理器等)中的数据保持器件。

注意，上述实施例示例了其中组合了反相器INV6和通过开关SW3以及组合了反相器INV7和通过开关SW4的结构。然而，本发明不限于该结构。如图7所示，能够使用根据控制信号E1使得输出状态为高阻态的三态反相器INV6’和INV7’，使得可以去除通过开关SW3和SW4。在这种情况下，反相器INV6’(以及反相器INV7’)的结构如图8所示。

图8是示出了具有电平移位功能的三态反相器INV6’(以及反相器INV7’)的结构示例的电路图。

如图8所示，通过对上述反相器INV6(INV7)进行一些修改，来容易地实现具有电平移位功能的三态反相器INV6’(INV7’)。更具体地，除了图2的结构以外，三态反相器INV6’(INV7’)应当具备包括 P沟道MOS场效应晶体管P4和P5以及N沟道MOS场效应晶体管N4和N5的附加输出级。此外，从晶体管P1的漏极中导出输出信号的结构应当用从上述输出级中导出输出信号的结构来代替。

形成上述输出级的晶体管P4的源极连接至第二电源电压VDD2的接收端。晶体管P4的栅极连接至反转控制信号 的接收端。晶体管P4的漏极连接至晶体管P5的源极。晶体管P5的漏极连接至晶体管N4的漏极，并且还连接至输出端OUT。晶体管P5和N4的每个栅极连接至晶体管P2的漏极。晶体管N4的源极连接至晶体管N5的漏极。晶体管N5的源极连接至接地端。晶体管N5的栅极连接至控制信号E1的接收端。

如果控制信号E1在具有上述结构的三态反相器INV6’(INV7’)中是高电平(第二电源电压VDD2)，则当将高电平逻辑信号(第一电源电压VDD1)提供给输入端IN时，输出端OUT传递低电平的逻辑信号(接地电压GND)。相反，当低电平(接地电压GND)的逻辑信号提供给输入端IN时，输出端OUT传递高电平的逻辑信号(第二电源电压VDD2)。换言之，如果控制信号E1是高电平，则反相器INV6’(INV7’)使提供给输入端IN的逻辑信号的逻辑电平反转，并且还将高电平电势从第一电源电压VDD1提高到第二电源电压VDD2，以传递信号。另一方面，如果控制信号E1是低电平(GND)，则每个晶体管P4和P5截止，使得输出端OUT变成高阻态。换言之，如果控制信号E1是低电平(GND)，则反相器INV6’(INV7’)可以使得输出端OUT成为高阻态，而不管提供给输入端IN的逻辑信号如何。因此，如果使用三态反相器INV6’和INV7’，则可以去除图2所示的通过开关SW3和SW4。

接着，参照图9详细描述来自铁电元件的数据读取动作的变型示例。图9是示出了根据本发明的数据保持器件的另一操作示例的时序图，按照从上到下的顺序，该时序图示出了电源电压(VDD1和VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、F重置信号FRST、对第一板线PL1施加的电压、对第二板线PL2施加的电压、节点电压V1、节点电压V2以及输出信号Q的电压波形。

在时间点R1至R5期间，时钟信号CLK是“0”(GND)，反转时钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，第二通过开 关导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以增强从铁电元件的数据读取动作的稳定性。

在时间点R1处，F重置信号FRST首先是“1”(VDD2)，并且晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。即使当电源上电时发生电压波动，也不会无意地对铁电元件CL1a、CL1b、CL2a和CL2b施加电压，使得可以避免改变数据。

注意，在时间点R1处，第一板线PL1和第二板线PL2中的每一个是“0”(低电平GND)。

在时间点R2，F重置信号FRST变成“0”(GND)，并且晶体管Q1a、Q1b、Q2a和Q2b截止，以变成可以对铁电元件CL1a、CL1b、CL2a和CL2b施加电压的状态，而第一板线PL1在第二板线PL2保持为“0”(GND)的状态中变成“1”(VDD2)。当施加这样的脉冲电压时，与铁电元件中残留极化状态相对应的电压信号表现为节点电压V1和节点电压V2。

参照图9所示的示例，以下补充具体描述。WL表现为节点电压V1的逻辑电平，WH表现为节点电压V2的逻辑电平。换言之，在节点电压V1与节点电压V2之间出现与铁电元件中的残留极化状态的差别相对应的电压差。

然而，在时间点R2至R3期间，电源电压VDD还没有开启，因此环路结构部分LOOP的各个单独部分的节点电压V3至V6中的每一个是“0”(GND)，从而输出信号Q是“0”(GND)。

在下个时间点R3，在每个控制信号E1和E2是“0”(GND)的状态下(即，数据写入驱动器禁用，并且在环路结构部分LOOP中正常环路禁用的状态下)，将第一电源电压VDD1提供给环路结构部分LOOP，而将第二电源电压提供给非易失性存储部分NVM。在这种情况下，图6中粗线所指示的信号线在浮置状态中。

注意，在时间点R3至R4期间，控制信号E2变成“0”(GND)，使得选择多路选择器MUX1和MUX2的第二输入端(0)，并因此节点电压V3的逻辑电平变成WL，而节点电压V4的逻辑电平变成WH。此外， 节点电压V5的逻辑电平变成WH，而节点电压V6的逻辑电平变成WL。这样，在时间点R3至R4期间，器件的各个单独部分的节点电压V1至V6仍在不稳定状态中(在反相器INV3和反相器INV4中没有完成逻辑电平反转的状态，使得反相器INV3和反相器INV4的输出逻辑电平不完全是“0”(GND)或“1”(VDD1))。

在下个时间点R4处，控制信号E2变成“1”(VDD1)，使得选择多路选择器MUX1和MUX2的第一输入端(1)，并且在环路结构部分LOOP中形成正常环路。随着该信号路径的切换，反相器INV4的输出端(具有逻辑电平WH)连接至反相器INV3的输入端(具有逻辑电平WH)，反相器INV3的输出端(具有逻辑电平WL)连接至反相器INV4的输入端(具有逻辑电平WL)。因此，每个节点的信号逻辑电平(WH或WL)不发生失配。此后，在环路结构部分LOOP中形成正常环路的时间段期间，反相器INV3接收逻辑电平WL的输入，并且尝试将输出逻辑电平提高至“1”(VDD1)，而反相器INV4接收逻辑电平WH的输入并且尝试将输出逻辑电平降低至“0”(GND)。因此，将反相器INV3的输出逻辑电平从不稳定逻辑电平WL固定到“0”(GND)，并且将反相器INV4的输出逻辑电平从不稳定的逻辑电平WH固定到“1”(VDD1)。

这样，在时间点R4处，由于环路结构部分LOOP变成正常环路，通过环路结构部分LOOP对从铁电元件读出的信号(节点电压V1与节点电压V2之间的电势差)进行放大。因此，将电源掉电(在图9的示例中“1”(VDD1))之前所存储的数据恢复为输出信号Q。

之后，在时间点R5处，F重置信号FRST再次变成“1”(VDD2)，使得晶体管Q1a、Q1b、Q2a和Q2b导通，并且每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，不对铁电元件CL1a、CL1b、CL2a和CL2b施加电压。在这种情况下，第一板线PL1和第二板线PL2中的每一个是“0”(GND)。因此，将数据保持器件设置为与时间点W1之前状态(即正常操作状态)的状态相同的状态。

如上所述，图9中的数据读取动作与图3的数据读取动作不同，并且在第一电源电压VDD1和第二电源电压VDD2开启之前，开始导出与 铁电元件内残留极化状态相对应的电压信号(节点电压V1和V2)。利用这种结构，能够在第一电源电压VDD1和第二电源电压VDD2开启之后减少操作步骤(图3的操作示例需要三个步骤(时间点R3、R4和R5)，而图9的操作示例仅需要两个步骤(时间点R4和R5))，使得可以缩短重置到正常操作所需的时间。

接着，详细描述用于本实施例的数据保持器件的铁电元件的特性。

图10是示出了铁电元件的特性的图。注意，图10的上部示意性示出了对铁电元件Cs施加电压Vs的方式。此外，图10的左下部示出了铁电元件Cs的磁滞特性，并且右下部示出了铁电元件Cs的电容特性。

如图10所示，当在铁电元件的端子之间施加电压Vs时，铁电元件Cs具有根据残留极化状态而改变的电容特性。具体地，当在铁电元件Cs的端子之间施加正电压Vs使得铁电元件Cs变成非反转状态(S＝0)时，铁电元件Cs的电容值减小。相反，当在铁电元件Cs的端子之间施加负电压Vs使得铁电元件Cs变成反转状态(S＝1)时，铁电元件Cs的电容值增加。因此，为了读出存储在铁电元件Cs中的数据，需要将上述电容值的差转换成电压值。

因此，本实施例的数据保持器件使用非反转状态(S＝0)中的铁电元件与反转状态(S＝1)中的铁电元件之间的电容耦合，来从非易失性存储部分NVM中读出数据。

图11是示出了使用耦合在铁电元件之间的电容的数据读取方法的图。注意，图11的上部示出了当铁电元件CL1a(铁电元件CL2a)在反转状态(S＝1)中而铁电元件CL1b(铁电元件CL2b)在非反转状态(S＝0)中时的电容特性。相反，图11的下部示出了当铁电元件CL1a(铁电元件CL2a)在非反转状态(S＝0)中而铁电元件CL1b(铁电元件CL2b)在反转状态(S＝1)中时的电容特性。

如上所述，当在铁电元件中写入数据时，残留极化状态在铁电元件CL1a和CL1b之间以及在铁电元件CL2a和CL2b之间变成相反。因此，电容特性具有以下关系，电容值中的一个越大，另一个电容值就越小。

因此，具有相反残留极化状态的两个铁电元件CL1a和CL1b以及 铁电元件CL2a和CL2b串联，并且对其一端施加脉冲电压。然后，检测在元件之间的连接节点处出现的节点电压V1和V2(这是电容值的比值所确定的电压值，并且在图11中被称作读出电压Vout)。因此，随着将读出电压Vout的幅度向上固定至接近1伏特，可以实质上提高读出裕度。

此外，本实施例的数据保持器件将节点电压V1与节点电压Vb进行比较，以执行从非易失性存储部分NVM中读出的数据的0-1判定，节点电压V1对应于铁电元件CL1a与CL1b之间的电容比，节点电压V2对应于铁电元件CL2a与CL2b之间的电容比。因此，不需要精确设置反相器的阈值。

这样，本实施例的数据保持器件使用利用了铁电元件之间的电容耦合的数据读取方法，但是本发明不限于这种结构。能够采用图12所示的结构(第二变型示例)，在图2所示的结构中，通过利用铁电元件CL1a或CL2a与构成反相器INV3或INV4的晶体管的栅极电容之间的电容耦合来从非易失性存储部分NVM中读出数据(换言之，该结构通过从图1的结构中去除铁电元件CL1b和CL2b以及晶体管Q1b和Q2b来获得)。备选地，能够采用图13所示的结构(第三变型示例)，在图13所示的结构中，通过使用铁电元件CL1a或CL1b与其他电容元件C1或C2之间的电容耦合来从非易失性存储部分NVM中读出数据。

图14是示出了针对具有设置/重置功能的D触发器(寄存器)的应用的示例的电路图。

如图14所示，当构成D触发器时，将锁存电路与二级设置(主器件和从器件)串联，但是主器件和从器件不必都是非易失性的。可以仅将本发明应用于从器件侧上的锁存电路。

此外，在正常操作中，除了连接主器件侧上的锁存电路以外，铁电元件中的数据写入动作以及从铁电元件的数据读取动作与上述相同。每个操作中的信号路径也并不特别需要如图15至17所示的重复描述。

然而，图14所示的D触发器不使用反相器，而使用与非电路NAND1至NAND4作为形成环路结构部分的逻辑门，以实现设置/重置 功能。注意，如果提供给与非电路NAND1和NAND3的设置信号SN是“0”(GND)，则迫使输出信号Q是“1”(VDD1)。如果提供给与非电路NAND2和NAND4的重置信号SN是“0”(GND)，则迫使输出信号Q是“0”(GND)。因此，当写入或读取数据时，设置信号SN和重置信号RN需要为“1”(VDD1)。

接着，参照图18详细描述根据本发明的数据保持器件的第四变型示例。图18是示出了根据本发明的数据保持器件的第四变型示例的电路图。

图18所示的数据保持器件是锁存电路，锁存电路包括反相器INV1至INV7、通过开关SW1至SW4，多路选择器MUX1至MUX4、多路输出选择器DeMUX1和DeMUX2、N沟道场效应晶体管Q11a-Q1ma、Q11b-Q1mb、Q21a-Q2ma以及Q21b-Q2mb、以及铁电元件(铁电电容器)CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb。

反相器INV1的输入端连接至数据信号(D)的接收端。反相器INV1的输出端连接至反相器INV2的输入端。反相器INV2的输出端经由通过开关SW1连接至多路选择器MUX1的第一输入端(1)。多路选择器MUX1的输出端连接至反相器INV3的输入端。反相器INV3的输出端连接至反相器INV5的输入端。反相器INV5的输出端连接至输出信号(Q)的输出端。多路选择器MUX2的第一输入端(1)连接至反相器INV3的输出端。多路选择器MUX2的输出端连接至反相器INV4的输入端。反相器INV4的输出端经由通过开关SW2连接至多路选择器MUX1的第一输入端(1).

这样，本发明实施例的数据保持器件包括使用类似环路连接的两个逻辑门(图18中的反相器INV3和反相器INV4)的环路结构部分LOOP，以保持输入数据信号D。

注意，通过向环路结构部分LOOP提供第一电源电压VDD1(例如，0.6伏特)来驱动该环路结构部分LOOP。

反相器INV6的输入端连接至多路选择器MUX1的第一输入端(1)。反相器INV6的输出端经由通过开关SW3连接至多路输出选择器DeMUX1的输入端。多路输出选择器DeMUX1的第一输出端至第m输 出端分别连接至多路选择器MUX4的第一输入端至第m输入端。多路选择器MUX4的输出端连接至多路选择器MUX2的第二输入端(0)。

反相器INV7的输入端连接至多路选择器MUX2的第一输入端(1)。反相器INV7的输出端经由通过开关SW4连接至多路输出选择器DeMUX2的输入端。多路输出选择器DeMUX2的第一输出端至第m输出端分别连接至多路选择器MUX3的第一输入端至第m输入端。多路选择器MUX3的输出端连接至多路选择器MUX1的第二输入端(0)。

铁电元件CL11a-CL1ma的正端分别连接至板线PL11-PL1m。铁电元件CL11a-CL1ma的负端分别连接至多路输出选择器DeMUX1的第一输出端至第m输出端。晶体管Q11a-Q1ma分别连接在铁电元件CL11a至CL1ma的端子之间。晶体管Q11a-Q1ma的栅极分别连接至F重置信号FRST1-FRSTm的接收端。

铁电元件CL11b-CL1mb的正端分别连接至多路输出选择器DeMUX1的第一输出端至第m输出端。铁电元件CL11b-CL1mb的负端分别连接至板线PL21-PL2m。晶体管Q11b-Q1mb分别连接在铁电元件CL11b-CL1mb的端子之间。晶体管Q11b-Q1mb的栅极分别连接至F重置信号FRST1-FRSTm的接收端。

铁电元件CL21a-CL2ma的正端分别连接至板线PL11-PL1m。铁电元件CL21a-CL2ma的负端分别连接至多路输出选择器DeMUX2的第一输出端至第m输出端。晶体管Q21a-Q2ma连接在铁电元件CL21a-CL2ma的端子之间。晶体管Q21a-Q2ma的栅极分别连接至F重置信号FRST1-FRSTm的接收端。

铁电元件CL21b-CL2mb的正端分别连接至多路输出选择器DeMUX2的第一输出端至第m输出端。铁电元件CL21b-CL2mb的负端分别连接至板线PL21-PL2m。晶体管Q21b-Q2mb分别连接在铁电元件CL21b-CL2mb的端子之间。晶体管Q21b-Q2mb的栅极分别连接至F重置信号FRST1-FRSTm的接收端。

如上所述，本实施例的数据保持器件包括非易失性存储部分IVM，非易失性存储部分NVM使用铁电元件(CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb)的磁滞特性，以非 易失性方式存储在环路结构部分LOOP中保持的数据D。

注意，通过向非易失性存储部分NVM提供高于第一电源电压VDD1的第二电源电压VDD2(例如，1.2伏特)来驱动非易失性存储部分NVM。

此外，在上述结构元件之中，通过开关SW1根据时钟信号CLK导通和断开，而通过开关SW2根据反转时钟信号CLKB(时钟信号CLK的逻辑反转信号)导通和断开。换言之，通过开关SW1和通过开关SW2以彼此排他(互补)的方式导通和断开。

另一方面，每个通过开关SW3和SW4根据控制信号E1导通和断开。此外，每个多路选择器MUX1和MUX2根据控制信号E2在信号路径之间切换。此外，每个多路选择器MUX3和MUX4和多路输出选择器DeMUX1和DeMUX2根据控制信号SEL1-SELm在信号路径之间切换。换言之，在本实施例的数据保持器件中，多路选择器MUX1至MUX4、多路输出选择器DeMUX1和DeMUX2、反相器INV6和INV7以及通过开关SW3和SW4起到电路分离部分SEP的作用，以将环路结构部分LOOP与非易失性存储部分NVM电分离。

注意在形成电路分离部分SEP的电路元件之中，通过向包括在环路结构部分LOOP中的多路选择器MUX1至MUX4提供第一电源电压VDD1，来驱动多路选择器MUX1至MUX4，并且通过向包括在非易失性存储部分NVM中的多路输出选择器DeMUX1和DeMUX2以及通过开关SW3和SW4提供第二电源电压VDD2，来驱动多路输出选择器DeMUX1和DeMUX2以及通过开关SW3和SW4。

此外，通过向反相器INV6和INV7提供第一电源电压VDD1和第二电源电压VDD2，来驱动反相器INV6和INV7，并且反相器INV6和INV7具有电平移位器的功能，以对在环路结构部分LOOP与非易失性存储部分NVM之间通信的数据D的电压电平进行转换。注意，已经描述了反相器INV6和INV7的电路结构，从而省略重复描述。此外，如图7所示，可以使用三态反相器INV6’和INV7’，而不是反相器INV6、通过开关SW3、反相器INV7和通过开关SW4。

这样，具有上述结构的数据保持器件是图1所示的结构的扩展， 使得用m(m≥2)比特存储数据D，并且包括可以根据控制信号SEL1-SELm选择的第一存储区至第m存储区。注意，以下参照图18所示示例补充描述。第x存储区(1≤x≤m)由铁电元件CL1xa、CL1xb、CL2xb和CL2xb以及晶体管Q1xa、Q1xb、Q2xa和Q2xb形成。然而，本发明不限于这种结构，并且还能够进行类似图12或13的修改。

接着，详细描述具有上述结构的数据保持器件的操作。注意，在以下描述中，各个单独部分处的节点电压表示如下。在多路输出选择器DeMUX1的第一输出端至第m输出端(多路选择器MUX4的第一输入端至第m输入端)出现的电压由V11至V1m表示，在多路输出选择器DeMUX2的第一输出端至第m输出端(多路选择器MUX3的第一输入端至第m输入端)处出现的电压由V21至V2m表示，在反相器INV4的输入端处出现的电压由V3表示，在反相器INV4的输出端处出现的电压由V4表示，在反相器INV3的输入端处出现的电压由V5表示，以及在反相器INV3的输出端处出现的电压由V6表示。

图19是示出了根据本发明的数据保持器件的操作示例(将数据D写入第一存储区以及从第m存储区读出数据D的操作)的时序图，并且按照从上到下的顺序示出了电源电压(VDD1和VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、控制信号SEL1、F重置信号FRST1、对板线PL11施加的电压、对板线PL21施加的电压、节点电压V11、节点电压V21、控制信号SELm、F重置信号FRSTm、对板线PL1m施加的电压、对板线PL2m施加的电压、节点电压V1m、节点电压V2m、以及输出信号Q的波形。

注意，与没有被选作数据D的写入目的地或读取源的第y(1＜y＜m)个存储区有关的控制信号SELy、F重置信号FRSTy、对板线PL1y施加的电压、对板线PL2y施加的电压、节点电压V1y、以及节点电压V2y与在数据D的写入动作期间没有被选作数据D的写入目的地的第m个存储区的上述信号和电压相同，并且与在数据D的读取动作期间没有被选作数据D的读取源的第一存储区的上述信号和电压相同。因此，适当地省略上述信号和电压的示意和描述。

首先，描述数据保持器件的正常操作。

在时间点W1之前，F重置信号FRST1-FRSTm均是“1”(高电平VDD2)，并且晶体管Q11a-Q1ma、Q11b-Q1mb、Q21a-Q2ma、以及Q21b-Q2mb均导通，使得每个铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma、以及CL21b-CL2mb在两端短路。因此，不对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma、以及CL21b-CL2mb施加电压。注意，每个板线PL11-PL1m和板线PL21-PL2m是“0”(低电平GND)。

此外，在时间点W1之前，控制信号E1是“0”，使得通过开关SW3和通过开关SW4断开。因此，数据写入驱动器(图18的示例中的反相器INV6和INV7)均禁用。

此外，在时间点W1之前，控制信号E2是“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)。因此，在环路结构部分LOOP中形成正常环路。

因此，在时钟信号CLK的高电平时间段期间，通过开关SW1导通，而通过开关SW2断开，数据信号D原样成为输出信号Q。另一方面，在时钟信号CLK的低电平时间段期间，通过开关SW1断开，而通过开关SW2导通。因此，在时钟信号CLK的下降沿处锁存数据信号D。

接着，描述第一存储区中的数据写入操作。

在时间点W1至W3期间，钟信号CLK是“0”(GND)，并且反转时钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，第二通过开关导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以增强铁电元件中的数据写入动作的稳定性。

此外，在时间点W1至W3期间，控制信号SEL1是“1”(VDD2)，而其他控制信号SEL2至SELm是“0”(GND)，以选择第一存储区作为数据D的写入目的地。因此，多路输出选择器DeMUX1和DeMUX2变成选择将输入端与第一输出端连接的信号路径状态，而多路选择器MUX3和MUX4变成选择将输出端与第一输入端连接的信号路径的状态。

此外，在时间点W1至W3期间，F重置信号FRST1是“0”(GND)，使得晶体管Q11a、Q11b、Q21a以及Q21b截止。因此，对铁电元件CL11a、 CL11b、CL21a以及CL21b施加电压。

另一方面，F重置信号FRST2至FRSTm保持为“1”(VDD2)，使得在第二存储区至第m存储区中避免改变数据。

此外，在时间点W1至W3期间，控制信号E1是“1”(VDD2)，使得通过开关SW3和通过开关SW4导通。因此，启用每个数据写入驱动器(图18示例中的反相器INV6和INV7)。

注意在时间点W1至W3期间，以如前相同的方式，控制信号E2是“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)。因此，在环路结构部分LOOP中形成正常环路。

此外，在时间点W1至W2期间，板线PL11和PL21是“0”(GND)，并且在时间点W2至W3期间，板线PL11和PL21是“1”(VDD2)。换言之，对板线PL11和PL21施加相同脉冲电压。通过这种脉冲电压的施加，铁电元件中残留的极化状态被设置为反转状态或非反转状态。

参照图19的示例，以下补充更多具体描述。在时间点W1处，输出信号Q是“1”(VDD1)，因此，节点电压V11变成“0”(GND)，节点电压V21变成“1”(VDD1)。因此，在时间点W1至W2期间，尽管板线PL11和PL21均是“0”(GND)，但是在铁电元件CL11a和CL11b的端子之间不施加电压。在铁电元件CL21a的端子之间施加负电压，在铁电元件CL21b的端子之间施加正电压。另一方面，在时间点W2至W3期间，尽管板线PL11和PL21均是“1”(VDD2)，但是在铁电元件CL21a和CL21b的端子之间不施加电压。在铁电元件CL11a的端子之间施加正电压，在铁电元件CL11b的端子之间施加负电压。

这样，对板线PL11和PL21施加脉冲电压，使得铁电元件内的残留极化状态被设置为反转状态或非反转状态。注意，残留极化状态在铁电元件CL11a和CL11b之间以及在铁电元件CL21a和CL21b之间变成相反。此外，在铁电元件CL11a与CL21a之间以及铁电元件CL11b与CL21b之间残留极化状态变成相反。

注意，在时间点W1至W3期间，每个板线PL12至PL1m以及PL22至PL2m保持为“0”(GND)。

在时间点W3处，F重置信号FRST再次变成“1”(VDD2)，并且晶 体管Q11a、Q11b、Q21a和Q21b导通，使得每个铁电元件CL11a、CL11b、CL21a和CL21b在两端短路。因此，不对铁电元件CL11a、CL11b、CL21a和CL21b施加电压。在这种情况下，板线PL11和PL21中的每一个是“0”(GND)。此外，控制信号SEL1也是“0”(GND)。

此外，在时间点W3处，控制信号E1再次变成“0”(GND)，使得通过开关SW3和通过开关SW4断开。因此，每个数据写入驱动器(图18示例中的反相器INV6和INV7)禁用。注意，在图19的示例中，不关注控制信号E2，且控制信号E2是“0”(GND)。

此外，在时间点W3处，F重置信号FRST2-FRSTm均保持为“1”(VDD2)，并且控制信号SEL2-SELm、板线PL12-PL1m和PL22-PL2m均保持为“0”(GND)。

此外，在时间点W4处，对环路结构部分LOOP提供的第一电源电压VDD1和对非易失性存储部分NVM提供的第二电源电压VDD2均被中断。在这种情况下，从第一电源电压VDD1和第二电源电压VDD2被切断之前的时间点开始，F重置信号FRST1至FRSTm均保持为“1”(VDD2)。晶体管Q11a-Q1ma、Q11b-Q1mb、Q21a-Q2ma以及Q21b-Q2mb导通，使得每个铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb在两端短路。因此不对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压。即使当电源中断时发生电压波动，也不会无意地对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压，使得避免改变数据。

接着，描述从第m个存储区的数据读取动作。

在时间点R1至R5期间，时钟信号CLK是“0”(GND)，并且反转时钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，并且第二通过开关SW2导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以增强从铁电元件的数据读取动作的稳定性。

在时间点R1处，F重置信号FRST1-FRSTm均是“1”(VDD2)，并且晶体管Q11a-Q1ma、Q11b-Q1mb、Q21a-Q2ma以及Q21b-Q2mb导通， 使得每个铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb在两端短路。因此不对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压。即使当电源上电时发生电压波动，也不会无意的对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压，使得可以避免改变数据。

注意，在时间点R1处，每个板线PL11和PL1m和PL21和PL2m是“0”(低电平GND)。

在时间点R2处，在每个控制信号E1和E2是“0”(GND)的状态中(即，在数据写入驱动器禁用并且在环路结构部分LOOP中禁用正常环路的状态中)，针对环路结构部分LOOP的第一电源电压VDD1和针对非易失性存储部分NVM的第二电源电压VDD2导通。在下个时间点R3处，控制信号SELm变成“1”(VDD2)，以选择第m个存储区作为数据D的读取源，并且其他控制信号SEL1至SEL(m-1)变成“0”(GND)。因此，多路输出选择器DeMUX1至DeMUX2变成选择将输入端与第m个输出端连接的信号路径的状态，而多路选择器MUX3和MUX4变成选择将输出端与第m个输入端连接的信号路径的状态。

此外，在时间点R3处，F重置信号FRSTm变成“0”(GND)，使得晶体管Q1ma、Q1mb、Q2ma以及Q2mb截止。因此，对铁电元件CL1ma、CL1mb、CL2ma以及CL2mb施加电压，并且板线PL1m变成“1”(VDD2)，而同时板线PL2m保持为“0”(GND)。通过这样的脉冲电压施加，与铁电元件中的残留极化状态相对应的电压信号表现为节点电压V1m和节点电压V2m。

参照图19的示例(在将逻辑电平“1”的数据D存储在第三存储区的情况下)，以下给出具体描述。WL作为在节点电压V1m的逻辑电平，而WH作为节点电压V2m的逻辑电平。换言之，在节点电压V1m与节点电压V2m之间出现与铁电元件中的残留极化状态的差别相对应的压差。

在这种情况下，在时间点R3至R4期间，控制信号E2是“0”(GND)，并且选择多路选择器MUX1和多路选择器MUX2的第二输入端(0)。 因此节点电压V3的逻辑电平变成WL，节点电压V4的逻辑电平变成WH。此外，节点电压V5的逻辑电平变成WH，而节点电压V6的逻辑电平变成WL。这样，在时间点R3至R4期间，在器件的各个单独部分处的节点电压V1m、V2m和V3至V6仍不稳定(在这种情况下，反相器INV3和反相器INV4中不能完成逻辑电平反转，使得反相器INV3和反相器INV4的输出逻辑电平不完全是“0”(GND)或“1”(VDD1))。

注意，在时间点R3处，每个F重置信号RFST1至FRST(m-1)保持为“1”(VDD2)，使得控制信号SEL1至SEL(m-1)以及板线PL11至PL1(m-1)和PL21至PL2(m-1)均保持为“0”(GND)。

在下个时间点R4，控制信号E2变成“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)，并且在环路结构部分LOOP中形成正常环路。随着这种信号路径切换，反相器INV4的输出端(具有逻辑电平WH)连接至反相器INV3的输入端(具有逻辑电平WH)，并且反相器INV3的输出端(具有逻辑电平WL)连接至反相器INV4的输入端(具有逻辑电平WL)。因此，在每个节点的信号逻辑电平(WH或WL)中不发生失配。此后，在环路结构部分LOOP中形成正常环路的时间段期间，反相器INV3接收逻辑电平WL的输入，并且尝试将输出逻辑电平提高至“1”(VDD1)，而反相器INV4接收逻辑电平WH的输入并且尝试将输出逻辑电平降低至“0”(GND)。因此，将反相器INV3的输出逻辑电平从不稳定逻辑电平WL固定到“0”(GND)，并且将反相器INV4的输出逻辑电平从不稳定的逻辑电平WH固定到“1”(VDD1)。

这样，在时间点R4处，由于环路结构部分LOOP变成正常环路，通过环路结构部分LOOP对从铁电元件读出的信号(节点电压V1m与节点电压V2m之间的电势差)进行放大。因此，将第三存储区中的存储数据(在图19的示例中“1”(VDD1))恢复为输出信号Q。

之后，在时间点R5处，F重置信号FRST再次变成“1”(VDD2)，使得晶体管Q1ma、Q1mb、Q2ma和Q2mb导通。因此，每个铁电元件CL1ma、CL1mb、CL2ma和CL2mb在两端短路，不对铁电元件CL1ma、CL1mb、CL2ma和CL2mb施加电压。在这种情况下，板线PL1m和板线 PL2m中的每一个是“0”(GND)。因此，将数据保持器件重置为与时间点W1之前状态(即正常操作状态)相同的状态。

如上所述，在第三变型示例的数据保持器件中，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分LOOP中保存的数据D的非易失性存储部分NVM包括m个存储区，使用铁电元件并且根据预定控制信号SEL1-SELm选择存储区作为数据D的写入目的地或读取源。利用这样的结构，实现能够任意切换多个数据D以供使用的数据保持器件是可能的。

注意，在数据保持器件的正常操作中，铁电元件与信号线分开，从而数据保持器件的性能劣化(例如，速度降低或功耗增加)不是由铁电元件的增多而引起的。

接着参照图20描述从第三存储区的数据读取动作的变型示例。图20是示出了根据本发明的数据保持器件的另一操作示例的时序图，其中，按照从上到下的顺序，示出了电源电压(VDD1和VDD2)、时钟信号CLK、数据信号D、控制信号E1、控制信号E2、控制信号SEL1、F重置信号FRST1、对板线PL11施加的电压、对板线PL21施加的电压、节点电压V11、节点电压V21、控制信号SELm、F重置信号FRSTm、对板线PL1m施加的电压、对板线PL2m施加的电压、节点电压V1m、节点电压V2m以及输出信号Q的电压波形。

注意，与没有被选作数据D的写入目的地或读取源的第y(1＜y＜m)个存储区有关的控制信号SELy、F重置信号FRSTy、对板线PL1y施加的电压、对板线PL2y施加的电压、节点电压V1y、以及节点电压V2y与在数据D的写入动作期间没有被选作数据D的写入目的地的第m个存储区的上述信号和电压相同，并且与在数据D的读取动作期间没有被选作数据D的读取源的第一存储区的上述信号和电压相同。因此，适当地省略上述信号和电压的示意和描述。

在时间点R1至R5期间，时钟信号CLK是“0”(GND)，并且反转时钟信号CLKB是“1”(VDD1)。因此，第一通过开关SW1断开，并且第二通过开关导通。这样，时钟信号CLK和反转时钟信号CLKB的逻辑电平预先固定，使得可以从来自铁电元件的数据读取动作的稳定性。

在时间点R1处，F重置信号FRST1-FRSTm均是“1”(VDD2)，并且晶体管Q11a-Q1ma、Q11b-Q1mb、Q21a-Q2ma以及Q21b-Q2mb导通，使得每个铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb在两端短路。因此不对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压。即使当电源上电时发生电压波动，也不会无意的对铁电元件CL11a-CL1ma、CL11b-CL1mb、CL21a-CL2ma以及CL21b-CL2mb施加电压，使得可以避免改变数据。

注意，在时间点R1处，每个板线PL11和PL1m和板线PL21-PL2m是“0”(低电平GND)。

在时间点R2处，F重置信号FRSTm变成“0”(GND)，使得晶体管Q1am、Q1bm、Q2am和Q2bm截止，对铁电元件CL1am、CL1bm、CL2am和CL2bm施加电压。另一方面，板线PL1m变成“1”(VDD2)，而板线PL2m保持为“0”(GND)。当施加这样的脉冲电压时，与铁电元件中的残留极化状态相对应的电压信号表现为节点电压V1m和节点电压V2m。

参照图20的示例(在将逻辑电平“1”的数据D存储在第三存储区中的情况下)，以下给出具体描述。WL表现为节点电压V1m的逻辑电平，WH表现为节点电压V2m的逻辑电平。换言之，在节点电压V1m与节点电压V2m之间出现与铁电元件中的残留极化状态的差别相对应的电压差。

然而，在时间点R2至R3期间，第一电源电压VDD1还没有导通，因此环路结构部分LOOP的各个单独部分的节点电压V3至V6中的每一个是“0”(GND)，从而输出信号Q是“0”(GND)。

在下个时间点R3处，控制信号SELm变成“1”(VDD2)，使得选择第m个存储区作为数据D的读取源，并且其他控制信号SEL1至SEL(m-1)变成“0”(GND)。因此多路输出选择器DeMUX1和DeMUX2变成选择将输入端与第m输出端连接的信号路径的状态，而多路选择器MUX3和MUX4变成选择将输出端与第m输入端连接的信号路径的状态。

此外，在时间点R3，在控制信号E1和E2均是“0”(GND)的状态 下(即，数据写入驱动器被禁用并且在环路结构部分LOOP中禁用正常环路的状态下)，用于环路结构部分LOOP的第一电源电压VDD1和用于非易失性存储部分NVM的第二电源电压VDD2导通。

注意，在时间点R3至R4期间，控制信号E2变成“0”(GND)，使得选择多路选择器MUX1和MUX2的第二输入端(0)，因此节点电压V3的逻辑电平变成WL，而节点电压V4的逻辑电平变成WH。此外，节点电压V5的逻辑电平变成WH，而节点电压V6的逻辑电压变成WL。这样，在时间点R3至R4期间，器件的各个部分的节点电压V1至V6仍在不稳定状态中(在反相器INV3和INV4中没有完成逻辑电平反转的状态，使得反相器INV3和INV4的输出逻辑电平不完全为“0”(GND)或“1”(VDD1))。

在下个时间点R4，控制信号E2变成“1”(VDD1)，使得选择多路选择器MUX1和多路选择器MUX2的第一输入端(1)，并且在环路结构部分LOOP中形成正常环路。随着这种信号路径切换，反相器INV4的输出端(具有逻辑电平WH)连接至反相器INV3的输入端(具有逻辑电平WH)，并且反相器INV3的输出端(具有逻辑电平WL)连接至反相器INV4的输入端(具有逻辑电平WL)。因此，在每个节点的信号逻辑电平(WH或WL)中不发生失配。此后，在环路结构部分LOOP中形成正常环路的时间段期间，反相器INV3接收逻辑电平WL的输入，并且尝试将输出逻辑电平提高至“1”(VDD1)，而反相器INV4接收逻辑电平WH的输入并且尝试将输出逻辑电平降低至“0”(GND)。因此，将反相器INV3的输出逻辑电平从不稳定逻辑电平WL固定到“0”(GND)，并且将反相器INV4的输出逻辑电平从不稳定的逻辑电平WH固定到“1”(VDD1)。

这样，在时间点R4处，由于环路结构部分LOOP变成正常环路，通过环路结构部分LOOP对从铁电元件读出的信号(节点电压V1m与节点电压V2m之间的电势差)进行放大。因此，将第三存储区(在图20的示例中“1”(VDD1))中所存储的数据恢复为输出信号Q。

之后，在时间点R5处，F重置信号FRSTm再次变成“1”(VDD2)，使得晶体管Q1ma、Q1mb、Q2ma和Q2mb导通，并且每个铁电元件 CL1ma、CL1mb、CL2ma和CL2mb在两端短路，因此，不对铁电元件CL1ma、CL1mb、CL2ma和CL2mb施加电压。在这种情况下，每个板线PL1m和PL2m是“0”(GND)。因此，将数据保持器件设置为与时间点W1之前的正常操作状态相同的状态。

如上所述，图20的数据读取动作与图19的数据读取动作的不同之处在于，前者首先导出与第一电源电压VDD1和第二电源电压VDD2导通之前铁电元件内残留极化状态相对应的电压信号(节点电压V1m和V2m)。利用这种结构，能够在第一电源电压VDD1和第二电源电压VDD2导通之后减少操作步骤(图19的操作示例需要三个步骤(时间点R3、R4和R5)，而图20的操作示例仅需要两个步骤(时间点R4和R5))，使得可以缩短重置到正常操作所需的时间。

接着，参照图21描述对CPU应用第四变型示例的数据保持器件的情况下的处理切换动作。图21是示出了通过交换数据的处理切换动作的示例的示意图，其中，示意性示出了通过任意交换数据保持器件的第一存储区域和第m存储区来交替交换处理A(例如，运动图像压缩处理)与处理B(例如，电子表格处理)的方式。注意，图21的左部分示出了利用垂直轴作为时间轴交替交换处理A与处理B的方式，而图21的右部分示意性示出了在CPU中使用的数据保持器件的操作状态。

当处理A切换至处理B时，数据保持器件将与处理A相关的数据DA写入第一存储区(CL11a-CL21b)中并且从第m存储区(CL1ma-CL2mb)中读取与处理B相关的数据DB，使得执行在数据保持器件中存储的数据的数据交换处理。另一方面，当处理B以与上述描述相反的方式切换至处理A时，数据保持器件将与处理B相关的数据DB写入到第m个存储区(CL1ma-CL2mb)中，并且从第一存储区(CL11a-CL21b)中读取与处理A有关的数据DA，使得执行在数据保持器件中存储的数据的数据交换处理。通过这样的数据交换处理，能够立即交换CPU所执行的处理。

注意，当通过交换数据执行CPU的处理切换时，并不始终需要图19和20所示的电源掉电时间段。

接着，参照图22至25详细描述铁电元件的单元图案的布局。图22 至25是分别示出了铁电元件的单元图案的第一布局示例至第四布局示例的示意图。注意，图22至25中每个附图标记a至d表示铁电元件，并且每个附图标记x和y表示元件之间的距离。

当在半导体衬底上形成多个铁电元件时，铁电元件被设计为在布局阶段具有相同形状(例如，从顶部观看方形或矩形)。然而，经由掩膜工艺和刻蚀工艺在半导体衬底上形成的实际元件形状由于工艺的特性在大多数情况下不会成为所设计的相同形状。

例如，在图22中，每个铁电元件a和d具有并不接近其他元件的4个边，使得容易对元件的角部分进行刻蚀。因此，在半导体衬底上形成的实际元件形状具有4个均被相对大地倒圆(round)的角部分。另一方面，每个铁电元件b和c具有彼此靠近地面对的边，从而包括上述边的元件的角部分很难刻蚀。在半导体衬底上形成的实际元件形状具有4个角部分，其中2个角部分彼此相对，并且被相对小地倒圆。而另外2个角部分被相对大地倒圆。上述描述对于图23至25的示例也是适用的。

这样，在半导体衬底上形成的实际元件形状根据元件的密度具有不同刻蚀量的4个角。铁电元件CL1a和铁电元件CL1b对以及铁电元件CL2a和铁电元件CL2b对应当被布置为，使得在半导体衬底上形成的实际形状变得彼此相同。

在图22示例的情况下，铁电元件a和d构成第一对，而铁电元件b和c构成第二对。此外，在示例23的情况下，铁电元件a和b构成第一对，而铁电元件c和d构成第二对(见，图23中的(a))。备选地，铁电元件a和c可以构成第一对，而铁电元件b和d可以构成第二对(见图23中的(b))。此外，在图24示例的情况下，铁电元件a和c可以构成第一对，而铁电元件b和d可以构成第二对(见，图24中的(a))。备选地，铁电元件a和b可以构成第一对，而铁电元件c和d可以构成第二对(见图24中的(b))。备选地，铁电元件a和d可以构成第一对，而铁电元件b和c可以构成第二对(见图24中的(c))。此外，在图25示例的情况下，铁电元件a和d构成第一对，而铁电元件b和c构成第二对。

通过执行单元图案的布局，可以使构成对的铁电元件的形状(面 积)均衡，使得可以增强它们之间的匹配，从而可以提高数据保持器件的数据保持特性。

此外，如图18所示，上述描述也适用于提供多个存储区的情况。在这种情况下，重要的是，使铁电元件CL11a-CL1ma和铁电元件CL11b-CL1mb的对以及铁电元件CL21a-CL1ma和铁电元件CL21b-CL2mb的对的形状(面积)均衡。

接着，参照图26详细描述根据本发明的数据保持器件的第五变型示例。图26是示出了根据本发明的数据保持器件的第五变型示例的电路图。注意，对这点的说明示出了结构的示例，其中，分别向环路结构部分LOOP和非易失性存储部分NVM提供不同的电源电压。然而，本发明的结构不限于该示例，并且可以被配置为，使得向环路结构部分LOOP和非易失性存储部分NVM提供相同电源电压。因此，对第五变型示例的说明并不暗示提供给环路结构部分LOOP和非易失性存储部分NVM的电源电压的一致性或非一致性。相反，焦点应放在与前述结构不同的其他部分。

本发明的该变型示例的数据保持器件包括环路结构部分LOOP和非易失性存储部分NVM，以及图26所示的电路分离部分SEP。该器件还包括设置/重置控制器SRC、时钟脉冲控制器CPC、以及测试电路部分TEST，并且起到具有设置/重置功能的D触发器(寄存器)的作用。

环路结构部分LOOP包括与非电路NAND1至NAND4；通过开关SW1、SW2、SW5和SW6；反相器INV5和INV5’；以及三态反相器INV8和INV8’。

反相器INV8的输入端连接至数据D的输入端。反相器INV8’的输入端连接至扫描数据SD的输入端。反相器INV8和INV8’的输出端经由通过开关SW6均连接至与非电路NAND1的第一输入端。与非电路NAND1的第二输入端连接至内部设置信号SNL的输入端。与非电路NAND1的输出端连接至与非电路NAND2的第一输入端，并且通过通过开关SW1还连接至与非电路NAND4的第一输入端。与非电路NAND2的第二输入端连接至内部重置信号RNL的输入端。与非电路NAND2的输出端经由通过开关SW5连接到与非电路NAND1的第一输 入端。

与非电路NAND4的第二输入端连接至内部重置信号RNL的输入端。与非电路NAND4的输出端经由反相器INV5连接至输出数据Q的输出端，并且经由反相器INV5’连接至扫描输出数据SO的输出端。此外，与非电路NAND4的输出端连接至与非电路NAND3的第一输入端。与非电路NAND3的第二输入端连接至内部设置信号SNL的输入端。与非电路NAND3的输出端经由通过开关SW2连接至与非电路NAND4的第一输入端。

反相器INV8的控制端连接至反转扫描控制信号SCB(扫描控制信号的逻辑反转信号SCB)的输入端。反相器INV8’的控制端连接至扫描控制信号SC的输入端。因此，反相器INV8和反相器INV8’具有以彼此排他(互补)的方式被设置为高阻抗状态的相应输出端。

通过开关SW1的控制端和通过开关SW5的控制端均连接至内部时钟信号CPL的输入端。通过开关SW2的控制端和通过开关SW6的控制端均连接至反转内部时钟信号CPLB(内部时钟信号CPL的逻辑反转信号)的输入端。因此，通过开关SW1和SW5以及通过开关SW2和SW6以彼此排他(互补)的方式导通和断开。更具体地，当通过开关SW1和通过开关SW5导通时，通过开关SW2和SW6断开，以及相反地当通过开关SW1和SW5断开时，通过开关SW2和SW6导通。

这样，本变型示例的数据保持器件中的环路结构部分LOOP的基本结构与上述实施例相同，即，使用在环路中连接的逻辑门(主器件侧上的与非电路NAND1和NAND2，以及从器件侧上的与非电路NAND3和NAND4)保持输入数据信号D。然而，形成本变型示例的数据保持器件的环路结构部分LOOP具有以下特性，例如不存在多路选择器MUX1和MUX2，当保存和恢复数据时需要时钟停止处理，以及使用SCAN-PASS(测试电路)的串行数据输入/输出功能的存在。

非易失性存储部分NVM包括铁电元件CL1a、CL1b、CL2a和CL2b；以及N沟道MOS场效应晶体管Q1a、Q1b、Q2a和Q2b。

铁电元件CL1a的正端连接至D系统的第一板线PL1D。铁电元件CL1a的负端经由电路分离部分SEP(反相器INV9)连接至与非电路 NAND4的第一输入端，与非电路NAND4形成环路结构部分LOOP。晶体管Q1a连接在铁电元件CL1a的端子之间。晶体管Q1的栅极连接至D系统的F重置信号FRSTD的接收端。

铁电元件CL1b的正端经由电路分离部分SEP(反相器INV9)连接至与非电路NAND4的第一输入端，与非电路NAND4构成环路结构部分LOOP。铁电元件CL1b的负端连接至D系统的第二板线PL2D。晶体管Q1b连接在铁电元件CL1b的端子之间。晶体管Q1b的栅极连接至D系统的F重置信号FRSTD的接收端。

铁电元件CL2b的正端连接至U系统的第一板线PL1U。铁电元件CL2的负端经由电路分离部分SEP(反相器INV10)连接至与非电路NAND3的第一输入端，与非电路NAND3构成环路结构部分LOOP。晶体管Q2a连接在铁电元件CL2的端子之间。晶体管Q2的栅极连接至U系统的F重置信号FRSTU的接收端。

铁电元件CL2b的负端经由电路分离部分SEP(反相器INV10)连接至与非电路NAND3的第一输入端，与非电路NAND3构成环路结构部分LOOP。铁电元件CL2b的负端连接至U系统的第二板线PL2U。晶体管Q2b连接在铁电元件CL2b的端子之间。晶体管Q2b的栅极连接至U系统的F重置信号FRSTU的接收端。

这样，本变型示例的数据保持器件中的非易失性存储部分NVM的基本结构域所述实施例的结构相同，即，通过使用铁电元件(CL1a、CL1b、CL2a和CL2b)的磁滞特性，以非易失性方式存储环路结构部分LOOP中保持的数据D。然而，形成本变型示例的数据保持器件的非易失性存储部分NVM具有以下特性，例如，包括第一板线、第二板线和F重置信号信号线中的每一个的两个系统(U系统和D系统)，以便使用测试电路部分TEST来评价铁电元件(CL1a、CL1b、CL2a和CL2b)的特性。

电路分离部分SEP包括三态反相器INV9和INV10作为将环路结构部分LOOP与非易失性存储部分NVM电分离的装置。反相器INV9和INV10的输出端根据控制信号E1均被设置为高阻抗状态。

设置/重置控制单元SRC包括读出放大器(差分放大器)SA和与 电路AND1和AND2。读出放大器SA的第一输入端连接至非易失性存储部分NVM的D系统输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)。读出放大器SA的第二输入端连接至非易失性存储部分NVM的U系统输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)。读出放大器SA的第一输出端(反转形式)连接至与电路AND1的第一输入端。AND电路AND1的第二输入端连接至外部设置信号SN的输入端。与电路AND1的输出端起到内部设置信号SNL的输出端的作用。读出放大器的第二输出端连接至与电路AND2的第一输入端。与电路AND2的第二输入端连接至外部重置信号RN的输入端。与电路AND2的输出端起到内部重置信号RNL的输出端的作用。读出放大器SA的控制端连接至读出放大器使能信号SAE的输入端。注意，后续详细说明具有上述结构的设置/重置控制器SRC的特定操作。

时钟脉冲控制器CPC包括与非电路NAND5。与非电路NAND5的第一输入端连接至外部时钟信号CP的输入端。与非电路NAND5的第二输入端(反转输入形式)连接至数据保持控制信号HS的输入端。与非电路NAND5的输出端起到内部时钟信号CPL的输出端的作用。因此，当数据保持控制信号HS为高电平(当时钟不起作用)时，内部时钟信号CPL始终变为高电平信号，而不依赖于外部时钟信号CP。当数据保持控制信号HS为低电平(当时钟起作用)时，内部时钟信号CPL变为外部时钟信号CP的逻辑反转信号。

测试电路部分TEST包括三态反相器INV11至INV14和通过开关SW7至SW10。

反相器INV11和反相器INV12的输入端均连接至第一数字板线PL1_D。反相器INV11的输出端连接至U系统的第一板线PL1U。反相器INV12的输出端连接至D系统的第一板线PL1D。反相器INV11的控制端连接至U系统的反转模拟使能信号TESTUB(模拟使能信号TESTU的逻辑反转信号)的输入端。反相器INV12的控制端连接至D系统的反转模拟使能信号TESTDB(模拟使能信号TESTD的逻辑反转信号)的输入端。

通过开关SW7的输入端连接至U系统的第一模拟板线PL1U_A。通过开关SW7的输出端连接至U系统的第一板线PL1U。通过开关SW7的控制端连接至U系统的模拟使能信号TESTU的输入端。通过开关SW8的输入端连接至D系统的第一模拟板线PL1D_A。通过开关SW8的输出端连接至D系统的第一板线PL1D。通过开关SW8的控制端连接至D系统的模拟使能信号TESTD的输入端。

反相器INV3和反相器INV4的输入端均连接至第二数字板线PL2_D。反相器INV13的输出端连接至U系统的第二板线PL2U。反相器INV4的输出端连接至D系统的第二板线PL2D。反相器INV13的控制端连接至U系统的反转模拟使能信号TESTUB(模拟使能信号TESTU的逻辑反转信号)的输入端。反相器INV14的控制端连接至D系统的反转模拟使能信号TESTDB(模拟使能信号TESTD的逻辑反转信号)的输入端。

通过开关SW9的输入端连接至U系统的第二模拟板线PL2U_A。通过开关SW9的输出端连接至U系统的第二板线PL2U。通过开关SW9的控制端连接至U系统的模拟使能信号TESTU的输入端。通过开关SW10的输入端连接至D系统的第二模拟板线PL2D_A。通过开关SW10的输出端连接至D系统的第二板线PL2D。通过开关SW10的控制端连接至D系统的模拟使能信号TESTD的输入端。

在具有上述结构的测试电路部分TEST中，将U系统的模拟使能信号TESTU和D系统的模拟使能信号TESTD设置为彼此具有相反逻辑。具体地，当将U系统的模拟使能信号TESTU设置为高电平(使能逻辑)时，将D系统的模拟使能信号TEST D设置为低电平(禁用逻辑)。相反地，当将U系统的模拟使能信号TESTU设置为低电平(禁用逻辑)时，将D系统的模拟使能信号TESTD设置为高电平(使能逻辑)。注意后续将描述具有上述结构的测试电路部分TEST的特定操作。

图27是示出了在[根据本发明的]数据保持器件的第五变型示例中使用的信号管脚的框图。图28是说明上述信号管脚功能的图。如两幅图所示，在本变型示例的数据保持器件中布置时钟端子(CP)、数据输入端子(D)、预置端子(SN)、清零(clear)端子(RN)、扫描数 据输入端子(SD)以及扫描控制端子(SC)作为逻辑控制的信号管脚。此外，包括铁电元件写入使能端子(E1)、数据保持端子(HS)、读出放大器使能端子(SAE)、U系统铁电元件重置端子(FRSTU)、D系统铁电元件重置端子(FRSTD)、第一板线数字输入端子(PL1_D)、以及第二板线数字输入端子(PL2_D)作为铁电元件控制信号管脚。此外，包括U系统PL1/2模拟使能端子(TESTU)、D系统PL1/2模拟使能端子(TESTD)、PL1U模拟输入端子(PL1U_A)、PL2U模拟输入端子(PL2U_A)、PL1D模拟输入端子(PL1D_A)、PL2D模拟输入端子(PL2D_A)、扫描输出端子(SO)以及输出端子(Q)作为铁电元件测试信号管脚。

图29是示出了读出放大器SA的结构示例的电路图。本结构示例的读出放大器SA包括P沟道场效应晶体管P1至P4以及N沟道场效应晶体管N1至N5。

晶体管P1的背栅极和源极连接至电源电压VDD的接收端。晶体管P1的漏极连接至读出放大器SA的第二输出端(第二输出信号SDC_OUT的输出端)。晶体管P1的栅极连接至读出放大器使能信号SAE的输入端。

晶体管P2的背栅极和源极连接至电源电压VDD的接收端。晶体管P2的漏极连接至读出放大器SA的第二输出端(第二输出信号SDC_OUT的输出端)。晶体管P2的栅极连接至读出放大器的第一输出端(第一输出信号SDnC_OUT的输出端)。

晶体管P3的源极和背栅极连接至电源电压VDD的接收端。晶体管P3的漏极连接至读出放大器SA的第一输出端(第一输出信号SDnC_OUT的输出端)。晶体管P3的栅极连接至读出放大器SA的第二输出端(第二输出信号SDC_OUT的输出端)。

晶体管P4的源极和背栅极连接至电源电压VDD的接收端。晶体管P4的漏极连接至读出放大器SA的第一输出端(第一输出信号SDnC_OUT的输出端)。晶体管P4的栅极连接至读出放大器使能信号SAE的输入端。

晶体管N1的漏极连接至读出放大器SA的第二输出端(第二输出 信号SDC_OUT的输出端)。晶体管N1的源极连接至晶体管N3的漏极。晶体管N1的栅极连接到读出放大器SA的第一输出端(第一输出信号SDnC_OUT的输出端)。晶体管N1的背栅极连接至接地电压VSS的接收端。

晶体管N2的漏极连接至读出放大器SA的第一输出端(第一输出信号SDnC_OUT的输出端)。晶体管N2的源极连接至晶体管N4的漏极。晶体管N2的栅极连接至读出放大器SA的第二输出端(第二输出信号SDC_OUT的输出端)。晶体管N2的背栅极连接至接地电压VSS的接收端。

晶体管N3的漏极连接至晶体管N1的源极。晶体管N3的源极连接至晶体管N5的漏极。晶体管N3的栅极连接至读出放大器SA的第一输入端(第一输入信号SDnC的输入端)。晶体管N3的背栅极连接至接地电压VSS的接收端。

晶体管N4的漏极连接至晶体管N2的源极。晶体管N4的源极连接至晶体管N5的漏极。晶体管N4的栅极连接至读出放大器SA的第二输入端(第二输入信号SDC的输入端)。晶体管N4的背栅极连接至接地电压VSS的接收端。

晶体管N5的漏极连接至两个晶体管N3和[晶体管]N4的每一源极。晶体管N5的源极和背栅极连接至接地电压VSS的接收端。晶体管N5的栅极连接至读出放大器使能信号SAE的输入端。

当在具有上述结构的读出放大器SA中将读出放大器使能信号SAE设置为高电平(使能逻辑)时，晶体管P1和P2截止，晶体管N5导通，并且允许源放大器SA的操作。此时，如果第一输入信号SDnC具有比第二输入信号SDC高的电压，则将第一输出信号SDnC_OUT设置为高电平(电源电压VDD)，并且将第二输出信号SDC_OUT设置为低电平(接地电压VSS)。相反，如果第一输入信号SDnC具有比第二输入信号SDC低的电压，则将第一输出信号SDnC_OUT设置为低电平(接地电压VSS)，并且将第二输出信号SDC_OUT设置为高电平(电源电压VDD)。另一方面，当将读出放大器使能信号SAE设置为低电平(禁用逻辑)时，晶体管P1和P2导通，晶体管N5截止，并且禁止源放大器 SA的操作。此时，第一输出信号SDnC_OUT和第二输出信号SDC_OUT始终固定为高电平(电源电压VDD)，而与第一输入信号SDnC和第二输入信号SDC无关。

接着，参照附图说明具有上述结构的数据保持器件的操作。

首先，说明数据保持器件的常规操作。图30是示出了常规操作期间器件的各个部分的操作状态的电路图。

在数据保持器件的常规操作期间将低电平(0)数据存储控制信号HS输入到时钟脉冲控制器CPC中，以便启用外部时钟信号CP。因此，提供外部时钟信号CP(更精确地，外部时钟信号的逻辑反转信号)作为从时钟脉冲控制器CPC到环路结构部分LOOP的内部时钟信号CPL。因此，基于内部时钟信号CPL(并且通过扩展，外部时钟信号CP)在环路结构部分LOOP中执行数据信号D的锁存操作。

此外，输入低电平(0)控制信号E1，使得在数据保持器件的常规操作期间在电路分离部分SEP中断开三态反相器INV9和INV10(与写铁电元件的驱动器相对应)。因此，将三态反相器INV9和INV10的输出端均置于高阻抗状态中，并且将环路结构部分LOOP与非易失性存储部分NVM电分离。

此外，在数据保持器件的常规操作期间将高电平(1)F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM中。因此，晶体管Q1a、Q1b、Q2a和Q2b导通，并且使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，能够避免每个铁电元件接收到非预期电压。注意，此时，将低电平(0)电压信号施加于第一板线PL1D和PL1U以及第二板线PL2D和PL2U。

此外，在数据保持器件的常规操作期间，将低电平(0)读出放大器使能信号SAE输入到设置/重置控制器SRC中。因此，将源放大器SA的第一输出信号SDnC_OUT和第二输出信号SCD_OUT均固定为高电平。因此，将未修改形式的外部设置信号SN和外部重置信号RN从设置/重置控制器SRC输出到环路结构部分LOOP中，作为内部设置信号SNL和内部重置信号RNL。

此外，在数据保持器件的常规操作期间将低电平(0)模拟使能 信号TESTD和TESTU输入到测试电路部分TEST中。因此，将开关SW7至SW10分别设置为断开，并且将三态反相器INV11至INV14分别设置为导通。注意，此时将高电平(1)电压信号施加于第一数字板线PL1_D和第二数字板线PL2_D中的每一个。因此，通过三态反相器INV11至INV14中的每一个将低电平(0)电压信号施加于第一板线PL1D和PL1U以及第二板线PL2D和PL2U。此外，此时将低电平(0)电压信号施加于第一模拟板线PL1D_A和PL1U_A以及第二模拟板线PL2D_A和PL2U_A中的每一个。

接着，说明数据保持器件的数据写入操作(至非易失性存储部分NVM的数据保存操作)。图31是示出了数据写入操作期间器件的各个部分的操作状态的电路图。

将高电平(1)数据存储控制信号HS输入到时钟脉冲控制器CPC中，使得在数据保持器件的数据写入操作期间禁用外部时钟信号CP。因此，能够将内部时钟信号CPL固定至高电平，而不依赖于外部时钟信号CP。因此，能够锁定数据信号D的输入信号路径，使得存储在环路结构部分LOOP中的数据(换言之，应当被保存到非易失性存储部分NVM的数据)的内容不改变。通过扩展，能够提高至非易失性存储部分NVM的数据写入操作(数据保存操作)的稳定性。

此外，将高电平(1)控制信号E1输入到电路分离部分SEP中，使得在数据保持器件的数据写入操作期间三态反相器INV9和INV10(与写铁电元件的驱动器相对应)导通。因此，三态反相器INV9和INV10的逻辑反转输出是可能的，并且将环路结构部分LOOP与非易失性存储部分NVM电连接。

此外，在数据保持器件的数据写入操作期间，将低电平(0)F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM中。因此，晶体管Q1a、Q1b、Q2a和Q2b截止，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在端子断开(并非短路)。因此，可以将数据写入电压施加于每个铁电元件。注意此时，将相同脉冲电压信号(例如，从高电平到低电平)施加于第一板线PL1D和PL1U以及第二板线PL2D和PL2U中的每一个作为上述数据写入电压。通过施加这种脉冲电压信号，将铁 电元件内的残留极化状态设置为反转状态或非反转状态。如上所述，这里不再重新说明细节。

此外，在数据保持器件的数据写入操作期间以与常规操作期间进行的相同方式，将低电平(0)读出放大器使能信号SAE输入到设置/重置控制器SRC中。因此，源放大器SA的第一输出信号SDnC_OUT和第二输出信号SDC_OUT均固定至高电平。因此，将未修改形式的外部设置信号SN和外部重置信号RN从设置/重置控制器SRC输出到环路结构部分LOOP中，作为内部设置信号SNL和内部重置信号RNL。

此外，在数据保持器件的数据写入操作期间以与常规操作期间进行的相同方式，将低电平(0)模拟使能信号TESTD和TESTU输入到测试电路部分TEST中。因此，将开关SW7至SW10均设置为断开，并且将三态反相器INV11至INV14均设置为导通。注意此时，将相同脉冲电压信号(例如，从低电平到高电平)施加于第一数字板线PL1_D和第二数字板线PL2_D中的每一个。因此，通过每个三态反相器INV11至INV14将相同脉冲电压信号(例如从高电平到低电平)施加于第一板线PL1D和PL1U和第二板线PL2D和PL2D。此外，此时将低电平(0)电压信号施加于第一模拟板线PL1D_A和PL1U_A以及第二模拟板线PL2D_A和PL2U_A中的每一个。

接着，说明数据保持器件的读出操作(从环路结构部分LOOP的数据恢复操作)。图32是示出了数据读出操作期间器件的各个部分的操作状态的电路图。

将低电平(0)数据存储控制信号HS输入到时钟脉冲控制器CPC，以便在数据保持器件的数据读出操作期间以与常规操作期间所使用的相同方式，启用外部时钟信号CP。因此，将外部时钟信号CP(更精确地，外部时钟信号的逻辑反转信号)从时钟脉冲控制器CPC提供至环路结构部分LOOP作为内部时钟信号CPL。这样，将数据从非易失性存储部分NVM恢复至环路结构部分LOOP，而不会在第五变型示例的数据保持器件中引起外部时钟信号CP的输入的停止。

此外，将低电平(0)控制信号E1输入到电路分离部分SEP中，使得在数据保持器件的数据读出操作期间以与常规操作期间所使用的相 同方式，将三态反相器INV9和INV10(与至铁电元件的读取驱动器相对应)设置为断开。因此，每个三态反相器INV9和INV10的输出端设置为高阻抗状态，并且将环路结构部分LOOP与非易失性存储部分NVM电分离。

此外，在数据保持器件的读出操作期间，将低电平(0)F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM。因此，晶体管Q1a、Q1b、Q2a和Q2b截止，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在端子断开(并非短路)。因此，对每个铁电元件施加数据读出电压是可能的。注意此时，将预定脉冲电压信号(例如，从低电平到高电平)施加于第一板线PL2D、PL1U，并且第二板线PL2D和PL2U保持在如上所述数据读出电压的低电平。通过将与铁电元件内的每种残留极化状态相对应的这种脉冲电压信号施加于非易失性存储部分NVM的D系统输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)以及U系统输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)，出现恢复电压信号(与源放大器SA的第一输入信号SDnC和第二输入信号SDC相对应)。这一点如上所述，因此这里不进行重新说明。

此外，在数据保持器件的读出操作期间将高电平(1)读出放大器使能信号SEA输入到设置/重置控制器SRC。因此，根据第一输入信号SDnC和第二输入信号SDC中的每一个的电压电平的高或低状态，源放大器SA的第一输出信号SDnC_OUT和第二输出信号SCD_OUT变成逻辑电平。具体地，如果第一输入信号SDnC具有比第二输入信号SDC高的电压，第一输出信号SDnC_OUT变成高电平(1)，第二输出信号SDC_OUT变成低电平(0)。相反，如果第一输入信号SDnC具有比第二输入信号SDC低的电压，则第一输出信号SDnC_OUT变成低电平(0)，并且第二输出信号SDC_OUT变成高电平(1)。

此外，在数据保持器件的读出操作期间，将至设置/重置控制器SRC的外部设置信号SN和外部重置信号RN输入分别固定至高电平(1)。因此，将未修改形式的第一输出信号SDnC_OUT和第二输出信号SDC_OUT从设置/重置控制器SRC输出到环路结构部分LOOP，作为 源放大器SA的内部设置信号SNL和内部重置信号RNL。

注意在环路结构部分LOOP中，如果输入到与非电路NAND1和NAND3的内部设置信号SNL变成低电平(0)，则输出信号Q强制变成高电平(1)，并且如果输入到与非电路NAND2和NAND4的内部重置信号RNL变成低电平(0)，输出信号Q强制变为低电平(0)。换言之，在第五结构示例的数据保持器件中，基于非易失性存储部分NVM的输出信号，可以通过执行环路结构部分LOOP的设置/重置控制(内部设置信号SNL和内部重置信号RNL的创建控制)来实现数据读出操作(恢复操作)。

例如，考虑以下情况：通过数据保持器件的数据写入操作从环路结构部分LOOP写入到非易失性存储部分NVM的保存数据是“1”。在这种情况下，通过数据保持器件的读出操作从非易失性存储部分NVM输入到设置/重置控制器SRC的第一输入信号SDnC具有比以相同方式从非易失性存储部分NVM输入到设置/重置控制器SRC的第二输入信号SDC低的电压。因此，源放大器SA的第一输出电压SDnC_OUT变成低电平(0)，并且通过扩展，内部设置信号SNL变成低电平(0)。因此，将输出信号Q强制设置为高电平(1)。上述事实意味着将被写入到非易失性存储部分NVM的保存数据“1”恢复至环路结构部分LOOP。

相反，考虑以下情况：通过数据保持器件的数据写入操作从环路结构部分LOOP写入到非易失性存储部分NVM的保存数据是“0”。在这种情况下，通过数据保持器件的数据读出操作从非易失性存储部分NVM输入到设置/重置控制器SRC的第一输入信号SDnC与以相同方式从非易失性存储部分NVM输入到设置/重置控制器SRC的第二输入信号SDC相比具有更高的电压。因此，源放大器SA的第二输出电压SDC_OUT变成低电平(0)，通过扩展，内部重置信号RNL变成低电平(0)。因此，输出信号Q强制被重置为低电平(0)。上述事实意味着将被写入到非易失性存储部分NVM的保存数据“0”恢复至环路结构部分LOOP。

此外，在数据保持器件的数据读出操作期间以常规操作期间相同的方式，将低电平(0)模拟使能信号TESTD和TESTU输入到测试电 路部分TEST。因此，开关SW7至SW10均被设置为断开，并且三态反相器INV11至INV14均被设置为导通。注意此时将预定脉冲电压信号(例如，从高电平到低电平)施加于第一数字板线PL1_D，并且将高电平(1)电压信号施加于第二数字板线PL2_D。因此，通过每个三态反相器INV11和INV12将相同脉冲电压信号(例如从低电平到高电平)施加于第一板线PL1D和PL1U，并且通过每个三态反相器INV13和INV14将低电平(0)电压信号施加于第二板线PL2D和PL2U。此外，此时将低电平(0)电压信号施加于第一模拟板线PL1D_A和PL1U_A以及第二模拟板线PL2D_A和PL2U_A中的每一个。

如上所述，第五变型示例的数据保持器件被配置为与上述结构的不同之处在于，环路结构部分LOOP不用作用于数据恢复的读出放大器，但是提供分离和独立的读出放大器SA，并且使用该放大器可控地设置和重置环路结构部分LOOP。此外，第五变型示例的数据保持器件被配置为执行控制，使得传输或不传输外部时钟信号CP至环路结构部分LOOP，作为内部时钟信号CPL，而无需停止外部时钟信号CP。通过做出这种结构，保存和恢复数据不需要停止外部时钟CP。因此，建立时的定时分析变得简化，并且提高了与使用选通时钟等低耗能技术的兼容性。

接着，说明数据保持器件的测试操作(铁电元件的模拟特性评价操作)。图33是示出了测试操作(具体地，保存数据恢复步骤，其中恢复包括一组测试操作序列的保存数据)期间器件的各个部分的操作状态的电路图。注意，以下给出执行第二输入信号SDC的模拟特性评价(第二输入信号SDC的电压值测量)的示例，第二输入信号SDC已经被从非易失性存储部分NVM的U系统的输出端输入到源放大器SA，并且注意上述被称作“非易失性存储部分NVM U系统测试操作”，并且详细进行说明。

在非易失性存储部分NVM U系统测试操作期间，将低电平(0)数据存储控制信号HS输入到时钟脉冲控制器CPC中，以便以与常规操作期间和读出操作期间相同的方式启用外部时钟信号CP。因此，将外部时钟信号CP(更精确地，外部时钟信号CP的逻辑反转信号)从时钟 脉冲控制器CPC提供至环路结构部分LOOP作为内部时钟信号CPL。因此，第五变型示例的数据保持器件不会引起停止外部时钟信号CP的输入，并且执行非易失性存储部分NVM U系统测试操作。

此外，在非易失性存储部分NVM U系统测试操作期间，将低电平(0)控制信号E1输入到电路分离部分SEP，使得以与常规操作期间和读出操作期间相同的方式将三态反相器INV9和INV10(与铁电元件的写入驱动器相对应)设置为断开。因此，将每个三态反相器INV9和INV10的输出端设置到高阻抗状态，并且将环路结构部分LOOP与非易失性存储部分NVM电分离。

此外，在非易失性存储部分NVM U系统测试操作期间，将低电平(0)F重置信号FRSTU输入到非易失性存储部分NVM的U系统。因此，晶体管Q2a和Q2b截止，使得每个铁电元件CL2a和CL2b在端子断开(并非短路)。因此，能够将数据读出电压施加于每个铁电元件。注意此时，第二板线PL2U保持如上述数据读出电压的低电平，并且将预定脉冲电压信号(例如，从低电平到高电平)施加于第一板线PL1U。通过施加这种类型的脉冲电压信号，根据铁电元件内的残留极化状态，在非易失性存储部分NVM的U系统的输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)中出现恢复电压信号(与源放大器SA的第二输入信号SDC相对应)。这一点如上所述，因此这里不进行重新说明。

另一方面，在非易失性存储部分NVM U系统测试操作期间，将高电平(1)F重置信号FRSTD施加于非易失性存储部分NVM的D系统。因此，晶体管Q1a和Q1b导通，使得每个铁电元件CL1a和CL1b在两端短路。此外，此时具有预定模拟电压值(可以在低电平(接地电压VSS)与高电平(电源电压VDD)之间任意设置的中间电压值)的参考电压信号Vref施加于第一板线PL1D和第二板线PL2D。因此，上述参考电压信号Vref变成直接输入格式，作为从非易失性存储部分NVM的D系统的输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)到源放大器SA的第一输入信号SDnC。注意后续更详细描述直接输入参考电压Vref作为源放大器SA的第一输入信号SDnC的重要性。

此外，在非易失性存储部分NVM U系统测试操作期间，将高电平(1)读出放大器使能信号SAE输入到设置/重置控制器SRC。因此，源放大器SA的第一输出信号SDnC_OUT和第二输出信号SDC_OUT分别是与第一输入信号SDnC的电压电平和第二输入信号SDC的电压电平是高还是低相对应的逻辑电平。具体地，如果第一输入信号SDnC具有比第二输入信号SDC高的电压，则第一输出信号SCnC_OUT变成高电平(1)，第二输出信号SDC_OUT变成低电平(0)。相反，如果第一输入信号SDnC具有比第二输入信号SDC低的电压，则将第一输出信号SDnC_OUT设置为低电平(0)，并且将第二输出信号SDC_OUT设置为高电平(1)。

此外，在非易失性存储部分NVM U系统测试操作期间，输入到设置/重置控制器SRC中的外部设置信号SN和外部重置信号RN均固定到高电平(1)。因此，分别输出非修改形式的第一输出信号SDnC_OUT和第二输出信号SDC_OUT作为从设置/重置控制器SRC到环路结构部分LOOP的内部设置信号SNL和内部重置信号RNL。这与上述数据读出操作期间相同。

此外，在非易失性存储部分NVM U系统测试操作期间，将输入到测试电路部分TEST的U系统的模拟使能信号TESTU设置为低电平(0)。因此，将开关SW7和SW9分别设置为断开，并且将三态反相器INV11和INV13分别设置为导通。注意此时，将预定脉冲电压信号(例如，从高电平到低电平)施加于第一数字板线PL1_D，并且将高电平(1)电压信号施加于第二数字板线PL2_D。因此，通过三态反相器INV11将预定脉冲电压信号(例如，从低电平到高电平)施加于U系统的第一板线PL1U，并且通过三态反相器INV13将低电平(0)电压信号施加于U系统的第二板线PL2U。注意此时，将低电平(0)电压信号施加于U系统的第一模拟板线PL1U_A和U系统的第二模拟板线PL2U_A。

另一方面，在非易失性存储部分NVM U系统测试操作期间，将输入到测试电路部分TEST中的D系统的模拟使能信号TESTD设置为高电平(1)。因此，将开关SW8和SW10分别设置为导通，并且将三态反 相器INV12和INV14分别设置为断开。注意此时，将具有预定电压值的参考电压信号Vref施加于D系统的第一模拟板线PL1D_A和D系统的第二模拟板线PL2D_A。因此，通过每个开关SW8和SW10，将具有预定电压值的参考电压信号Vref施加于D系统的第一板线PL1D和D系统的第二板线PL2D。

图34是用于说明评价铁电元件的模拟特性的操作的时序图，并且示出了施加于U系统的第一板线PL1U的脉冲电压信号、在非易失性存储部分NVM的U系统的输出端出现的恢复电压信号(与源放大器SA的第二输入信号SDC相对应)、以及直接输入到非易失性存储部分NVM的D系统的输出端中的参考电压信号Vref(在图34中，是3个电压值Vref1至Vref3)。

在非易失性存储部分NVM U系统测试操作期间，U系统的第二板线PL2U保持在低电平，并且当将预定脉冲电压信号(例如，从低电平到高电平)施加于U系统的第一板线PL1U时，如上所述，根据铁电元件内的残留极化状态，在非易失性存储部分NVM的U系统的输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)处出现恢复电压信号(与源放大器SA的第二输入信号SDC相对应)。

这里，当将数据“0”存储到非易失性存储部分NVM时(S＝0)时，源放大器SA的第二输入信号SDC变为第一恢复电压电平VSO(S＝0)(与前述逻辑WL相对应)，并且当将数据“1”存储在非易失性存储部分NVM中时(S＝1)，源放大器SA的第二输入信号SDC变为第二恢复电压电平VSO(S＝1)(与前述逻辑WH相对应)，第二恢复电压电平VSO(S＝1)高于第一恢复电压电平VSO(S＝0).

另一方面，在非易失性存储部分NVM U系统测试操作期间，将具有任意模拟电压值的参考电压信号Vref(与源放大器SA的第一输入电压SDnC相对应)直接从器件外部输入到非易失性存储部分NVM的D系统的输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)。

因此，当输入在非易失性存储部分NVM的U系统的输出端处出现的恢复电压信号作为源放大器SA的第二输入信号SDC时，作为源放大 器SA的第一输入信号SDnC的参考电压信号Vref的电压值通过步进式控制或扫描控制顺序改变，并且在非易失性存储部分NVM的U系统的输出端处出现的恢复电压信号(源放大器SA的第二输入信号SDC)的模拟电压值可以在每次发生改变时通过监测恢复至环路结构部分LOOP的输出信号Q的逻辑电平来确定。

图35是示出了参考电压信号Vref与输出信号Q之间的关系的示意图。注意，在该图中所示的测试序列中，当参考电压信号Vref的电压值在每个周期顺序改变使得数据“0”写入步骤(0S)、数据读出步骤(R)、数据“1”写入步骤(1S)、以及数据读出步骤(R)构成一个周期时，每次发生改变时监测恢复至环路结构部分LOOP的输出信号Q的逻辑电平，并基于监测结果，测量在非易失性存储部分NVM的U系统的输出端中出现的恢复电压信号的模拟电压值。

注意，在数据“0”写入步骤(0S)和数据“1”写入步骤(1S)中，在分别将数据“0”和数据“1”输入到环路结构部分LOOP之后，是将存储在环路结构部分LOOP中的数据保存到非易失性存储部分NVM的步骤。此外，数据读出步骤(R)使得将存储在非易失性存储部分NVM中的数据恢复至环路结构部分LOOP，并且数据读出步骤(R)是读出所恢复的数据作为输出信号Q的步骤。

以下，根据图35的示例进行具体说明。

首先，在第一周期X1中，将参考电压信号Vref的电压值设置为电压值Vref1，该电压值Vref1低于第一恢复电压电平VSO(S＝0)和第二恢复电压电平VSO(S＝1)。因此，无论将数据“0”还是数据“1”写入到非易失性存储部分NVM，始终从环路结构部分LOOP中恢复数据“1”。换言之，读出数据“1”作为包括在第一周期X1中的第二数据读出步骤中的输出信号Q。

接着，在第二周期X2中，将参考电压信号Vref的电压值设置为电压值Vref2，电压值Vref2高于在第一周期X1中设置的电压值Vref1。注意，在图35的示例中，电压值Vref2高于第一恢复电压电平VSO(S＝0)，并且低于第二恢复电压电平VSO(S＝1)。因此，当将数据“0”写入非易失性存储部分NVM时，将数据“0”恢复至环路结构部分LOOP， 并且当将数据“1”写入到非易失性存储部分NVM时，将数据“1”恢复至环路结构部分LOOP。换言之，顺序地读出数据“0”和数据“1”作为包括在第二周期X2中的第二数据读出步骤中的输出信号Q。这里，操作状态是，确定存储在非易失性存储部分NVM中的数据内容(0或1)并且继而将其恢复至环路结构部分LOOP。

此时，应理解，第一恢复电压电平VSO(S＝0)高于电压值Vref1并且低于电压值Vref2。

同样，此后在第三周期X3中，将参考电压信号Vref的电压值设置为高于电压值Vref2的电压值Vref3，并且在第四周期X4中，将参考电压信号Vref的电压值设置为高于电压值Vref3的电压值Vref4。然而，电压值Vref3和Vref4与电压值Vref2相同，因为每个Vref3和Vref4高于第一恢复电压电平VSO(S＝0)，而是低于第二恢复电压值VSO(S＝1)。因此，当将数据“0”写入到非易失性存储部分NVM时，将数据“0”恢复至环路结构部分LOOP，并且当将数据“1”写入到非易失性存储部分NVM时，将数据“1”恢复至环路结构部分LOOP。换言之，顺序地读出数据“0”和“1”作为包括在第三周期X3和第四周期X4中的两个数据读出步骤中的输出信号Q。

接下来，在第五周期X5中，将参考电压信号Vref的电压值设置为高于电压值Vref4的电压值Vref5。注意在图35的示例中，电压值Vref5高于第一恢复电压电平VSO(S＝0)和第二恢复电压值(S＝1)中的任一个。因此，无论将数据“0”还是数据“1”写入到非易失性存储部分NVM，始终将数据“0”恢复至环路结构部分LOOP。换言之，读出数据“0”作为包括在第五周期X5中的两个数据读出步骤中的输出信号Q。

此时，应理解第二恢复电压电平VSO(S＝1)高于电压值Vref4且低于电压至Vref5。

注意，在图35的示例中，示出了一种情况，其中第六步骤X6和其后的序列继续，但是在确认第一恢复电压电平VSO(S＝0)和第二恢复电压电平VSO(S＝1)的模拟电压值的时间点处，可以结束测试序列。

此外，在图35中，给出的示例包括测试序列，其中数据“0”写入步骤(0S)、数据读出步骤(R)、数据“1”写入步骤(1S)、以及数据读出步骤(R)构成一个周期。然而，测试序列不限于此，并且例如，能够采用以下结构：其中假定数据“0”写入步骤(0S)和数据读出步骤(R)构成单个周期，单独测量第一恢复电压电平VSO(S＝0)，然后假定数据“1”写入步骤(1S)和数据读出步骤(R)构成单个周期，并且单独测量第二恢复电压电平VSO(S＝1)。

此外，在以上描述中，给出一个示例，其中，执行从非易失性存储部分的U系统的输出端输入到源放大器中的第二输入信号SDC的模拟特性评价(第二输入信号SDC的电压值测量)，但是在执行从非易失性存储部分NVM的D系统的输出端到源放大器SA中的第一输入信号SDnC的模拟特性评价(第一输入信号SDC的电压值测量)的情况下，应用相同操作，并且不需要说明。

换言之，执行第一输入信号SDnC的电压测量时，根据所存储数据的内容，从非易失性存储部分NVM的D系统的输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)汲取恢复电压信号(与源放大器SA的第一输入电压SDnC相对应)。另一方面，将具有任意模拟电压值的参考电压信号Vref(与源放大器SA的第二输入电压SDC相对应)直接输入到非易失性存储部分NVM的U系统的输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)，并且可以执行与上述测试序列相同的测试序列。

接着，说明使用SCAN-PASS测试电路的数据保持器件的测试操作。图36是用于说明其中使用SCAN-PASS测试电路的数据保持器件的测试操作的框图。逻辑算术器件1是具有按照行布置的x(然而，x必须是大于2的整数)个寄存器REG1至REGx的半导体集成电路器件。注意寄存器REG1至REGx分别与如前所述本发明的第五变型示例的数据保持器件(见图26等)相对应。

在逻辑算术器件1的常规操作期间，将每个数据D1至Dx从前级逻辑电路(未示出)输入到寄存器REG1至REGx，并且每个输出信号Q1至Qx从REG1至REGx输出到后级逻辑电路(未示出)。

另一方面，在逻辑算术器件1的测试操作期间，从测试器(序列发生器)2输入控制信号，使得寄存器REG1至REGx通过SCAN-PASS测试电路，并且构成串联的移位寄存器。换言之，将扫描数据SD1从测试器2输入到第一级寄存器REG1，并且将寄存器REG1的扫描输出信号SO1输入到寄存器REG2中作为扫描数据SD2。这适用于来自下一级和后级的寄存器，并且顺序地输入前级寄存器的扫描输出信号作为后级寄存器的扫描数据。将从最后一级寄存器REGx输出的扫描输出信号SOx输入到测试器2中。

这样，通过构造上述结构，可以使用SCAN-PASS测试电路来执行数据保持器件的测试操作，即使在多个数据保持器件(在图36中，寄存器REG1至REGx)作为现有测试目标的系统中，可以执行适当的测试操作，而不必增加到达器件外部的数据输出端子的管脚数目。

图37A是示出了测试操作的一个示例的流程图，其中，使用SCAN-PASS测试电路，并且主要基于以上图35中所示的测试序列。

首先，在步骤S11中，将数据“0”输入到寄存器REG1至REGx的每个环路结构部分LOOP中。注意，以下方法中的任一方法可以用作输入数据“0”的方法：从数据D的输入端输入数据“0”的方法，从扫描数据SD的输入端输入数据“0”的方法，或者通过使用外部重置信号RN重置环路结构部分LOOP来输入数据“0”的方法。

接着，在步骤S12中，将数据从寄存器REG1至REGx的每个环路结构部分LOOP保存到每个非易失性存储部分NVM，并且在步骤13中，将数据从寄存器REG1至REGx的每个非易失性存储部分NVM恢复至每个环路结构部分LOOP。此时，当测量第一输入信号SDnC的电压值时，可以直接输入任意参考电压信号Vref作为第二输入电压SDC，并且相反地，当测量第二输入信号SDC的电压值时，可以直接输入任意参考电压信号Vref作为第一输入电压SDnC。这种类型的数据保存/恢复操作如上所述，从而这里不进行重新说明。

接着，在步骤S14中，使用SCAN-PASS测试电路顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。具体地，与包括x个脉冲的时钟信号同步地，x次将扫描数据SD1从测试器2输入 到第一级寄存器REG1，并且相应地x次将扫描输出信号SOx从最后一级寄存器REGx输出到测试器2。换言之，在测试器2中，按照相反顺序(从寄存器REGx到REG1的顺序)顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。注意此时，不考虑从测试器2进入到第一级寄存器REG1的扫描数据SD1的内容。

接着，在步骤S15中，将数据“1”输入到寄存器REG1至REGx的每个环路结构部分LOOP中。注意，以下方法中的任一方法可以用作输入数据“1”的方法：从数据D的输入端输入数据“1”的方法，从扫描数据SD的输入端输入数据“1”的方法，或者通过使用外部重置信号SN重置环路结构部分LOOP来输入数据“1”的方法。

接着，在步骤S16中，将数据从寄存器REG1至REGx的每个环路结构部分LOOP保存到每个非易失性存储部分NVM。并且在步骤S17中，将数据从寄存器REG1至REGx的每个非易失性存储部分NVM恢复至每个环路结构部分LOOP。此时，当测量第一输入信号SDnC的电压值时，可以直接输入任意参考电压信号Vref作为第二输入电压SDC，并且相反地，当测量第二输入信号SDC的电压值时，可以直接输入任意参考电压信号Vref作为第一输入电压SDnC。这种类型的数据保存/恢复操作如上所述，从而这里不进行重新说明。

在步骤S18中，使用SCAN-PASS测试电路顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。具体地，与包括x个脉冲的时钟信号同步地，x次将扫描数据SD1从测试器2输入到第一级寄存器REG1，并且相应地x次将扫描输出信号SOx从最后一级寄存器REGx输出到测试器2。换言之，按照相反顺序(按照顺序：从寄存器REGx到REG1)顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。

接着，在步骤S19中，更新参考电压Vref的电压值，并且流程返回至步骤S11。采用这种步骤序列作为一个周期，执行先前说明且在图35中示意的测试序列，并且测量第一输入信号SDnC和第二输入信号SDC的电压值。

图37B示出了测试操作的另一示例的流程图，其中，使用 SCAN-PASS测试电路。图27B采用图35所示且先前描述的测试序列。

首先，在步骤S21中，将数据“0”输入到寄存器REG1至REGx的每个环路结构部分LOOP中。注意，以下方法中的任一方法可以用作输入数据“0”的方法：从数据D的输入端输入数据“0”的方法，从扫描数据SD的输入端输入数据“0”的方法，或者通过使用外部重置信号RN重置环路结构部分LOOP来输入数据“0”的方法。

接着，在步骤S22中，将数据从寄存器REG1至REGx的每个环路结构部分LOOP保存到每个非易失性存储部分NVM，并且在步骤23中，将数据从寄存器REG1至REGx的每个非易失性存储部分NVM恢复至每个环路结构部分LOOP。此时，当测量第一输入信号SDnC的电压值时，可以直接输入任意参考电压信号Vref作为第二输入电压SDC，并且相反地，当测量第二输入信号SDC的电压值时，可以直接输入任意参考电压信号Vref作为第一输入电压SDnC。这种类型的数据保存/恢复操作如上所述，从而这里不进行重新说明。

接着，在步骤S24中，使用SCAN-PASS测试电路顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据，并且顺序的将数据“1”输入到每个寄存器REG1至REGx的环路结构部分LOOP。具体地，与包括x个脉冲的时钟信号同步地，x次将数据“1”扫描数据SD1从测试器2输入到第一级寄存器REG1，并且相应地x次将扫描输出信号SOx从最后一级寄存器REGx输出到测试器2。换言之，按照相反顺序(顺序：从寄存器REGx到REG1)顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。并且，以顺序方式将数据“1”顺序地输入到每个寄存器REG1至REGx的每个环路结构部分LOOP中。因此，可以将图37A的步骤S14和S15汇聚成单个步骤S24。

接着，在步骤S25中，将数据从寄存器REG1至REGx的每个环路结构部分LOOP保存到每个非易失性存储部分NVM，并且在步骤S26中，将数据从寄存器REG1至REGx的每个非易失性存储部分NVM恢复至每个环路结构部分LOOP。此时，当测量第一输入信号SDnC的电压值时，可以直接输入任意参考电压信号Vref作为第二输入电压SDC，并且相反地，当测量第二输入信号SDC的电压值时，可以直接输入任 意参考电压信号Vref作为第一输入电压SDnC。这种类型的数据保存/恢复操作如上所述，从而这里不进行重新说明。

接着，在步骤S27中，使用SCAN-PASS测试电路顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据，并且将数据“0”顺序地输入到每个寄存器REG1至REGx的环路结构部分LOOP。具体地，与包括x个脉冲的时钟信号同步地，x次将数据“0”扫描数据SD1从测试器2输入到第一级寄存器REG1，并且相应地x次将扫描输出信号SOx从最后一级寄存器REGx输出到测试器2。按照相反顺序(按照顺序：从寄存器REGx到REG1)顺序地输出恢复至寄存器REG1至REGx的每个环路结构部分LOOP的数据。并且，以顺序方式将数据“0”顺序地输入到每个寄存器REG1至REGx的环路结构部分LOOP中。因此，可以将图37A的步骤S18和S11汇聚成单个步骤S27。

接着，在步骤S28中，更新参考电压Vref的电压值，并且流程返回至步骤S22。采用这种步骤序列作为一个周期，执行先前说明且在图35中示意的测试序列，并且测量第一输入信号SDnC和第二输入信号SDC的电压值。

如上所述，本发明的第五变型示例的数据保持器件能够详细执行对铁电元件的模拟特性评价，即使该器件包括在系统中。

图38是示出了根据本发明的数据保持器件的第六变型示例的电路图。注意，本发明的该变型示例实质上具有与所述第五变型示例相同的结构，并且示出了仅将环路结构部分LOOP的输出信号Q输入到电路分离部分SEP中的结构。注意，电路分离部分SEP被配置为，使得将输出信号Q直接输入到三态反相器INV9中，并且将输出信号Q的逻辑反转信号经由分离的且新插入的反相器10’输入到三态反相器INV10中。通过实现这种类型的结构，能够在以后添加电路分离部分SEP、非易失性存储部分NVM、以及设置/重置控制器SRC，而根本无需修改环路结构部分LOOP。因此，能够容易地使得现有数据保持器件变为非易失的。

图39是示出了根据本发明的数据保持器件的第七变型示例的电路图。注意，本变型示例对应于以下结构：在图1的数据保持器件的第 一板线、第二板线以及F重置信号线(被分别划分到两个系统(U系统和D系统)中)之后插入所述测试电路部分TEST。

首先，说明数据保持器件的常规操作。图40是示出了常规操作期间器件的各个部分的操作状态的电路图。

在数据保持器件的锁存操作的常规操作期间，基于环路结构部分LOOP中的脉冲驱动信号CLK和反转时钟信号CLKB，执行数据信号D的锁存操作。

此外，在数据保持器件的常规操作期间，将控制信号E1设置为低电平“0”，并且将每个开关SW3和SW4在电路分离部分SEP中设置为断开。此外，将控制信号E2设置为高电平“1”，并且选择多路选择器MUX1和MUX2的第一输入端“1”。因此，将环路结构部分LOOP与非易失性存储部分NVM电分离，并且形成环路结构部分LOOP的规则环路。

此外，在数据保持器件的常规操作期间，将高电平“1”F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM中。因此，每个晶体管Q1a、Q1b、Q2a和Q2b导通，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在两端短路。因此，能够避免对每个铁电元件施加非预期电压。注意，此时，将低电平“0”电压信号施加于每个第一板线PL1D和PL1U以及每个第二板线PL2D和PL2U。

此外，在数据保持器件的常规操作期间，将低电平“0”模拟使能信号TESTD和TESTU输入到测试电路部分TEST中。因此，将每个开关SW7至SW10设置为断开，并且将每个三态反相器INV11至INV14设置为导通。注意，此时将高电平“1”电压信号施加于第一板线PL1_D和第二板线PL2_D。因此，经由每个三态反相器INV11至INV14将低电平“0”电压信号施加于每个第一板线PL1D和PL1U以及每个第二板线PL2D和PL2U。此外，此时，将低电平“0”电压信号施加于每个第一模拟板线PL1D_A和PL1U_A以及每个第二模拟板线PL2D_A和PL2U_A。

接着，说明数据保持器件的数据写入操作(至非易失性存储部分NVM的数据保存操作)。图41是示出了数据写入期间器件的各个部分 的操作状态。

在数据保持器件的数据写入操作期间，将输入到环路结构部分LOOP的时钟信号CLK和反转时钟信号CLKB分别设置为低电平“0”和高电平“1”。因此，能够阻断数据信号D的输入路径，使得存储在环路结构部分LOOP中的数据(换言之，应当被保存至非易失性存储部分NVM的数据)的内容不改变。通过扩展，可以提高至非易失性存储部分NVM的写入操作(输入保存操作)的稳定性。

此外，在数据保持器件的数据写入操作期间，在电路分离部分SEP中将控制信号E1设置为高电平“1”，并将开关SW3和SW4设置为断开。此外，将控制信号E2设置为高电平“1”，并选择多路选择器MUX1和MUX2的输入端“1”。从而在形成环路结构部分LOOP的规则环路的状态下使得环路结构部分LOOP和非易失性存储部分NVM导通。

此外，在数据保持器件的数据写入操作期间，将低电平“0”和F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM。因此，每个晶体管Q1a、Q1b、Q2a和Q2b截止，使得每个铁电元件CL1a、CL1b、CL2a和CL2b在端子断开(并非短路)。因此，将数据写入电压施加于每个铁电元件。注意此时，将与上述数据写入电压相同的脉冲电压信号(例如，从高电平到低电平)施加于每个第一板线PL1D和PL1U以及每个第二板线PL2D和PL2U。通过施加这种类型的电压信号，将铁电元件的残留极化状态设置为反转或非反转状态。这一点如前所述，因此，这里不进行重新说明。

此外，在数据保持器件的数据写入操作期间，以常规操作期间相同的方式将低电平“0”模拟使能信号TESTD和TESTU输入到测试电路部分TEST。因此，将每个开关SW7和SW10设置为断开，并且将每个三态反相器INV11至INV14设置为导通。注意，此时将相同的脉冲电压信号(例如，从低电平到高电平)施加于第一数字板线PL1_D和第二数字板线PL2_D。因此，经由三态反相器INV11至INV14中的每一个将相同的脉冲电压信号(例如，从高电平到低电平)施加于第一板线PL1D和PL1U以及第二板线PL2D和PL2U。此外，此时将低电平“0”电压信号施加于每个第一模拟板线PL1D_A和PL1U_A以及每个第二 模拟板线PL2D_A和PL2U_A。

接着，说明数据保持器件的数据读出操作(至环路结构部分LOOP的数据恢复操作)。图42是示出了数据读出操作期间的器件的各个部分的操作状态的电路图。

在数据保持器件的数据读出操作期间，以数据写入操作期间相同的方式将输入到环路结构部分LOOP中的时钟信号CLK和反转时钟信号CLKB分别设置为低电平“0”和高电平“1”。注意在完成数据读取操作之后，重新发起时钟信号CLK和反转时钟信号CLKB的脉冲驱动。

此外，在数据保持器件的数据读出操作期间，在电路分离部分SEP中将控制信号E1设置为低电平“0”，并且将开关SW3和SW4设置为断开。此外，将控制信号E2设置为低电平“0”，并且选择多路选择器MUX1和MUX2的第二输入端“0”。从而，在将数据从非易失性存储部分NVM读出到环路结构部分LOOP的连接状态下，使得环路结构部分LOOP和非易失性存储部分NVM导通。

此外，在数据保持器件的数据读出操作期间，将低电平“0”F重置信号FRSTD和FRSTU输入到非易失性存储部分NVM。因此，晶体管Q1a、Q1b、Q2a和Q2b截止，使得每个铁电CL1a、CL1b、CL2a和CL2b在端子断开(并非短路)。因此，可以将数据读出电压施加于每个铁电元件。注意，此时将第二板线PL2D和PL2U保持在低电平作为上述数据读出电压，并且将预定脉冲电压信号(例如，从低电平到高电平)施加于第一板线PL1D和PL1U。通过施加这种脉冲电压信号，在非易失性存储部分NVM的D系统的输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)以及U系统的输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)上出现与铁电元件的残留极化状态相对应的节点信号V1和V2。这样，当控制信号E2从低电平“0”升至高电平“1”时，在环路结构部分LOOP处放大从非易失性存储部分NVM读出的恢复电压信号(节点电压V1与节点电压V2之间的电势差)，并且恢复切断电源之前作为输出信号Q保持的数据。这一点如上所述，这里不进行重新说明。

此外，在数据保持器件的数据读出操作期间，以与常规操作期间 相同的方式将低电平“0”模拟使能信号TESTD和TESTU输入到测试电路部分TEST中。因此，将每个开关SW7至SW10设置为断开，并且将每个三态反相器INV11至INV14设置为导通。注意，此时将预定电压脉冲(例如，从高电平到低电平)施加于第一板线PL1_D，并且将高电平“1”电压信号施加于第二板线PL2_D。因此，经由三态反相器INV11和INV12将相同脉冲电压信号(例如，从低电平到高电平)施加于第一板线PL1D和PL1U，并且经由三态反相器INV13和INV14将低电平“0”电压信号施加于第二板线PL2D和PL2U。此外，此时，将低电平“0”电压信号施加于每个第一模拟板线PL1D_A和PL1U_A以及施加于第二模拟板线PL2D_A和PL2U_A。

接着，说明测试操作(铁电元件的模拟特性评价操作)。图43是示出了测试操作期间(具体地，在包括在一系列测试操作序列中的恢复存储数据的步骤时)器件的各个部分的操作状态的电路图。注意，以下示例表征在非易失性存储部分NVM的U系统的输出端中出现的节点电压V2的模拟特性评价。这被称作“非易失性存储部分NVM U系统测试操作”，并且具体进行描述。

在非易失性存储部分NVM U系统测试操作期间，以与数据写入操作和数据读出操作期间相同的方式，将输入到环路结构部分LOOP中的时钟信号CLK和反转时钟信号CLKB分别固定至低电平“0”和高电平“1”。注意，在完成数据读出操作之后，重新发起时钟信号CLK和反转时钟信号CLKB的脉冲驱动。

在非易失性存储部分NVM U系统测试操作期间，在电路分离部分SEP中将控制信号E1设置为低电平“0”，并且将开关SW3和SW4设置为断开。此外，将控制信号E2设置为低电平“0”，并且选择多路选择器MUX1和MUX2的第二输入端“0”。从而，在将数据从非易失性存储部分NVM读出到环路结构部分LOOP的连接状态下，使得环路结构部分LOOP和非易失性存储部分NVM导通。

此外，在非易失性存储部分NVM U系统测试操作期间，将低电平“0”F重置信号FRSTU输入到非易失性存储部分NVM的U系统。因此，晶体管Q2a和Q2b截止，使得每个铁电CL2a和CL2b在端子断开(并非 短路)。因此，可以将数据读出电压施加于每个铁电元件。注意，此时将第二板线PL2U保持在低电平作为上述数据读出电压，并且将预定脉冲电压信号(例如，从低电平到高电平)施加于第一板线PL1U。通过施加这种脉冲电压信号，在非易失性存储部分NVM的U系统的输出端(铁电元件CL2a的负端与铁电元件CL2b的正端之间的连接节点)上出现与铁电元件的残留极化状态相对应的节点信号V2。这一点如上所述，这里不进行重新说明。

另一方面，在非易失性存储部分NVM U系统测试操作期间，将高电平“1”F重置信号FRSTD输入到非易失性存储部分NVM的D系统。因此，晶体管Q1a和Q1b导通，使得每个铁电CL1a和CL1b在两端短路。此外，此时将具有预定模拟电压值的参考电压信号Vref施加于第一板线PL1D和第二板线PL2D。因此，在非易失性存储部分NVM的D系统的输出端(铁电元件CL1a的负端与铁电元件CL1b的正端之间的连接节点)上出现的节点信号V1与所述参考电压信号Vref相同。

此外，在非易失性存储部分NVM U系统测试操作期间，将输入到测试电路部分TEST的U系统的模拟使能信号TESTU设置为低电平(0)。因此，将每个开关SW7和SW9设置为断开，并且将每个三态反相器INV11和INV13设置为导通。注意，此时将预定脉冲电压信号(例如，从高电平到低电平)施加于第一数字板线PL1_D，并且将高电平(1)电压信号施加于第二数字板线PL2_D。因此，经由三态反相器INV11将将预定脉冲电压信号(例如，从低电平到高电平)施加于U系统的第一板线PL1U，并且经由三态反相器INV13将低电平(0)电压信号施加于U系统的第二板线PL2U。注意，此时将低电平(0)电压信号施加于U系统的第一模拟板线PL1U_A和U系统的第二模拟板线PL2U_A。

另一方面，在非易失性存储部分NVM U系统测试操作期间，将输入到测试电路部分TEST的D系统的模拟使能信号TESTD设置为高电平(1)。因此，将每个开关SW8和SW10设置为导通，并且将每个三态反相器INV12和INV14设置为断开。注意，此时将具有预定电压值的参考电压信号Vref施加于D系统的第一模拟板线PL1D_A和D系统的第 二模拟板线PL2D_A。因此，经由开关SW8和SW10中的每一个将具有预定电压值的参考电压信号Vref施加于D系统的第一板线PL1D和D系统的第二板线PL2D。

当如此读取在非易失性存储部分NVM的U系统的输出端中出现的节点电压V2时，作为节点电压V1输入的参考电压信号Vref的电压值随后可以通过步进式控制或扫描控制来改变，并且在非易失性存储部分NVM的U系统的输出端中出现的节点电压V2的模拟电压值可以每次发生改变时通过监测恢复至环路结构部分LOOP的输出信号Q的逻辑电平来确定。这方面如上所述，并且因此省略其详细描述。同样，如上所述，在目标是确定在非易失性存储部分NVM的D系统的输出端中出现的节点电压V1的模拟电压值的情况下执行与上述相反的控制例程。

这样，自然能够将测试电路部分TEST插入到在保存和恢复数据时需要停止时钟信号的数据保持器件中。

图44是用于说明电源上电/掉电期间防数据损坏功能的时序图。从顶部图44示出了：电源电压VDD、外部时钟信号CP、数据信号D、扫描控制信号SC、扫描数据SD、外部重置信号SN、外部设置信号SN、数据存储控制信号HS、控制信号E1、读出放大器使能信号SAE、U系统的F重置信号FRSTU、D系统的F重置信号FRSTD、第一数字板线PL1_D、第二数字板线PL2_D、U系统的第一模拟板线PL1U_A、U系统的第二模拟板线PL2U_A、D系统的第一模拟板线PL1D_A、D系统的第二模拟板线PL2D_A、U系统的模拟使能信号TESTU、D系统的模拟使能信号TESTD、扫描输出数据SO、以及输出信号Q。

如本时序图所示，本发明的数据保持器件执行适当序列控制，使得当电源上电或掉电时或者其他过渡状态期间，不对铁电元件的端子施加能够损坏存储到非易失性存储部分NVM的数据的高电压，即使对铁电元件施加电压信号的驱动器INV操作不正确。

注意，在不背离本发明的精神范围的前提下，除了本发明的精神范围内的上述实施例以外，可以对本发明的结构进行不同修改。换言之，上述实施例是对所有点的示例，并不意味着作为限制而提供。在 权利要求中而不是在实施例的描述中指示本发明的教导范围，并且本发明的教导范围应视为包括权利要求的所有含义等同物以及权利要求范围内的修改。

例如，上述实施例示例了反相器或与非电路用作构成环路结构部分LOOP的逻辑门的结构。然而，本发明不限于这种结构，并且可以使用诸如或非电路之类的其他逻辑门。

此外，图1示例了反相器INV6和INV7以及开关SW3和SW4的组合用作将环路结构部分LOOP与非易失性存储部分NVM电分离的电路分离部分SEP的结构元件的结构。然而，本发明不限于这种结构，并且如图7和其他位置所示可以使用三态反相器INV6’和INV7’(具有浮置点输出功能的反相器)作为电路分离部分SEP的结构元件。

此外，电路分离部分SEP的关键点在于，在正常操作中不对铁电元件施加电压。除了上述实施例中示例的结构(即，在正常操作中对铁电元件所施加的电压保持为恒定电压的结构)以外，可以考虑采用用于接收电压的铁电元件的至少一个电极保持为浮置状态的另一结构。作为特定示例，可以考虑采用图1中在正常操作中使晶体管Q1a、Q1b、Q2a和Q2b截止同时使第一板线PL1和第二板线PL2处于浮置状态的方法，或者其他方法。此外，如果修改电路结构本身，则可以在铁电元件与节点电压V1(V2)的输出端之间或者在铁电元件与板线PL1(PL2)之间放置附加晶体管，使得执行晶体管的导通-截止控制。

此外，如果对铁电元件所施加的电压在正常操作中或在数据读取动作中保持恒定，则在铁电元件端子之间连接的晶体管应当导通，但是板线的电压不必为低电平。

此外，图1示例了向非易失性存储部分NVM提供的第二电源电压VDD2的电压电平高于向环路结构部分LOOP提供的第一电源电压VDD1的结构。然而，本发明的结构不限于上述结构，并且第二电源电压VDD2低于第一电源电压VDD1的结构也是可能的。

如上所述，在非易失性逻辑技术中，驱动铁电元件，使得在电源掉电或上电时或者在其他时间保存或恢复寄存器数据。这里，如果尽可能降低用于驱动铁电元件的电压电平，则可以降低驱动铁电元件的 功耗。

例如，可以通过3.3伏特的第一电源电压VDD1来驱动环路结构部分LOOP，同时可以通过1.5伏特的第二电源电压VDD2来驱动非易失性存储部分NVM。那么，可以避免在驱动铁电元件时过度消耗大功率。

注意，如上所述如果环路结构部分LOOP由高电压驱动，而非易失性存储部分NVM由低电压驱动，则构成电路分离部分SEP的反相器INV6和INV7不需要具有电平移位功能(见图2和8)。如图45所示，能够使用由低于第一电源电压VDD1的第二电源电压VDD2驱动的单个反相器。

此外，本领域技术人员能够容易设想通过上述各个实施例的任意布置实现的新结构，并且应当分析出这样的结构自然在本发明的技术范围内。

<结论>在下文中，总体上讨论本说明书中公开的技术特征。本说明书中所公开的数据保持器件包括：环路结构部分，使用在环路中连接的多个逻辑门来保持数据；非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据、以及电路分离部分，用于将环路结构部分与非易失性存储部分电分离。根据预定设置信号和重置信号将多个逻辑门分别设置和重置到任意输出逻辑电平。数据保持器件具有包括设置/重置控制器的结构(第一结构)，设置/重置控制器基于存储在非易失性存储部分中的数据来产生设置信号和重置信号。

注意，在具有上述结构的数据保持器件中，非易失性存储部分输出第一和第二恢复电压信号，从而根据电压值彼此之间的高低关系来确定恢复至环路结构部分的数据的逻辑电平。可以使设置/重置控制器具有包括差分放大器的结构(第二结构)，在差分放大器中，以不同方式输入第一和第二恢复电压信号。

此外，可以使具有第一或第二结构的数据保持器件具有包括时钟脉冲控制器的结构(第三结构)，时钟脉冲控制器用于接收来自外部的时钟信号输入并且控制对环路结构部分的时钟信号的施加或阻断。

此外，本说明书中公开的其他数据保持器件是包括以下各项的数 据保持器件：环路结构部分，使用在环路中连接的多个逻辑门来保持数据；非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据、以及电路分离部分，用于将环路结构部分与非易失性存储部分电分离。非易失性存储部分输出第一和第二恢复电压信号，从而根据电压值彼此之间的高低关系来确定恢复至环路结构部分的数据的逻辑电平。数据保持器件具有包括测试电路部分的结构(第四结构)，测试电路部分用于控制非易失性存储部分，使得正常输出第一或第二恢复电压信号中的任一个，并且输出两个电压信号中的另一个作为任意参考电压信号。

注意，可以使具有上述第四结构的数据保持器件具有包括输出端子的结构(第五结构)，输出端子用于向器件的外部输出恢复至环路结构部分的数据。

此外，可以使具有上述第五结构的数据保持器件具有其中输出端子是与另一数据保持器件串联的SCAN-PASS输出端子的结构(第六结构)。

此外，本说明书中公开的测试器连接至具有上述第五或第六结构的数据保持器件，并且可以具备以下结构(第七结构)：连续监测恢复至环路结构部分的数据，同时引起参考电压信号的电压值改变，并且基于监测结果确定第一和第二恢复电压信号的电压值。

此外，本说明书中公开的其他数据保持器件包括：环路结构部分，使用在环路中连接的多个逻辑门来保持数据；非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据、以及电路分离部分，用于将环路结构部分与非易失性存储部分电分离。数据保持器件可以具备以下结构(第八结构)：非易失性存储部分包括当数据保持器件的电源上电或掉电时用于短路铁电元件端子的开关元件。

注意，具有选自第一至第六结构和第八结构的任何结构的数据保持器件可以具备以下结构(第九结构)：具有在数据保持器件的正常操作中，对环路结构部分LOOP进行电操作而同时使对铁电元件施加的电压保持恒定的结构。

此外，具有选自第一至第六结构、第八结构以及第九结构的任何结构的数据保持器件可以具备以下结构(第十结构)：使用非反转状态中的铁电元件与反转状态中的铁电元件之间的电容耦合，从铁电元件中读出数据。

此外，具有选自第一至第六结构、或备选地第八结构或第九结构的任何结构的数据保持器件可以具备以下结构(第十一结构)：使用铁电元件与其他电容元件之间的电容耦合来从铁电元件中读出数据。

根据本说明书中公开的技术特征，即使在已经切断电源之后也能够以非易失性方式保持数据，而不会引起常规操作期间耗电的增加或者速度的降低。同样，能够提供高度可靠和方便的数据保持器件。

本说明书中公开的技术特征是用于在数据保持器件中实现非易失性的技术，数据保持器件安装在逻辑算术电路、逻辑算术器件、CPU、MPU、DSP或其他处理器以及移动设备等上。

附图标记列表

INV1至INV5、INV5’、INV10’反相器

INV6、INV7反相器(具有电平移位功能)

INV6’、INV7’反相器(具有电平移位功能，三态)

INV8、INV8’、INV9至INV14反相器(三态)

SW1至SW10通过开关

MUX1、MUX2、MUX3、MUX4多路选择器

DeMUX1、DeMUX2多路输出选择器

Q1a、Q1b、Q2a、Q2b N沟道场效应晶体管

Q11a、Q12a、...、Q1ma N沟道场效应晶体管

Q11b、Q12b、...、Q1mb N沟道场效应晶体管

Q21a、Q22a、...、Q2ma N沟道场效应晶体管

Q21b、Q22b、...、Q2mb N沟道场效应晶体管

CL1a、CL1b、CL2a、L2b铁电元件

CL11a、CL12a、...、CL1ma铁电元件

CL11b、CL12b、...、CL1mb铁电元件

CL21a、CL22a、...、CL2ma铁电元件

CL21b、CL22b、...、CL2mb铁电元件

C1、C2电容元件

NAND1至NAND5与非电路

LOOP环路结构部分

NVM非易失性存储部分

SEP电路分离部分

P1至P3P沟道MOS场效应晶体管

N1至N3N沟道MOS场效应晶体管

SRC设置/重置控制器

SA读出放大器(差分放大器)

P1至P4P沟道场效应晶体管

N1至N5N沟道场效应晶体管

AND1、AND2与电路

TEST测试电路部分

CPC时钟脉冲控制器

1逻辑算术器件

2测试器(序列发生器)

REG1至REGx寄存器(数据存储器件)。

Claims (19)

1.一种数据保持器件，包括：

环路结构部分，使用在环路中连接的多个逻辑门来保持数据；

非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据；

电路分离部分，用于将环路结构部分与非易失性存储部分电分离；以及

设置/重置控制器，基于存储在非易失性存储部分中的数据来产生预定设置信号和重置信号；

其中，根据所述设置信号和重置信号将所述多个逻辑门分别设置和重置为任意输出逻辑电平。

2.根据权利要求1所述的数据保持器件，其中：

非易失性存储部分输出第一和第二恢复电压信号，从而根据电压值彼此之间的高低关系来确定恢复至环路结构部分的数据的逻辑电平；以及

设置/重置控制器包括以差分方式输入第一和第二恢复电压信号的差分放大器。

3.根据权利要求1所述的数据保持器件，还包括：时钟脉冲控制器，用于接收来自外部的时钟信号输入，并且控制对环路结构部分的时钟信号的施加或阻断。

4.一种数据保持器件，包括：

环路结构部分，使用在环路中连接的多个逻辑门来保持数据；

非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据，并且输出第一和第二恢复电压信号，从而根据电压值彼此之间的高低关系来确定恢复至环路结构部分的数据的逻辑电平；

电路分离部分，用于将环路结构部分与非易失性存储部分电分离；以及

测试电路部分，用于控制非易失性存储部分，使得正常输出第一和第二恢复电压信号中的任一个，并且输出这两个恢复电压信号中的另一个作为任意参考电压信号。

5.根据权利要求4所述的数据保持器件，还包括：输出端子，用于向器件的外部输出恢复至环路结构部分的数据。

6.根据权利要求5所述的数据保持器件，其中，输出端子是与另一数据保持器件串联的SCAN-PASS输出端子。

7.一种连接至权利要求5所述的数据保持器件的测试器，其中，连续监测恢复至环路结构部分的数据，同时引起参考电压信号的电压值改变，并且基于监测结果确定第一和第二恢复电压信号的电压值。

8.一种数据保持器件，包括：

环路结构部分，使用在环路中连接的多个逻辑门来保持数据；

非易失性存储部分，使用铁电元件的磁滞特性以非易失性方式存储在环路结构部分中保持的数据；以及

电路分离部分，用于将环路结构部分与非易失性存储部分电分离；

其中，非易失性存储部分包括在数据保持器件的电源上电或掉电期间用于将铁电元件的两端电短路的开关元件。

9.根据权利要求1所述的数据保持器件，其中，在数据保持器件的正常操作中，电路分离部分对环路结构部分进行电操作，同时使对铁电元件施加的电压保持恒定。

10.根据权利要求1所述的数据保持器件，其中，使用非反转状态中的铁电元件与反转状态中的铁电元件之间的电容耦合，从铁电元件中读出数据。

11.根据权利要求1所述的数据保持器件，其中，使用铁电元件与其他电容元件之间的电容耦合，从铁电元件中读出数据。

12.根据权利要求2所述的数据保持器件，还包括：时钟脉冲控制器，用于接收来自外部的时钟信号输入，并且控制对环路结构部分的时钟信号的施加或阻断。

13.一种连接至权利要求6所述的数据保持器件的测试器，其中，连续监测恢复至环路结构部分的数据，同时引起参考电压信号的电压值改变，并且基于监测结果确定第一和第二恢复电压信号的电压值。

14.根据权利要求4所述的数据保持器件，其中，在数据保持器件的正常操作中，电路分离部分对环路结构部分进行电操作，同时使对铁电元件施加的电压保持恒定。

15.根据权利要求4所述的数据保持器件，其中，使用非反转状态中的铁电元件与反转状态中的铁电元件之间的电容耦合，从铁电元件中读出数据。

16.根据权利要求4所述的数据保持器件，其中，使用铁电元件与其他电容元件之间的电容耦合，从铁电元件中读出数据。

17.根据权利要求8所述的数据保持器件，其中，在数据保持器件的正常操作中，电路分离部分对环路结构部分进行电操作而同时使对铁电元件施加的电压保持恒定。

18.根据权利要求8所述的数据保持器件，其中，使用非反转状态中的铁电元件与反转状态中的铁电元件之间的电容耦合，从铁电元件中读出数据。

19.根据权利要求8所述的数据保持器件，其中，使用铁电元件与其他电容元件之间的电容耦合，从铁电元件中读出数据。

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