JPH10112191A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】高速動作するフリップフロップ回路の状態を強
誘電体キャパシタの分極方向として不揮発に保持する。 【解決手段】キャッシュメモリ領域（またはレジスタフ
ァイル領域）と強誘電体メモリ領域をビット線とアンプ
を共有して分離して形成する。通常動作時は、強誘電体
メモリ領域をスイッチ回路で電気的に切り離す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、高速動作するフリップフロップ回路の状態を
強誘電体キャパシタの分極方向として不揮発に保持する
装置に関する。

【０００２】

【従来の技術】フリップフロップ回路の揮発情報を、強
誘電体キャパシタの分極方向として不揮発に保持するた
めの方法が、たとえば米国特許第６９３９０号に示され
ている。図６（ａ）及び（ｂ）に、その回路構成と動作
方法をそれぞれ示す。フリップフロップ回路の相補的な
記憶ノードには、スイッチを介して強誘電体キャパシタ
が接続されている。揮発情報を不揮発情報に転写した
り、あるいは逆に不揮発情報を揮発情報に戻したりする
には、図６（ｂ）あるいは米国特許第６９３９０号に詳
細に示されているように、ＣＬＫ３をハイレベルにした
状態で、ＣＬＫ２にパルスを与える。

【０００３】

【発明が解決しようとする課題】しかし、上記のような
回路構成及び動作方法を、たとえばキャッシュメモリと
して知られる高速動作のフリップフロップ回路に適用す
る場合、速度が劣化してしまうという問題がある。なぜ
なら、付加した強誘電体キャパシタや電界効果トランジ
スタのためにメモリセルの面積が増大し、その結果、ビ
ット線対ＢＬ，ＢＢやワード線ＷＬ、あるいはフリップ
フロップ回路の拡散層領域に多くの寄生容量が付加した
り、配線抵抗が増加したりするからである。

【０００４】

【課題を解決するための手段】本発明の半導体装置で
は、複数のワード線（ＷＳ0 など）とこれに交差する複
数のビット線対（ＢＬi／ＢＢiなど）の交点に複数個の
フリップフロップ回路（たとえばキャッシュメモリセ
ル）がマトリックスに配置された領域と、上記ワード線
とは別の複数のワード線（ＷＦ0 など）とこれに交差す
る複数のビット線との交点に、電界効果トランジスタと
強誘電体キャパシタとで構成される複数個の強誘電体メ
モリセルがマトリックスに配置された領域とを含む。フ
リップフロップ回路のビット線と、強誘電体メモリセル
のビット線とは、スイッチを介して接続する。フリップ
フロップ回路のワード線と、強誘電体メモリセルのワー
ド線は、同一のアドレスで一対一に対応しているが、別
の制御線（ＦiＳ及びＦiＦ）により、その両方を同時に
活性化することもできるし、どちらか一方を選択して活
性化することもできる。さらに、この構成で、フリップ
フロップ回路のビット線にはアンプ（ＳＡi など）が接
続されており、上記アンプは、フリップフロップ回路の
揮発情報を検知するためと強誘電体メモリセルの不揮発
情報を検知するために共用される（図１）。

【０００５】さらに本発明の半導体装置では、この構成
で、上記フリップフロップ回路がマトリックスに配置さ
れた領域のうち、上記アンプに近い側の一部のフリップ
フロップ回路は、ＣＰＵに用いられる命令セットで直接
アドレスが指定されるレジスタであり、残りのフリップ
フロップ回路は、メモリマネジメントユニット（MMU)の
情報を介して間接的にアドレスが指定されるキャッシュ
メモリである。キャッシュメモリセルの接続するビット
線とレジスタセルの接続するビット線とは、スイッチ回
路により電気的に分離できる（図２）。

【０００６】本発明の半導体装置で、強誘電体メモリセ
ルの不揮発情報をキャッシュメモリセルあるいはレジス
タセルの揮発情報に転写する場合、まず強誘電体キャパ
シタの共通プレートの電位が接地電位から電源電圧へ移
行される。その後、強誘電体メモリセルの不揮発情報
が、同一アドレスのワード線で選択され同一の上記アン
プに接続するキャッシュメモリセルあるいはレジスタセ
ルの揮発情報に転写される。この際のビット線プリチャ
ージ電位を接地電位とする。すべての強誘電体メモリセ
ルに対して上記転写が終了したら、共通プレートの電位
を接地電位に戻しておく。この共通プレート電位変化の
際、強誘電体メモリセルのワード線はすべて非活性の状
態とする（図３，図４）。

【０００７】本発明の半導体装置で、キャッシュメモリ
セルあるいはレジスタセルの揮発情報を強誘電体メモリ
セルの不揮発情報として退避する場合、上記共通プレー
トは接地電位のままとする。キャッシュメモリセルある
いはレジスタセルの揮発情報が、同一アドレスのワード
線で選択され同一の上記アンプに接続する強誘電体メモ
リセルの不揮発情報に転写される。退避動作で、キャッ
シュメモリセルあるいはレジスタセルの揮発情報が、接
地電位あるいは電源電位として上記アンプによりビット
線にラッチされた後に、情報を格納する強誘電体メモリ
セルのワード線を活性化するようにする（図３，図
５）。

【０００８】

【発明の実施の形態】図１は本発明の一実施例の揮発情
報を不揮発に保持できる高速動作のフリップフロップ回
路（たとえばキャッシュメモリ）の構成を示す。この回
路はワード線たとえばＷＳ0 とビット線対たとえばＢＬ
i／ＢＢiの交点に複数個のキャッシュメモリセルがマト
リックスに配置されたキャッシュメモリアレーＳ−ＭＡ
と、ワード線たとえばＷＦ0 とビット線対たとえばＢＬ
i／ＢＢiの交点に複数個の強誘電体メモリセルがマトリ
ックスに配置された強誘電体メモリアレーＦ−ＭＡを含
む。

【０００９】上記ビット線対たとえばＢＬi／ＢＢiは、
スイッチ回路ＳＷにより、上記キャッシュメモリアレー
領域と上記強誘電体メモリアレー領域とで電気的に分離
でき、また、上記キャッシュメモリセル及び強誘電体メ
モリセルの情報を検知，増幅するためのアンプＳＡiに
接続している。ＳＡiは強誘電体メモリアレーよりキャ
ッシュメモリアレーに近い側に設けられ、出力線Ｄoiを
持つ。

【００１０】フリップフロップ回路のワード線たとえば
ＷＳ0 と、強誘電体メモリセルのワード線たとえばＷＦ
0 は、同一のアドレスで一対一に対応しているが、別の
制御線（ＦiＳ及びＦiＦ）により、その両方を同時に活
性化することもできるし、どちらか一方を選択して活性
化することもできる。すなわち、ワード線を活性化する
ゲートＧＴは、ＸデコーダＸ−ＤＥＣからＸドライバＸ
−ＤＲＶを経た信号と、制御線ＦｉＦまたはＦｉＳをそ
の入力信号とする。

【００１１】本実施例によれば、同一のビット線及びア
ンプを介して、キャッシュメモリセルの揮発情報の強誘
電体メモリセルへの不揮発情報としての退避、及びその
逆の揮発情報の呼び戻しが、高速にかつ小面積の回路構
成で実現できる。通常動作時には、スイッチ回路ＳＷＦ
をオフ状態とすることにより、キャッシュメモリアレー
は従来のアレーとまったく同じとなるので、不揮発性を
付加することにより高速性が損なわれることがない。

【００１２】また、揮発情報及び不揮発情報の格納アド
レスが一対一に対応しているので、制御が簡単である。
さらに、強誘電体メモリ部を高集積性に特化したプロセ
ス（たとえば多結晶シリコン配線による自己整合プロセ
ス）、キャッシュメモリ部を高速性に特化したプロセス
（たとえば低抵抗配線プロセス）で形成することができ
るので、製造が容易で高性能の不揮発性キャッシュメモ
リが得られる。強誘電体メモリ部をダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）と同様なプロセスで形成
すれば、セルサイズをキャッシュメモリセルの十分の一
近くまで小さくすることも可能である。

【００１３】図２はＣＰＵにオンチップ化したキャッシ
ュメモリ及びレジスタファイルを不揮発化した構成を示
す、本発明の一実施例である。図１のメモリアレー構成
に比べて、アンプ部ＳＡ−Ｂとキャッシュメモリアレー
Ｓ−ＭＡとの間にレジスタファイルＲＦおよびＲＦのビ
ット線をＳ−ＭＡのそれと電気的に分離するためのスイ
ッチ回路ＳＷＳが設けられている。ＲＦの回路構成はＳ
−ＭＡと同様であるが、キャッシュメモリのアドレス
が、ＣＰＵからメモリマネージメントユニットＭＭＵ、
さらにキャッシュタグＣ−ＴＡＧを経て指定されるのに
対して、レジスタのアドレスは、ＣＰＵの命令セットの
データで直接指定される点が異なる。通常はＳＷＳ及び
ＳＷＦはオフ状態であり、キャッシュメモリが選択され
た場合にはＳＷＳがオン状態となり、不揮発情報として
の退避、及びその逆の揮発情報の呼び戻しの際にはＳＷ
Ｆもオン状態となる。本発明の実施例によれば、図１と
同様な効果が得られる。

【００１４】図３は、図１のメモリアレーのより具体的
な構成を示す、本発明の一実施例である。強誘電体メモ
リセルたとえばＭＦ（００）は二つの強誘電体キャパシ
タと二つの電界効果トランジスタとから構成される。強
誘電体キャパシタのプレートＶＰＬは、強誘電体メモリ
アレー内で共通である。ビット線を接地電位にプリチャ
ージするプリチャージ回路ＰＦ0 は、強誘電体メモリセ
ルの情報を検知する際に用いられる。ＰＦ0 は、リコー
ル信号バーがロウレベルの時プリチャージ信号線ＰＣＳ
で制御され、リコール信号バーがハイレベルの時、非活
性状態となる。

【００１５】強誘電体メモリ部は信号線ＳＨＲがハイレ
ベルの時にはキャッシュメモリ部と切り離される。キャ
ッシュメモリセルたとえばＭＳ（００）はフリップフロ
ップ回路で構成される。ビット線を電源電位にプリチャ
ージするプリチャージ回路ＰＳ0 は、キャッシュメモリ
セルの情報を検知する際に用いられる。ＰＳ0 は、リコ
ール信号バーがハイレベルの時プリチャージ信号線ＰＣ
Ｓで制御され、リコール信号バーがロウレベルの時、非
活性状態となる。ＹＳＢはキャッシュメモリ部をアンプ
たとえばＳＡ0 に接続するＹ選択線である。

【００１６】図４及び図５に、図３の回路構成における
揮発情報の呼び戻し（リコール）、及び不揮発情報への
退避（ストア）の動作波形をそれぞれ示す。

【００１７】図４はリコール動作波形を示す、本発明の
一実施例である。図１または図２を含むシステムに対し
てスタンバイ状態が解除されたとき、スタンバイ状態に
おける電源電圧の供給停止が解除される。すなわち、シ
ステムの内部電源電圧はＶccに再設定される。ＶＰＬも
Ｖccとなる。この時、Ｗi はロウレベルでワード線は非
活性状態でなければならない。アンプの信号線ＳＡＰ，
ＳＡＮはそれぞれＶcc及び０に設定され、アンプを非活
性状態に保つ。リコール信号バーは、リコールモードで
あることを示すロウレベルとなっている。リコール動作
中はビット線は０Ｖにプリチャージされ、ＳＨＲ，ＹＳ
Ｂはロウレベルでビット線の接続スイッチはすべてオン
状態である。またＦiＦ はハイレベルに保持されてＸ−
ＤＲＶからの信号で直ちに強誘電体メモリ部のワード線
が活性化される状態となっている。スタンバイ状態解除
後、内部電源電圧が安定化する程度の一定遅延の後、リ
コール・ストアカウンタが００００から０００１にカウ
ントアップされる。なお、カウンタは必ずしも４ビット
である必要はない。

【００１８】カウントアップにより、Ｗ0 で選択される
情報の、不揮発から揮発への呼び戻しが始まる。まず、
ＰＣＳがハイレベルとなり、ビット線は０Ｖのフローテ
ィング状態となる。次にＷ０によりＷＦ0 が活性化さ
れ、ビット線対たとえばＢＬ0／ＢＢ0 にＭＦ（００）
の不揮発情報が電位差として生じる。次に、ＳＡＰ，Ｓ
ＡＮをそれぞれロウレベル，ハイレベルとして、ＢＬ0
／ＢＢ0の情報を増幅する。次に、ＦiＳをハイレベルに
してＷＳ0を活性化し、ＭＦ（００）に対応するキャッ
シュメモリセルＭＳ（００）へ、情報を書き込む。これ
でＷ０で選択される情報のリコールが終了し、ＷＦ0，
ＷＳ0を非活性状態に戻す。

【００１９】最後にアンプを非活性状態としてビット線
を０Ｖに再プリチャージする。再プリチャージ時にリコ
ール信号バーがロウレベルであった場合、リコール・ス
トアカウンタがカウントアップされる構成になってい
る。この結果、Ｗ１で選択される情報のリコールが開始
される。

【００２０】以上のようにしてすべての強誘電体メモリ
セルに対してリコールを行い、最後のＷｎで選択される
情報が終了すると、リコール・ストアカウンタは０００
０にリセットされ、最上位のキャリー信号を発生する。
キャリー信号発生時にリコール信号バーがロウレベルで
あった場合には、リコール信号バーはハイレベルに変化
する。これは、通常動作への移行を意味し、ＶＰＬは接
地電位に変化し、SHR信号は強誘電体メモリ部をキャッ
シュメモリ部から切り離す。また、ＦiＦ がロウレベル
に、ＦＩＳがハイレベルに変化し、Ｗi 選択時に今度は
キャッシュメモリが直ちに選択されるようになる。

【００２１】図５はストア動作波形を示す、本発明の一
実施例である。システムがスタンバイ状態に入ると、ま
ずＳＨＲがロウレベルとなり、強誘電体メモリ部がキャ
ッシュメモリ部に接続される。そして、リコール・スト
アカウンタが００００から０００１へカウントアップさ
れる。リコール信号バーがハイレベル、スタンバイ信号
がハイレベルの時、このカウントアップによりＷ0 で選
択される信号のストア動作が開始される。ＰＣＳの変化
によりビット線がフローティング状態となるが、この
時、リコール信号バーがハイレベルであるので、ビット
線はＶccにプリチャージされている。なお、ストア動作
時のビット線プリチャージ電位は必ずしもＶccである必
要はない。

【００２２】次にカウンタ０００１に対応するＷ０が選
択される。ＦiＳ がハイレベル、ＦiＦがロウレベルな
ので、ＷＳ0が活性化し、キャッシュメモリセルを選択
する。その結果、ビット線対たとえばＢＬ0／ＢＢ0にキ
ャッシュメモリセルＭＳ(00)の情報が電位差として生じ
る。次にＳＡＰ，ＳＡＮによりアンプが活性化される。
そして、ビット線対の電位はＭＳ（００）の情報に対応
して０及びＶccにラッチされる。この時点で、ＦiＦが
ハイレベルとなり、ＷＦ0が活性化される。

【００２３】ここで、ビット線電位が０及びＶccに増幅
される以前にＷＦ0 を活性化してはならない。これは、
リコールの時点で強誘電体キャパシタの分極は一方向
（プレート側がハイレベルである方向）にリセットされ
ており、ストア時にはキャッシュメモリの情報に対応し
て一部の分極だけを反転させるためである。すなわち、
ストア時のビット線電位が０の場合には、書き込むべき
分極はプレート側がハイレベルとなる方向であり、既に
リコール時に設定されている分極方向である。ビット線
電位が０及びＶccに増幅された時点でＷＦ0 を活性化す
れば、強誘電体キャパシタに印加される電圧はほぼ０で
あり、リコール時に設定された分極方向を破壊すること
がない。一方、ストア時のビット線電位がＶccの場合に
は、ＷＦ0の活性化により、プレート側がロウレベルと
なる電圧が強誘電体キャパシタに印加され、キャッシュ
メモリの情報に対応して分極方向が反転する。

【００２４】以上のようにして、Ｗ0 で選択される情報
の不揮発情報としての退避が完了し、ワード線が非活性
化される。最後にアンプを非活性状態としてビット線を
Ｖccに再プリチャージする。再プリチャージ時にスタン
バイ信号がハイレベルであった場合、リコール１・スト
アカウンタがカウントアップされる構成になっている。
この結果、Ｗ1 で選択される情報のストアが開始され
る。以上のようにしてすべてのキャッシュメモリセルに
対して不揮発情報としてのストアを行う。最後のＷn で
選択される情報が終了すると、リコール・ストアカウン
タは００００にリセットされ、最上位のキャリー信号を
発生する。キャリー信号発生時にスタンバイ信号がハイ
レベルであった場合には、内部電源が接地電位に降圧さ
れる。

【００２５】図３から図５で説明した本発明の実施例に
よれば、（１）強誘電体キャパシタのプレートをメモリ
アレー内で共通化できるので、強誘電体メモリアレー部
の面積を小さくできる。（２）２値の分極方向のうち、
リコール時に一方向にリセットしておき、ストア時にも
う一方向のみ書き込む本動作方式によれば、共通プレー
トの電位をリコール開始時及び終了時に一度ずつ変化さ
せるだけで良いので、高速でノイズ発生の少ないリコー
ル，ストア動作が可能となる。（３）リコール時に共通
プレート電位をＶcc、ビット線プリチャージ電位を０Ｖ
とし、ストア時に共通プレート電位を０Ｖ、キャッシュ
メモリセル情報検知後のビット線電位を０ＶまたはＶcc
とする本動作方式によれば、強誘電体キャパシタにほぼ
Ｖccの電圧を印加して不揮発情報を書き込むことができ
るので、与えられた電圧振幅Ｖccをフルに活用した低電
圧動作に好適なシステムが得られる。（４）通常動作時
にすでに共通プレートは接地電圧に設定してあり、スト
ア命令が発生した後に共通プレートの電位を変化させる
必要がないので、すみやかにストア動作が行える。

【００２６】

【発明の効果】本発明の半導体装置によれば、高速動作
でかつ不揮発に状態を保持できるフリップフロップ回
路、特にキャッシュメモリやレジスタファイルが、容易
な製造プロセスで実現できる。

【００２７】さらに、本発明の揮発情報の呼び戻し（リ
コール）、及び不揮発情報への退避（ストア）方法によ
れば、フリップフロップ回路の不揮発化に伴うチップ面
積の増大を小さくおさえられ、また、高速，高信頼のシ
ステムが得られる。さらに、低電圧動作に好適なシステ
ムが得られる。

【図面の簡単な説明】

【図１】本発明のキャッシュメモリの説明図。

【図２】本発明のデータ処理装置の説明図。

【図３】本発明のメモリアレーの回路図。

【図４】図３の構成におけるリコール動作波形図。

【図５】図３の構成におけるストア動作波形図。

【図６】従来の強誘電体キャパシタを含むＳＲＡＭの説
明図。

【符号の説明】

Ｆ−ＭＡ…強誘電体メモリアレー、Ｓ−ＭＡ…キャッシ
ュメモリアレー、ＳＡ−Ｂ…アンプ部、ＳＡi …アン
プ、ＳＷＦ…スイッチ回路、ＢＬi／ＢＢi…ビット線
対、ＷＦ0，ＷＳ0…ワード線、ＧＴ…ゲート、Ｘ−ＤＥ
Ｃ…Ｘデコーダ、Ｘ−ＤＲＶ…Ｘドライバ、ＦiＦ，Ｆi
Ｓ…制御線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 孔司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 谷川 博之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数の第一ワード線とこれに交差する複数
   のビット線の交点に複数個のフリップフロップ回路がマ
   トリックスに配置された領域と、複数の第二ワード線と
   これに交差する複数のビット線との交点に、電界効果ト
   ランジスタと強誘電体キャパシタとで構成される複数個
   の強誘電体メモリセルがマトリックスに配置された領域
   とを有し、上記フリップフロップ回路の接続するビット
   線と上記強誘電体メモリセルの接続するビット線とをス
   イッチを介して電気的に接続する手段を設けてなる半導
   体装置において、上記スイッチを接続状態として、上記
   強誘電体キャパシタに保持された分極方向としての不揮
   発情報を上記フリップフロップ回路の状態に転写する第
   一の動作モードと、上記スイッチを非接続状態として、
   上記フリップフロップ回路の状態を検知あるいは書換え
   る第二の動作モードと、上記スイッチを接続状態とし
   て、上記フリップフロップ回路の状態を上記強誘電体キ
   ャパシタの分極方向としての不揮発情報に転写する第三
   の動作モードとを有し、上記第一及び第三の動作モード
   で情報の転写が行われる上記強誘電体キャパシタと上記
   フリップフロップ回路とは、一対一に確定していること
   を特徴とする半導体装置。
2. 【請求項２】請求項１において、上記フリップフロップ
   回路の接続するビット線には、上記フリップフロップ回
   路の状態と上記強誘電体キャパシタに保持された不揮発
   情報とを検知するために併用されるアンプが接続されて
   いる半導体装置。
3. 【請求項３】請求項１において、上記フリップフロップ
   回路はキャッシュメモリとして用いられる半導体装置。
4. 【請求項４】請求項１において、同一チップ上にＣＰＵ
   が設けられ、上記複数のフリップフロップ回路の少なく
   とも一部は、上記ＣＰＵを制御する命令セットのデータ
   で直接アドレス指定されるレジスタファイルである半導
   体装置。
5. 【請求項５】請求項１において、上記強誘電体キャパシ
   タのプレートは上記第一ワード線のうち異なるワード線
   に接続するメモリセルに対して共通化され、上記第一の
   動作モードでは、上記共通プレートは第一の電位に設定
   され、上記スイッチで電気的に接続されたビット線のプ
   リチャージ電位は上記第一の電位とは異なる第二の電位
   に設定され、上記第三の動作モードでは、上記共通プレ
   ートは第三の電位に設定され、上記フリップフロップ回
   路の状態が上記ビット線に上記第三の電位とは異なる第
   四の電位または上記第四の電位とは異なる第五の電位と
   して増幅された後に上記強誘電体メモリセルが上記ビッ
   ト線に接続され、上記第二の電位の第一の電位に対する
   高低の関係は、上記第四の電位の第三の電位に対する高
   低の関係と逆である半導体装置。
6. 【請求項６】請求項５において、上記第五の電位は上記
   第三の電位にほぼ等しい半導体装置。
7. 【請求項７】請求項６において、上記第二の電位及び上
   記第三の電位は電源電圧にほぼ等しく、上記第一の電位
   及び上記第四の電位は接地電圧にほぼ等しい半導体装
   置。