JPH11330432A - 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 - Google Patents
半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体Info
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- JPH11330432A JPH11330432A JP15203098A JP15203098A JPH11330432A JP H11330432 A JPH11330432 A JP H11330432A JP 15203098 A JP15203098 A JP 15203098A JP 15203098 A JP15203098 A JP 15203098A JP H11330432 A JPH11330432 A JP H11330432A
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Abstract
(57)【要約】
【課題】 ３値以上の記憶状態を格納可能な多値型の半
導体記憶装置において、過電流によるメモリセルの劣化
を抑止する。 【解決手段】 電流制御回路８により、３種類の異なる
定常電流Ｉ1 〜Ｉ3 を発生し、外部からのデ−タ信号に
応じてこの少なくとも３種類の異なる電流値から選択さ
れた１つの電流値を選択されたメモリセル１０〜１３の
１つに印加する。これにより、メモリセルに過電流が流
れることを抑止するとともに、これらの異なる電流値を
異なる３種類のしきい値に対応させて、１つのメモリセ
ルに３値以上の情報を記憶可能な多値型のメモリセルを
実現する。
導体記憶装置において、過電流によるメモリセルの劣化
を抑止する。 【解決手段】 電流制御回路８により、３種類の異なる
定常電流Ｉ1 〜Ｉ3 を発生し、外部からのデ−タ信号に
応じてこの少なくとも３種類の異なる電流値から選択さ
れた１つの電流値を選択されたメモリセル１０〜１３の
１つに印加する。これにより、メモリセルに過電流が流
れることを抑止するとともに、これらの異なる電流値を
異なる３種類のしきい値に対応させて、１つのメモリセ
ルに３値以上の情報を記憶可能な多値型のメモリセルを
実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、デ−タを記憶可能
な半導体記憶装置に関し、特に３値以上の記憶状態を格
納可能な多値型の半導体記憶装置及びその書き込み方法
ならびに書き込み方法が記憶された記憶媒体に関するも
のである。
な半導体記憶装置に関し、特に３値以上の記憶状態を格
納可能な多値型の半導体記憶装置及びその書き込み方法
ならびに書き込み方法が記憶された記憶媒体に関するも
のである。
【０００２】
【従来の技術】現在、実用化されている半導体記憶装置
では、１つのメモリセルに”０”と”１の２種類の記憶
状態しか与えておらず、従って、１つのメモリセルの記
憶容量は１ビット（＝２値）である。これに対し、１つ
のメモリセルに（”００”，”０１”，”１０”，”１
１”）の４種類の記憶情報を与え、各々の記憶情報に対
応した４つのしきい値電圧、例えば（１Ｖ，２Ｖ，３
Ｖ，４Ｖ）によって記憶を保持する、即ち１つのメモリ
セルに２ビット（＝４値）の記憶容量を持たせた半導体
記憶装置が提案されている。
では、１つのメモリセルに”０”と”１の２種類の記憶
状態しか与えておらず、従って、１つのメモリセルの記
憶容量は１ビット（＝２値）である。これに対し、１つ
のメモリセルに（”００”，”０１”，”１０”，”１
１”）の４種類の記憶情報を与え、各々の記憶情報に対
応した４つのしきい値電圧、例えば（１Ｖ，２Ｖ，３
Ｖ，４Ｖ）によって記憶を保持する、即ち１つのメモリ
セルに２ビット（＝４値）の記憶容量を持たせた半導体
記憶装置が提案されている。
【０００３】上述した多値型の半導体記憶装置の一例
が、例えば特開平６−１９５９８７号公報に記載されて
いる。
が、例えば特開平６−１９５９８７号公報に記載されて
いる。
【０００４】そして、特開平６−１９５９８７号公報に
は、上述した４種類の記憶情報を与える際に、これらの
記憶情報を４種類の電圧値に対応させて、４種類の電圧
値のいずれかをデ−タの書き込みを行うメモリセルに印
加する方法が記載されている。
は、上述した４種類の記憶情報を与える際に、これらの
記憶情報を４種類の電圧値に対応させて、４種類の電圧
値のいずれかをデ−タの書き込みを行うメモリセルに印
加する方法が記載されている。
【０００５】また、これらの記憶情報を４種類の異なる
時間幅の信号に対応させ、これらの信号のいずれかをデ
−タの書き込みを行うメモリセルに印加する方法も記載
されている。
時間幅の信号に対応させ、これらの信号のいずれかをデ
−タの書き込みを行うメモリセルに印加する方法も記載
されている。
【０００６】
【発明が解決しようとする課題】しかしながら、特開平
６−１９５９８７号公報に記載された方法では、１つの
メモリセルに書き込む記憶状態を異なる電圧値によって
可変させた場合、特に電圧が印加される初期状態におい
ては、直接的にメモリセルにこの電圧が印加されること
になる。
６−１９５９８７号公報に記載された方法では、１つの
メモリセルに書き込む記憶状態を異なる電圧値によって
可変させた場合、特に電圧が印加される初期状態におい
ては、直接的にメモリセルにこの電圧が印加されること
になる。
【０００７】そして、定電圧をメモリセルに印加すると
電圧値に応じた電流がダイレクトにメモリセルに流れる
ことになる。ここで、メモリセルのドレインと制御ゲ−
トとの間の電位差によりドレインからトンネル酸化膜を
通過して浮遊ゲ−トに電子が注入されるが、ドレインに
過電流が流れると高エネルギ−の電子によってトンネル
酸化膜が損傷されることとなる。
電圧値に応じた電流がダイレクトにメモリセルに流れる
ことになる。ここで、メモリセルのドレインと制御ゲ−
トとの間の電位差によりドレインからトンネル酸化膜を
通過して浮遊ゲ−トに電子が注入されるが、ドレインに
過電流が流れると高エネルギ−の電子によってトンネル
酸化膜が損傷されることとなる。
【０００８】これにより、メモリセルのしきい値に変動
が生じ、所定の記憶状態を保持することが困難となった
り、トンネル酸化膜のダメ−ジが大きい場合にはメモリ
セル自体が破壊される虞があった。
が生じ、所定の記憶状態を保持することが困難となった
り、トンネル酸化膜のダメ−ジが大きい場合にはメモリ
セル自体が破壊される虞があった。
【０００９】本発明は、このような問題を解決するため
に成されたものであり、３値以上の記憶状態を格納可能
な多値型の半導体記憶装置において、過電流によるメモ
リセルの劣化を抑止して、信頼性を向上させた半導体記
憶装置を提供することにある。
に成されたものであり、３値以上の記憶状態を格納可能
な多値型の半導体記憶装置において、過電流によるメモ
リセルの劣化を抑止して、信頼性を向上させた半導体記
憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して
形成された制御ゲート電極と、ソース／ドレインとを少
なくとも備えたメモリセルと、少なくとも３種類の異な
るしきい値から選択された１つのしきい値に対応する多
値のデ−タを前記メモリセルに書き込む書き込み制御手
段とを備え、前記書き込み制御手段は、少なくとも３種
類の異なる電流値を制御する電流制御手段を有し、前記
電流制御手段によって少なくとも前記ドレイン又は前記
制御ゲート電極の一方に流れる電流値を制御する。
は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して
形成された制御ゲート電極と、ソース／ドレインとを少
なくとも備えたメモリセルと、少なくとも３種類の異な
るしきい値から選択された１つのしきい値に対応する多
値のデ−タを前記メモリセルに書き込む書き込み制御手
段とを備え、前記書き込み制御手段は、少なくとも３種
類の異なる電流値を制御する電流制御手段を有し、前記
電流制御手段によって少なくとも前記ドレイン又は前記
制御ゲート電極の一方に流れる電流値を制御する。
【００１１】本発明の半導体記憶装置の一態様例におい
て、前記電流制御手段は、前記電流値を所定の一定値に
保つ制御手段とされている。
て、前記電流制御手段は、前記電流値を所定の一定値に
保つ制御手段とされている。
【００１２】本発明の半導体記憶装置の一態様例におい
ては、前記電流制御手段により制御された前記電流値の
大きさに応じて前記しきい値が大きく設定される。
ては、前記電流制御手段により制御された前記電流値の
大きさに応じて前記しきい値が大きく設定される。
【００１３】本発明の半導体記憶装置の書き込み方法
は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して
形成された制御ゲート電極と、ソース／ドレインとを少
なくとも備えたメモリセルに、少なくとも３種の異なる
データの１つを選択的に書き込む方法であって、少なく
とも３つの所定値に制御された電流値から１つの電流値
を選択する第１のステップと、少なくとも前記メモリセ
ルの前記ドレイン又は前記制御ゲート電極の一方に前記
選択された電流値を流す第２のステップとを有する。
は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して
形成された制御ゲート電極と、ソース／ドレインとを少
なくとも備えたメモリセルに、少なくとも３種の異なる
データの１つを選択的に書き込む方法であって、少なく
とも３つの所定値に制御された電流値から１つの電流値
を選択する第１のステップと、少なくとも前記メモリセ
ルの前記ドレイン又は前記制御ゲート電極の一方に前記
選択された電流値を流す第２のステップとを有する。
【００１４】本発明の半導体記憶装置の書き込み方法の
一態様例において、前記少なくとも３つの所定値に制御
された電流値は前記メモリセルのしきい値電圧の異なる
レベルに基づいて定められる。
一態様例において、前記少なくとも３つの所定値に制御
された電流値は前記メモリセルのしきい値電圧の異なる
レベルに基づいて定められる。
【００１５】本発明の記憶媒体は、上記半導体記憶装置
の書き込み方法を構成する前記第１及び第２のステップ
がコンピュータから読み出し可能に格納されている。
の書き込み方法を構成する前記第１及び第２のステップ
がコンピュータから読み出し可能に格納されている。
【００１６】本発明の半導体装置は、半導体基板上に形
成された第１の絶縁層と、前記第１の絶縁層上に形成さ
れたゲート電極と、前記ゲート電極の片側の一方の前記
半導体基板上に形成された第１の導電領域と、前記ゲー
ト電極の片側の他方の前記半導体基板上に形成された第
２の導電領域と、電流値を多段階に可変することができ
る電流発生回路と、前記電流発生回路によって、前記第
１、第２の導電領域の一方の導電領域に流れる電流値を
制御する電流制御手段とを備える。
成された第１の絶縁層と、前記第１の絶縁層上に形成さ
れたゲート電極と、前記ゲート電極の片側の一方の前記
半導体基板上に形成された第１の導電領域と、前記ゲー
ト電極の片側の他方の前記半導体基板上に形成された第
２の導電領域と、電流値を多段階に可変することができ
る電流発生回路と、前記電流発生回路によって、前記第
１、第２の導電領域の一方の導電領域に流れる電流値を
制御する電流制御手段とを備える。
【００１７】本発明の半導体装置の一態様例において
は、前記第１、第２の導電領域の内、一方の導電領域に
接続された下部電極と、前記下部電極上に形成された誘
電体層と、前記誘電体層上に形成された上部電極とを備
え、前記下部電極、前記誘電体層、前記上部電極がキャ
パシタとして機能する。
は、前記第１、第２の導電領域の内、一方の導電領域に
接続された下部電極と、前記下部電極上に形成された誘
電体層と、前記誘電体層上に形成された上部電極とを備
え、前記下部電極、前記誘電体層、前記上部電極がキャ
パシタとして機能する。
【００１８】本発明の半導体装置の一態様例において
は、前記第１の導電領域は、ソースとして機能し、前記
第２の導電領域は、ドレインとして機能し、前記電流制
御手段が、前記ドレインに流れる電流値を制御する電流
制御手段であって、前記ゲート電極が、電荷蓄積層とし
て機能し、前記電荷蓄積層上に第２の絶縁層を介して形
成された制御ゲート電極と、前記電荷蓄積層に電荷を導
入する電荷蓄積手段とを備える。
は、前記第１の導電領域は、ソースとして機能し、前記
第２の導電領域は、ドレインとして機能し、前記電流制
御手段が、前記ドレインに流れる電流値を制御する電流
制御手段であって、前記ゲート電極が、電荷蓄積層とし
て機能し、前記電荷蓄積層上に第２の絶縁層を介して形
成された制御ゲート電極と、前記電荷蓄積層に電荷を導
入する電荷蓄積手段とを備える。
【００１９】本発明の半導体装置の一態様例において
は、前記半導体装置は、３値以上の記憶状態を格納可能
な多値半導体記憶装置である。
は、前記半導体装置は、３値以上の記憶状態を格納可能
な多値半導体記憶装置である。
【００２０】本発明の半導体装置の一態様例において
は、前記電荷蓄積手段が、多段階に電荷量を可変させる
電荷量調整手段と、前記電荷量調整手段によって、少な
くとも３種類の異なるしきい値から選択された１つのし
きい値に対応するデータを前記電荷蓄積層に電荷量とし
て導入する電荷導入手段とを備える。
は、前記電荷蓄積手段が、多段階に電荷量を可変させる
電荷量調整手段と、前記電荷量調整手段によって、少な
くとも３種類の異なるしきい値から選択された１つのし
きい値に対応するデータを前記電荷蓄積層に電荷量とし
て導入する電荷導入手段とを備える。
【００２１】本発明の半導体装置の一態様例において
は、前記電流制御手段が、抵抗値を可変可能な機能を備
えた可変抵抗手段を有する。
は、前記電流制御手段が、抵抗値を可変可能な機能を備
えた可変抵抗手段を有する。
【００２２】本発明の半導体装置の一態様例において、
前記電流発生回路は、ある所定のデータ値に基づき電流
値を可変させる手段とを備えている。
前記電流発生回路は、ある所定のデータ値に基づき電流
値を可変させる手段とを備えている。
【００２３】
【作用】本発明においては、電流制御手段により所定値
に制御された少なくとも３種類の電流値を発生し、これ
らの電流値から選択された１つの電流値をメモリセルに
印加する。メモリセルに印加されるそれぞれの電流値の
上限値が、メモリセルが耐え得る電流値に確実に制御さ
れているため、メモリセルに過電流を印加することなく
書き込み動作を行うことが可能となる。しかも、本発明
においては、これらの制御された電流値を少なくとも３
種類用意することにより、電流値を多値メモリセルのし
きい値のそれぞれに対応させて、多値情報を１つのメモ
リセルに記憶させることが可能となる。
に制御された少なくとも３種類の電流値を発生し、これ
らの電流値から選択された１つの電流値をメモリセルに
印加する。メモリセルに印加されるそれぞれの電流値の
上限値が、メモリセルが耐え得る電流値に確実に制御さ
れているため、メモリセルに過電流を印加することなく
書き込み動作を行うことが可能となる。しかも、本発明
においては、これらの制御された電流値を少なくとも３
種類用意することにより、電流値を多値メモリセルのし
きい値のそれぞれに対応させて、多値情報を１つのメモ
リセルに記憶させることが可能となる。
【００２４】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は本発明の一実施形態に係る
不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリセ
ルアレイの一部を示す平面図である。また、図２は本実
施形態のＥＥＰＲＯＭの主要構成を示すブロック図であ
る。また、図３はシリコン半導体基板上に形成されたＥ
ＥＰＲＯＭの１つのメモリセルを示す概略断面図であ
る。
に基づいて説明する。図１は本発明の一実施形態に係る
不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリセ
ルアレイの一部を示す平面図である。また、図２は本実
施形態のＥＥＰＲＯＭの主要構成を示すブロック図であ
る。また、図３はシリコン半導体基板上に形成されたＥ
ＥＰＲＯＭの１つのメモリセルを示す概略断面図であ
る。
【００２５】図１おいて、メモリセル１０〜１３は浮遊
ゲ−ト１０６を有している。そして、ワ−ド線２０がメ
モリセル１０と１１の制御ゲ−トにそれぞれ接続され、
ワ−ド線２１がメモリセル１２と１３の制御ゲ−トにそ
れぞれ接続されている。
ゲ−ト１０６を有している。そして、ワ−ド線２０がメ
モリセル１０と１１の制御ゲ−トにそれぞれ接続され、
ワ−ド線２１がメモリセル１２と１３の制御ゲ−トにそ
れぞれ接続されている。
【００２６】但し、実際には、各ワ−ド線と各コントロ
−ルゲ−トは例えばポリシリコンにより一体に構成さ
れ、ワ−ド線自体が各メモリセルの領域において、その
コントロ−ルゲ−トを構成する。
−ルゲ−トは例えばポリシリコンにより一体に構成さ
れ、ワ−ド線自体が各メモリセルの領域において、その
コントロ−ルゲ−トを構成する。
【００２７】一方、メモリセル１０と１２のドレインに
はそれぞれビット線２２が接続され、メモリセル１１と
１３のドレインにはそれぞれビット線２３が接続されて
いる。更に、各メモリセル１０〜１３のソ−スは共通の
ソ−ス線１０９に接続されている。
はそれぞれビット線２２が接続され、メモリセル１１と
１３のドレインにはそれぞれビット線２３が接続されて
いる。更に、各メモリセル１０〜１３のソ−スは共通の
ソ−ス線１０９に接続されている。
【００２８】図２に本実施形態のＥＥＰＲＯＭの主要構
成を示す。
成を示す。
【００２９】各メモリセル１０〜１３の制御ゲ−トに接
続されたワ−ド線２０，２１が列デコ−ダ２に接続さ
れ、一方、各メモリセル１０〜１３のドレインに接続さ
れたビット線２２，２３が行セレクタ４を介して行デコ
−ダ３に接続されている。
続されたワ−ド線２０，２１が列デコ−ダ２に接続さ
れ、一方、各メモリセル１０〜１３のドレインに接続さ
れたビット線２２，２３が行セレクタ４を介して行デコ
−ダ３に接続されている。
【００３０】そして、アドレスバッファ５を介して入力
されたアドレス信号がこれらのデコ−ダ２，３に送ら
れ、これらのデコ−ダ２，３でそれぞれワ−ド線及びビ
ット線の選択が行われる。
されたアドレス信号がこれらのデコ−ダ２，３に送ら
れ、これらのデコ−ダ２，３でそれぞれワ−ド線及びビ
ット線の選択が行われる。
【００３１】各メモリセル１０〜１３は、図３に示すよ
うに、ｐ型のシリコン半導体基板１０１上において、フ
ィールド酸化膜等の素子分離構造により画定された素子
活性領域１０２の表面領域にリン（Ｐ）や砒素（Ａｓ）
等のｎ型不純物がイオン注入されて形成された一対の不
純物拡散層であるソース１０３及びドレイン１０４と、
ソース１０３とドレイン１０４との間のチャネル領域Ｃ
上にトンネル酸化膜１０５を介してパターン形成された
各々孤立した島状の浮遊ゲート１０６と、浮遊ゲート１
０６上にＯＮＯ膜等からなる誘電体膜１０７を介してパ
ターン形成されて浮遊ゲート１０６と容量結合する制御
ゲート１０８とを有して構成されている。
うに、ｐ型のシリコン半導体基板１０１上において、フ
ィールド酸化膜等の素子分離構造により画定された素子
活性領域１０２の表面領域にリン（Ｐ）や砒素（Ａｓ）
等のｎ型不純物がイオン注入されて形成された一対の不
純物拡散層であるソース１０３及びドレイン１０４と、
ソース１０３とドレイン１０４との間のチャネル領域Ｃ
上にトンネル酸化膜１０５を介してパターン形成された
各々孤立した島状の浮遊ゲート１０６と、浮遊ゲート１
０６上にＯＮＯ膜等からなる誘電体膜１０７を介してパ
ターン形成されて浮遊ゲート１０６と容量結合する制御
ゲート１０８とを有して構成されている。
【００３２】図２において、行デコ−ダ３によって選択
されたメモリセルには、書き込み電圧発生回路６からの
電圧が、電流制御回路８を介して各メモリセル１０〜１
３のドレイン１０４又は制御ゲート１０８に印加され
る。ここで、ドレイン１０４又は制御ゲート１０８に流
れ込む電流は、電流制御回路８によって制御されて上限
値が確定される。
されたメモリセルには、書き込み電圧発生回路６からの
電圧が、電流制御回路８を介して各メモリセル１０〜１
３のドレイン１０４又は制御ゲート１０８に印加され
る。ここで、ドレイン１０４又は制御ゲート１０８に流
れ込む電流は、電流制御回路８によって制御されて上限
値が確定される。
【００３３】図４は、電流制御回路８により制御された
各電流値を模式的に示した特性図である。図４において
縦軸は電流値を、横軸は時間を示している。電流制御回
路８は、書き込み電圧発生回路６からの電圧を制御して
４種類の電流値に設定することが可能である。図４にお
いてＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はこれらの設定された電流
値を示している。また、点線で示す曲線は、電流制御回
路８を介さないで直接書き込み電圧制御回路６からの電
圧をメモリセルのドレイン１０４に印加した場合の電流
の変化を示している。
各電流値を模式的に示した特性図である。図４において
縦軸は電流値を、横軸は時間を示している。電流制御回
路８は、書き込み電圧発生回路６からの電圧を制御して
４種類の電流値に設定することが可能である。図４にお
いてＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はこれらの設定された電流
値を示している。また、点線で示す曲線は、電流制御回
路８を介さないで直接書き込み電圧制御回路６からの電
圧をメモリセルのドレイン１０４に印加した場合の電流
の変化を示している。
【００３４】これらの４種類の電流値から選択された１
つの電流値を選択されたメモリセルに印加することによ
って、メモリセルにデ−タが書き込まれる。すなわち、
外部からのデ−タ信号に応じてこの４種類の電流値から
選択された電流値がメモリセルのドレイン１０４に流
れ、浮遊ゲ−ト１０６に蓄積されていた電荷がトンネル
酸化膜１０５を通過して引き抜かれる。
つの電流値を選択されたメモリセルに印加することによ
って、メモリセルにデ−タが書き込まれる。すなわち、
外部からのデ−タ信号に応じてこの４種類の電流値から
選択された電流値がメモリセルのドレイン１０４に流
れ、浮遊ゲ−ト１０６に蓄積されていた電荷がトンネル
酸化膜１０５を通過して引き抜かれる。
【００３５】定電流に制御されたそれぞれの電流値Ｉ1
〜Ｉ4 は、図４に示すように所定時間を経過すると漸近
的に所定電流Ｉ1 ’〜Ｉ4 ’に達する。図４に示すｔ0
は所定の書き込み時間を示している。メモリセルにＩ1
〜Ｉ4 のいずれかの電流を流してから時間ｔ0 が経過し
た時点で、電流を停止させる。これにより、書き込み動
作が終了する。
〜Ｉ4 は、図４に示すように所定時間を経過すると漸近
的に所定電流Ｉ1 ’〜Ｉ4 ’に達する。図４に示すｔ0
は所定の書き込み時間を示している。メモリセルにＩ1
〜Ｉ4 のいずれかの電流を流してから時間ｔ0 が経過し
た時点で、電流を停止させる。これにより、書き込み動
作が終了する。
【００３６】なお、図４において電流値Ｉ1 〜Ｉ4 から
Ｉ1 ’〜Ｉ4 ’に達するまでの曲線が異なるのは、図３
に示すようにメモリセルのドレイン１０４と基板電位
（Ｖ0）の間にそれぞれの電流値に対応した、バンド−
バンド間トンネル電流Ｉ0 が流れるためである。
Ｉ1 ’〜Ｉ4 ’に達するまでの曲線が異なるのは、図３
に示すようにメモリセルのドレイン１０４と基板電位
（Ｖ0）の間にそれぞれの電流値に対応した、バンド−
バンド間トンネル電流Ｉ0 が流れるためである。
【００３７】バンド−バンド間トンネル電流Ｉ0 は、メ
モリセルの書き込みが進み、浮遊ゲート１０６の電位が
シリコン半導体基板１０１に対して上昇すると減少す
る。従って、供給電流が異なり書き込みの速度が異なる
とバンド−バンド間トンネル電流Ｉ0 の減少傾向が異な
るのである。
モリセルの書き込みが進み、浮遊ゲート１０６の電位が
シリコン半導体基板１０１に対して上昇すると減少す
る。従って、供給電流が異なり書き込みの速度が異なる
とバンド−バンド間トンネル電流Ｉ0 の減少傾向が異な
るのである。
【００３８】このように、本実施形態に係るＥＥＰＲＯ
Ｍは、定電流Ｉ1 〜Ｉ4 から選択された１つの電流値を
メモリセルに流すことにより、図５に示すように４値
（１Ｖ，２Ｖ，３Ｖ，４Ｖ）の各しきい値に対応した記
憶情報が記憶可能とされている。各しきい値の大きさは
電流値Ｉ1 〜Ｉ4 のそれぞれに対応し、電流値が大きく
なるにつれ浮遊ゲ−ト１０６から引き抜かれる電荷量が
大きくなるため、メモリセルのしきい値が小さく設定さ
れることになる。
Ｍは、定電流Ｉ1 〜Ｉ4 から選択された１つの電流値を
メモリセルに流すことにより、図５に示すように４値
（１Ｖ，２Ｖ，３Ｖ，４Ｖ）の各しきい値に対応した記
憶情報が記憶可能とされている。各しきい値の大きさは
電流値Ｉ1 〜Ｉ4 のそれぞれに対応し、電流値が大きく
なるにつれ浮遊ゲ−ト１０６から引き抜かれる電荷量が
大きくなるため、メモリセルのしきい値が小さく設定さ
れることになる。
【００３９】図６は、図２に示す電流制御回路８の具体
的構成を示す。電流制御回路８は、図６（ａ）に示すよ
うな、４種の異なるしきい値の負荷ランジスタ（Ｔｒ１
〜Ｔｒ４）、図６（ｂ）に示すような４種の異なる抵抗
値の電気抵抗（Ｒ１〜Ｒ４）、あるいは図６（ｃ）示す
ようなコンデンサ（Ｃ１〜Ｃ４）、電気抵抗（ｒ１〜ｒ
４）及びダイオ−ドからなる負荷手段８ｂを備えてい
る。
的構成を示す。電流制御回路８は、図６（ａ）に示すよ
うな、４種の異なるしきい値の負荷ランジスタ（Ｔｒ１
〜Ｔｒ４）、図６（ｂ）に示すような４種の異なる抵抗
値の電気抵抗（Ｒ１〜Ｒ４）、あるいは図６（ｃ）示す
ようなコンデンサ（Ｃ１〜Ｃ４）、電気抵抗（ｒ１〜ｒ
４）及びダイオ−ドからなる負荷手段８ｂを備えてい
る。
【００４０】本発明は、図６（ａ）に示すように、第１
のしきい値を備えたトランジスタＴｒ１（Ｉ1 に対応）
と、第１のしきい値とは異なる第２のしきい値を備えた
トランジスタＴｒ２（Ｉ2 に対応) 、第１、第２のしき
い値とは異なる第３のしきい値を備えたトランジスタＴ
ｒ３（Ｉ3 に対応）、第１、第２、第３のしきい値とは
異なる第４のしきい値を備えたトランジスタＴｒ４（Ｉ
4 に対応）を用いて説明したが、その代わりに、少なく
とも３種類の異なるしきい値を設定可能な多値不揮発メ
モリを用いてもよい。
のしきい値を備えたトランジスタＴｒ１（Ｉ1 に対応）
と、第１のしきい値とは異なる第２のしきい値を備えた
トランジスタＴｒ２（Ｉ2 に対応) 、第１、第２のしき
い値とは異なる第３のしきい値を備えたトランジスタＴ
ｒ３（Ｉ3 に対応）、第１、第２、第３のしきい値とは
異なる第４のしきい値を備えたトランジスタＴｒ４（Ｉ
4 に対応）を用いて説明したが、その代わりに、少なく
とも３種類の異なるしきい値を設定可能な多値不揮発メ
モリを用いてもよい。
【００４１】この多値不揮発メモリセルは、図３に示す
構成を持ち、浮遊ゲート電極に導入された電荷の量によ
ってある所定のしきい値を持つものである。なお、この
メモリは、電気的に消去しない限り、しきい値はそのま
ま設定される。また、新たなしきい値に設定（変更）し
たい場合は、浮遊ゲートに導入された電荷を電気的に消
去した後、この浮遊ゲートの電荷の量を変更し、新たな
しきい値に設定しなおすことが可能である。すなわち、
このメモリは、浮遊ゲート電極の電荷の量を多段階に変
更することにより、複数のしきい値に設定することが可
能なメモリである。
構成を持ち、浮遊ゲート電極に導入された電荷の量によ
ってある所定のしきい値を持つものである。なお、この
メモリは、電気的に消去しない限り、しきい値はそのま
ま設定される。また、新たなしきい値に設定（変更）し
たい場合は、浮遊ゲートに導入された電荷を電気的に消
去した後、この浮遊ゲートの電荷の量を変更し、新たな
しきい値に設定しなおすことが可能である。すなわち、
このメモリは、浮遊ゲート電極の電荷の量を多段階に変
更することにより、複数のしきい値に設定することが可
能なメモリである。
【００４２】このように、負荷手段８ｂは４種類の電流
値Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 を設定するために４段階の負
荷が設定されており、選択手段８ａによってこれらの負
荷のうちの１つを選択することが可能である。
値Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 を設定するために４段階の負
荷が設定されており、選択手段８ａによってこれらの負
荷のうちの１つを選択することが可能である。
【００４３】次に、本実施形態のＥＥＰＲＯＭの使用方
法について説明する。先ず、このＥＥＰＲＯＭを用いた
書き込み方法について述べる。書き込み時には、アドレ
スバッファ５からのアドレス信号に従って、列デコーダ
２及び行デコーダ３によりメモリセル１０〜１３のいず
れか１つを選択した後、入出力回路９からのバイナリデ
ータ列を記憶情報とし、以下に示すように選択されたメ
モリセルの書き込み動作を行う。
法について説明する。先ず、このＥＥＰＲＯＭを用いた
書き込み方法について述べる。書き込み時には、アドレ
スバッファ５からのアドレス信号に従って、列デコーダ
２及び行デコーダ３によりメモリセル１０〜１３のいず
れか１つを選択した後、入出力回路９からのバイナリデ
ータ列を記憶情報とし、以下に示すように選択されたメ
モリセルの書き込み動作を行う。
【００４４】先ず、記憶情報”１１”を書き込む場合、
メモリセルの制御ゲート１０８に所定電圧を印加して、
ソース１０３を開放し、ドレイン１０４を接地電位とす
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ4 に制御する。このとき、電子が
ドレイン１０４から浮遊ゲート１０６へ充分に注入さ
れ、メモリセルのしきい値電圧が４Ｖ程度となる。この
記憶状態を”１１”とする。
メモリセルの制御ゲート１０８に所定電圧を印加して、
ソース１０３を開放し、ドレイン１０４を接地電位とす
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ4 に制御する。このとき、電子が
ドレイン１０４から浮遊ゲート１０６へ充分に注入さ
れ、メモリセルのしきい値電圧が４Ｖ程度となる。この
記憶状態を”１１”とする。
【００４５】次に、記憶情報”１０”を書き込む場合、
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、書き込み電圧制御回路からドレイン１
０４に所定電圧を印加する。この際、ドレイン１０４に
流れる電流を図６（ａ）〜（ｃ）における４段階の負荷
手段８ｂのうちの１つを通過させて、図４に示すよう
に、ドレイン１０４に流れる電流値を定常電流Ｉ1 に制
御する。
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、書き込み電圧制御回路からドレイン１
０４に所定電圧を印加する。この際、ドレイン１０４に
流れる電流を図６（ａ）〜（ｃ）における４段階の負荷
手段８ｂのうちの１つを通過させて、図４に示すよう
に、ドレイン１０４に流れる電流値を定常電流Ｉ1 に制
御する。
【００４６】このとき、電子がトンネル酸化膜１０５を
通して浮遊ゲート１０６から引き抜かれ、しきい値電圧
（ＶT ）がシフトする。そして、メモリセルのしきい値
電圧が３Ｖ程度となる。この記憶状態を”１０”とす
る。
通して浮遊ゲート１０６から引き抜かれ、しきい値電圧
（ＶT ）がシフトする。そして、メモリセルのしきい値
電圧が３Ｖ程度となる。この記憶状態を”１０”とす
る。
【００４７】次に、記憶情報”０１”を書き込む場合、
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、ドレイン１０８に所定電圧を印加す
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ2 に制御する。このとき、電子が
トンネル酸化膜１０５を通して浮遊ゲート１０６から引
き抜かれ、メモリセルのしきい値電圧が２Ｖ程度とな
る。この記憶状態を”０１”とする。
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、ドレイン１０８に所定電圧を印加す
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ2 に制御する。このとき、電子が
トンネル酸化膜１０５を通して浮遊ゲート１０６から引
き抜かれ、メモリセルのしきい値電圧が２Ｖ程度とな
る。この記憶状態を”０１”とする。
【００４８】次に、記憶情報”００”を書き込む場合、
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、ドレイン１０４に所定電圧を印加す
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ3 に制御する。このとき、電子が
トンネル酸化膜１０５を通して浮遊ゲート１０６から引
き抜かれ、メモリセルのしきい値電圧が１Ｖ程度とな
る。この記憶状態を”００”とする。
メモリセルの制御ゲート１０８を接地電位とし、ソース
１０３を開放し、ドレイン１０４に所定電圧を印加す
る。この際、ドレイン１０４に流れる電流を図６（ａ）
〜（ｃ）における４段階の負荷手段８ｂのうちの１つを
通過させて、図４に示すように、ドレイン１０４に流れ
る電流値を定常電流Ｉ3 に制御する。このとき、電子が
トンネル酸化膜１０５を通して浮遊ゲート１０６から引
き抜かれ、メモリセルのしきい値電圧が１Ｖ程度とな
る。この記憶状態を”００”とする。
【００４９】従って、このＥＥＰＲＯＭの書き込み方法
では、しきい値を認識して定電流Ｉ1 〜Ｉ4 の１つを選
択することにより、”００”，”０１”，”１０”，”
１１”のうちの任意のデータを書き込むことが可能であ
る。また、ドレイン１０４を接地電位として、それぞれ
の定電流Ｉ1 〜Ｉ4 を制御ゲート１０８に印加すること
によって書き込みを行ってもよい。この場合、電流値Ｉ
1 〜Ｉ4 の大きさに応じて浮遊ゲート１０６に蓄積され
る電荷量が大きくなるため、しきい値は電流値Ｉ1 〜Ｉ
4 に伴って大きくなる。
では、しきい値を認識して定電流Ｉ1 〜Ｉ4 の１つを選
択することにより、”００”，”０１”，”１０”，”
１１”のうちの任意のデータを書き込むことが可能であ
る。また、ドレイン１０４を接地電位として、それぞれ
の定電流Ｉ1 〜Ｉ4 を制御ゲート１０８に印加すること
によって書き込みを行ってもよい。この場合、電流値Ｉ
1 〜Ｉ4 の大きさに応じて浮遊ゲート１０６に蓄積され
る電荷量が大きくなるため、しきい値は電流値Ｉ1 〜Ｉ
4 に伴って大きくなる。
【００５０】次いで、このＥＥＰＲＯＭを用いた読み出
し方法について説明する。読み出し時には、アドレスバ
ッファ５からのアドレス信号に従って列デコーダ２、行
デコーダ３によりメモリセル１０〜１３のうちの１つ、
例えばメモリセル１１を選択した後、以下に示すように
当該メモリセル１１の読み出し動作を行う。図７は、読
み出し動作の各ステップを示すフローチャートである。
し方法について説明する。読み出し時には、アドレスバ
ッファ５からのアドレス信号に従って列デコーダ２、行
デコーダ３によりメモリセル１０〜１３のうちの１つ、
例えばメモリセル１１を選択した後、以下に示すように
当該メモリセル１１の読み出し動作を行う。図７は、読
み出し動作の各ステップを示すフローチャートである。
【００５１】選択されたメモリセル１１から読み出され
る記憶情報は、図５に示すように、しきい値電圧
（ＶT ）が１Ｖ程度、２Ｖ程度、３Ｖ程度及び４Ｖ程度
の４つのピーク（４値）をもった分布を示す。図５中
で、Ｒ１と表示された範囲にしきい値電圧ＶT が検出さ
れた場合には記憶状態が”００”であり、Ｒ２と表示さ
れた範囲にしきい値電圧ＶT が検出された場合には記憶
状態が”０１”である。また、Ｒ３と表示された範囲に
しきい値電圧ＶT が検出された場合には記憶状態が”１
０”であり、Ｒ４と表示された範囲にしきい値電圧ＶT
が検出された場合には記憶状態が”１１”である。
る記憶情報は、図５に示すように、しきい値電圧
（ＶT ）が１Ｖ程度、２Ｖ程度、３Ｖ程度及び４Ｖ程度
の４つのピーク（４値）をもった分布を示す。図５中
で、Ｒ１と表示された範囲にしきい値電圧ＶT が検出さ
れた場合には記憶状態が”００”であり、Ｒ２と表示さ
れた範囲にしきい値電圧ＶT が検出された場合には記憶
状態が”０１”である。また、Ｒ３と表示された範囲に
しきい値電圧ＶT が検出された場合には記憶状態が”１
０”であり、Ｒ４と表示された範囲にしきい値電圧ＶT
が検出された場合には記憶状態が”１１”である。
【００５２】従って、先ず、記憶状態が「Ｒ１或いはＲ
２」と「Ｒ３或いはＲ４」との何れにあるか、即ちメモ
リセル１１に記憶された記憶情報の上位ビットが”０”
と”１”との何れであるかをトランジスタＴｒ１を用い
て判定する。この場合、図７に示すように、ソース３及
びドレイン４とゲート電極６に５Ｖ程度を印加し（ステ
ップＳ１）、ドレイン電流をセンスアンプ２１で検出
し、しきい値電圧ＶT とトランジスタＴｒ１のしきい値
電圧との大小関係を判定する（ステップＳ２）。このと
き、しきい値電圧ＶT がトランジスタＴｒ１のしきい値
電圧より大きい場合、即ち、メモリセルのチャネル領域
Ｃに流れる電流よりトランジスタＴｒ１の電流が大きい
場合には上位ビットが”１”であると判定され、しきい
値電圧ＶTがトランジスタＴｒ１のしきい値電圧より小
さい場合、即ち、トランジスタＴｒ１に流れる電流より
メモリセル１１に流れる電流が大きい場合には上位ビッ
トが”０”であると判定されて、記憶情報の上位ビット
として下位ビットに先立って出力端子Ｄ１から出力され
る（ステップＳ３，ステップＳ４）。
２」と「Ｒ３或いはＲ４」との何れにあるか、即ちメモ
リセル１１に記憶された記憶情報の上位ビットが”０”
と”１”との何れであるかをトランジスタＴｒ１を用い
て判定する。この場合、図７に示すように、ソース３及
びドレイン４とゲート電極６に５Ｖ程度を印加し（ステ
ップＳ１）、ドレイン電流をセンスアンプ２１で検出
し、しきい値電圧ＶT とトランジスタＴｒ１のしきい値
電圧との大小関係を判定する（ステップＳ２）。このと
き、しきい値電圧ＶT がトランジスタＴｒ１のしきい値
電圧より大きい場合、即ち、メモリセルのチャネル領域
Ｃに流れる電流よりトランジスタＴｒ１の電流が大きい
場合には上位ビットが”１”であると判定され、しきい
値電圧ＶTがトランジスタＴｒ１のしきい値電圧より小
さい場合、即ち、トランジスタＴｒ１に流れる電流より
メモリセル１１に流れる電流が大きい場合には上位ビッ
トが”０”であると判定されて、記憶情報の上位ビット
として下位ビットに先立って出力端子Ｄ１から出力され
る（ステップＳ３，ステップＳ４）。
【００５３】次いで、しきい値電圧ＶT がトランジスタ
Ｔｒ１のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ２を用い、メモリセル１１
に流れる電流とトランジスタＴｒ２に流れる電流とを比
較し（ステップＳ５）、しきい値電圧ＶT がトランジス
タＴｒ１のしきい値電圧より小さい場合には、同様の読
み出し動作をトランジスタＴｒ３を用いて判定する（ス
テップＳ６）。
Ｔｒ１のしきい値電圧より大きい場合には、同様の読み
出し動作をトランジスタＴｒ２を用い、メモリセル１１
に流れる電流とトランジスタＴｒ２に流れる電流とを比
較し（ステップＳ５）、しきい値電圧ＶT がトランジス
タＴｒ１のしきい値電圧より小さい場合には、同様の読
み出し動作をトランジスタＴｒ３を用いて判定する（ス
テップＳ６）。
【００５４】ステップＳ５において、しきい値電圧ＶT
がトランジスタＴｒ１のしきい値電圧より大きく、上述
の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ
２のしきい値電圧より大きい場合には、メモリセル１１
に記憶された記憶情報の下位ビットは”１”であると判
定され、出力端子Ｄ０から出力される（ステップＳ
７）。従ってこの場合、メモリセル１１から読み出され
た記憶情報は”１１”となる。
がトランジスタＴｒ１のしきい値電圧より大きく、上述
の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ
２のしきい値電圧より大きい場合には、メモリセル１１
に記憶された記憶情報の下位ビットは”１”であると判
定され、出力端子Ｄ０から出力される（ステップＳ
７）。従ってこの場合、メモリセル１１から読み出され
た記憶情報は”１１”となる。
【００５５】一方、ステップＳ５において、しきい値電
圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい
場合には、メモリセル１１に記憶された記憶情報は”１
０”であると判定され、出力端子Ｄ０から出力される
（ステップＳ８）。従ってこの場合、メモリセル１１か
ら読み出された記憶情報は”１０”となる。
圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい
場合には、メモリセル１１に記憶された記憶情報は”１
０”であると判定され、出力端子Ｄ０から出力される
（ステップＳ８）。従ってこの場合、メモリセル１１か
ら読み出された記憶情報は”１０”となる。
【００５６】また、ステップＳ６において、しきい値電
圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい
場合、即ちトランジスタＴｒ１の電流よりもメモリセル
１１の電流が大きい場合には、次にトランジスタＴｒ３
のしきい値電圧と比較し、メモリセル１１のしきい値電
圧が大きい場合、下位ビットが”１”と判定され、記憶
情報の下位ビットとして出力端子Ｄ０から出力される
（ステップＳ９）。従ってこの場合、メモリセル１１か
ら読み出された記憶情報は”０１”となる。
圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい
場合、即ちトランジスタＴｒ１の電流よりもメモリセル
１１の電流が大きい場合には、次にトランジスタＴｒ３
のしきい値電圧と比較し、メモリセル１１のしきい値電
圧が大きい場合、下位ビットが”１”と判定され、記憶
情報の下位ビットとして出力端子Ｄ０から出力される
（ステップＳ９）。従ってこの場合、メモリセル１１か
ら読み出された記憶情報は”０１”となる。
【００５７】一方、上述の読み出し動作でしきい値電圧
ＶT がトランジスタＴｒ１のしきい値電圧より小さい場
合、即ちトランジスタＴｒ１の電流よりもメモリセル１
１の電流が大きい場合には、次にトランジスタＴｒ３の
しきい値電圧と比較し、メモリセルのしきい値電圧が小
さい場合、下位ビットが”０”と判定され、記憶情報の
下位ビットとして出力端子Ｄ０から出力される（ステッ
プＳ１０）。従ってこの場合、メモリセル１１から読み
出された記憶情報は”００”となる。
ＶT がトランジスタＴｒ１のしきい値電圧より小さい場
合、即ちトランジスタＴｒ１の電流よりもメモリセル１
１の電流が大きい場合には、次にトランジスタＴｒ３の
しきい値電圧と比較し、メモリセルのしきい値電圧が小
さい場合、下位ビットが”０”と判定され、記憶情報の
下位ビットとして出力端子Ｄ０から出力される（ステッ
プＳ１０）。従ってこの場合、メモリセル１１から読み
出された記憶情報は”００”となる。
【００５８】なお、本実施形態では、記憶情報が４値
（２ビット）の場合について説明したが、本発明は勿論
これに限定されるものではない。例えば、記憶状態を３
ビット（８値）とする場合、８種のしきい値電圧を記憶
状態”０００”，”００１”，”０１０”，”０１
１”，”１００”，”１０１”，”１１０”，”１１
１”に対応させ、読み出し時に所定の判定動作により前
記８種のうちから１つの記憶状態を特定すればよい。更
に、記憶情報がバイナリデータでなく、例えば０，１，
２で構成される情報とする場合、記憶状態を”０”，”
１”，”２”としたり、”００”，”０１”，”０
２”，”１０”，”１１”，”１２”，”２０”，”２
１”，”２２”とすることも可能である。このような場
合では、前者では記憶状態を３値、後者では９値と表現
することになろう。
（２ビット）の場合について説明したが、本発明は勿論
これに限定されるものではない。例えば、記憶状態を３
ビット（８値）とする場合、８種のしきい値電圧を記憶
状態”０００”，”００１”，”０１０”，”０１
１”，”１００”，”１０１”，”１１０”，”１１
１”に対応させ、読み出し時に所定の判定動作により前
記８種のうちから１つの記憶状態を特定すればよい。更
に、記憶情報がバイナリデータでなく、例えば０，１，
２で構成される情報とする場合、記憶状態を”０”，”
１”，”２”としたり、”００”，”０１”，”０
２”，”１０”，”１１”，”１２”，”２０”，”２
１”，”２２”とすることも可能である。このような場
合では、前者では記憶状態を３値、後者では９値と表現
することになろう。
【００５９】以上説明したように本実施形態において
は、電流制御回路８により所定値に制御された４種類の
電流値Ｉ1 〜Ｉ4 を発生し、これらの電流値から選択さ
れた１つの電流値をメモリセル１０〜１３の１つに印加
する。メモリセル１０〜１３に印加されるそれぞれの電
流値の上限値が、メモリセル１０〜１３が耐え得る電流
値に確実に制御されているため、メモリセル１０〜１３
に過電流を印加することなく書き込み動作を行うことが
可能となる。
は、電流制御回路８により所定値に制御された４種類の
電流値Ｉ1 〜Ｉ4 を発生し、これらの電流値から選択さ
れた１つの電流値をメモリセル１０〜１３の１つに印加
する。メモリセル１０〜１３に印加されるそれぞれの電
流値の上限値が、メモリセル１０〜１３が耐え得る電流
値に確実に制御されているため、メモリセル１０〜１３
に過電流を印加することなく書き込み動作を行うことが
可能となる。
【００６０】更に、本実施形態においては、これらの制
御された電流値を少なくとも３種類用意することによ
り、２値（＝１ビット）以上のデータを記憶可能な多値
メモリセルのしきい値のそれぞれにこの電流値を対応さ
せて、多値情報を１つのメモリセルに記憶させることが
可能となる。
御された電流値を少なくとも３種類用意することによ
り、２値（＝１ビット）以上のデータを記憶可能な多値
メモリセルのしきい値のそれぞれにこの電流値を対応さ
せて、多値情報を１つのメモリセルに記憶させることが
可能となる。
【００６１】また、本発明はＥＥＰＲＯＭに限定される
ものでもなく、例えば、信号電荷を蓄積するメモリキャ
パシタと、メモリキャパシタを選択するためのアクセス
トランジスタとを有して構成されており、メモリキャパ
シタに所定の基準電圧を印加することにより電荷蓄積状
態を設定し、基準電圧に対応した記憶情報を記憶する揮
発性メモリである多値型のＤＲＡＭにも適用可能であ
る。
ものでもなく、例えば、信号電荷を蓄積するメモリキャ
パシタと、メモリキャパシタを選択するためのアクセス
トランジスタとを有して構成されており、メモリキャパ
シタに所定の基準電圧を印加することにより電荷蓄積状
態を設定し、基準電圧に対応した記憶情報を記憶する揮
発性メモリである多値型のＤＲＡＭにも適用可能であ
る。
【００６２】例えば、多値ＤＲＡＭの場合は図８に示す
ような構成をしている。ｐ型シリコン基板２０１の表面
部に選択的にフィールド酸化膜２０２（素子分離絶縁構
造体）を形成することによってメモリセルアレーを形成
する所定領域にアレー状に複数のトランジスタ形成領域
が区画されている。
ような構成をしている。ｐ型シリコン基板２０１の表面
部に選択的にフィールド酸化膜２０２（素子分離絶縁構
造体）を形成することによってメモリセルアレーを形成
する所定領域にアレー状に複数のトランジスタ形成領域
が区画されている。
【００６３】トランジスタ形成領域のｐ型シリコン基板
２０１表面に形成されたゲート酸化膜２０３と、トラン
ジスタ形成領域を横断するワード電極２０４と、ワード
電極２０４の両側に一対のｎ+ 型拡散層（ソース・ドレ
イン）２０５とを備える。また、ｐ型シリコン基板２０
１に形成された第１層間絶縁膜２０６と、第１層間絶縁
膜２０６に形成された、この第１のワード電極２０４の
両側のｎ+ 型拡散層２０５の一方の上部に第１のコンタ
クト孔Ｃ１とを有し、第１のコンタクト孔部内とその近
傍に形成されたスタックポリシリコン膜２０７（第１導
電膜）と、スタックポリシリコン膜２０７上に形成され
たそれぞれ容量絶縁膜２０８、さらに容量ポリシリコン
膜２０９（対向電極）が形成されている。更に、ｐ型シ
リコン基板２０１上に形成された第２層間絶縁膜２１
０、第３層間絶縁膜２１１（ＢＰＳＧ膜）と、この第
１、第２、第３層間絶縁膜２０６，２１０，２１１に形
成された第２のコンタクト孔（ビット線コンタクト孔）
Ｃ２と、このコンタクト孔Ｃ２内に形成されたタングス
テンシリサイドなどのビット線２１２を備えている。更
に、この多値化は、ＥＥＰＲＯＭやＤＲＡＭのみなら
ず、その他諸々の半導体メモリにも適用可能である。
２０１表面に形成されたゲート酸化膜２０３と、トラン
ジスタ形成領域を横断するワード電極２０４と、ワード
電極２０４の両側に一対のｎ+ 型拡散層（ソース・ドレ
イン）２０５とを備える。また、ｐ型シリコン基板２０
１に形成された第１層間絶縁膜２０６と、第１層間絶縁
膜２０６に形成された、この第１のワード電極２０４の
両側のｎ+ 型拡散層２０５の一方の上部に第１のコンタ
クト孔Ｃ１とを有し、第１のコンタクト孔部内とその近
傍に形成されたスタックポリシリコン膜２０７（第１導
電膜）と、スタックポリシリコン膜２０７上に形成され
たそれぞれ容量絶縁膜２０８、さらに容量ポリシリコン
膜２０９（対向電極）が形成されている。更に、ｐ型シ
リコン基板２０１上に形成された第２層間絶縁膜２１
０、第３層間絶縁膜２１１（ＢＰＳＧ膜）と、この第
１、第２、第３層間絶縁膜２０６，２１０，２１１に形
成された第２のコンタクト孔（ビット線コンタクト孔）
Ｃ２と、このコンタクト孔Ｃ２内に形成されたタングス
テンシリサイドなどのビット線２１２を備えている。更
に、この多値化は、ＥＥＰＲＯＭやＤＲＡＭのみなら
ず、その他諸々の半導体メモリにも適用可能である。
【００６４】更に、本実施形態おいて説明した書き込み
方法や読み出し方法、そして特に記憶消去方法の機能を
実現するように、各種のデバイスを動作させるためのプ
ログラムコード自体及びそのプログラムコードをコンピ
ュータに供給するための手段、例えばかかるプログラム
コードを格納した、図２に示す記憶媒体３１は本発明の
範疇に属する。
方法や読み出し方法、そして特に記憶消去方法の機能を
実現するように、各種のデバイスを動作させるためのプ
ログラムコード自体及びそのプログラムコードをコンピ
ュータに供給するための手段、例えばかかるプログラム
コードを格納した、図２に示す記憶媒体３１は本発明の
範疇に属する。
【００６５】記憶媒体３１は、記憶再生装置３２によ
り、そこに格納されているプログラムコードが読みださ
れてコンピュータを動作させる。なお、かかるプログラ
ムコードを記憶する記憶媒体としては、例えばフロッピ
ーディスク、ハードディスク、光ディスク、光磁気ディ
スク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカ
ード、ＲＯＭ等を用いることができる。
り、そこに格納されているプログラムコードが読みださ
れてコンピュータを動作させる。なお、かかるプログラ
ムコードを記憶する記憶媒体としては、例えばフロッピ
ーディスク、ハードディスク、光ディスク、光磁気ディ
スク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカ
ード、ＲＯＭ等を用いることができる。
【００６６】また、コンピュータが供給されたプログラ
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。
ムコードを実行することにより、前述の実施形態の機能
が実現されるだけでなく、そのプログラムコードがコン
ピュータにおいて稼働しているＯＳ（オペレーティング
システム）或いは他のアプリケーションソフト等の共同
して前述の実施形態の機能が実現される場合にもかかる
プログラムコードは本発明に含まれる。
【００６７】更に、供給されたプログラムコードがコン
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。
ピュータの機能拡張ボードやコンピュータに接続された
機能拡張ユニットに備わるメモリに格納された後、その
プログラムコードの指示に基づいてその機能拡張ボード
や機能拡張ユニットに備わるＣＰＵ等が実際の処理の一
部または全部を行い、その処理によって前述した実施形
態の機能が実現されるシステムも本発明に含まれる。
【００６８】
【発明の効果】本発明によれば、３値以上の記憶状態を
格納可能な多値型の半導体記憶装置において、過電流に
よるメモリセルの劣化を抑止することができる。従っ
て、信頼性を向上させた多値型の半導体記憶装置を提供
することが可能となる。
格納可能な多値型の半導体記憶装置において、過電流に
よるメモリセルの劣化を抑止することができる。従っ
て、信頼性を向上させた多値型の半導体記憶装置を提供
することが可能となる。
【図１】本発明の一実施形態に係るＥＥＰＲＯＭのメモ
リセルアレイの一部を示す回路図である。
リセルアレイの一部を示す回路図である。
【図２】本発明の一実施形態に係るＥＥＰＲＯＭの主要
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の一実施形態に係るＥＥＰＲＯＭのメモ
リセルを示す概略断面図である。
リセルを示す概略断面図である。
【図４】本発明の一実施形態に係るＥＥＰＲＯＭのメモ
リセルに流れる電流値を示す特性図である。
リセルに流れる電流値を示す特性図である。
【図５】本発明の一実施形態に係るＥＥＰＲＯＭにおい
て、しきい値電圧の分布を示す特性図である。
て、しきい値電圧の分布を示す特性図である。
【図６】本発明の一実施形態に係るＥＥＰＲＯＭの電流
制御回路を示す模式図である。
制御回路を示す模式図である。
【図７】本発明の一実施形態に係るＥＥＰＲＯＭから４
値の記憶情報を読み出す場合の各ステップを示すフロ−
チャ−トである。
値の記憶情報を読み出す場合の各ステップを示すフロ−
チャ−トである。
【図８】本発明の一実施形態の変形例に係る多値ＤＲＡ
Ｍを示す概略断面図である。
Ｍを示す概略断面図である。
２ 列デコーダ ３ 行デコーダ ４ 行セレクタ ５ アドレスバッファ ６ 書き込み電圧発生回路 ８ 電流制御回路 ８ａ 選択手段 ８ｂ 負荷手段 ９ 入出力回路 １０，１１，１２，１３ メモリセル ２０，２１ ワード線 ２２，２３ ビット線 ３１ 記憶媒体 ３２ 記憶再生装置 １０１ シリコン半導体基板 １０２ 素子活性領域 １０３ ソース １０４ ドレイン １０５ トンネル酸化膜 １０６ 浮遊ゲート １０７ 誘電体膜 １０８ 制御ゲート １０９ ソース線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (13)
- 【請求項１】 電荷蓄積層と、前記電荷蓄積層上に絶縁
膜を介して形成された制御ゲート電極と、ソース／ドレ
インとを少なくとも備えたメモリセルと、 少なくとも３種類の異なるしきい値から選択された１つ
のしきい値に対応する多値のデ−タを前記メモリセルに
書き込む書き込み制御手段とを備え、 前記書き込み制御手段は、少なくとも３種類の異なる電
流値を制御する電流制御手段を有し、 前記電流制御手段によって少なくとも前記ドレイン又は
前記制御ゲート電極の一方に流れる電流値を制御するこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記電流制御手段は、前記電流値を所定
の一定値に保つ制御手段とされていることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記電流制御手段により制御された前記
電流値の大きさに応じて前記しきい値が大きく設定され
ることを特徴とする請求項１又は２に記載の半導体記憶
装置。 - 【請求項４】 電荷蓄積層と、前記電荷蓄積層上に絶縁
膜を介して形成された制御ゲート電極と、ソース／ドレ
インとを少なくとも備えたメモリセルに、少なくとも３
種の異なるデータの１つを選択的に書き込む方法であっ
て、 少なくとも３つの所定値に制御された電流値から１つの
電流値を選択する第１のステップと、 少なくとも前記メモリセルの前記ドレイン又は前記制御
ゲート電極の一方に前記選択された電流値を流す第２の
ステップとを有することを特徴とする半導体記憶装置の
書き込み方法。 - 【請求項５】 前記少なくとも３つの所定値に制御され
た電流値は前記メモリセルのしきい値電圧の異なるレベ
ルに基づいて定められることを特徴とする請求項４に記
載の半導体記憶装置の書き込み方法。 - 【請求項６】 請求項４又は５に記載の半導体記憶装置
の書き込み方法を構成する前記第１及び第２のステップ
がコンピュータから読み出し可能に格納されていること
を特徴とする記録媒体。 - 【請求項７】 半導体基板上に形成された第１の絶縁層
と、 前記第１の絶縁層上に形成されたゲート電極と、 前記ゲート電極の片側の一方の前記半導体基板上に形成
された第１の導電領域と、 前記ゲート電極の片側の他方の前記半導体基板上に形成
された第２の導電領域と、 電流値を多段階に可変することができる電流発生回路
と、 前記電流発生回路によって、前記第１、第２の導電領域
の一方の導電領域に流れる電流値を制御する電流制御手
段とを備えることを特徴とする半導体装置。 - 【請求項８】 前記第１、第２の導電領域の内、一方の
導電領域に接続された下部電極と、前記下部電極上に形
成された誘電体層と、前記誘電体層上に形成された上部
電極とを備え、 前記下部電極、前記誘電体層、前記上部電極がキャパシ
タとして機能することを特徴とする請求項７に記載の半
導体装置。 - 【請求項９】 前記第１の導電領域は、ソースとして機
能し、前記第２の導電領域は、ドレインとして機能し、
前記電流制御手段が、前記ドレインに流れる電流値を制
御する電流制御手段であって、 前記ゲート電極が、電荷蓄積層として機能し、 前記電荷蓄積層上に第２の絶縁層を介して形成された制
御ゲート電極と、 前記電荷蓄積層に電荷を導入する電荷蓄積手段とを備え
たことを特徴とする請求項７に記載の半導体装置。 - 【請求項１０】 前記半導体装置は、３値以上の記憶状
態を格納可能な多値半導体記憶装置であることを特徴と
する請求項８又は９に記載の半導体装置。 - 【請求項１１】 前記電荷蓄積手段が、 多段階に電荷量を可変させる電荷量調整手段と、 前記電荷量調整手段によって、少なくとも３種類の異な
るしきい値から選択された１つのしきい値に対応するデ
ータを前記電荷蓄積層に電荷量として導入する電荷導入
手段とを備えることを特徴とする請求項９に記載の半導
体装置。 - 【請求項１２】 前記電流制御手段が、抵抗値を可変可
能な機能を備えた可変抵抗手段を有することを特徴とす
る請求項７〜１１のいずれか１項に記載の半導体装置。 - 【請求項１３】 前記電流発生回路は、ある所定のデー
タ値に基づき電流値を可変させる手段とを備えたことを
特徴とする請求項７〜１２のいずれか１項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15203098A JPH11330432A (ja) | 1998-05-15 | 1998-05-15 | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15203098A JPH11330432A (ja) | 1998-05-15 | 1998-05-15 | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008214061A Division JP4901827B2 (ja) | 2008-08-22 | 2008-08-22 | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330432A true JPH11330432A (ja) | 1999-11-30 |
Family
ID=15531535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15203098A Withdrawn JPH11330432A (ja) | 1998-05-15 | 1998-05-15 | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330432A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2009016858A (ja) * | 2008-08-22 | 2009-01-22 | Pegre Semiconductors Llc | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
-
1998
- 1998-05-15 JP JP15203098A patent/JPH11330432A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007018596A (ja) * | 2005-07-07 | 2007-01-25 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US7339833B2 (en) | 2005-07-07 | 2008-03-04 | Renesas Technology Corp. | Non-volatile semiconductor memory device |
| JP2009016858A (ja) * | 2008-08-22 | 2009-01-22 | Pegre Semiconductors Llc | 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 |
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