JP3650077B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、強誘電体キャパシタの分極を利用した半導体記憶装置（強誘電体メモリ）に係り、特に、不良セルの検出時間を短縮することの可能な半導体記憶装置、或いは熱インプリント現象を回避することの可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、強誘電体の分極を利用した半導体記憶装置に関しては、文献１：「低消費電力、高速ＬＳＩ技術」（株式会社リアライズ社、平成１０年１月３１日発行、ＰＰ．２３１−２５０）及び、文献２：「消えないＩＣメモリ−ＦＲＡＭのすべて−」（株式会社工業調査会、１９９６年７月９日初版発行、ＰＰ．２９−３７）に記載されるものがある。
【０００３】
強誘電体の分極を利用した半導体記憶装置の動作方法には２Ｔ２Ｃ型と１Ｔ１Ｃ型があるが、まず、２Ｔ２Ｃ型について説明する。図１４は２Ｔ２Ｃ型の記憶装置の構成図であり、強誘電体キャパシタで作られているメモリセルＭＣ０、ＭＣ１と、ＭＣ０，ＭＣ１とビットラインＢＬまたはビットライン相補線ＢＬｂを接続する選択トランジスタＴ０、Ｔ１と、選択トランジスタのゲートに接続されるワードラインＷＬと、メモリセルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差をイネーブル信号ＳＡＥにより増幅するセンスアンプＳＡ、で構成されている。
【０００４】
このように構成された２Ｔ２Ｃ型の記憶装置の読み出し動作説明のための波形を図１５に示す。２Ｔ２Ｃ型の場合、仮に、ＭＣ０に０が、ＭＣ１に１が書き込まれているとする。時刻ｔ１において、ＷＬが立ち上がり、時刻ｔ２においてプレート線電位ＰＬが立ち上がるとＭＣ０、ＭＣ１の電荷がＢＬ、ＢＬｂに配分され、それぞれＶ０、Ｖ１の値をとる。時刻ｔ３において、センスアンプ起動信号ＳＡＥが有効となりＳＡが活性化し、ＢＬ、ＢＬｂの電位差が増幅されデータが読み出される。
【０００５】
図１６は１Ｔ１Ｃ型の記憶装置の説明図であり、強誘電体キャパシタで作られているメモリセルＭＣ０、ＭＣ１と、ＭＣ０とビットラインＢＬまたはＭＣ１とビットライン相補線ＢＬｂを接続する選択トランジスタＴ０、Ｔ１と、選択トランジスタのゲートに接続されるワードラインＷＬ０、ＷＬ１と、メモリセルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差をイネーブル信号ＳＡＥにより増幅するセンスアンプＳＡと、基準電圧であるＶｒｅｆ発生装置で構成されている。
【０００６】
図１７に１Ｔ１Ｃ型の読み出し動作のための波形を示す。１Ｔ１Ｃ型の場合、ＷＬ０、ＷＬ１のどちらか一方しか立ち上がらない。例えばＷＬ０が立ち上がった場合、ＢＬの値はＶ０をとり、ＢＬｂにはＶｒｅｆ発生回路により生成された電圧Ｖｒｅｆが印加されＳＡによりＢＬ、ＢＬｂがストアされる。ＶｒｅｆはＶ０とＶ１の間の値になるように設定されているので、ＷＬ１が立ち上がった場合には、ＢＬがＶｒｅｆの値をとることにより、”０”、”１”のデータの読み出しを行う。
【０００７】
図１８は強誘電体キャパシタのヒステリシス曲線の一例であり、データ”１”に対応する点はＱｈ１であり、データ”０”に対応する点はＱｌ１である。強誘電体キャパシタに電圧が印加されていない時のビット線容量はＣｂｌ（１）である。強誘電体キャパシタにＶＤＤの電圧が印加されるとデータ”１”に対応する電荷Ｑｈ１を持っていたビット線容量はＶＤＤにシフトするが、実際には電荷の増減はないので、ビット線容量と強誘電体キャパシタの容量との間で、電荷の再配分が行われ、ビット線容量Ｃｂｌ（２）とヒステリシス曲線の交点Ｑｈ２に移動する。データ”０”に対応する点Ｑｌ１についても、同様にＱｌ２に移動する。このとき図のＶ１とＶ０との差分電位ΔＶがセンスアンプＳＡにより増幅されて読み取られる。
【０００８】
図１９にＶ１−Ｖ０の値であるΔＶと、Ｃｂｌとの関係を示す。ΔＶはＣｂｌにより極大値をとる。現在、強誘電体の分極を利用した半導体記憶装置では、メモリの容量が増大し、１ビット線当たりに接続されるメモリセルが増大している為、ほとんどの場合、極大値より大きい値のＣｂｌになっている。
強誘電体キャパシタのインプリントとは、強誘電体キャパシタへの恒常的電圧印加や、分極した状態での高温保存により、ヒステリシス曲線がシフトしてしまう現象である。図２０にインプリント前後のヒステリシス曲線を示す。実線はインプリント前のヒステリシス曲線、破線は”０”にインプリントしたヒステリシス曲線である。”０”にインプリントするとヒステリシス曲線は右側にシフトし、Ｖ０、Ｖ１共に小さくなるので、”１”を読み出しにくくなる。逆に”１”にインプリントすると、ヒステリシス曲線は左側にシフトし、Ｖ０、Ｖ１共に大きくなり”０”を読み出しにくくなる。
【０００９】
図２１はＤＲＡＭ等の半導体記憶装置のウエーハプロセス終了から出荷までのフローを示したものである。ウエーハプロセス終了したウエーハは、ウエーハ状態でプロ−ビングを行いＰａｓｓしたものだけモールディングし、モールド品を選別試験し、Ｐａｓｓしたものを良品としている。しかし、モールディングは、１７０℃程度の高温下に３時間程度さらされる為、強誘電体メモリをこのフローで行うと、プロ−ビングの際の書き込みデータが、モールディングの高温下でインプリントされてしまう。
【００１０】
また、プロ−ビングの際、プロセスばらつきにより劣化している強誘電体キャパシタ見つけ出し、デバイスを不良品と判定したり、その強誘電体キャパシタに対して冗長救済を行う。このとき劣化している強誘電体キャパシタを見つけ出す為に、長時間のサイクリング試験を行う必要がある。
【００１１】
【発明が解決しようとする課題】
上述のように、従来の技術においては、強誘電体メモリにおいて、ウエーハ状態でプロ−ビングを行い、その後モールディングを行うと、熱インプリントされてしまう為、モールド品はインプリント耐性が劣ってしまう。また、プロセスばらつきによる強誘電体キャパシタを見つけるために、サイクリング試験を行い、強誘電体キャパシタをより劣化させなければならない為、試験時間が長くなってしまう。
【００１２】
この発明は、従来の強誘電体キャパシタを用いた半導体記憶装置の劣化したキャパシタを検出する為の試験時間が長くなるという第１の課題、或いは、インプリント耐性が劣るという第２の課題を解決した半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記第１の課題を解決する為に、この発明の半導体記憶装置は、強誘電体メモリセルに印加される電圧を決定するビット線対の電圧ＶＢＬとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰＬ＜ＶＤＤの関係を満足するように設定する。これにより、強誘電体キャパシタのヒステリシスループのサイズがＶＢＬ＝ＶＰＬ＝ＶＤＤの時より小さくなるため、データ”０”とデータ”１”との間の電位差ΔＶをセンスアンプの動作マージンより小さくすることが可能となり、サイクリング試験を行わなくても劣化している強誘電体キャパシタセルの検出が可能となる。
【００１４】
また、上記第２の課題を解決する為に、この発明の半導体記憶装置は、ビット線対の電位、プレート線電位、ワード線電位を制御する制御手段を設けて、これらの各電位を制御することにより、強誘電体キャパシタの初期のデータ状態にかかわらず、強誘電体キャパシタの分極状態を一旦データ”１”に対応する分極状態とした後、プレート線駆動電圧を電源電圧より低いＶｆｅｒに切り換えてプレート線を駆動することにより強誘電体キャパシタを最終的に無分極の状態としている。これにより、モールディング時の熱インプリントの影響を受けないようにすることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
［第１の実施の形態］
［構成の説明］
図１は本発明の半導体記憶装置の第１の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ００、ＷＬ０１…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部１０と、ビット線対の電位差を増幅させるセンスアンプＳＡ１２と、信号線ＳＬＰＧｂによりセンスアンプを活性化させ、センスアンプの高電位側であるＶＢＬを供給するトランジスタＴＰ０と、信号線ＳＬＮＧによりセンスアンプを活性化させ、センスアンプの低電位側である接地電位ＶＳＳを供給するトランジスタＴＮ０と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信号線Ｙｓｎによりビット線とＩＯ線ＩＯ、ＩＯｂを接続するトランジスタＴＮ３、ＴＮ４とで構成されているセンスアンプモジュール（ＳＡモジュール）１４と、ＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０１６、…で構成されている。
【００１６】
［動作の説明］
図１のＶＢＬ、ＶＰＬは、通常使用するときは、ＶＤＤに接続されているので、強誘電体キャパシタのヒステリシス曲線は、図２、図３に示すような特性になる。図２において、実線は強誘電体キャパシタが疲労する前のヒステリシス曲線、破線は疲労後のヒステリシス曲線を示している。実線のヒステリシス曲線が、サイクリング試験により破線のヒステリシス曲線になることで、ビットライン間の電位差ΔＶがΔＶ２０からΔＶ２１に小さくなる。
【００１７】
図３はサイクリング試験前のヒステリシス曲線である。実線は通常の強誘電体キャパシタのヒステリシス曲線、破線はプロセスばらつきにより劣化している強誘電体キャパシタのヒステリシス曲線である。通常の強誘電体キャパシタのΔＶはΔＶ３０、劣化している強誘電体キャパシタのΔＶはΔＶ３１である。この状態でΔＶ３１がセンスアンプの動作マージンより大きい場合、通常の強誘電体キャパシタも、劣化している強誘電体キャパシタもＰａｓｓしてしまうので、サイクリング試験を行い、劣化している強誘電体キャパシタを疲労によりさらに劣化させて、ΔＶ３１をセンスアンプの動作マージンより小さくし、Ｆａｉｌさせることにより、プロセスばらつきにより劣化している強誘電体キャパシタを見つけなければならない。そこで、第１の実施の形態では、強誘電体キャパシタにかかる電圧を小さくして、容易にプロセスばらつきにより劣化している強誘電体キャパシタを発見する方法を提案する。
【００１８】
即ち、図１で、強誘電体メモリセルに印加される電圧は、ＶＢＬ、ＶＰＬで決定される。ＶＢＬ＝ＶＰＬ＜ＶＤＤと設定した時の強誘電体キャパシタのヒステリシス曲線を図４に示す。図４において、実線は通常の強誘電体キャパシタのヒステリシス曲線であり、破線はプロセスばらつきにより劣化しているヒステリシス曲線である。通常の強誘電体キャパシタのΔＶがΔＶ４０であるのに対し、プロセスばらつきにより劣化している強誘電体キャパシタのΔＶはΔＶ４１である。ΔＶ４０がセンスアンプの動作マージンより大きく、ΔＶ４１がセンスアンプの動作マージンより小さい場合、この状態で、劣化している強誘電体キャパシタを見つけ出すことが出来る。この様に、ＶＢＬ、ＶＰＬを電源電圧ＶＤＤより小さく設定することにより、サイクリング試験により強誘電体キャパシタを疲労させることなく、劣化している強誘電体キャパシタを検出することが可能となる。
【００１９】
ＶＢＬ＝ＶＰＬの値は、次のようにして設定する。即ち、任意のメモリチップについて、ＶＰＬ＝ＶＢＬの値を変化させた時の書き込みデータと読み取りデータとが一致しなくなるアドレス（Ｆａｉｌアドレス）を調べ、その後、ＶＢＬ＝ＶＰＬ＝ＶＤＤとして同一チップに対してサイクリング試験（加速試験）を行い、ヒステリシス特性を劣化させ、Ｆａｉｌアドレスを調べる。このアドレスと、初めに試験したＦａｉｌアドレスの一致した電圧を上記ＶＢＬ＝ＶＰＬの値として設定する。
【００２０】
以下、一例を示す。
（１）ＶＤＤ＝３Ｖの場合、ＶＢＬ＝ＶＰＬの値を３Ｖ以下に設定してＦａｉｌアドレスをしらべる。この結果、ＶＢＬ＝ＶＰＬ＝３Ｖ〜２．５ＶまではＦａｉｌアドレスが存在せず、ＶＢＬ＝ＶＰＬ＝２．４Ｖの時、アドレス（Ａ１）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．３Ｖの時、アドレス（Ａ１，Ａ２，Ａ３）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．２Ｖの時、アドレス（Ａ１，Ａ２，Ａ３、Ａ４，Ａ５，Ａ６）でＦａｉｌしたとする。
【００２１】
（２）ＶＢＬ＝ＶＰＬ＝ＶＤＤ＝３Ｖとして、１０の１０乗回相当のサイクリング試験を行う。この結果、Ｆａｉｌアドレスが（Ａ１，Ａ２，Ａ３）となったとすると、上記（１）の結果からＶＢＬ＝ＶＰＬ＝２．３Ｖをこの場合の最適電圧として設定すればよい。
【００２２】
このように第１の実施の形態では、強誘電体キャパシタに印加する電圧を、電源電圧より低く設定することにより、サイクリング試験を実施せずに、プロセスばらつきによる劣化している強誘電体キャパシタを見つけることが出来るため、試験時間を短縮することが出来る。
【００２３】
［第２の実施の形態］
［構成の説明］
図５は本発明の半導体記憶装置の第２の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００，ＭＣ０１とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部２０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ２２と、信号線ＥＱによりビットライン対をＶＲＢＬの電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、センスアンプのコントロール信号を生成するセンスアンプコントロール回路２４、及びＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０２６、…で構成されている。
【００２４】
［動作の説明］
図５は２Ｔ２Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１には相補データが書き込まれている。例えばＭＣ００にデータ”０”、ＭＣ０１にデータ”１”が書き込まれているとする。図６に第２の実施の形態の動作波形、図７（ａ）にＭＣ００のヒステリシス曲線、図７（ｂ）にＭＣ０１のヒステリシス曲線を示す。
【００２５】
まず、時刻ｔ１において、ＷＬ０を立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
【００２６】
時刻ｔ２において、ＰＬ０を立ち上げると、ＭＣ００、ＭＣ０１に書き込まれているデータにより、ビット線対が開くが、センスアンプの活性化信号ＳＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ０１の電荷量（分極量）を示す動作点は図７（ａ）（ｂ）上のｔ２の位置になる。
【００２７】
次に時刻ｔ３において、ＥＱを立上げ、ＶＲＢＬをＨにすると、ＢＬ／ＢＬｂ共に”Ｈ”となり、動作点が図７のｔ３の位置に移動する。
【００２８】
時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５でＶＲＢＬを”Ｌ”にすると、ＭＣ００、ＭＣ０１の動作点はヒステリシス曲線上ｔ５の位置になるので両方とも”１”が書き込まれた状態になる。
【００２９】
時刻ｔ６で、図示しない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換えた後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７で”Ｌ”に下げると、ＭＣ００、ＭＣ０１の動作点は共に、ヒステリシス曲線上ｔ７の位置に移動する。こうする事で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極していない状態になる。
【００３０】
強誘電体キャパシタを図７のｔ７の位置の分極しない状態にするプレートラインの電圧Ｖｆｅｒの値は、強誘電体キャパシタ膜の組成比や膜厚等により変化するので、予めＴＥＧ等の評価により決定しておく。
【００３１】
実際に使用する際は、例えば、ウエーハ状態でプロ−ビングを行うと、強誘電体キャパシタは必ず”０”または”１”のデータが書き込まれていて、ヒステリシス曲線上、図７のｔ１の状態になっている。この状態でモールディングを行うと、モールディングの際の熱により、強誘電体キャパシタが熱インプリントを受けてしまう。そこで、モールディングを行う前に、第２の実施の形態を施し強誘電体キャパシタを分極していない状態にすることで、モールディングの際の熱インプリントを回避することが可能となる。
【００３２】
このように第２の実施の形態では、２Ｔ２Ｃ型の強誘電体メモリにおいて、モールディング前に、全てのメモリセルの強誘電体キャパシタ膜を分極していない状態にすることで、モールディング前にプロ−ビングを行っても、強誘電体キャパシタ膜が、モールド時の熱インプリントの影響を受けなくなる。
【００３３】
［第３の実施の形態］
［構成の説明］
図８は本発明の半導体記憶装置の第３の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部３０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ３２と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信号線ＢＬＨｂによりビット線を電源電位に接続するトランジスタＴＰ１、ＴＰ２、…、と、センスアンプのコントロール信号を生成するセンスアンプコントロール回路３４及びＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０３６、…で構成されている。
【００３４】
［動作の説明］
図８は１Ｔ１Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１の間には、書き込みデータの関連性はない。例えばＭＣ００にデータ”０”、ＭＣ０１にデータ”１”が書き込まれているとする。図９に第３の実施の形態における動作波形、図１０（ａ）にＭＣ００のヒステリシス曲線、図１０（ｂ）にＭＣ０１のヒステリシス曲線を示す。
【００３５】
まず、時刻ｔ１において、ＷＬ０、ＷＬ１を同時に立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
【００３６】
時刻ｔ２において、ＰＬ０を立ち上げると、ＭＣ００、ＭＣ０１に書かれているデータにより、ビット線対が開くが、センスアンプの活性化信号ＳＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ０１の電荷量（分極量）を示す動作点は図１０（ａ）（ｂ）上のｔ２の位置になる。
【００３７】
次に時刻ｔ３において、ＢＬＨｂを”Ｌ”にすると、ＢＬ／ＢＬｂが共に”Ｈ”となり、図１０のｔ３の位置に移動する。
【００３８】
時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５でＢＬＨｂを立ち上げると、ＭＣ００、ＭＣ０１の動作点はヒステリシス曲線上ｔ５の場所になるので両方とも”１”が書き込まれた状態になる。
【００３９】
時刻ｔ６でＥＱを立上げ、さらに、図示しない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換えた後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７でＰＬを”Ｌ”に下げると、ＭＣ００、ＭＣ０１とも、ヒステリシス曲線上ｔ７の場所に移動する。こうする事で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極していない状態になる。
【００４０】
この様にビット線対を同時に”Ｈ”に出来るようにＴＰ１、２を配置することで、またビット線対を同時に”Ｌ”にできるようにＴＮ１、ＴＮ２を配置することで、ＭＣ００とＭＣ０１に書き込まれているデータがどのようなデータであっても、同時に強誘電体キャパシタを分極していない状態にすることが可能となる。
【００４１】
このように第３の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、同一プレートライン、同一センスアンプに接続された強誘電体キャパシタを同時に分極していない状態にする事が出来る。
【００４２】
［第４の実施の形態］
［構成の説明］
図１１は本発明の半導体記憶装置の第４の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部４０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ４２と、信号線ＥＱによりビットライン対をＶＲＢＬの電位にイコライズさせるトランジスタＴＮ１、ＴＮ２、…で構成されているセンスアンプ部４４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部４６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部４８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路４１と、センスアンプに入力するＥＱ、ＶＲＢＬ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路４３と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＶＲＢＬＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮを生成するＭＣＲパターンジェネレータ４５とで構成されている。
【００４３】
［動作の説明］
図１１は２Ｔ２Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１、ＭＣ１０とＭＣ１１には相補データが書き込まれている。すなわちメモリセル部内にあるメモリセルの半分にはデータ”１”が、もう半分にはデータ”０”が書き込まれている。全てのメモリセルを分極していない状態にする為には、全てのメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加し、その後０Ｖにしなければならない。
【００４４】
まず、ＭＣＲ信号を受けたＭＣＲパターンジェネレータ４５は、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰＬＳＷはＶＰＬとＶＤＤを接続させる。
【００４５】
ＷＬＥＮ信号を受けたワードラインドライバ部４６は全てのワードラインＷＬ０、ＷＬ１、…を立上げ、ＰＬＥＮを受けたプレートラインドライバ部４８は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げる。こうする事で、メモリセル部にある全てのメモリセルにアクセスすることが可能となる。このときＳＬＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線対はストアされない。
【００４６】
次にＭＣＲパターンジェネレータにより生成された、ＥＱＥＮ、ＶＲＢＬＥＮがアクティブになると、ＥＱ、ＶＲＢＬが”Ｈ”となる。
【００４７】
次にＶＲＢＬＥＮを非アクティブにし、ＶＲＢＬを”Ｌ”にする。こうして、全てのメモリセルに”１”が書き込まれる。
【００４８】
次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆｅｒを印加し、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００４９】
このように第４の実施の形態では、２Ｔ２Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネレータにより、ワードラインドライバ、プレートラインドライバ、センスアンプコントロール回路を制御することで、ＭＣＲ信号によって、同時に全てのメモリセルに同一データを書き込むことが出来、また、強誘電体キャパシタを分極しない状態にする事ができる。
【００５０】
［第５の実施の形態］
［構成の説明］
図１２は本発明の半導体記憶装置の第５の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部５０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ５２と、信号線ＢＬＨｂによりビットライン対を電源電位のＶＤＤにイコライズさせるトランジスタＴＰ１、ＴＰ２、…で構成されているセンスアンプ部５４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部５６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部５８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路５１と、基準電位を生成する基準電位発生回路５３と、センスアンプに入力するＥＱ、ＢＬＨ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路５５と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＢＬＨｂＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲパターンジェネレータ５７とで構成されている。
【００５１】
［動作の説明］
図１２は１Ｔ１Ｃ型の強誘電体メモリであるので、メモリセル部内にあるメモリセルは、直前に書き込まれたデータを保持している。全てのメモリセルを分極していない状態にする為には、全てのメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加し、その後０Ｖにしなければならない。
【００５２】
まず、ＭＣＲ信号を受けたＭＣＲパターンジェネレータ５７は、ＶＲＥＦＥＮを非アクティブにし、基準電位発生回路５３と全てのビット線を切り離しす。また、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰＬＳＷ信号によりＶＰＬとＶＤＤを接続させる。
【００５３】
ＷＬＥＮ信号を受けたワードラインドライバ部５６は全てのワードラインＷＬ０、ＷＬ１、…を立上げ、ＰＬＥＮを受けたプレートラインドライバ部５８は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げる。こうする事で、メモリセル部５０にある全てのメモリセルにアクセスすることが可能となる。このときＳＬＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線対はストアされない。次にＭＣＲパターンジェネレータ５７により生成された、ＥＱＥＮが非アクティブ、ＢＬＨｂＥＮがアクティブになると、ＥＱが”Ｌ”、ＢＬＨｂが”Ｌ”となる。次にＢＬＨｂＥＮを非アクティブにし、ＢＬＨｂを”Ｈ”、ＥＱを”Ｈ”にする。こうすることで、全てのメモリセルに”１”が書き込まれる。
【００５４】
次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆｅｒを印加し、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００５５】
このように第５の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネレータ５７により、基準電位発生回路５３、ワードラインドライバ５６、プレートラインドライバ５８、センスアンプコントロール回路５５を制御することで、ＭＣＲ信号によって、同時に全ての強誘電体キャパシタを分極しない状態にする事ができる。
【００５６】
［第６の実施の形態］
［構成の説明］
図１３は本発明の半導体記憶装置の第６の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部６０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ６２と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２、…で構成されているセンスアンプ部６４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部６６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部６８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬを外部から入力される電位ＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路６１と、基準電位を生成する基準電位発生回路６３と、センスアンプに入力するＥＱ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路６５と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲパターンジェネレータ６７とで構成されている。
【００５７】
[動作の説明］
図１３は１Ｔ１Ｃ型の強誘電体メモリである。センスアンプ部６４は、通常使用される素子のみで構成されていて、特別な素子は存在しない。通常、プロ−ビング時にメモリセルに書き込まれるデータは、ＡＬＬ”０”、ＡＬＬ”１”、Ｃｈｅｃｋｅｒｂｏａｒｄ、ＣｏｌｕｍｎＢａｒなどが在るが、この実施の形態においては、プロ−ビングの最後の試験において、全メモリセルにデータ”１”を書き込む試験を実行するものとする。
【００５８】
この場合、ＭＣＲパターンジェネレータ６７は、全てのメモリセルにデータ”１”を書き込むパターンを生成することなく、分極していない状態にするパターンのみ生成すれば良い。
【００５９】
ＭＣＲ信号を受けたＭＣＲパターンジェネレータ６７は、ＶＰＬＳＷによりＶＰＬとＶｆｅｒ電位に接続されているＶＰＬＥＸＴを接続し、ＥＱＥＮ、ＷＬＥＮ、ＰＬＥＮをアクティブ、その他を非アクティブにする。そうすると、全てのメモリセルにＶｆｅｒが印加され、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００６０】
このように第６の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、プロ−ビングの最終試験で、全てのメモリセルに”１”データの書き込み／読み出しを行うことにより、センスアンプに特別な素子を加えることなく、また、簡易な構成のＭＣＲパターンジェネレータで、強誘電体キャパシタを分極しない状態にする事が出来る。
【００６１】
【発明の効果】
以上詳細に説明したように、請求項１に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、前記メモリセルのビット線を駆動する電圧ＶＢＬ及びプレート線を駆動する電圧ＶＰＬと前記半導体記憶装置の電源電圧ＶＤＤとの関係を、ＶＢＬ＝ＶＰＬ＜ＶＤＤを満足する関係となるように構成したので、サイクリング試験を実施することなくプロセスばらつきにより劣化している強誘電体キャパシタを短時間で検出することが可能となる。
【００６２】
また、請求項３記載に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、ビット線対の電位、プレート線電位、ワード線電位を制御することにより、前記メモリセルを構成する一対の強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ”１”に対応する分極状態とした後、プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより前記強誘電体キャパシタが最終的に無分極の状態となるように構成しており、請求項４に係る発明によれば、１Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、ビット線対の電位、共有プレート線電位、ワード線電位を制御することにより、プレート線を共有する隣接するメモリセルを構成する強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ”１”に対応する分極状態とした後、共有プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより、前記強誘電体キャパシタが最終的に無分極の状態となるよう構成したので、モールディング前にプロービングを行っても、強誘電体キャパシタが、モールド時の熱インプリントの影響を受けなくなるようにすることができる。
【００６３】
更に、請求項５に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、プレート線電位の切り換え手段と、前記各手段を制御する制御手段と、を備え、前記半導体記憶装置のプロービング試験時に、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ”１”を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とする構成としており、また、請求項６に係る発明によれば１Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、プレート線電位の切り換え手段と、基準電位を発生する基準電位発生手段と、前記各手段を制御する制御手段とを備え、前記半導体記憶装置のプロービング試験時に、前記制御手段により、前記基準電位発生手段と全ビット線を切り離した後、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ”１”を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とする構成としたので、モールディング前にプロービングを行っても、一括して全ての強誘電体キャパシタが、モールド時の熱インプリントの影響を受けなくなるようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置の構成図である。
【図２】第１の実施の形態の原理説明図である。
【図３】第１の実施の形態の原理説明図である。
【図４】第１の実施の形態の原理説明図である。
【図５】本発明の第２の実施の形態における半導体記憶装置の構成図である。
【図６】第２の実施の形態における半導体記憶装置の動作波形図である。
【図７】第２の実施の形態における半導体記憶装置の動作説明図である。
【図８】本発明の第３の実施の形態における半導体記憶装置の構成図である。
【図９】第３の実施の形態における半導体記憶装置の動作波形図である。
【図１０】第３の実施の形態における半導体記憶装置の動作説明図である。
【図１１】本発明の第４の実施の形態における半導体記憶装置の構成図である。
【図１２】本発明の第５の実施の形態における半導体記憶装置の構成図である。
【図１３】本発明の第６の実施の形態における半導体記憶装置の構成図である。
【図１４】従来の半導体記憶装置（２Ｔ２Ｃ型）の構成図である。
【図１５】従来の半導体記憶装置（２Ｔ２Ｃ型）の説明の為の動作波形図である。
【図１６】従来の半導体記憶装置（１Ｔ１Ｃ型）の構成図である。
【図１７】従来の半導体記憶装置（１Ｔ１Ｃ型）の説明の為の動作波形図である。
【図１８】従来技術の原理説明図である。
【図１９】従来技術の説明図である。
【図２０】従来技術の原理説明図である。
【図２１】従来技術の説明図である。
【符号の説明】
１０、２０、３０、４０、５０、６０ メモリセル部
１２、２２、３２、４２、５２、６２ センスアンプ（ＳＡ）
４４、５４、６４ センスアンプ部
１４ ＳＡモジュール
１６、２６、３６、４８、５８、６８ プレートラインドライバ
２４、３４、４３、５５、６５ センスアンプコントロール回路
４６、５６、６６ ワードラインドライバ
４３、５５，６５ センスアンプコントロール回路
４５、５７、６７ ＭＣＲパターンジェネレータ
４１、５１，６１ ＶＰＬスイッチ回路
５３、６３ 基準電圧発生回路
【発明の属する技術分野】
この発明は、強誘電体キャパシタの分極を利用した半導体記憶装置（強誘電体メモリ）に係り、特に、不良セルの検出時間を短縮することの可能な半導体記憶装置、或いは熱インプリント現象を回避することの可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、強誘電体の分極を利用した半導体記憶装置に関しては、文献１：「低消費電力、高速ＬＳＩ技術」（株式会社リアライズ社、平成１０年１月３１日発行、ＰＰ．２３１−２５０）及び、文献２：「消えないＩＣメモリ−ＦＲＡＭのすべて−」（株式会社工業調査会、１９９６年７月９日初版発行、ＰＰ．２９−３７）に記載されるものがある。
【０００３】
強誘電体の分極を利用した半導体記憶装置の動作方法には２Ｔ２Ｃ型と１Ｔ１Ｃ型があるが、まず、２Ｔ２Ｃ型について説明する。図１４は２Ｔ２Ｃ型の記憶装置の構成図であり、強誘電体キャパシタで作られているメモリセルＭＣ０、ＭＣ１と、ＭＣ０，ＭＣ１とビットラインＢＬまたはビットライン相補線ＢＬｂを接続する選択トランジスタＴ０、Ｔ１と、選択トランジスタのゲートに接続されるワードラインＷＬと、メモリセルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差をイネーブル信号ＳＡＥにより増幅するセンスアンプＳＡ、で構成されている。
【０００４】
このように構成された２Ｔ２Ｃ型の記憶装置の読み出し動作説明のための波形を図１５に示す。２Ｔ２Ｃ型の場合、仮に、ＭＣ０に０が、ＭＣ１に１が書き込まれているとする。時刻ｔ１において、ＷＬが立ち上がり、時刻ｔ２においてプレート線電位ＰＬが立ち上がるとＭＣ０、ＭＣ１の電荷がＢＬ、ＢＬｂに配分され、それぞれＶ０、Ｖ１の値をとる。時刻ｔ３において、センスアンプ起動信号ＳＡＥが有効となりＳＡが活性化し、ＢＬ、ＢＬｂの電位差が増幅されデータが読み出される。
【０００５】
図１６は１Ｔ１Ｃ型の記憶装置の説明図であり、強誘電体キャパシタで作られているメモリセルＭＣ０、ＭＣ１と、ＭＣ０とビットラインＢＬまたはＭＣ１とビットライン相補線ＢＬｂを接続する選択トランジスタＴ０、Ｔ１と、選択トランジスタのゲートに接続されるワードラインＷＬ０、ＷＬ１と、メモリセルに接続されるプレートラインＰＬと、ＢＬ、ＢＬｂの電位差をイネーブル信号ＳＡＥにより増幅するセンスアンプＳＡと、基準電圧であるＶｒｅｆ発生装置で構成されている。
【０００６】
図１７に１Ｔ１Ｃ型の読み出し動作のための波形を示す。１Ｔ１Ｃ型の場合、ＷＬ０、ＷＬ１のどちらか一方しか立ち上がらない。例えばＷＬ０が立ち上がった場合、ＢＬの値はＶ０をとり、ＢＬｂにはＶｒｅｆ発生回路により生成された電圧Ｖｒｅｆが印加されＳＡによりＢＬ、ＢＬｂがストアされる。ＶｒｅｆはＶ０とＶ１の間の値になるように設定されているので、ＷＬ１が立ち上がった場合には、ＢＬがＶｒｅｆの値をとることにより、”０”、”１”のデータの読み出しを行う。
【０００７】
図１８は強誘電体キャパシタのヒステリシス曲線の一例であり、データ”１”に対応する点はＱｈ１であり、データ”０”に対応する点はＱｌ１である。強誘電体キャパシタに電圧が印加されていない時のビット線容量はＣｂｌ（１）である。強誘電体キャパシタにＶＤＤの電圧が印加されるとデータ”１”に対応する電荷Ｑｈ１を持っていたビット線容量はＶＤＤにシフトするが、実際には電荷の増減はないので、ビット線容量と強誘電体キャパシタの容量との間で、電荷の再配分が行われ、ビット線容量Ｃｂｌ（２）とヒステリシス曲線の交点Ｑｈ２に移動する。データ”０”に対応する点Ｑｌ１についても、同様にＱｌ２に移動する。このとき図のＶ１とＶ０との差分電位ΔＶがセンスアンプＳＡにより増幅されて読み取られる。
【０００８】
図１９にＶ１−Ｖ０の値であるΔＶと、Ｃｂｌとの関係を示す。ΔＶはＣｂｌにより極大値をとる。現在、強誘電体の分極を利用した半導体記憶装置では、メモリの容量が増大し、１ビット線当たりに接続されるメモリセルが増大している為、ほとんどの場合、極大値より大きい値のＣｂｌになっている。
強誘電体キャパシタのインプリントとは、強誘電体キャパシタへの恒常的電圧印加や、分極した状態での高温保存により、ヒステリシス曲線がシフトしてしまう現象である。図２０にインプリント前後のヒステリシス曲線を示す。実線はインプリント前のヒステリシス曲線、破線は”０”にインプリントしたヒステリシス曲線である。”０”にインプリントするとヒステリシス曲線は右側にシフトし、Ｖ０、Ｖ１共に小さくなるので、”１”を読み出しにくくなる。逆に”１”にインプリントすると、ヒステリシス曲線は左側にシフトし、Ｖ０、Ｖ１共に大きくなり”０”を読み出しにくくなる。
【０００９】
図２１はＤＲＡＭ等の半導体記憶装置のウエーハプロセス終了から出荷までのフローを示したものである。ウエーハプロセス終了したウエーハは、ウエーハ状態でプロ−ビングを行いＰａｓｓしたものだけモールディングし、モールド品を選別試験し、Ｐａｓｓしたものを良品としている。しかし、モールディングは、１７０℃程度の高温下に３時間程度さらされる為、強誘電体メモリをこのフローで行うと、プロ−ビングの際の書き込みデータが、モールディングの高温下でインプリントされてしまう。
【００１０】
また、プロ−ビングの際、プロセスばらつきにより劣化している強誘電体キャパシタ見つけ出し、デバイスを不良品と判定したり、その強誘電体キャパシタに対して冗長救済を行う。このとき劣化している強誘電体キャパシタを見つけ出す為に、長時間のサイクリング試験を行う必要がある。
【００１１】
【発明が解決しようとする課題】
上述のように、従来の技術においては、強誘電体メモリにおいて、ウエーハ状態でプロ−ビングを行い、その後モールディングを行うと、熱インプリントされてしまう為、モールド品はインプリント耐性が劣ってしまう。また、プロセスばらつきによる強誘電体キャパシタを見つけるために、サイクリング試験を行い、強誘電体キャパシタをより劣化させなければならない為、試験時間が長くなってしまう。
【００１２】
この発明は、従来の強誘電体キャパシタを用いた半導体記憶装置の劣化したキャパシタを検出する為の試験時間が長くなるという第１の課題、或いは、インプリント耐性が劣るという第２の課題を解決した半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記第１の課題を解決する為に、この発明の半導体記憶装置は、強誘電体メモリセルに印加される電圧を決定するビット線対の電圧ＶＢＬとプレート線の電圧ＶＰＬをＶＢＬ＝ＶＰＬ＜ＶＤＤの関係を満足するように設定する。これにより、強誘電体キャパシタのヒステリシスループのサイズがＶＢＬ＝ＶＰＬ＝ＶＤＤの時より小さくなるため、データ”０”とデータ”１”との間の電位差ΔＶをセンスアンプの動作マージンより小さくすることが可能となり、サイクリング試験を行わなくても劣化している強誘電体キャパシタセルの検出が可能となる。
【００１４】
また、上記第２の課題を解決する為に、この発明の半導体記憶装置は、ビット線対の電位、プレート線電位、ワード線電位を制御する制御手段を設けて、これらの各電位を制御することにより、強誘電体キャパシタの初期のデータ状態にかかわらず、強誘電体キャパシタの分極状態を一旦データ”１”に対応する分極状態とした後、プレート線駆動電圧を電源電圧より低いＶｆｅｒに切り換えてプレート線を駆動することにより強誘電体キャパシタを最終的に無分極の状態としている。これにより、モールディング時の熱インプリントの影響を受けないようにすることが可能となる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
［第１の実施の形態］
［構成の説明］
図１は本発明の半導体記憶装置の第１の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ００、ＷＬ０１…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部１０と、ビット線対の電位差を増幅させるセンスアンプＳＡ１２と、信号線ＳＬＰＧｂによりセンスアンプを活性化させ、センスアンプの高電位側であるＶＢＬを供給するトランジスタＴＰ０と、信号線ＳＬＮＧによりセンスアンプを活性化させ、センスアンプの低電位側である接地電位ＶＳＳを供給するトランジスタＴＮ０と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信号線Ｙｓｎによりビット線とＩＯ線ＩＯ、ＩＯｂを接続するトランジスタＴＮ３、ＴＮ４とで構成されているセンスアンプモジュール（ＳＡモジュール）１４と、ＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０１６、…で構成されている。
【００１６】
［動作の説明］
図１のＶＢＬ、ＶＰＬは、通常使用するときは、ＶＤＤに接続されているので、強誘電体キャパシタのヒステリシス曲線は、図２、図３に示すような特性になる。図２において、実線は強誘電体キャパシタが疲労する前のヒステリシス曲線、破線は疲労後のヒステリシス曲線を示している。実線のヒステリシス曲線が、サイクリング試験により破線のヒステリシス曲線になることで、ビットライン間の電位差ΔＶがΔＶ２０からΔＶ２１に小さくなる。
【００１７】
図３はサイクリング試験前のヒステリシス曲線である。実線は通常の強誘電体キャパシタのヒステリシス曲線、破線はプロセスばらつきにより劣化している強誘電体キャパシタのヒステリシス曲線である。通常の強誘電体キャパシタのΔＶはΔＶ３０、劣化している強誘電体キャパシタのΔＶはΔＶ３１である。この状態でΔＶ３１がセンスアンプの動作マージンより大きい場合、通常の強誘電体キャパシタも、劣化している強誘電体キャパシタもＰａｓｓしてしまうので、サイクリング試験を行い、劣化している強誘電体キャパシタを疲労によりさらに劣化させて、ΔＶ３１をセンスアンプの動作マージンより小さくし、Ｆａｉｌさせることにより、プロセスばらつきにより劣化している強誘電体キャパシタを見つけなければならない。そこで、第１の実施の形態では、強誘電体キャパシタにかかる電圧を小さくして、容易にプロセスばらつきにより劣化している強誘電体キャパシタを発見する方法を提案する。
【００１８】
即ち、図１で、強誘電体メモリセルに印加される電圧は、ＶＢＬ、ＶＰＬで決定される。ＶＢＬ＝ＶＰＬ＜ＶＤＤと設定した時の強誘電体キャパシタのヒステリシス曲線を図４に示す。図４において、実線は通常の強誘電体キャパシタのヒステリシス曲線であり、破線はプロセスばらつきにより劣化しているヒステリシス曲線である。通常の強誘電体キャパシタのΔＶがΔＶ４０であるのに対し、プロセスばらつきにより劣化している強誘電体キャパシタのΔＶはΔＶ４１である。ΔＶ４０がセンスアンプの動作マージンより大きく、ΔＶ４１がセンスアンプの動作マージンより小さい場合、この状態で、劣化している強誘電体キャパシタを見つけ出すことが出来る。この様に、ＶＢＬ、ＶＰＬを電源電圧ＶＤＤより小さく設定することにより、サイクリング試験により強誘電体キャパシタを疲労させることなく、劣化している強誘電体キャパシタを検出することが可能となる。
【００１９】
ＶＢＬ＝ＶＰＬの値は、次のようにして設定する。即ち、任意のメモリチップについて、ＶＰＬ＝ＶＢＬの値を変化させた時の書き込みデータと読み取りデータとが一致しなくなるアドレス（Ｆａｉｌアドレス）を調べ、その後、ＶＢＬ＝ＶＰＬ＝ＶＤＤとして同一チップに対してサイクリング試験（加速試験）を行い、ヒステリシス特性を劣化させ、Ｆａｉｌアドレスを調べる。このアドレスと、初めに試験したＦａｉｌアドレスの一致した電圧を上記ＶＢＬ＝ＶＰＬの値として設定する。
【００２０】
以下、一例を示す。
（１）ＶＤＤ＝３Ｖの場合、ＶＢＬ＝ＶＰＬの値を３Ｖ以下に設定してＦａｉｌアドレスをしらべる。この結果、ＶＢＬ＝ＶＰＬ＝３Ｖ〜２．５ＶまではＦａｉｌアドレスが存在せず、ＶＢＬ＝ＶＰＬ＝２．４Ｖの時、アドレス（Ａ１）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．３Ｖの時、アドレス（Ａ１，Ａ２，Ａ３）でＦａｉｌし、ＶＢＬ＝ＶＰＬ＝２．２Ｖの時、アドレス（Ａ１，Ａ２，Ａ３、Ａ４，Ａ５，Ａ６）でＦａｉｌしたとする。
【００２１】
（２）ＶＢＬ＝ＶＰＬ＝ＶＤＤ＝３Ｖとして、１０の１０乗回相当のサイクリング試験を行う。この結果、Ｆａｉｌアドレスが（Ａ１，Ａ２，Ａ３）となったとすると、上記（１）の結果からＶＢＬ＝ＶＰＬ＝２．３Ｖをこの場合の最適電圧として設定すればよい。
【００２２】
このように第１の実施の形態では、強誘電体キャパシタに印加する電圧を、電源電圧より低く設定することにより、サイクリング試験を実施せずに、プロセスばらつきによる劣化している強誘電体キャパシタを見つけることが出来るため、試験時間を短縮することが出来る。
【００２３】
［第２の実施の形態］
［構成の説明］
図５は本発明の半導体記憶装置の第２の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００，ＭＣ０１とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部２０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ２２と、信号線ＥＱによりビットライン対をＶＲＢＬの電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、センスアンプのコントロール信号を生成するセンスアンプコントロール回路２４、及びＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０２６、…で構成されている。
【００２４】
［動作の説明］
図５は２Ｔ２Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１には相補データが書き込まれている。例えばＭＣ００にデータ”０”、ＭＣ０１にデータ”１”が書き込まれているとする。図６に第２の実施の形態の動作波形、図７（ａ）にＭＣ００のヒステリシス曲線、図７（ｂ）にＭＣ０１のヒステリシス曲線を示す。
【００２５】
まず、時刻ｔ１において、ＷＬ０を立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
【００２６】
時刻ｔ２において、ＰＬ０を立ち上げると、ＭＣ００、ＭＣ０１に書き込まれているデータにより、ビット線対が開くが、センスアンプの活性化信号ＳＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ０１の電荷量（分極量）を示す動作点は図７（ａ）（ｂ）上のｔ２の位置になる。
【００２７】
次に時刻ｔ３において、ＥＱを立上げ、ＶＲＢＬをＨにすると、ＢＬ／ＢＬｂ共に”Ｈ”となり、動作点が図７のｔ３の位置に移動する。
【００２８】
時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５でＶＲＢＬを”Ｌ”にすると、ＭＣ００、ＭＣ０１の動作点はヒステリシス曲線上ｔ５の位置になるので両方とも”１”が書き込まれた状態になる。
【００２９】
時刻ｔ６で、図示しない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換えた後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７で”Ｌ”に下げると、ＭＣ００、ＭＣ０１の動作点は共に、ヒステリシス曲線上ｔ７の位置に移動する。こうする事で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極していない状態になる。
【００３０】
強誘電体キャパシタを図７のｔ７の位置の分極しない状態にするプレートラインの電圧Ｖｆｅｒの値は、強誘電体キャパシタ膜の組成比や膜厚等により変化するので、予めＴＥＧ等の評価により決定しておく。
【００３１】
実際に使用する際は、例えば、ウエーハ状態でプロ−ビングを行うと、強誘電体キャパシタは必ず”０”または”１”のデータが書き込まれていて、ヒステリシス曲線上、図７のｔ１の状態になっている。この状態でモールディングを行うと、モールディングの際の熱により、強誘電体キャパシタが熱インプリントを受けてしまう。そこで、モールディングを行う前に、第２の実施の形態を施し強誘電体キャパシタを分極していない状態にすることで、モールディングの際の熱インプリントを回避することが可能となる。
【００３２】
このように第２の実施の形態では、２Ｔ２Ｃ型の強誘電体メモリにおいて、モールディング前に、全てのメモリセルの強誘電体キャパシタ膜を分極していない状態にすることで、モールディング前にプロ−ビングを行っても、強誘電体キャパシタ膜が、モールド時の熱インプリントの影響を受けなくなる。
【００３３】
［第３の実施の形態］
［構成の説明］
図８は本発明の半導体記憶装置の第３の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部３０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ３２と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２と、信号線ＢＬＨｂによりビット線を電源電位に接続するトランジスタＴＰ１、ＴＰ２、…、と、センスアンプのコントロール信号を生成するセンスアンプコントロール回路３４及びＶＰＬを電源とし、プレートラインイネーブル信号ＰＬＥｂを受けて、プレートラインを立ち上げるプレートラインドライバーＰＬＤ０３６、…で構成されている。
【００３４】
［動作の説明］
図８は１Ｔ１Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１の間には、書き込みデータの関連性はない。例えばＭＣ００にデータ”０”、ＭＣ０１にデータ”１”が書き込まれているとする。図９に第３の実施の形態における動作波形、図１０（ａ）にＭＣ００のヒステリシス曲線、図１０（ｂ）にＭＣ０１のヒステリシス曲線を示す。
【００３５】
まず、時刻ｔ１において、ＷＬ０、ＷＬ１を同時に立ち上げると、Ｔ００、Ｔ１１がＯＮになる。
【００３６】
時刻ｔ２において、ＰＬ０を立ち上げると、ＭＣ００、ＭＣ０１に書かれているデータにより、ビット線対が開くが、センスアンプの活性化信号ＳＬＮＧ、ＳＬＰＧｂが非アクティブなので、ＭＣ００、ＭＣ０１の電荷量（分極量）を示す動作点は図１０（ａ）（ｂ）上のｔ２の位置になる。
【００３７】
次に時刻ｔ３において、ＢＬＨｂを”Ｌ”にすると、ＢＬ／ＢＬｂが共に”Ｈ”となり、図１０のｔ３の位置に移動する。
【００３８】
時刻ｔ４でＰＬ０を立ち下げ、時刻ｔ５でＢＬＨｂを立ち上げると、ＭＣ００、ＭＣ０１の動作点はヒステリシス曲線上ｔ５の場所になるので両方とも”１”が書き込まれた状態になる。
【００３９】
時刻ｔ６でＥＱを立上げ、さらに、図示しない制御信号によりＶＰＬの電圧をＶｆｅｒに切り換えた後、プレートラインＰＬをＶｆｅｒに上げ、時刻ｔ７でＰＬを”Ｌ”に下げると、ＭＣ００、ＭＣ０１とも、ヒステリシス曲線上ｔ７の場所に移動する。こうする事で、ＭＣ００、ＭＣ０１の強誘電体キャパシタは分極していない状態になる。
【００４０】
この様にビット線対を同時に”Ｈ”に出来るようにＴＰ１、２を配置することで、またビット線対を同時に”Ｌ”にできるようにＴＮ１、ＴＮ２を配置することで、ＭＣ００とＭＣ０１に書き込まれているデータがどのようなデータであっても、同時に強誘電体キャパシタを分極していない状態にすることが可能となる。
【００４１】
このように第３の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、同一プレートライン、同一センスアンプに接続された強誘電体キャパシタを同時に分極していない状態にする事が出来る。
【００４２】
［第４の実施の形態］
［構成の説明］
図１１は本発明の半導体記憶装置の第４の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部４０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ４２と、信号線ＥＱによりビットライン対をＶＲＢＬの電位にイコライズさせるトランジスタＴＮ１、ＴＮ２、…で構成されているセンスアンプ部４４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部４６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部４８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路４１と、センスアンプに入力するＥＱ、ＶＲＢＬ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路４３と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＶＲＢＬＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮを生成するＭＣＲパターンジェネレータ４５とで構成されている。
【００４３】
［動作の説明］
図１１は２Ｔ２Ｃ型の強誘電体メモリであるので、ＭＣ００とＭＣ０１、ＭＣ１０とＭＣ１１には相補データが書き込まれている。すなわちメモリセル部内にあるメモリセルの半分にはデータ”１”が、もう半分にはデータ”０”が書き込まれている。全てのメモリセルを分極していない状態にする為には、全てのメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加し、その後０Ｖにしなければならない。
【００４４】
まず、ＭＣＲ信号を受けたＭＣＲパターンジェネレータ４５は、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰＬＳＷはＶＰＬとＶＤＤを接続させる。
【００４５】
ＷＬＥＮ信号を受けたワードラインドライバ部４６は全てのワードラインＷＬ０、ＷＬ１、…を立上げ、ＰＬＥＮを受けたプレートラインドライバ部４８は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げる。こうする事で、メモリセル部にある全てのメモリセルにアクセスすることが可能となる。このときＳＬＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線対はストアされない。
【００４６】
次にＭＣＲパターンジェネレータにより生成された、ＥＱＥＮ、ＶＲＢＬＥＮがアクティブになると、ＥＱ、ＶＲＢＬが”Ｈ”となる。
【００４７】
次にＶＲＢＬＥＮを非アクティブにし、ＶＲＢＬを”Ｌ”にする。こうして、全てのメモリセルに”１”が書き込まれる。
【００４８】
次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆｅｒを印加し、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００４９】
このように第４の実施の形態では、２Ｔ２Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネレータにより、ワードラインドライバ、プレートラインドライバ、センスアンプコントロール回路を制御することで、ＭＣＲ信号によって、同時に全てのメモリセルに同一データを書き込むことが出来、また、強誘電体キャパシタを分極しない状態にする事ができる。
【００５０】
［第５の実施の形態］
［構成の説明］
図１２は本発明の半導体記憶装置の第５の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部５０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ５２と、信号線ＢＬＨｂによりビットライン対を電源電位のＶＤＤにイコライズさせるトランジスタＴＰ１、ＴＰ２、…で構成されているセンスアンプ部５４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部５６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部５８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬをＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路５１と、基準電位を生成する基準電位発生回路５３と、センスアンプに入力するＥＱ、ＢＬＨ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路５５と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＢＬＨｂＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲパターンジェネレータ５７とで構成されている。
【００５１】
［動作の説明］
図１２は１Ｔ１Ｃ型の強誘電体メモリであるので、メモリセル部内にあるメモリセルは、直前に書き込まれたデータを保持している。全てのメモリセルを分極していない状態にする為には、全てのメモリセルに”１”を書き込みＰＬにＶｆｅｒを印加し、その後０Ｖにしなければならない。
【００５２】
まず、ＭＣＲ信号を受けたＭＣＲパターンジェネレータ５７は、ＶＲＥＦＥＮを非アクティブにし、基準電位発生回路５３と全てのビット線を切り離しす。また、ＷＬＥＮ、ＰＬＥＮをアクティブにし、ＶＰＬＳＷ信号によりＶＰＬとＶＤＤを接続させる。
【００５３】
ＷＬＥＮ信号を受けたワードラインドライバ部５６は全てのワードラインＷＬ０、ＷＬ１、…を立上げ、ＰＬＥＮを受けたプレートラインドライバ部５８は全てのプレートラインＰＬ０、ＰＬ１、…を立ち上げる。こうする事で、メモリセル部５０にある全てのメモリセルにアクセスすることが可能となる。このときＳＬＰＧｂ、ＳＬＮＧは非アクティブであるので、ビット線対はストアされない。次にＭＣＲパターンジェネレータ５７により生成された、ＥＱＥＮが非アクティブ、ＢＬＨｂＥＮがアクティブになると、ＥＱが”Ｌ”、ＢＬＨｂが”Ｌ”となる。次にＢＬＨｂＥＮを非アクティブにし、ＢＬＨｂを”Ｈ”、ＥＱを”Ｈ”にする。こうすることで、全てのメモリセルに”１”が書き込まれる。
【００５４】
次に、ＶＰＬＥＸＴにＶｆｅｒの電位を与え、ＶＰＬＳＷによりＶＰＬとＶＰＬＥＸＴを接続し、ＶＰＬＥＮをアクティブにし、全てのメモリセルにＶｆｅｒを印加し、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００５５】
このように第５の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、ＭＣＲパターンジェネレータ５７により、基準電位発生回路５３、ワードラインドライバ５６、プレートラインドライバ５８、センスアンプコントロール回路５５を制御することで、ＭＣＲ信号によって、同時に全ての強誘電体キャパシタを分極しない状態にする事ができる。
【００５６】
［第６の実施の形態］
［構成の説明］
図１３は本発明の半導体記憶装置の第６の実施の形態を示す構成図であり、一方の電極がプレートラインＰＬ０、ＰＬ１…に接続されている強誘電体メモリセルＭＣ００、ＭＣ０１、…と、ＭＣ００、ＭＣ０１、…とビットラインＢＬまたはビットライン相補線ＢＬｂをワードラインＷＬ０、ＷＬ１、…により接続する選択トランジスタＴ００、Ｔ０１、…で構成されているメモリセル部６０と、活性化信号であるＳＬＰＧｂ、ＳＬＮＧによりビット線対の電位差を増幅させるセンスアンプＳＡ６２と、信号線ＥＱによりビットライン対を接地電位にイコライズさせるトランジスタＴＮ１、ＴＮ２、…で構成されているセンスアンプ部６４と、ワードラインイネーブル信号ＷＬＥＮによりＷＬ０、ＷＬ１…を生成するワードラインドライバ部６６と、プレートラインの電位であるＶＰＬと、プレートラインイネーブル信号ＰＬＥＮによりプレートラインＰＬ０、ＰＬ１、…を生成するプレートラインドライバ部６８と、ＶＰＬのスイッチ信号ＶＰＬＳＷにより、ＶＰＬを外部から入力される電位ＶＰＬＥＸＴに接続するか、電源電位ＶＤＤに接続するかを決定するＶＰＬスイッチ回路６１と、基準電位を生成する基準電位発生回路６３と、センスアンプに入力するＥＱ、ＳＬＰＧｂ、ＳＬＮＧをそれぞれのイネーブル信号によって生成するセンスアンプコントロール回路６５と、メモリセルリセット信号ＭＣＲによりＷＬＥＮ、ＰＬＥＮ、ＶＰＬＳＷ、ＥＱＥＮ、ＳＬＰＧｂＥＮ、ＳＬＮＧＥＮ、ＶＲＥＦＥＮを生成するＭＣＲパターンジェネレータ６７とで構成されている。
【００５７】
[動作の説明］
図１３は１Ｔ１Ｃ型の強誘電体メモリである。センスアンプ部６４は、通常使用される素子のみで構成されていて、特別な素子は存在しない。通常、プロ−ビング時にメモリセルに書き込まれるデータは、ＡＬＬ”０”、ＡＬＬ”１”、Ｃｈｅｃｋｅｒｂｏａｒｄ、ＣｏｌｕｍｎＢａｒなどが在るが、この実施の形態においては、プロ−ビングの最後の試験において、全メモリセルにデータ”１”を書き込む試験を実行するものとする。
【００５８】
この場合、ＭＣＲパターンジェネレータ６７は、全てのメモリセルにデータ”１”を書き込むパターンを生成することなく、分極していない状態にするパターンのみ生成すれば良い。
【００５９】
ＭＣＲ信号を受けたＭＣＲパターンジェネレータ６７は、ＶＰＬＳＷによりＶＰＬとＶｆｅｒ電位に接続されているＶＰＬＥＸＴを接続し、ＥＱＥＮ、ＷＬＥＮ、ＰＬＥＮをアクティブ、その他を非アクティブにする。そうすると、全てのメモリセルにＶｆｅｒが印加され、その後ＶＰＬＥＮを非アクティブにすると、全てのメモリセルが分極していない状態になる。
【００６０】
このように第６の実施の形態では、１Ｔ１Ｃ型の強誘電体メモリにおいて、プロ−ビングの最終試験で、全てのメモリセルに”１”データの書き込み／読み出しを行うことにより、センスアンプに特別な素子を加えることなく、また、簡易な構成のＭＣＲパターンジェネレータで、強誘電体キャパシタを分極しない状態にする事が出来る。
【００６１】
【発明の効果】
以上詳細に説明したように、請求項１に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、前記メモリセルのビット線を駆動する電圧ＶＢＬ及びプレート線を駆動する電圧ＶＰＬと前記半導体記憶装置の電源電圧ＶＤＤとの関係を、ＶＢＬ＝ＶＰＬ＜ＶＤＤを満足する関係となるように構成したので、サイクリング試験を実施することなくプロセスばらつきにより劣化している強誘電体キャパシタを短時間で検出することが可能となる。
【００６２】
また、請求項３記載に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、ビット線対の電位、プレート線電位、ワード線電位を制御することにより、前記メモリセルを構成する一対の強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ”１”に対応する分極状態とした後、プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより前記強誘電体キャパシタが最終的に無分極の状態となるように構成しており、請求項４に係る発明によれば、１Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、前記半導体記憶装置のプロービング試験時に、ビット線対の電位、共有プレート線電位、ワード線電位を制御することにより、プレート線を共有する隣接するメモリセルを構成する強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ”１”に対応する分極状態とした後、共有プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより、前記強誘電体キャパシタが最終的に無分極の状態となるよう構成したので、モールディング前にプロービングを行っても、強誘電体キャパシタが、モールド時の熱インプリントの影響を受けなくなるようにすることができる。
【００６３】
更に、請求項５に係る発明によれば、２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、プレート線電位の切り換え手段と、前記各手段を制御する制御手段と、を備え、前記半導体記憶装置のプロービング試験時に、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ”１”を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とする構成としており、また、請求項６に係る発明によれば１Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、プレート線電位の切り換え手段と、基準電位を発生する基準電位発生手段と、前記各手段を制御する制御手段とを備え、前記半導体記憶装置のプロービング試験時に、前記制御手段により、前記基準電位発生手段と全ビット線を切り離した後、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ”１”を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とする構成としたので、モールディング前にプロービングを行っても、一括して全ての強誘電体キャパシタが、モールド時の熱インプリントの影響を受けなくなるようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体記憶装置の構成図である。
【図２】第１の実施の形態の原理説明図である。
【図３】第１の実施の形態の原理説明図である。
【図４】第１の実施の形態の原理説明図である。
【図５】本発明の第２の実施の形態における半導体記憶装置の構成図である。
【図６】第２の実施の形態における半導体記憶装置の動作波形図である。
【図７】第２の実施の形態における半導体記憶装置の動作説明図である。
【図８】本発明の第３の実施の形態における半導体記憶装置の構成図である。
【図９】第３の実施の形態における半導体記憶装置の動作波形図である。
【図１０】第３の実施の形態における半導体記憶装置の動作説明図である。
【図１１】本発明の第４の実施の形態における半導体記憶装置の構成図である。
【図１２】本発明の第５の実施の形態における半導体記憶装置の構成図である。
【図１３】本発明の第６の実施の形態における半導体記憶装置の構成図である。
【図１４】従来の半導体記憶装置（２Ｔ２Ｃ型）の構成図である。
【図１５】従来の半導体記憶装置（２Ｔ２Ｃ型）の説明の為の動作波形図である。
【図１６】従来の半導体記憶装置（１Ｔ１Ｃ型）の構成図である。
【図１７】従来の半導体記憶装置（１Ｔ１Ｃ型）の説明の為の動作波形図である。
【図１８】従来技術の原理説明図である。
【図１９】従来技術の説明図である。
【図２０】従来技術の原理説明図である。
【図２１】従来技術の説明図である。
【符号の説明】
１０、２０、３０、４０、５０、６０ メモリセル部
１２、２２、３２、４２、５２、６２ センスアンプ（ＳＡ）
４４、５４、６４ センスアンプ部
１４ ＳＡモジュール
１６、２６、３６、４８、５８、６８ プレートラインドライバ
２４、３４、４３、５５、６５ センスアンプコントロール回路
４６、５６、６６ ワードラインドライバ
４３、５５，６５ センスアンプコントロール回路
４５、５７、６７ ＭＣＲパターンジェネレータ
４１、５１，６１ ＶＰＬスイッチ回路
５３、６３ 基準電圧発生回路
Claims (5)
- ２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、
前記半導体記憶装置のプロービング試験時に、ビット線対の電位、プレート線電位、ワード線電位を制御することにより、前記メモリセルを構成する一対の強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ"１"に対応する分極状態とした後、プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより前記強誘電体キャパシタが最終的に無分極の状態となるようにしたことを特徴とする半導体記憶装置。 - １Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、
前記半導体記憶装置のプロービング試験時に、ビット線対の電位、共有プレート線電位、ワード線電位を制御することにより、プレート線を共有する隣接するメモリセルを構成する強誘電体キャパシタの初期分極状態に無関係に、前記強誘電体キャパシタの分極状態をデータ"１"に対応する分極状態とした後、共有プレート線電圧を電源電圧より低い電圧Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態でプレート線を所定時間駆動することにより、前記強誘電体キャパシタが最終的に無分極の状態となるようにしたことを特徴とする半導体記憶装置。 - ２Ｔ２Ｃ型のメモリセル構造を有する半導体記憶装置において、
全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、
全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、
プレート線電位の切り換え手段と、
前記各手段を制御する制御手段と、を備え、
前記半導体記憶装置のプロービング試験時に、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ"１"を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とすることを特徴とする半導体記憶装置。 - １Ｔ１Ｃ型のメモリセル構造を有する半導体記憶装置において、
全メモリセルのワード線を一括して駆動可能なワード線駆動手段と、
全メモリセルのプレート線を一括して駆動可能なプレート線駆動手段と、
プレート線電位の切り換え手段と、
基準電位を発生する基準電位発生手段と、前記各手段を制御する制御手段と、を備え、
前記半導体記憶装置のプロービング試験時に、前記制御手段により、前記基準電位発生手段と全ビット線を切り離した後、前記切り換え手段によりプレート線電位を電源電圧とし、前記制御手段の制御信号に基づいて全てのワード線を駆動すると共に、全ての前記プレート線を前記電源電圧により駆動して全てのメモリセルにアクセス可能状態とした後、前記制御手段の制御の下に全メモリセルにデータ"１"を書き込み、その後、前記切り換え手段によりプレート線電位を所定の電位Ｖｆｅｒに切り換えて、ビット線対の電位が０Ｖの状態で全メモリセルを前記電位Ｖｆｅｒで所定時間駆動することにより、全メモリセルを一括して無分極の状態とすることを特徴とする半導体記憶装置。 - 請求項１〜４のいずれか一項に記載された半導体記憶装置において、
前記電位Ｖｆｅｒの値は、予めＴＥＧ等の評価により決定した値であることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094604A JP3650077B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
| US10/254,648 US6781862B2 (en) | 2002-03-29 | 2002-09-26 | Semiconductor memory device |
| US10/891,099 US6914799B2 (en) | 2002-03-29 | 2004-07-15 | Semiconductor memory device |
| US11/117,456 US7012830B2 (en) | 2002-03-29 | 2005-04-29 | Semiconductor memory device |
| US11/319,365 US7193882B2 (en) | 2002-03-29 | 2005-12-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094604A JP3650077B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297093A JP2003297093A (ja) | 2003-10-17 |
| JP3650077B2 true JP3650077B2 (ja) | 2005-05-18 |
Family
ID=28449698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094604A Expired - Fee Related JP3650077B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (4) | US6781862B2 (ja) |
| JP (1) | JP3650077B2 (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040095799A1 (en) * | 2002-11-20 | 2004-05-20 | Michael Jacob | 2T2C signal margin test mode using different pre-charge levels for BL and/BL |
| US6731554B1 (en) * | 2002-11-20 | 2004-05-04 | Infineon Technologies Ag | 2T2C signal margin test mode using resistive element |
| JP2004288282A (ja) * | 2003-03-20 | 2004-10-14 | Fujitsu Ltd | 半導体装置 |
| JP4284614B2 (ja) * | 2004-06-24 | 2009-06-24 | セイコーエプソン株式会社 | 強誘電体メモリ装置 |
| JP4200968B2 (ja) * | 2004-12-02 | 2008-12-24 | セイコーエプソン株式会社 | 強誘電体メモリ |
| US7164595B1 (en) | 2005-08-25 | 2007-01-16 | Micron Technology, Inc. | Device and method for using dynamic cell plate sensing in a DRAM memory cell |
| JP4887853B2 (ja) * | 2006-03-17 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| US7733682B2 (en) * | 2007-12-13 | 2010-06-08 | Texas Instruments Incorporated | Plateline driver for a ferroelectric memory |
| US9981193B2 (en) | 2009-10-27 | 2018-05-29 | Harmonix Music Systems, Inc. | Movement based recognition and evaluation |
| US10357714B2 (en) | 2009-10-27 | 2019-07-23 | Harmonix Music Systems, Inc. | Gesture-based user interface for navigating a menu |
| US9358456B1 (en) | 2010-06-11 | 2016-06-07 | Harmonix Music Systems, Inc. | Dance competition game |
| US8570812B2 (en) * | 2011-08-23 | 2013-10-29 | Texas Instruments Incorporated | Method of reading a ferroelectric memory cell |
| US9972364B2 (en) * | 2011-10-14 | 2018-05-15 | Texas Instruments Incorporated | Method to maintain power supply voltage during brownout |
| CN106932662B (zh) * | 2015-12-31 | 2019-04-02 | 中国科学院上海硅酸盐研究所 | 一种检测相变铁电陶瓷剩余极化强度的装置及方法 |
| US9697913B1 (en) * | 2016-06-10 | 2017-07-04 | Micron Technology, Inc. | Ferroelectric memory cell recovery |
| WO2018044458A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Memory arrays |
| EP3507832A4 (en) * | 2016-08-31 | 2020-04-08 | Micron Technology, Inc. | Memory cells and memory arrays |
| EP3507831B1 (en) | 2016-08-31 | 2021-03-03 | Micron Technology, Inc. | Memory arrays |
| KR102208380B1 (ko) | 2016-08-31 | 2021-01-28 | 마이크론 테크놀로지, 인크 | 메모리 셀들 및 메모리 어레이들 |
| US10355002B2 (en) | 2016-08-31 | 2019-07-16 | Micron Technology, Inc. | Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
| WO2018044486A1 (en) | 2016-08-31 | 2018-03-08 | Micron Technology, Inc. | Apparatuses and methods including ferroelectric memory and for operating ferroelectric memory |
| CN109155310B (zh) | 2016-08-31 | 2023-03-31 | 美光科技公司 | 存储器单元及存储器阵列 |
| CN109643571A (zh) | 2016-08-31 | 2019-04-16 | 美光科技公司 | 包含铁电存储器及用于存取铁电存储器的设备及方法 |
| KR102195321B1 (ko) | 2016-08-31 | 2020-12-24 | 마이크론 테크놀로지, 인크 | 감지 증폭기 구성물 |
| SG11201901210UA (en) | 2016-08-31 | 2019-03-28 | Micron Technology Inc | Ferroelectric memory cells |
| US11211384B2 (en) | 2017-01-12 | 2021-12-28 | Micron Technology, Inc. | Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry |
| US10840157B2 (en) * | 2017-06-02 | 2020-11-17 | University of Viriginia Patent Foundation | Methods for reducing chip testing time using trans-threshold correlations |
| US10867675B2 (en) | 2017-07-13 | 2020-12-15 | Micron Technology, Inc. | Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells |
| EP3676835A4 (en) | 2017-08-29 | 2020-08-19 | Micron Technology, Inc. | MEMORY CIRCUITS |
| US10229727B1 (en) * | 2018-03-13 | 2019-03-12 | Micron Technology, Inc. | Apparatus and method for controlling erasing data in ferroelectric memory cells |
| CN110428858B (zh) * | 2019-07-11 | 2021-09-24 | 清华大学 | 基于具有滞回特性器件的静态存储器 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381364A (en) * | 1993-06-24 | 1995-01-10 | Ramtron International Corporation | Ferroelectric-based RAM sensing scheme including bit-line capacitance isolation |
| US5532953A (en) * | 1995-03-29 | 1996-07-02 | Ramtron International Corporation | Ferroelectric memory sensing method using distinct read and write voltages |
| US5592410A (en) * | 1995-04-10 | 1997-01-07 | Ramtron International Corporation | Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation |
| JPH11120797A (ja) * | 1997-10-15 | 1999-04-30 | Toshiba Microelectronics Corp | 強誘電体メモリ及びそのスクリーニング方法 |
| JP2000187990A (ja) * | 1998-12-24 | 2000-07-04 | Nec Corp | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 |
| JP3551858B2 (ja) * | 1999-09-14 | 2004-08-11 | 日本電気株式会社 | 半導体メモリ装置 |
| JP3884193B2 (ja) * | 1999-09-14 | 2007-02-21 | 株式会社東芝 | 半導体記憶装置及びその試験方法 |
| JP2001291385A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | 半導体記憶装置並びにその試験装置および試験方法 |
| JP3775716B2 (ja) * | 2000-05-25 | 2006-05-17 | シャープ株式会社 | 強誘電体型記憶装置およびそのテスト方法 |
| JP2002216498A (ja) * | 2001-01-18 | 2002-08-02 | Rohm Co Ltd | 強誘電体記憶装置 |
| TW492006B (en) * | 2001-01-20 | 2002-06-21 | Macronix Int Co Ltd | Sensing method of non-volatile ferroelectric memory |
| KR100500623B1 (ko) * | 2001-03-05 | 2005-07-12 | 가부시끼가이샤 도시바 | 강유전체 메모리 |
| JP3688232B2 (ja) * | 2001-09-04 | 2005-08-24 | 松下電器産業株式会社 | 強誘電体記憶装置 |
| JP4659307B2 (ja) * | 2001-09-28 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ |
| JP2003263886A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | ビット線容量を最適化できる強誘電体メモリ |
| JP2003281883A (ja) * | 2002-03-26 | 2003-10-03 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
| JP2003308700A (ja) * | 2002-04-10 | 2003-10-31 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US6826099B2 (en) * | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| US6819601B2 (en) * | 2003-03-07 | 2004-11-16 | Texas Instruments Incorporated | Programmable reference for 1T/1C ferroelectric memories |
-
2002
- 2002-03-29 JP JP2002094604A patent/JP3650077B2/ja not_active Expired - Fee Related
- 2002-09-26 US US10/254,648 patent/US6781862B2/en not_active Expired - Fee Related
-
2004
- 2004-07-15 US US10/891,099 patent/US6914799B2/en not_active Expired - Fee Related
-
2005
- 2005-04-29 US US11/117,456 patent/US7012830B2/en not_active Expired - Fee Related
- 2005-12-29 US US11/319,365 patent/US7193882B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US7193882B2 (en) | 2007-03-20 |
| US6914799B2 (en) | 2005-07-05 |
| US20030185041A1 (en) | 2003-10-02 |
| US7012830B2 (en) | 2006-03-14 |
| US6781862B2 (en) | 2004-08-24 |
| US20040257885A1 (en) | 2004-12-23 |
| JP2003297093A (ja) | 2003-10-17 |
| US20050195628A1 (en) | 2005-09-08 |
| US20060120135A1 (en) | 2006-06-08 |
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| JP2002334575A (ja) | 強誘電体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090225 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100225 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110225 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120225 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130225 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140225 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |