JP3727864B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、書替え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
書替え可能な不揮発性半導体記憶装置として、従来より、電気的書替えを可能としたＥＥＰＲＯＭが知られている。なかでも、メモリセルを複数個直列接続してＮＡＮＤセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯＭは高集積化ができるものとして注目されている。ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース，ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。この様なＮＡＮＤセルがマトリクス配列されてメモリセルアレイが構成される。メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲートおよび選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線（ワード線）、選択ゲート線として共通接続される。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。
【０００４】
データ書き込みは、ビット線から遠い方のメモリセルから順に行われる。ｎチャネルの場合を説明すれば、選択されたメモリセルの制御ゲートには高電位（例えば２０Ｖ）が印加され、これよりビット線側にある非選択のメモリセルの制御ゲートおよび選択ゲートトランジスタのゲートには中間電位（例えば１０Ｖ）が印加される。ビット線には、データに応じて０Ｖ（例えば“１”）、または中間電位（例えば“０”）が印加される。このときビット線の電位は、選択ゲートトランジスタおよび非選択メモリセルを通して選択メモリセルのドレインまで伝達される。
【０００５】
書込むべきデータがあるとき（“１”データのとき）は、選択メモリセルのゲート・ドレイン間に高電界がかかり、基板から浮遊ゲートに電子がトンネル注入される。これにより、選択メモリセルのしきい値は正方向に移動する。書き込むべきデータがないとき（“０”データのとき）は、しきい値変化はない。
【０００６】
データ消去は、ｐ型基板（ウェル構造の場合はｎ型基板およびこれに形成されたｐ型ウェル）に高電位が印加され、すべてのメモリセルの制御ゲートおよび選択ゲートトランジスタのゲートが０Ｖとされる。これにより、すべてのメモリセルにおいて浮遊ゲートの電子が基板に放出され、しきい値が負方向に移動する。
【０００７】
データ読み出しは、選択ゲートトランジスタおよび非選択メモリセルがオンとされ、選択メモリセルのゲートに０Ｖが与えられる。この時ビット線に流れる電流を読むことにより、“０”，“１”の判別がなされる。
【０００８】
この様な従来のＮＡＮＤセル型ＥＥＰＲＯＭでは通常、データの読出しまたは書込は全ビット線について同時に行われる。このため、高集積化されたＥＥＰＲＯＭでは隣接ビット線間の容量結合ノイズが問題になる。
【０００９】
例えば、４ＭビットＮＡＮＤセル型ＥＥＰＲＯＭの場合、Ａｌ膜により形成されるビット線は、線幅が１μm 、線間隔が１．２μm となる。この結果、１本のビット線容量約０．５ｐＦのうち、ほぼ５０％の０．２５ｐＦが隣接ビット線間の容量となっている。
【００１０】
したがってたとえば、ビット線をＶcc＝５Ｖにプリチャージした後にフローティング状態として、全ビット線に同時にデータを読出したとき、５Ｖを保とうとするビット線が５Ｖから０Ｖに放電しようとするビット線により両側から挟まれていると、５Ｖを保とうとするビット線は、容量結合によって約（１／２）Ｖcc＝２．５Ｖまで下げられてしまう。このため、センスアンプの“０”，“１”判定の回路しきい値に対してマージンがなくなり、読出し誤動作の原因となる。
【００１１】
データ書込の時も同様である。前述のようにデータ書込みを行わない（すなわち“０”データを書込む）メモリセルにつながるビット線は中間電位ＶH に設定された後にフローティング状態とされ、“１”データを書込むべきメモリセルにつながるビット線に０Ｖが与えられる。したがって、“１”データを書込むべきビット線により書込みを行わない非選択ビット線が挟まれると、中間電位を保持すべき非選択ビット線の中間電位が容量結合により低下する。これは、非選択ビット線につながるメモリセルへの誤書込みの原因となり、誤書込みまで生じないとしてもメモリセルのしきい値が変化して信頼性が低下する。
【００１２】
以上のようなビット線間の結合容量ノイズは、ＮＡＮＤセル型ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲＯＭにも同様にあるし、また紫外線消去型のＥＰＲＯＭにもある。また、高集積化すればする程、問題は大きくなる。
【００１３】
【発明が解決しようとする課題】
以上のように従来のＥＥＰＲＯＭ，ＥＰＲＯＭ等においては、高集積化に伴ってビット線間の結合容量ノイズが特性上大きな問題となっている。
【００１４】
本発明は、ビット線間の結合容量の影響を低減した不揮発性半導体記憶装置を提供することを目的とする。を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、各ビット線に、入力されたアドレスを検知して得られる制御信号によって制御されて所定の非選択ビット線を予め所定電位に固定するプリチャージ手段が設けられていることを特徴とする。
【００１６】
本発明によれば、ビット線に設けられたプリチャージ手段によって、例えばデータ読出し時にはアドレスにより選択された選択ビット線を挟む非選択ビット線が予め接地電位に設定される。つまり、ワード線が立ち上がる前に、アドレスを検知した結果によって所定の非選択ビット線を０Ｖに遷移させておく。これにより、データ読出し時に、容量結合でこれに挟まれた選択ビット線が電位低下するということが防止され、誤読出しが防止される。
【００１７】
またデータ書込みサイクルでは、予め非選択ビット線を含めて全ビット線が所定の昇圧電位（電源電位と書込みに用いられる高電位の間の中間電位）に充電され、その後取り込まれたデータに応じて書込みを行うべき選択ビット線が放電される。本発明ではこのとき、アドレスにより選ばれた選択ビット線に隣接する非選択ビット線の充電回路はオンのまま保つようにする。この様にデータ書込みの間、中間電位を保持すべき非選択ビット線をフローティング状態にすることなく充電回路を働かせておけば、非選択ビット線が両側のビット線が０Ｖに遷移することによる容量結合ノイズで電位低下することが防止され、誤書込みが生じるということがなくなる。
【００１８】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１９】
図１および図２は、本発明の一実施形態に係るＥＥＰＲＯＭのコア回路部の構成である。
【００２０】
複数本のビット線ＢＬ（ＢＬ0 ，ＢＬ1 ，〜，ＢＬn ）と複数本のワード線ＷＬ（ＷＬ0 ，ＷＬ1 ，〜，ＷＬm ）が互いに交差して配設され、それらの各交差部にメモリセルＭＣij（i=0,1,〜,m、j=0,1,〜,n）が配置されて、メモリセルアレイが構成されている。メモリセルＭＣijはたとえば、浮遊ゲートと制御ゲートが積層形成されたＦＥＴＭＯＳ型の電気的書き替え可能な不揮発性半導体メモリセルであり、その制御ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続されている。
【００２１】
各ビット線ＢＬの一端には、データの読出し書込みを行うためのフリップフロップ型のセンスアンプＳ／Ａ（Ｓ／Ａ0 ，Ｓ／Ａ1 ，〜，Ｓ／Ａn ）が設けられている。センスアンプＳ／Ａのノードは、カラム選択信号ＣＳＬ（ＣＳＬ0 ，ＣＳＬ1 ，〜，ＣＳＬn ）により制御されるトランスファゲートを介してデータ入出力線Ｉ／Ｏ，Ｉ／ＯB に接続されている。データ入出力線Ｉ／Ｏ，Ｉ／ＯB は、データ入力バッファおよびデータ出力バッファを介して、外部データ入出力端子につながる。
【００２２】
各ビット線ＢＬには、データ読出しのためにビット線ＢＬを所定電位にプリチャージする手段として、ＰＭＯＳトランジスタである読出し用充電トランジスタＱ02，Ｑ22，〜，Ｑ12，Ｑ32，…、およびＮＭＯＳトランジスタである読出し用放電トランジスタＱ01，Ｑ21，〜，Ｑ11，Ｑ31，…が設けられている。
【００２３】
読出し用充電トランジスタＱ02，Ｑ22，〜，Ｑ12，Ｑ32，…は、ビット線ＢＬにあらかじめ読出し電位ＶR （たとえば、外部電源電位）を与えるためのもので、これらのうち偶数番目のビット線ＢＬ1 ，ＢＬ3 ，…に設けられたトランジスタＱ12，Ｑ32，…は制御信号ＰＲＥA により同時に制御され、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に設けられたトランジスタＱ02，Ｑ22，…は別の制御信号ＰＲＥB により同時に制御されるようになっている。制御信号ＰＲＥA ，ＰＲＥBは、入力されたアドレスの遷移を検知して得られるもので、アドレスがビット線ＢＬの奇数番目と偶数番目のいずれを選択しているかに応じて、ビット線ＢＬの電位を制御するための信号である。
【００２４】
読出し用放電トランジスタＱ01，Ｑ21，〜，Ｑ11，Ｑ31，…は、非選択ビット線をあらかじめ接地電位に設定するためのもので、これらも偶数番目のビット線ＢＬ1 ，ＢＬ3 ，…に設けられたトランジスタＱ11，Ｑ31，…は制御信号ＳＥＴA により同時に制御され、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に設けられたトランジスタＱ01，Ｑ21，…はこれとは別の制御信号ＳＥＴA により同時に制御されるようになっている。これらの制御信号ＳＥＴA ，ＳＥＴB も、アドレスがビット線ＢＬの奇数番目と偶数番目のいずれを選択しているかに応じて、ビット線ＢＬの電位を制御するための信号である。
【００２５】
データ書込みのためのビット線電位制御回路部は、これら図１および図２には示されていない。この部分は後述する。
【００２６】
この様に構成されたＥＥＰＲＯＭのデータ読出し動作を次に説明する。
【００２７】
図３および図４は、読出しサイクルを示すタイミング図の前半と後半である。これらのうち、前半の図３は、奇数番目のビット線が選択される状態を示し、後半の図４は偶数番目のビット線が選択される状態を示している。
【００２８】
初期状態に於いては、制御信号ＰＲＥA ，ＰＲＥB は共にＶccの“Ｈ”レベル、従って読出し用充電トランジスタＱ02，Ｑ22，〜，Ｑ12，Ｑ32，…はすべてオフである。また制御信号ＳＥＴA ，ＳＥＴB は共にＶccであり、従って読出し用放電トランジスタＱ01，Ｑ21，〜，Ｑ11，Ｑ31，…がすべてオンであって、すべてのビット線ＢＬがソース電源電位Ｖss（通常接地電位）に設定されている。
【００２９】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部からロウアドレスとカラムアドレスが取り込まれる。チップ内部では、アドレス遷移検知回路が働いて、ロウアドレス遷移検知パルスおよびカラムアドレス遷移検知パルスが発生される。
【００３０】
この様にアドレス遷移検知回路が働いて、取り込まれたロウアドレスによって奇数番目のビット線が選択される時には、制御信号ＳＥＴA ，ＳＥＴB のうち、ＳＥＴA がＶccからＶssになり、これにより、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に設けられた読出し放電用トランジスタＱ01，Ｑ21，…がオフになる。同時に、制御信号ＰＲＥA ，ＰＲＥB のうち、ＰＲＥA がＶssになり、これにより奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に設けられた読出し充電用トランジスタＱ12，Ｑ32，…がオンになって、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…が読出し電位ＶR にプリチャージされる。偶数番目のビット線ＢＬ1 ，ＢＬ3 ，…は、放電用トランジスタＱ11，Ｑ31，…がオンのままであるから、Ｖssに保たれる。
【００３１】
こうして、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…が読出し電位ＶR にプリチャージされた後、ロウアドレスにより選択されたワード線ＷＬ0 がＶssからＶccになると、奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に接続されたワード線ＷＬ0に沿うメモリセルＭＣ00，ＭＣ02，〜，ＭＣ0n-1のみデータが読み出される。同じワード線ＷＬ0 により駆動される偶数番目の非選択ビット線ＢＬ1 ，ＢＬ3 ，…に接続されたメモリセルＭＣ01，ＭＣ03，〜，ＭＣ0nのデータは、非選択ビット線ＢＬ1 ，ＢＬ3 ，…があらかじめＶssに固定されているため、読み出されない。これは、ＤＲＡＭ等と異なりメモリセルが非破壊読出し型の不揮発性半導体メモリだからである。
【００３２】
奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…に読み出されたデータは、それぞれセンスアンプＳ／Ａ0 ，Ｓ／Ａ2 ，…で検知される。そしてカラムアドレスにより選ばれた一つのカラム選択信号ＣＳＬ0 が“Ｈ”レベルになることによって、センスアンプＳ／Ａ0 にラッチされているデータは入出力線Ｉ／Ｏ，Ｉ／ＯB を介し、出力バッファを介して外部に出力される。カラムアドレスが変化して、カラムアドレス遷移検知回路がこれを検知して次のカラム選択線ＣＳＬ2 が“Ｈ”レベルになると、センスアンプＳ／Ａ2 にラッチされていたデータが出力される。以下、同様にして、奇数番目のビット線に関するカラム連続読出しが行われる。ここまでが、図３に示されている。
【００３３】
さらにロウアドレスが変化すると、ロウアドレス遷移検知回路がこれを検知して、アドレス遷移検知パルスを発生する。そして偶数番目のビット線または奇数番目のビット線の選択から再度行われる。図４では、偶数番目のビット線が選択される場合を示している。このときは、上の説明と逆に奇数番目のビット線ＢＬ0 ，ＢＬ2 ，…がＶssに固定され、偶数番目のビット線ＢＬ1 ，ＢＬ3 ，…のメモリセルのデータが読み出される。図４では、このときもワード線ＷＬ0 が選ばれた場合を示している。このとき、メモリセルＭＣ01，ＭＣ03，…のデータが偶数番目のビット線ＢＬ1 ，ＢＬ3 ，…に読み出される。そして、カラム選択信号ＣＳＬ1 が“Ｈ”レベルになることにより、センスアンプＳ／Ａ1 のデータが出力され、続いてロウアドレスが変化してカラム選択信号ＣＳＬ3 が“Ｈ”レベルになることにより、センスアンプＳ／Ａ3 のデータが出力される。以下同様にして、この場合も偶数番目のビット線に関してカラム連続読出しが行われる。
【００３４】
以上のようにこの実施形態においては、アドレスに応じて偶数番目のビット線が選択される時には奇数番目の非選択ビット線は、ワード線が選択駆動される前にＶssに設定されている。同様に奇数番目のビット線が選択される時には偶数番目のビット線は非選択ビット線としてあらかじめＶssに設定される。したがって従来のように、データ読出し時に非選択ビット線がプリチャージ電位Ｖccから０Ｖに遷移することにより、これに挟まれた選択ビット線のプリチャージ電位が容量結合によって電位低下するということがなく、誤動作が確実に防止される。
【００３５】
図５および図６は、本発明の別の実施形態のＥＥＰＲＯＭのコア回路部の構成である。この実施形態では、奇数番目のビット線ＢＬ0A，ＢＬ1A，〜，ＢＬnAと、偶数番目のビット線ＢＬ0B，ＢＬ1B，〜，ＢＬnBがそれぞれ、２本ずつ対をなして、各対でセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，〜，Ｓ／Ａn を共有化するように構成されている。メモリセルＭＣijA ，ＭＣijB およびセルアレイの構成は、先の実施形態と同様である。また各ビット線には、先の実施形態と同様に、奇数番目と偶数番目とで異なる制御信号ＳＥＴA ，ＳＥＴB によりそれぞれ制御される読出し用放電トランジスタＱ01A ，Ｑ11A ，〜，Ｑn1A およびＱ01B ，Ｑ11B ，〜，Ｑn1B が設けられている。
【００３６】
各ビット線ＢＬのセンスアンプ側端部は、偶数番目と奇数番目を選択する選択ゲートトランジスタＱ03A ，Ｑ13A ，〜，Ｑn3A およびＱ03B ，Ｑ13B ，〜，Ｑn3B を介して２本ずつまとめてセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，〜，Ｓ／Ａnに接続されている。選択ゲートトランジスタＱ03A ，Ｑ13A ，〜，Ｑn3A とＱ03B ，Ｑ13B ，〜，Ｑn3B は、アドレスにより決定されるそれぞれ異なる制御信号ＳＥＬA ，ＳＥＬB により制御される。２本ずつビット線がまとめられた位置に、ＰＭＯＳトランジスタである読出し用充電トランジスタＱ02，Ｑ12，〜，Ｑn2が設けられている。
【００３７】
図７および図８は、この実施形態のＥＥＰＲＯＭの読出しサイクルの動作タイミング図である。
【００３８】
初期状態において、充電用トランジスタの制御信号ＰＲＥはＶccの“Ｈ”レベル、選択ゲートの制御信号ＳＥＬA ，ＳＥＬB はＶssの“Ｌ”レベル、放電用トランジスタの制御信号ＳＥＴA ，ＳＥＴB はＶccの“Ｈ”レベルであり、先の実施形態と同様にすべてのビット線ＢＬがソース電源電位Ｖss（通常接地電位）に設定されている。
【００３９】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、チップ外部からロウアドレスとカラムアドレスが取り込まれる。チップ内部では、アドレス遷移検知回路が働いて、ロウアドレス遷移検知パルスおよびカラムアドレス遷移検知パルスが発生される。
【００４０】
この様にアドレス遷移検知回路が働いて、取り込まれたロウアドレスによって奇数番目のビット線が選択される時には、制御信号ＳＥＴA ，ＳＥＴB のうち、ＳＥＴA がＶccからＶssになり、これにより、奇数番目のビット線ＢＬ0A，ＢＬ1A，〜，ＢＬnAに設けられた読出し放電用トランジスタＱ01，Ｑ21，…がオフになる。同時に、制御信号ＰＲＥがＶssになり、選択ゲートの制御信号ＳＥＬA ，ＳＥＬB のうち、ＳＥＬA が“Ｈ”レベルになる。これにより奇数番目のビット線ＢＬ0A，ＢＬ1A，…に設けられた選択ゲートトランジスタＱ03A ，Ｑ13A ，…がオンになって、奇数番目のビット線ＢＬ0A，ＢＬ1A，…が読出し電位ＶR にプリチャージされる。偶数番目のビット線ＢＬ0B，ＢＬ1B，…はＶssに保たれる。
【００４１】
こうして、奇数番目のビット線ＢＬ0A，ＢＬ1A，…が読出し電位ＶR にプリチャージされた後、ロウアドレスにより選択されたワード線ＷＬ0 がＶssからＶccになると、奇数番目のビット線ＢＬ0A，ＢＬ1A，…に接続されたワード線ＷＬ0に沿うメモリセルＭＣ00A ，ＭＣ01A ，〜，ＭＣ0nA のデータが読み出される。同じワード線ＷＬ0 により駆動される偶数番目の非選択ビット線ＢＬ0B，ＢＬ1B，…に接続されたメモリセルＭＣ00B ，ＭＣ01B ，〜，ＭＣ0nB のデータは、読み出されない。
【００４２】
奇数番目のビット線ＢＬ0A，ＢＬ1A，…に読み出されたデータは、それぞれセンスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，…で検知される。そしてカラム選択信号ＣＳＬ0 が“Ｈ”レベルになることによって、センスアンプＳ／Ａ0 にラッチされているデータは入出力線Ｉ／Ｏ，Ｉ／ＯB を介し、出力バッファを介して外部に出力される。カラムアドレスが変化して、カラムアドレス遷移検知回路がこれを検知して次のカラム選択線ＣＳＬ1 が“Ｈ”レベルになると、センスアンプＳ／Ａ1にラッチされていたデータが出力される。以下、先の実施形態と同様にして、奇数番目のビット線に関するカラム連続読出しが行われる。
【００４３】
さらにロウアドレスが変化すると、ロウアドレス遷移検知回路がこれを検知して、パルスを発生する。そして偶数番目のビット線または奇数番目のビット線の選択から再度行われる。図８では、偶数番目のビット線が選択される場合を示している。このときは、上の説明と逆に奇数番目のビット線ＢＬ0A，ＢＬ1A，…がＶssに固定され、偶数番目のビット線ＢＬ0B，ＢＬ1B，…のメモリセルのデータが読み出される。このときも選択ワード線としてＷＬ0 が選ばれていれば、メモリセルＭＣ00B ，ＭＣ01B ，…のデータが偶数番目のビット線ＢＬ0B，ＢＬ1B，…に読み出される。その後カラム選択信号ＣＳＬ0 が“Ｈ”レベルになることにより、センスアンプＳ／Ａ0 のデータが出力される。以下同様にして、この場合も偶数番目のビット線に関してカラム連続読出しが可能である。
【００４４】
図９および図１０は、図５および図６の実施形態のＥＥＰＲＯＭにデータ書き込みのために必要な回路を加えた実施形態である。図５および図６の実施形態に加えてこの実施形態では、各ビット線ＢＬにＮＭＯＳトランジスタである書込み用充電トランジスタＱ04A ，〜，Ｑn4A およびＱ04B ，〜，Ｑn4B が設けられている。これらの書込み用充電トランジスタＱ04A ，〜，Ｑn4A およびＱ04B ，〜，Ｑn4Bは、ビット線ＢＬに対して電源電位Ｖccより昇圧された電位ＶH （好ましくは書込み時ワード線ＷＬに与えられる高電位Ｖppと電源電位Ｖccの間の中間電位）を与えるためのものである。これらのうち奇数番目のビット線に設けられたトランジスタＱ04A ，〜，Ｑn4A は制御信号ＷＳＥA により同時に制御され、偶数番目のビット線に設けられたトランジスタＱ04B ，〜，Ｑn4B とこれと別の制御信号ＷＳＥB により制御される。
【００４５】
書込み制御信号ＷＳＥA ，ＷＳＥB は、それぞれ書込み用充電トランジスタＱ04A ，〜，Ｑn4A およびＱ04B ，〜，Ｑn4B を制御して、センスアンプからビット線に書込みデータが送られる前にすべてのビット線を中間電位ＶH にプリチャージし、データ書込み時には選択されたビット線（例えば奇数番目のビット線）をフローティングとし、非選択ビット線（例えば偶数番目のビット線）には中間電位ＶH を与え続ける、という制御を行う。
【００４６】
図１１および図１２は、この実施形態のＥＥＰＲＯＭのデータ書込みサイクルのタイミング図の前半部分と後半部分である。これを用いて具体的な書込み動作を説明する。
【００４７】
チップイネーブル／ＣＥおよびライトイネーブル／ＷＥが、“Ｈ”レベルから“Ｌ”レベルになって、書込み動作が開始される。最初は、入出力バッファから入出力線Ｉ／Ｏ，Ｉ／ＯB を介して、センスアンプＳ／Ａ0 ，Ｓ／Ａ1 ，〜，Ｓ／Ａn にデータが書込まれる。これは、図１１に示すようにカラムアドレスにしたがって、カラム選択信号ＣＳＬ0 ，ＣＳＬ1 ，…が順次“Ｈ”レベルになることで、これに同期してシリアルデータが順次センスアンプに書き込まれることになる。ｎ＋１個のセンスアンプがある場合には、ｎ番目のセンスアンプにデータが書き込まれるまで、これが繰返される。
【００４８】
このセンスアンプへのデータ書込みの間、書込み制御信号ＷＳＥA ，ＷＳＥBが共に、ＶssからＶH ＋α（αは、書込み充電用トランジスタＱ04A ，〜，Ｑn4A およびＱ04B ，〜，Ｑn4B のしきい値電圧相当の電圧）になり、全ビット線ＢＬは中間電位ＶH にプリチャージされる。
【００４９】
そして、最後のｎ番目のセンスアンプＳ／Ａn にデータが書き込まれた後、ロウアドレスに応じて、書込み制御信号ＷＳＥA ，ＷＳＥB のうちの一方がＶssになる。図１２では、奇数番目のビット線ＢＬ0A，〜，ＢＬnAにデータを書き込む場合を示しており、この場合制御信号ＷＳＥA がＶssになる。これにより、奇数番目のビット線ＢＬ0A，〜，ＢＬnAの書込み充電用トランジスタＱ04A ，〜，Ｑn4A はオフになる。これにより、あらかじめセンスアンプＳ／Ａ0 ，〜，Ｓ／Ａn に伝達されているデータに応じて、奇数番目のビット線ＢＬ0A，〜，ＢＬnAはＶss（“１”データの場合）、またはＶH （“０”データの場合）になる。
【００５０】
その後、選択されたワード線ＷＬ0 がＶssから書込み電位Ｖppになると、奇数番目のビット線ＢＬ0A，〜，ＢＬnAのうちＶssになっているビット線に接続されたメモリセルで浮遊ゲートに電子注入が行われる。これが、データ“１”書込みである。この間偶数番目のビット線ＢＬ0B，〜，ＢＬnBはすべて、充電用トランジスタＱ04B ，〜，Ｑn4B がオンに保たれているため、フローティングではなく中間電位ＶH に固定されている。
【００５１】
偶数番目のビット線ＢＬ0B，〜，ＢＬnBにデータ書込みを行う場合には、逆に、非選択の奇数番目のビット線ＢＬ0A，〜，ＢＬnAが、書込み動作中、すべて中間電位ＶH に固定される。
【００５２】
この様にこの実施形態では、書込み動作中、１本おきの非選択ビット線が中間電位ＶH に固定される。したがって従来のように、あらかじめ中間電位にプリチャージされるが書込み動作中はフローティングとなって、Ｖssに遷移する“１”データ書込みのビット線に挟まれたビット線が容量結合により電位低下するということはなくなる。
【００５３】
次に本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した実施形態を説明する。
【００５４】
図１３〜図１５は、実施形態のＮＡＮＤセル型ＥＥＰＲＯＭのコア回路部であり、図１３がそのセンスアンプと反対側の端部構成を示し、図１４がセルアレイ部構成を示し、図１５がセンスアンプ側端部の構成を示している。
【００５５】
図１４に示すように、例えばＦＥＴＭＯＳ型メモリセルが隣接するもの同士でソース，ドレインを共用する形で複数個（図の場合８個）が直列接続されてＮＡＮＤセルを構成している。ＮＡＮＤセルのドレイン端は、選択ゲート線ＳＧＤ0 ，ＳＧＤ1 ，…により制御される選択ゲートを介してビット線ＢＬに接続されている。ＮＡＮＤセルのソース端も、選択ゲート線ＳＧＳ0 ，ＳＧＳ1 ，…により制御される選択ゲートを介して共通ソース線に接続されている。ビット線ＢＬと交差する方向に並ぶメモリセルの制御ゲートは共通接続されて、これがワード線ＷＬとなっている。
【００５６】
セルアレイのセンスアンプと反対側のビット線端部には、図１３に示すように、先の実施形態と同様に、読出し用放電トランジスタＱ01A ，〜，Ｑn1A 、Ｑ01B ，〜，Ｑn1B が設けられ、また書込み用の充電トランジスタＱ04A ，〜，Ｑn4A 、Ｑ04B ，〜，Ｑn4B が設けられている。
【００５７】
セルアレイのセンスアンプ側のビット線端部も、図１５に示すように、先の実施形態と同様に、選択ゲートトランジスタＱ03A ，〜，Ｑn3A 、Ｑ03B ，〜，Ｑn3B により２本ずつまとめられて、ここに読出し用充電トランジスタＱ02，〜，Ｑn2が設けられている。
【００５８】
センスアンプＳ／Ａ0 ，〜，Ｓ／Ａn は、やはり図１５に示すように、２個のクロックドＣＭＯＳインバータを組み合わせたフリップフロップにより構成している。
【００５９】
図１６〜図１９は、この実施形態のＮＡＮＤセル型ＥＥＰＲＯＭの読出しサイクルのタイミング図である。図１６と図１７が読出しサイクルの前半部を示し、図１８と図１９が後半部を示している。タイミングを分かり易くするため、各図にチップイネーブル／ＣＥ，ロウアドレスおよびカラムアドレス信号波形を示してある。このタイミング図を用いて以下に読出し動作を説明する。
【００６０】
チップイネーブル／ＣＥが“Ｈ”レベルから“Ｌ”レベルになり、外部からロウアドレスおよびカラムアドレスがチップ内に取り込まれると、チップ内部ではアドレス遷移検知回路が働いて、図１６に示されるように、ロウアドレス遷移検知パルス、カラムアドレス遷移検知パルスが発生される。
【００６１】
取り込まれたロウアドレスにより、奇数番目のビット線ＢＬ0A，〜，ＢＬnAに接続されたメモリセルのデータを読出す場合、偶数番目のビット線ＢＬ0B，〜，ＢＬnBは、読出し動作の間中、接地電位Ｖssに保たれる。すなわちロウアドレスによって、制御信号ＳＥＴA ，ＳＥＴB のうち、ＳＥＴA がＶccからＶssになり、これにより、奇数番目のビット線ＢＬ0A，〜，ＢＬnAに設けられた読出し放電用トランジスタＱ01A ，〜，Ｑn1A がオフになる。同時に、制御信号ＰＲＥがＶssになり、ビット線選択ゲートの制御信号ＳＥＬA ，ＳＥＬB のうち、ＳＥＬA が“Ｈ”レベルになる。これにより奇数番目のビット線ＢＬ0A，〜，ＢＬnAに設けられた選択ゲートトランジスタＱ03A ，〜，Ｑn3A がオンになって、奇数番目のビット線ＢＬ0A，〜，ＢＬnAが読出し電位ＶR にプリチャージされる。偶数番目のビット線ＢＬ0B，〜，ＢＬnBはＶssに保たれる。
【００６２】
センスアンプＳ／Ａ0 ，〜，Ｓ／Ａn は、メモリセルのデータがビット線に読み出される前に、非活性状態とされる。これは、センスアンプの制御信号ＳＥＮ，ＲＬＣＨをＶccからＶssに、制御信号ＳＥＮB ，ＲＬＣＨB をＶssからＶccにすることにより行われる。なお奇数番目のビット線ＢＬ0A，〜，ＢＬnAが読出し電位ＶR にプリチャージされた後、センスアンプを初期化するために、制御信号ＳＥＮを一旦ＶssからＶccにしたのち、再度Ｖssにし、制御信号ＲＬＣＨB をこれと同期させてＶccからＶss、そしてＶccとしてもよい。
【００６３】
次に、ロウアドレスにより決定された非選択のワード線、図の場合ＷＬ01〜ＷＬ07と選択ゲート線ＳＧＳ0 ，ＳＧＤ0 がＶssからＶccになり、選択ワード線ＷＬ00がＶssのまま保たれる。メモリセルのしきい値電圧は例えば、“１”データの場合に０．５Ｖ以上で３．５Ｖ以下、“０”データの場合で−０．１Ｖ以下というように設定される。そうすると、選択ワード線ＷＬ00をＶss＝０Ｖとし、非選択ワード線ＷＬ01〜ＷＬ07と選択ゲート線ＳＧＳ0 ，ＳＧＤ0 をＶcc＝５Ｖとすることにより、選択ワード線ＷＬ00に沿うメモリセルＭＣ00A ，ＭＣ00B ，〜，ＭＣ0nA ，ＭＣ0nB のうち、奇数番目のビット線ＢＬ0A，〜，ＢＬnAに繋るメモリセルＭＣ00A ，〜，ＭＣ0nA のデータが読み出される。偶数番目の非選択のビット線ＢＬ0B，〜，ＢＬnBはＶssに固定されているから、これらの選択ワード線ＷＬ00の交差部にあるメモリセルＭＣ00B ，〜，ＭＣonB のデータは読み出されない。
【００６４】
こうして奇数番目のビット線ＢＬ0A，〜，ＢＬnAに読み出されたデータは、センスアンプＳ／Ａ0 ，〜，Ｓ／Ａn が活性化されることにより、すなわち制御信号ＳＥＮ，ＲＬＣＨがＶcc、ＳＥＮB ，ＲＬＣＨB がＶssになることにより、それぞれセンスアンプＳ／Ａ0 ，〜，Ｓ／Ａn にラッチされる。
【００６５】
そしてカラム選択信号ＣＳＬ0 が“Ｈ”レベルになることによって、センスアンプＳ／Ａ0 にラッチされているデータは入出力線Ｉ／Ｏ，Ｉ／ＯB を介し、出力バッファを介して外部に出力される。カラムアドレスが変化して、カラムアドレス遷移検知回路がこれを検知して次のカラム選択線ＣＳＬ1 が“Ｈ”レベルになると、センスアンプＳ／Ａ1 にラッチされていたデータが出力される。以下、先の実施形態と同様にして、奇数番目のビット線に関するカラム連続読出しが行われる。
【００６６】
さらにロウアドレスが変化すると、ロウアドレス遷移検知回路がこれを検知して、パルスを発生する。そして偶数番目のビット線または奇数番目のビット線の選択から再度行われる。図１８と図１９では、偶数番目のビット線が選択される場合を示している。このときは、上の説明と逆に奇数番目のビット線ＢＬ0A，〜，ＢＬnA，…がＶssに固定され、偶数番目のビット線ＢＬ0B，〜，ＢＬnBのメモリセルのデータが読み出される。このときも選択ワード線としてＷＬ00が選ばれていれば、メモリセルＭＣ00B ，〜，ＭＣ0nB のデータが偶数番目のビット線ＢＬ0B，〜，ＢＬnBに読み出される。その後カラム選択信号ＣＳＬ0 が“Ｈ”レベルになることにより、センスアンプＳ／Ａ0 のデータが出力される。以下同様にして、この場合も偶数番目のビット線に関してカラム連続読出しが可能である。
【００６７】
なお以上の読出し動作中、センスアンプの“Ｈ”レベル側電位ＢＩＴＨ，“Ｌ”レベル側電位ＢＩＴＬはそれぞれ、Ｖcc，Ｖssでよい。
【００６８】
次にこの実施形態でのデータ書込み動作を、図２０〜図２３を用いて説明する。図２０および図２１が書込みサイクルの前半部を示し、図２２および図２３が後半部を示している。チップイネーブル／ＣＥ，ライトイネーブル／ＷＥ，入力データＤin，ロウアドレスおよびカラムアドレスは、タイミングを分かり易くするため、全ての図に示してある。
【００６９】
チップイネーブル／ＣＥおよびライトイネーブル／ＷＥが、“Ｈ”レベルから“Ｌ”レベルになって、書込み動作が開始される。最初は、入出力バッファから入出力線Ｉ／Ｏ，Ｉ／ＯB を介して、センスアンプＳ／Ａ0 ，〜，Ｓ／Ａn にデータが書込まれる。これは、図２１に示すようにカラムアドレスにしたがって、カラム選択信号ＣＳＬ0 ，ＣＳＬ1 ，…が順次“Ｈ”レベルになることで、これに同期してシリアルデータが順次センスアンプに書き込まれることになる。ｎ＋１個のセンスアンプがある場合には、ｎ番目のセンスアンプにデータが書き込まれるまで、これが繰返される。
【００７０】
このセンスアンプへのデータ書込みの間、書込み制御信号ＷＳＥＬA ，ＷＳＥＬB が共に、ＶssからＶH ＋αになり、全ビット線ＢＬはＶccより高い中間電位ＶH にプリチャージされる。
【００７１】
最後のｎ番目のセンスアンプＳ／Ａn にデータが書き込まれた後、ロウアドレスに応じて、書込み制御信号ＷＳＥＬA ，ＷＳＥＬB のうちの一方がＶssになる。図２２では、奇数番目のビット線ＢＬ0A，〜，ＢＬnAにデータを書き込む場合を示しており、この場合制御信号ＷＳＥＬA がＶssになる。これにより、奇数番目のビット線ＢＬ0A，〜，ＢＬnAの書込み充電用トランジスタＱ04A ，〜，Ｑn4Aはオフになる。これにより、あらかじめセンスアンプＳ／Ａ0 ，〜，Ｓ／Ａn に伝達されているデータに応じて、奇数番目のビット線ＢＬ0A，〜，ＢＬnAはＶss（“１”データの場合）、またはＶH （“０”データの場合）になる。
【００７２】
その後、選択されたワード線ＷＬ00がＶssから書込み電位Ｖppになり、その他のワード線ＷＬ01〜ＷＬ07およびドレイン側の選択ゲート線ＳＧＤ0 がＶssからＶH ＋αになる。奇数番目のビット線ＢＬ0A，〜，ＢＬnAのうちＶssになっているビット線に接続されたメモリセルで浮遊ゲートに電子注入（“１”書込み）が行われる。この間偶数番目のビット線ＢＬ0B，〜，ＢＬnBはすべて、充電用トランジスタＱ04B ，〜，Ｑn4B がオンに保たれているため、フローティングではなく中間電位ＶH に固定されている。
【００７３】
偶数番目のビット線ＢＬ0B，〜，ＢＬnBにデータ書込みを行う場合には、逆に、非選択の奇数番目のビット線ＢＬ0A，〜，ＢＬnAが、書込み動作中、すべて中間電位ＶH に固定されることになる。
【００７４】
なお、以上のデータ書込み動作中、センスアンプの低電位側ＢＩＴＬはＶssでよい。
【００７５】
以上の実施形態では、専ら電気的書き替え可能なＥＥＰＲＯＭを説明したが、紫外線消去型のＥＰＲＯＭに対しても本発明は有効である。
【００７６】
【発明の効果】
以上詳述したように本発明によれば、データ読出し時または書込み時の隣接ビット線間の容量結合ノイズの影響が大幅に低減され、信頼性の高い不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態のＥＥＰＲＯＭのコア回路の一部の構成を示す図。
【図２】同コア回路の残部の構成を示す図。
【図３】同実施形態のＥＥＰＲＯＭの読出しサイクルの前半を示すタイミング図。
【図４】同読出しサイクルの後半を示すタイミング図。
【図５】別の実施形態のＥＥＰＲＯＭのコア回路の一部の構成を示す図。
【図６】同コア回路の残部の構成を示す図。
【図７】同実施形態のＥＥＰＲＯＭの読出しサイクルの前半を示すタイミング図。
【図８】同読出しサイクルの後半を示すタイミング図。
【図９】図５および図６のＥＥＰＲＯＭにデータ書込み制御回路部を付加した実施形態のコア回路の一部の構成を示す図。
【図１０】同コア回路の残部の構成を示す図。
【図１１】同実施形態の書込みサイクルの前半を示すタイミング図。
【図１２】同書込みサイクルの後半を示すタイミング図。
【図１３】さらに別の実施形態のＥＥＰＲＯＭのコア回路の一部の構成を示す図。
【図１４】同コア回路のセルアレイ部の構成を示す図。
【図１５】同コア回路の残部の構成を示す図。
【図１６】同実施形態のＥＥＰＲＯＭの読出しサイクルの前半を示すタイミング図。
【図１７】同じく読出しサイクルの前半を示すタイミング図。
【図１８】同実施形態のＥＥＰＲＯＭの読出しサイクルの後半を示すタイミング図。
【図１９】同じく読出しサイクルの後半を示すタイミング図。
【図２０】同実施形態のＥＥＰＲＯＭの書込みサイクルの前半を示すタイミング図。
【図２１】同じく書込みサイクルの前半を示すタイミング図。
【図２２】同実施形態のＥＥＰＲＯＭの書込みサイクルの後半を示すタイミング図。
【図２３】同じく書込みサイクルの後半を示すタイミング図。
【符号の説明】
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ…ワード線
Ｓ／Ａ…センスアンプ
Ｑ01，Ｑ21，〜，Ｑ(n-1)1，Ｑ11，Ｑ31，〜，Ｑn1…読出し用放電トランジスタ
Ｑ02，Ｑ22，〜，Ｑ(n-1)2，Ｑ12，Ｑ32，〜，Ｑn2…読出し用充電トランジスタ
Ｑ04A ，Ｑ04B ，〜，Ｑn4A ，Ｑn4B …書込み用充電トランジスタ

Claims (2)

1. 複数本のビット線と、
   これらのビット線と交差して配設された複数本のワード線と、
   前記ビット線とワード線の各交差位置に配置されてワード線により駆動されてビット線との間でデータのやり取りが行われる書替え可能な不揮発性半導体メモリセルと、
   前記ビット線に接続されたセンスアンプと、
   を具備し、
   選択されたワード線と前記ビット線との各交差位置に配置されたメモリセルの内、アドレスにより選択される奇数番目のビット線の全てと前記ワード線との各交差位置に配置される第１のメモリセル群およびアドレスにより選択される偶数番目のビット線の全てと前記ワード線との各交差位置に配置される第２のメモリセル群のいずれか一方に、前記センスアンプに取り込まれたデータを同時に書込み、かついずれか他方につながるビット線を誤書込みが生じない電位に保持することを特徴とする不揮発性半導体記憶装置。
2. 前記誤書込みが生じない電位は、電源電圧と書込み時にワード線に印加される高電位との中間電位である昇圧電位であることを特徴とする請求項１記載の不揮発性半導体記憶装置。

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