JP2022511134A

JP2022511134A - フラッシュメモリセルにアクセスするためのアレイの列及び行を構成する方法及び装置

Info

Publication number: JP2022511134A
Application number: JP2019564507A
Authority: JP
Inventors: ヒューヴァントラン; アンリ; テュアンヴー; ヴィピンティワリ; ニャンドー
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2016-08-16
Filing date: 2017-07-28
Publication date: 2022-01-31
Also published as: US20190272876A1; US10269432B2; US10340010B2; TWI691971B; EP3607553A1; WO2018034825A1; US20180053560A1; US11373707B2; TW201810264A; US20180053553A1; TWI713968B; TW201921348A; EP3607553A4

Abstract

本発明の１つの実施形態において、読み出し又はプログラミング動作のために、１つの行が選択され、２つの列が選択されて、従来技術と比較して単一の動作で２倍の数のフラッシュメモリセルから読み出すこと、又はプログラムすることができるようになる。本発明の別の実施形態において異なるセクタ内の２つの行が選択され、１つの列が選択されて、読み出し動作が行われて、従来技術と比較して２倍の数のフラッシュメモリセルを単一動作で読み出すことができるようになる。【選択図】図３

Description

（関連出願）
本出願は、２０１６年８月１６日出願の米国特許出願第１５／２３８，６８１号の利益を主張する。

本発明は、読み出し及びプログラミング動作のためにフラッシュメモリアレイ内のフラッシュメモリセルを構成する改良されたシステム及び方法に関する。１つの実施形態では、回路は、読み出し又はプログラミング動作のためアレイ内の隣接する列に同時にアクセスすることができる。別の実施形態では、回路は、読み出し又はプログラミング動作のため異なるセクタに位置する２つの行に同時にアクセスすることができる。これにより、より高速な読み書き動作が可能になる。

不揮発性メモリセルは、当技術分野で周知である。図１には、５つの端子を含む、従来技術の不揮発性スプリットゲート型メモリセル１０の１つが示されている。メモリセル１０は、Ｐ型などの第１の導電型の半導体基板１２を備える。基板１２は、その上にＮ型などの第２の導電型の第１の領域１４（ソースラインＳＬとしても知られる）が形成された表面を有する。同様にＮ型の第２の領域１６（ドレインラインとしても知られる）が、基板１２の表面に形成される。第１の領域１４と第２の領域１６との間には、チャネル領域１８が存在する。ビットラインＢＬ２０は、第２の領域１６に接続される。ワードラインＷＬ２２は、チャネル領域１８の第１の部分の上に位置決めされ、この部分から絶縁される。ワードライン２２は、第２の領域１６との重なりはほとんど又は全くない。フローティングゲートＦＧ２４は、チャネル領域１８の別の部分の上に存在する。フローティングゲート２４は、この部分から絶縁されており、ワードライン２２に隣接している。フローティングゲート２４はまた、第１の領域１４にも隣接する。フローティングゲート２４は、第１の領域１４からフローティングゲート２４への結合がもたらされるように第１の領域１４と重なる場合がある。結合ゲートＣＧ（制御ゲートとしても知られる）２６は、フローティングゲート２４の上に存在し、このフローティングゲートから絶縁される。消去ゲートＥＧ２８は、第１の領域１４の上に存在し、フローティングゲート２４及び結合ゲート２６に隣接し、これらのゲートから絶縁される。フローティングゲート２４の上部角部は、消去効率を高めるために、Ｔ字形状の消去ゲート２８の内側隅部に向く場合がある。また、消去ゲート２８は、第１の領域１４から絶縁される。メモリセル１０は、米国特許第７，８６８，３７５号により具体的に説明されており、その開示内容全体は、引用により本明細書に組み込まれる。

従来技術の不揮発性メモリセル１０の消去及びプログラムのための１つの例示的な動作は、以下の通りである。メモリセル１０は、他の端子がゼロボルトに等しい状態で高電圧を消去ゲート２８に印加することにより、ファウラーノルドハイムトンネリング機構により消去される。電子がフローティングゲート２４から消去ゲート２８にトンネリングすることにより、フローティングゲート２４が陽電荷を帯び、読み出し状態のセル１０がオンになる。結果として生じるセル消去状態は、「１」状態として知られている。

メモリセル１０は、結合ゲート２６に高電圧を印加し、ソースライン１４に高電圧を印加し、消去ゲート２８に中電圧を印加し、ビットライン２０にプログラミング電流を印加することによって、ソース側ホットエレクトロンプログラミング機構を介してプログラムされる。ワードライン２２とフローティングゲート２４との間の隙間を横切って流れる電子の一部が、フローティングゲート２４に注入する程度のエネルギーを得ことにより、フローティングゲート２４が負電荷を帯び、読み出し状態のセル１０がオフになる。結果として生じるセルのプログラム状態は、「０」状態として知られている。

メモリセル１０は、以下のように電流感知モードで読み出られ、バイアス電圧がビットライン２０に印加され、バイアス電圧がワードライン２２に印加され、バイアス電圧が結合ゲート２６に印加され、バイアス又はゼロ電圧が消去ゲート２８に印加され、接地がソースライン１４に印加される。消去状態では、ビットライン２０からソースライン１４に流れるセル電流が存在し、プログラム状態では、ビットライン２０からソースライン１４へのわずかな又はゼロのセル電流フローが存在する。代替的に、メモリセル１０は、逆電流感知モードで読み出される場合があり、このモードでは、ビットライン２０が接地され、バイアス電圧がソースライン２４に印加される。このモードでは、電流は、ソースライン１４からビットライン２０へと逆方向に流れる。

代替的に、メモリセル１０は、電圧感知モードで以下のように読み出される場合があり、バイアス電流（接地への）がビットライン２０に印加され、バイアス電圧がワードライン２２に印加され、バイアス電圧が結合ゲート２６に印加され、バイアス電圧が消去ゲート２８に印加され、バイアス電圧がソースライン１４に印加される。消去状態の場合には、ビットライン２０上にセル出力電圧（有意に０Ｖを上回る）が存在し、プログラム状態の場合には、ビットライン２０上のわずかな又はゼロに近い出力電圧が存在する。代替的に、メモリセル１０は、逆電圧感知モードで読み出される場合があり、このモードでは、ビットライン２０がバイアス電圧でバイアスされ、バイアス電流（接地への）がソースライン１４に印加される。このモードでは、メモリセル１０の出力電圧は、ビットライン２０ではなくソースライン１４に存在する。

従来技術では、正電圧又はゼロ電圧の様々な組み合わせが、ワードライン２２、結合ゲート１６、及びフローティングゲート２４に印加されて、読み出し、プログラム、及び消去動作が行われていた。

読み出し、消去、又はプログラムコマンドに応答して、論理回路２４５（図２における）は、選択メモリセル１０及び非選択メモリセル１０の両方の様々な部分に、適時に、ディスターブが最も少ない方法で様々な電圧を供給させる。

選択及び非選択メモリセル１０に対して印加される電圧及び電流は以下の通りである。以下で使用されるように、以下の略語、すなわち、ソースライン又は第１の領域１４（ＳＬ）、ビットライン２０（ＢＬ）、ワードライン２２（ＷＬ）、及び結合ゲート２６（ＣＧ）が使用される。

表番号１：ＰＥＯ（正消去動作）表

出願人による最近の出願であり、引用により組み込まれた２０１５年１月２１日に出願の米国特許出願第１４／６０２，２６２号において、本出願人は、読み出し、プログラム、及び／又は消去動作中、負電圧をワードライン２２及び／又は結合ゲート２６に印加できる発明を開示した。この実施形態では、選択及び非選択メモリセル１０に印加される電圧及び電流は、以下の通りである。

表番号２：ＰＥＯ（正消去動作）表

米国特許出願第１４／６０２，２６２号の別の実施形態では、読み出し、消去、及びプログラム動作中、メモリセル１０が非選択である場合に、負電圧がワードライン２２に印加され、消去動作中、負電圧が結合ゲート２６に印加することができて、以下の電圧が印加されるようになっている。

表番号３：ＰＮＥＯ（正負消去動作）表

上記の表での「ＦＬＴ」は、フローティングノードを指す。

上記に列記されたＣＧＩＮＨ信号は、抑止信号であり、消去ゲート２８を選択セルと共有する非選択セルの結合ゲート２６に印加される。

米国特許出願第１５／２３８，６８１号明細書米国仮特許第７，８６８，３７５号明細書米国特許出願第１４／６０２，２６２号明細書

上述の従来技術のシステムでは、読み出し又はプログラミング動作中、単一の行及び単一の列がアクティブになり、選択された行及び選択された列に位置するフラッシュメモリセルから読み出すこと又はそれをプログラムすることができるようになる。

フラッシュメモリシステムがあらゆる種類のコンピューティング及び電子デバイスで普及するようになるに伴って、より高速な読み出し及びプログラミング動作を可能にする設計をもたらすことがますます重要になっている。必要とされることは、従来技術のシステムと比較してより多数のフラッシュメモリセルにアクセスして読み出し及びプログラミング動作を行うことができるようにするフラッシュメモリシステムである。

本発明は、２つの例示的な実施形態を通じてこの必要性を解決する。１つの実施形態において、読み出し又はプログラミング動作のために、１つの行が選択され、２つの列が選択されて、従来技術と比較して単一の動作で２倍の数のフラッシュメモリセルから読み出すこと又はそれをプログラムすることができるようになる。別の実施形態において、異なるセクタ内の２つの行が選択され、１つの列が選択されて、読み出し動作が行われて、従来技術と比較して２倍の数のフラッシュメモリセルを単一動作で読み出すことができるようになる。

本発明の方法を適用できる従来技術の不揮発性メモリセルの断面図である。図１の不揮発性メモリセルを使用した不揮発性メモリデバイスのブロック図である。フラッシュメモリアレイ内部の２つの列にアクセスするための実施形態を示す。従来技術のフラッシュメモリアレイ内の隣接する列間の関係を示す。図３における隣接する列間の関係を示す。フラッシュメモリアレイ内部の異なるセクタ内の２つの行にアクセスするための実施形態を示す。フラッシュメモリアレイ内部の異なるセクタ内の２つの行にアクセスし、異なるセクタ内の選択セル間の差分を感知するための実施形態を示す。差動感知増幅器の一実施形態を示す。差動感知増幅器の別の実施形態を示す。読み出し動作中にフラッシュメモリアレイ内部の異なるセクタ内の２つの行にアクセスし、プログラミング動作中に１つの行にアクセスするための実施形態を示す。実施形態で使用されるフラッシュメモリアレイに関するマスクレイアウトを示す。図２のメモリデバイスと共に使用される行デコーダの一実施形態を示す。図２のメモリデバイスと共に使用されるデコーダ回路のブロック図を示す。図２のメモリデバイスと共に使用される消去ゲートデコーダの一実施形態を示す。図２のメモリデバイスと共に使用される消去ゲートデコーダの一実施形態を示す。図２のメモリデバイスと共に使用されるソースラインデコーダの一実施形態を示す。図２のメモリデバイスと共に使用されるソースラインデコーダの一実施形態を示す。図２のメモリデバイスと共に使用される制御ゲートデコーダの一実施形態を示す。図２のメモリデバイスと共に使用されるラッチ電圧レベルシフタの一実施形態を示す。図２のメモリデバイスと共に使用されるラッチ電圧レベルシフタの一実施形態を示す。

本発明のフラッシュメモリシステムの一実施形態が図２に示されている。ダイ２００は、データを記憶するためのフレキシブルメモリアレイ２０１、２１１、２２１、及び２３１を備え、これらのフレキシブルメモリアレイ２０１、２１１、２２１、及び２３１の各々は、図１においてフラッシュメモリセル１００として前述したタイプのメモリセルの行及び列を備える。ダイ２００は更に、メモリアレイ２０１、２１１、２２１、及び２３１からデータを読み出すのに使用される感知回路２４３と、メモリアレイ２０１及び２１１において選択された行にアクセスするのに使用される行デコーダ回路２４１と、メモリアレイ２２１において選択された行にアクセスして読み出し又は書き込みを行うのに使用される行デコーダ回路２４２と、メモリアレイ２０１、２１１、２２１、及び２３１それぞれにおいて１又は２バイトにアクセスして読み出し又は書き込みを行うのに使用される列デコーダ回路２０３、２１３、２２３、及び２３３と、実行される動作に応じて、メモリアレイ２０１、２１１、２２１、及び２３１それぞれにおいて選択メモリセルの１又は２以上の端子に高電圧を供給するのに使用される高電圧行デコーダＷＳＨＤＲ２０２、２１２、２２２、及び２３２とを備える。

ダイ２００は更に、以下の機能的構造及びサブシステム、すなわち、ＳＯＣ（システムオンチップ）上の他のマクロに相互接続するためのマクロインタフェースピンＩＴＦＣピン２４８と、フレキシブルメモリアレイ２０１、２１１、２２１、及び２３１に対するプログラム及び消去動作用の増加した電圧を供給するのに使用される低電圧生成回路２４７（低電圧チャージポンプ回路を含む）及び高電圧生成回路２４８（高電圧チャージポンプ回路を含む）と、ダイ２００上のアナログ回路によって使用されるアナログ回路２４４と、ダイ２００上のデジタル回路によって使用されるデジタル論理回路２４５と、を備える。

図３は、２つの列を一度に読み出してプログラムできるようにする実施形態を示している。フラッシュメモリアレイ３００（フレキシブルメモリアレイ２０１、２１１、２２１、及び２３１の一例である）は、複数の例示的なセクタ３１０及び３２０を備えることができる。各セクタは、プログラミングディスターブ（高電圧状態を受ける非選択メモリセル）が、このセクタ内部で自己完結するように編成されており、このことは、１つのセクタのディスターブが他のセクタのディスターブに影響を与えないことを意味する。フラッシュメモリアレイ３００は、図示のものよりも更に多くのセクタを備えることを理解されたい。隣接する列は、列ペア３１１、３１２、３１３、及び３１４などのペアにグループ化される。列デコーダ３３０は、読み出し又はプログラミング中、行が更に選択される場合に、従来技術において見られるようにただ１つでなく２つのフラッシュメモリセルにアクセスできるように、ペア３１１、３１２、３１３、及び３１４のうちの１つなどの列のペアを選択する。２つの選択メモリセルは、感知増幅器に結合されて、論理値「１」（「１」＝消去状態）又は「０」（「０」＝プログラム状態）を出力する。任意選択で、各セクタは、デュアル列モード又は従来型シングル列モードで動作するように構成することができる。図３の２つの隣接する列をプログラミング方法は、次の通りである。１つの実施形態では、両方の列が同時にプログラムされる。この場合、１つの列がプログラムされる状況に比べて２倍のプログラミング電流を供給するために高電圧供給が必要となる。別の実施形態では、隣接する列のプログラミングは時間多重化され、このことは、一度に１つの列がプログラムされることを意味する。この場合、高電圧供給は、プログラム時間を２倍にすることを犠牲にして単一のプログラミング電流を供給するためにのみ必要となる。

１つの列ではなく２つの列にアクセスすることによる速度改良に加えて、図３の実施形態の別の利点が、図４Ａ及び４Ｂに示されている。図４Ａは、従来技術を示しており、分離したビットライン４１１（ＢＬ０）及び４１２（ＢＬ１）を示している。ビットライン４１１は、キャパシタ４１３及びキャパシタ４１４でモデル化された固有のキャパシタンスを有し、ビットライン４１２は、キャパシタ４１５及びキャパシタ４１６でモデル化された固有のキャパシタンスを有する。ビットライン４１１及び４１２の両方を同時にアサートすることによって、４つのキャパシタ４１３、４１４、４１５、４１６が有効になる。キャパシタ４１３、４１４、４１５、４１６の影響は、ビットライン４１１及び４１２のうちの１つがアサートされた場合に、電圧増加時間及び減少時間が、キャパシタが存在しない場合よりも長くなることである。特に、電圧増加時間及び減少時間は、ビットライン４１１と４１２とで異なる場合がある。

対照的に、図４Ｂは、図３の実施形態を示しており、隣接するビットライン４２１（ＢＬ０）及び４２２（ＢＬ１）を示している。ビットライン４２１は、キャパシタ４２３でモデル化された固有のキャパシタンスを有し、ビットライン４２２は、キャパシタ４２４でモデル化された固有のキャパシタンスを有する。更に、寄生容量が、ビットライン４２１と２１２との間に存在し、キャパシタ４２５としてモデル化されている。事実上、ビットライン４２１及び４２２は同時にアサートされるため、ビットライン４２１と４２２との間に寄生容量は存在せず、すなわち、このことは、これらのビットライン上の電圧が、常に同じ速度で増加又は減少することを意味する。キャパシタ４２３、４２４、及び４２５のキャパシタンスは、キャパシタ４１３、４１４、及び４１６のキャパシタンスよりもはるかに小さい。

図５は、一度に２つの分離した行の読み出し又はプログラミングを可能にする実施形態を示している。フラッシュメモリアレイ５００は、セクタ５１０及びセクタ５２０を備える。フラッシュメモリアレイ５００は、複数の例示的なセクタ５１０及びセクタ５２０を備えることができる。セクタ５１０は、フラッシュメモリセルの行５１１、５１２、５１３、及び５１４を備え、セクタ５２０は、フラッシュメモリセルの行５２１、５２２、５２３、及び５２４を備える。フラッシュメモリアレイ５００は、図示のものよりも更に多くのセクタを備えることを理解されたい。異なるセクタからの２つの行（分離した行）は、ペアにグループ化される。このことは、セクタプログラミングディスターブを最小にするためである。例えば、行５１１及び５２１はペアを形成し、行５１２及び５２２はペアを形成し、行５１３及び５２３はペアを形成し、行５１４及び５２４はペアを形成することができる。行デコーダ５４０は、読み出し又はプログラム動作中、列が更に選択される場合に、従来技術において見られるようにただ１つでなく２つのフラッシュメモリセルを読み出す又はプログラムすることができるように、１対の行を選択する。２つの選択メモリセルは、感知増幅器に結合されて、論理値「１」（「１」＝消去状態）又は「０」（「０」＝プログラム状態）を出力する。任意選択で、各セクタは、デュアル行モード又は従来型シングル行モードで動作するように構成することができる。

図５における２つの分離した行をプログラムする方法は次の通りである。１つの実施形態では、選択された行の両方が、同時にプログラムされる。この場合、１つの行のみがプログラムされる状況と比較してプログラミング電流を２倍にするために高電圧供給が必要となる。別の実施形態では、プログラミングは時間多重化され、このことは、一度に１つの行がプログラムされることを意味する。この場合、高電圧供給は、プログラム時間を２倍にすることを犠牲にして単一のプログラミング電流を供給するためにのみ必要となる。

図６は、差動感知増幅器６２０を使用して、一度に２つの分離した行の読み出し又はプログラミングを可能にする実施形態を示している。フラッシュメモリアレイ６００は、各々がフラッシュメモリセルの行を含むセクタ６１０及び６２０を備える。フラッシュメモリアレイ６００は、図示のものよりも更に多くのセクタを備えることを理解されたい。分離した行は、差動ペアにグループ化される。例えば、セクタ６１０内の行６０１及びセクタ６２０内の行６０２は、ペアとして一緒にグループ化される。読み出し又はプログラム動作中、行デコーダ６４０は、行６０１及び６０２を含むペアなどの行のペアを選択する。この例では、読み出し又はプログラム動作中、列デコーダ６１１は、読み出しのために行６０１においてフラッシュメモリセルを選択し、列デコーダ６１２は、読み出し又はプログラミングのために行６０２においてフラッシュメモリセルを選択する。

各行における選択セルは、セルペアの値を読み出す差動感知増幅器６２０に結合される。１つの実施形態において、「１」は、セルペア内の両方のセルを消去することにより記憶され、「０」は、セルペア内の１つのセルをプログラムし１つのセルを消去することにより記憶される。別の実施形態では、「１」は、セルペア内の１つのセルをプログラムし１つのセルを消去することによって記憶され、「０」は、セルペア内の両方のセルをプログラムすることによって記憶される。従って、各セルペアは、ペアの差分として記憶される１つのデータ値のみを記憶する。このことにより、電力は、単一の値を記憶するためのより長い消去時間及びプログラミング時間を犠牲にして節約することができる。

図６における２つの分離した行をプログラムする方法は、次の通りである。１つの実施形態では、異なるセクタ内の選択された行の両方が、同時にプログラムされる。この場合、１つの行のみがプログラムされる状況と比較して、プログラミング電流を２倍にするために高電圧供給が必要となる。別の実施形態では、プログラミングは時間多重化され、このことは、一度に１つの行がプログラムされることを意味する。この場合、高電圧供給は、プログラム時間を２倍にすることを犠牲にして単一のプログラミング電流を供給するためにのみ必要となる。

上述の実施形態は、２つの列又は２つの行を利用する方法を可能にし、この方法は、フラッシュメモリシステムの電源投入時に構成されるシステム構成ビットにより、又は特定のアプリケーションによるコマンドを発行することにより可能にすることができる。２つの列又は２つの行を利用する方法は、例えば、アクセス速度性能又は耐久サイクル性能を高めるために行われる。

上述の実施形態では、２つより多い列又は２つより多い行を一度に利用する方法が可能である。

図７は、差動感知増幅器６２０に使用できる例示的な実施形態である好ましい差動感知増幅器７００を示している。差動感知増幅器７００は、フラッシュメモリセル７０４及びフラッシュメモリセル７０８に結合される。差動感知増幅器７００は、差動感知増幅器の入力が同じである場合、これは、フラッシュメモリセル７０４の電流及びフラッシュメモリセル７０８の電流が同じ場合を意味するが、所定の「１」又は「０」出力を生成するので、この差動感知増幅器は好ましい。

差動感知増幅器７００は、比較器７１０、選択ビットライン結合信号（又はビットライン結合ノード）７３１、及び選択ビットライン結合信号（又はビットライン結合ノード）７３２を備える。比較器７１０は、ＮＭＯＳ差動入力ペア７２３及び７２０によってそれぞれイネーブルになる交差結合インバータペアＰＭＯＳ／ＮＭＯＳ７２１／７２２及びＰＭＯＳ／ＮＭＯＳ７１８／７１９を含む。比較器７１０は、インバータペア７２１／７２２及び７１８／７１９の出力をそれぞれＶｄｄにプリチャージするためのＰＭＯＳ７１６及びＰＭＯＳ７１４を含む。感知増幅器７００の出力はＶｏｕｔである。

感知増幅器は更に、ＶＤＤに結合されたローディングＰＭＯＳトランジスタ７０１及び７０５と、プリチャージバイアス電圧源に結合されたスイッチ７０２及び７０６と、図示の信号ＶＣＢに応答してフラッシュメモリセル７０４及びフラッシュメモリセル７０８に選択的に結合するための分離ＮＭＯＳトランジスタ７０３及び７０７とを備える。１つの実施形態では、トランジスタ７０１は、参照電流をノード７３１にミラーリングする。別の実施形態では、トランジスタ７０５は、参照電流をノード７３２にミラーリングする。参照電流は、例えば参照メモリセルから得られる。別の実施形態では、ローディングトランジスタ７０１及び７０５は、入力差動ペア７２０及び７２３のゲートに結合する差動入力オフセット（異なるサイズ又は異なる閾値電圧を有するものなど）として使用される。このローディングトランジスタは、差動感知増幅器７００への入力が同じである場合に、好ましい出力を生成するのに使用される。

感知増幅器７００は更に、ＮＭＯＳトランジスタ７２０及び７２３を含む差動入力ペアと、イネーブリングプルダウンＮＭＯＳトランジスタ７１３とを備える。トランジスタ７０３及び７０７は、選択ビットライン７４１及び選択ビットライン７４２を、入力差動ペア７２０及び７２３のゲートに結合するビットライン結合ノード７３１及び７３２に結合する。

一実施形態では、電流源７１１及び７１２は、入力差動ペア７２０及び７２３のゲートに結合する差動入力オフセットとして使用される。これらの電流源は、差動感知増幅器７００への入力が同じである場合に、好ましい出力を生成するのに使用される。

比較器７１０は、入力ペア７２０及び７２３それぞれのドレインをＶｄｄにプリチャージするためのＰＭＯＳトランジスタ７１５及び７１７を含む。フラッシュメモリセル７０８によってビットライン結合信号７３２上に確立された参照電圧のオフセットは、ＮＭＯＳトランジスタ７２３のＷ（幅）及びＬ（長さ）（すなわち、物理的寸法）特性をトリミングすることなどによって、感知増幅器７００のビルトイン特性を通じて生成でき、その結果、ＮＭＯＳトランジスタ７２に関の異なる相互コンダクタンス（ｇｍ）及び／又はＶｔ値が得られる。このことは、ノード７３２の参照電圧をトランジスタ７２３の寸法に動的に調整させる。このことは、１０ｍＶ－１５０ｍＶなどの、ノード７３１に対するノード７３２のオフセット電圧をもたらす。別の実施形態では、ビルトインオフセットは、感知増幅器において、入力差動ペアＮＭＯＳトランジスタ７２３対ＮＭＯＳトランジスタ７２０に異なる型のトランジスタを使用することにより生成される。例えば、一方のトランジスタ型は、ネイティブＮＭＯＳ型（閾値電圧＝約０ボルト）であり、もう一方のトランジスタ型は、エンハンスメントＮＭＯＳ型とすることができる。別の例では、一方のトランジスタ型が、低ＮＭＯＳＶｔ型（閾値電圧＝約０ボルト）であり、もう一方のトランジスタ型が、標準又は高ＶｔエンハンスメントＮＭＯＳ型である。異なるトランジスタ型の別の例は、入力差動ペアに異なる酸化物厚さを使用することである。感知増幅器においてビルトインオフセットを生成するための別の実施形態は、例えば電流バイアスを一方のＮＭＯＳ入力トランジスタのドレインに接続することによって、入力ペアの一方において並列電流バイアスを加えることなどの、入力ペアの不等バイアス電流を利用することによるものである。

図８は、差動感知増幅器６２０に使用できる別の例示的な実施形態である別の好ましい差動感知増幅器８００を示している。図８は、差動感知増幅器６２０の別の実施形態を示している。差動感知増幅器８００は、フラッシュメモリセル８０４及びフラッシュメモリセル８１０に結合される。差動感知増幅器８００は、比較器８３０、選択ビットライン結合信号８３１、及び選択ビットライン結合信号８３２を含む。差動感知増幅器８００の出力はＶｏｕｔである。

比較器８３０は、ＮＭＯＳトランジスタ８１６によりイネーブルになる交差結合インバータペアＰＭＯＳ／ＮＭＯＳトランジスタ８１７／８１９及びＰＭＯＳ／ＮＭＯＳトランジスタ８１８／８２０を含む。１つの実施形態では、インバータＰＭＯＳ／ＮＭＯＳトランジスタ８１８／８２０の寸法は、ノード８３１及び８３２上の電圧が同じである場合、すなわち、フラッシュメモリセル８０４の電流及びフラッシュメモリセル８１０の電流が同じである場合に、インバータＰＭＯＳ／ＮＭＯＳトランジスタ８１７／８１９に対する感知オフセットを導入して好ましい比較決定をもたらすようにサイズ設定される。

比較器８３０は、スイッチ８１５を介して給電される。差動感知増幅器８００は更に、図示のように構成された、スイッチ８０１、８０２、８０７、及び８０８、結合キャパシタ８１３及び８１４、分離ＮＭＯＳトランジスタ８０３及び８０９、ランピングキャパシタ８０５及び８１１、並びにオフセットランピングＮＭＯＳトランジスタ８０６及び８１２（ノード８４１及び８４２においてオフセットを生成して好ましい感知比較をもたらすのに使用される）を備える。トランジスタ８０３及び８０９は、選択ビットライン８４１及び８４２を、それぞれビットライン結合ノード８３１及び８３２に結合する。ノード８３１及び８３２は、それぞれ、キャパシタ８１３及び８１４の端子に結合する。結合キャパシタ８１４及び８１３の他の端子は、それぞれ、インバータペア８１８／８２０及び８１７／８１９の出力に結合する。

電力を節約するために、比較器８３０の比較の結果が決定されると、スイッチ８０１、８０７、及び８１５は、ディスエーブルになる。

感知動作中、ＮＭＯＳトランジスタ８０６及び８１２は、キャパシタ８０５及び８１１に保存されたバイアス電圧を放電する。ＮＭＯＳトランジスタ８０６及び８１２は、キャパシタ８０５及び８１１のサイズと一緒にサイズ設定されて、ビットライン８４２とビットライン８４１との間の電圧勾配ランピングオフセットが得られる。ビットライン８４２の電圧は、ランピングＢＬ「０」（プログラムセル）とＢＬ「１」線（消去セル）との間で線形に減少する。１つの実施形態では、ランピングオフセットは、差動増幅器８００への入力が同じである場合に、好ましい感知比較をもたらすのに使用される。

別の実施形態では、キャパシタ８１４のサイズは、フラッシュメモリセル８０４の電流及びフラッシュメモリセル８１０の電流が同じである場合に、ノードＯＰ対ノードＯＮでのオフセットが導入されて、好ましい比較がもたらされるように、キャパシタ８１３に対してサイズ設定される。

図９は、例示的なフラッシュメモリシステム９００を示している。フラッシュメモリシステム９００は、上述の実施形態において行デコーダ５４０及び６４０として使用できる行デコーダ９０１を備える。フラッシュメモリシステム９００は更に、アレイ９０２、高電圧セクタデコーダ９０３、及び高電圧セクタデコーダ９０４を備える。行デコーダ９０１は、ここでは行ドライバ９０５、９０６、９０７、及び９０８として示されている複数の行ドライバを備える。読み出し動作中、行ドライバ９０５、９０６、９０７、及び９０８のうちの１つは、行に関連するワードラインを使用して１対の行をアサートする。高電圧セクタデコーダ９０３又は９０４は、ドライバに高電圧を供給して、選択された行の端子ＥＧ／ＣＧ／ＳＬをアサートする。

図１０は、上述の実施形態に関する例示的なマスク設計を示している。マスク１０００は、図示のビットライン、ワードライン、及び制御ゲートを含む。例えば拡散マスクなどのマスクが変更されて２つの隣接する列が一緒に短絡する実施形態を実施することができる。

図１１は、メモリアレイ（メモリアレイ５０１、５１１、５２１、及び５３１など）内部のセクタ内の８本のワードライン用の行デコーダ１１００を示している。行デコーダ１１００は、上述の実施形態における行デコーダ５４０及び６４０に使用することができる。行デコーダ１１００は、ダイ５００内の行デコーダ回路５４１及び５４２の一部分とすることができる。行デコーダ１１００は、ＮＡＮＤゲート１１０１を備え、このＮＡＮＤゲートは、メモリアレイ内部のセクタを選択する線ＸＰＡ、ＸＰＢ、ＸＰＣ、及びＸＰＤとしてここに示されている事前復号アドレス信号を受信する。ＸＰＡ、ＸＰＢ、ＸＰＣ、及びＸＰＤが全て「高」である場合に、ＮＡＮＤゲート１１０１の出力は「低」になり、この特定のセクタが選択されることになる。

行デコーダ１１００は更に、インバータ１１０２、ワードラインＷＬ０を生成するためのデコーダ回路１１１０、ＷＬ７を生成するためのデコーダ回路１１２０、並びにワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５及びＷＬ６を生成するための更なるデコーダ回路（図示せず）を備える。

デコーダ回路１１１０は、図示のように構成された、ＰＭＯＳトランジスタ１１１１、１１１２及び１１１４並びにＮＭＯＳトランジスタ１１１３及び１１１５を備える。デコーダ回路１１１０は、ＮＡＮＤゲート１１０１の出力、インバータ１１０２の出力、及び事前に復号されたアドレス信号ＸＰＺＢ０を受信する。この特定のセクタが選択され、ＸＰＺＢ０が「低」である場合に、ＷＬ０がアサートされる。ＸＰＺＢ０が「高」である場合には、ＷＬ０はアサートされない。

同様に、デコーダ回路１１２０は、図示のように構成された、ＰＭＯＳトランジスタ１１２１、１１２２及び１１２４、並びにＮＭＯＳトランジスタ１１２３及び１１２５を備える。デコーダ回路１１２０は、ＮＡＮＤゲート１１０１の出力、インバータ１１０２の出力、及び事前に復号されたアドレス信号ＸＰＺＢ７を受信する。この特定のセクタが選択され、ＸＰＺＢ７が「低」である場合に、ＷＬ０がアサートされる。ＸＰＺＢ０が「高」である場合には、ＷＬ０はアサートされない。

ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、及びＷＬ６用のデコーダ回路（図示せず）は、デコーダ回路１１１０及び１１２０と同じ設計を踏襲することとなるが、例外は、これらの回路が、ＸＰＺＢ０又はＸＰＺＢ７の代わりに、それぞれ、入力ＸＰＺＢ１、ＸＰＺＢ２、ＸＰＺＢ３、ＸＰＺＢ４、ＸＰＺＢ５、及びＸＰＺＢ６を受信することであることを理解されたい。

このセクタが選択され、ＷＬ０がアサートされることが求められる状況では、ＮＡＮＤゲート１１０１の出力は「低」になり、インバータの出力は「高」になる。ＰＭＯＳトランジスタ１１１１はターンオンされ、ＰＭＯＳトランジスタ１１１２とＮＭＯＳトランジスタ１１１３との間のノードは、ワードラインＷＬ０がアサートされるときに「低」となるＸＰＺＢ０の値を受け取る。このことは、ＰＭＯＳトランジスタ１１１４をターンオンし、それによって、アサート状態を示すＷＬ０「高」が、ＺＶＤＤにプルされる。この場合、ＸＰＺＢ７は、「高」であり、ＷＬ７がアサートされないことを意味するが、それによって、ＰＭＯＳトランジスタ１１２２とＮＭＯＳトランジスタ１１２３との間のノードがＸＰＺＢ７の値（「高」である）にプルされ、それによって、ＮＭＯＳトランジスタ１１２４がターンオンされることにより、ＷＬが、非アサート状態を示す「低」となる。このようにして、ワードラインＷＬ０．．．ＷＬ７のうちの１つは、このセクタが選択されたときに、選択することができる。

図１２は、高電圧デコーダ１２００を示している。高電圧デコーダ１２００は、図９に示されている高電圧セクタデコーダ９０３及び９０４に使用することができる。高電圧デコーダ１２００は、高電圧レベルシフトイネーブル回路１２１０、消去ゲートデコーダ１２２０、ソースラインデコーダ１２３０、及び制御ゲートデコーダ１２４０を含む。

高電圧レベルシフトイネーブル回路１２１０は、高電圧レベルシフト回路１２１１及び低電圧ラッチ１２１２を含む。低電圧ラッチ１２１２は、入力信号としてワードライン（ＷＬ）、イネーブル（ＥＮ）、及びリセット（ＲＳＴ）を受信し、セクタイネーブル信号（ＳＥＣＥＮ）及びセクタイネーブル信号バー（ＳＥＣＥＮ＿Ｎ）を出力する。セクタイネーブル信号（ＳＥＣＥＮ）は、高電圧レベルシフト回路１２１１への入力として供給され、この高電圧レベルシフト回路は、セクタイネーブル信号高電圧（Ｎ個のセクタ用のＳＥＣＥＮ＿ＨＶ０．．．ＳＥＣＥＮ＿ＨＶＮ）及びセクタイネーブル信号高電圧バー（Ｎ個のセクタ用のＳＥＣＥＮ＿ＨＶ０＿Ｎ．．．ＳＥＣＥＮ＿ＨＶＮ＿Ｎ）を出力する。

消去ゲートデコーダ１２２０は、セクタ内の行０、１、．．．、Ｎ用の消去ゲートデコーダ１２２１及び他の同様の消去ゲートデコーダ（図示せず）を備える。ここで、消去ゲートデコーダ１２２１は、高電圧レベルシフト回路１２１１からのセクタイネーブル信号高電圧（ＳＥＣＥＮ＿ＨＶ０）と、その補数（ＳＥＣＥＮ＿ＨＶ０＿Ｎ）と、電圧消去ゲート供給（ＶＥＧＳＵＰ）と、低電圧消去ゲート供給（ＶＥＧＳＵＰ＿ＬＯＷ）と、セクタイネーブル信号（ＳＥＣＥＮ）と、その補数（ＳＥＣＥＮ＿Ｎ）とを受信する。従って、消去ゲートデコーダ１２２１の出力ＥＧ０は、２つの異なる電圧レベル、すなわち、ＶＥＧＳＵＰ（高電圧又は通常電圧）又はＶＥＧＳＵＰ＿ＬＯＷ（低電圧）のうちの１つとすることができる。

同様に、ソースラインデコーダ１２３０は、セクタ内の行０、１、．．．、Ｎ用のソースラインデコーダ１２２１及び他の同様のソースラインデコーダ（図示せず）を備える。ここで、ソースラインデコーダ１２３１は、高電圧レベルシフト回路１２１１からのセクタイネーブル信号高電圧（ＳＥＣＥＮ＿ＨＶ０）と、その補数（ＳＥＣＥＮ＿ＨＶ０＿Ｎ）と、電圧ソースライン供給（ＶＳＬＳＵＰ）と、低電圧ソースライン供給（ＶＳＬＳＵＰ＿ＬＯＷ）と、セクタイネーブル信号（ＳＥＣＥＮと）、その補数（ＳＥＣＥＮ＿Ｎ）とを受信する。従って、ソースラインデコーダ１２３０の出力ＳＬ０は、２つの異なる電圧レベル、すなわち、ＶＳＬＳＵＰ（高電圧又は通常電圧）又はＶＳＬＳＵＰ＿ＬＯＷ（低電圧）のうちの１つとすることができる。

同様に、制御ゲートデコーダ１２４０は、セクタ内の行０、１、．．．、Ｎ用の制御ゲートデコーダ１２４０及び他の同様の制御ゲートデコーダ（図示せず）を備える。ここで、制御ゲートデコーダ１２４１は、高電圧レベルシフト回路１２１１からセクタイネーブル信号高電圧（ＳＥＣＥＮ＿ＨＶ０）と、その補数（ＳＥＣＥＮ＿ＨＶ０＿Ｎ）と、電圧制御ゲート供給（ＶＣＧＳＵＰ）と、低電圧制御ゲート供給（ＶＣＧＳＵＰ＿ＬＯＷ）と、セクタイネーブル信号（ＳＥＣＥＮ）と、その補数（ＳＥＣＥＮ＿Ｎ）とを受信する。従って、制御ゲートデコーダ１２４０の出力ＣＧ０は、２つの異なる電圧レベル、すなわち、ＶＣＧＳＵＰ（高電圧又は通常電圧）又はＶＣＧＳＵＰ＿ＬＯＷ（低電圧）のうちの１つとすることができる。

図１３は、消去ゲートデコーダ１２２０一実施形態である消去ゲートデコーダ１３００を示している。消去ゲートデコーダ１３００は、図示のように構成されたＮＭＯＳトランジスタ１３０１並びにＰＭＯＳトランジスタ１３０２及び１３０３を備える。ＰＭＯＳトランジスタ１３０３は、電流ミラーバイアスレベルとしてＥＧＨＶ＿ＢＩＡＳを有する電流リミッタである。この消去ゲート信号（ＥＧ）がアサートされる場合に、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ１３０２をターンオンしＮＭＯＳトランジスタ１３０１をターンオフする「低」（例えば、０Ｖ、１．２Ｖ又は２．５Ｖ）となり、その結果、消去ゲート（ＥＧ）が、「高」（すなわち、例えば１１．５ＶなどのＶＥＧＳＵＰに等しい）になる。この消去ゲート信号（ＥＧ）がアサートされない場合には、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ１３０２をターンオフしＮＭＯＳトランジスタ１３０１をターンオンする「高」となり、その結果、消去ゲート（ＥＧ）が、「低」（すなわち、例えば０Ｖ、１．２Ｖ又は２．５ＶなどのＶＥＧＳＵＰ＿ＬＯＷレベルに等しい）になる。

図１４は、消去ゲートデコーダ１２２０の別の実施形態である消去ゲートデコーダ１４００を示している。消去ゲートデコーダ１４００は、ＮＭＯＳトランジスタ１４０１及びＰＭＯＳトランジスタ１４０２を備える。この例における消去ゲートデコーダ１４００は、電流リミッタを含まない。この消去ゲート信号（ＥＧ）がアサートされる場合に、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ１４０２をターンオンしＮＭＯＳトランジスタ１４０１をターンオフする「低」（例えば、０Ｖ又は１．２Ｖ）となり、その結果、消去ゲート（ＥＧ）が「高」になる。この消去ゲート信号（ＥＧ）がアサートされない場合には、ＥＮ＿ＨＶ＿Ｎは、ＰＭＯＳトランジスタ１４０２をターンオフしＮＭＯＳトランジスタ１４０１をターンオンする「高」になり、その結果、消去ゲート（ＥＧ）が、「低」（例えば、０Ｖ、１．２Ｖ又は２．５Ｖ）になる。

図１５は、ソースラインデコーダ１２３０の一実施形態であるソースラインデコーダ１５００を示している。ソースラインデコーダ１５００は、図示のように構成されたＮＭＯＳトランジスタ１５０１、１５０２、１５０３、及び１５０４を備える。ＮＭＯＳトランジスタ１５０１は、読み出し動作中、ＳＬＲＤ＿ＥＮ信号に応答して、ソースライン（ＳＬ）を「低」にプルする。ＮＭＯＳトランジスタ１５０２は、プログラミング動作中、ＳＬＰ＿ＥＮ信号に応答してソースライン（ＳＬ）を「低」にプルする。ＮＭＯＳトランジスタ１５０３は、出力ＶＳＬＭＯＮを介して監視機能を実行する。ＮＭＯＳトランジスタ１５０４は、ＥＮ＿ＨＶ信号に応答してソースライン（ＳＬ）に電圧を供給する。

図１６は、ソースラインデコーダ１２３０の別の実施形態であるソースラインデコーダ１６００を示している。ソースラインデコーダ１６００は、図示のように構成されたＮＭＯＳトランジスタ１６０１、１６０２、及び１６０３を備える。ＮＭＯＳトランジスタ１６０１は、プログラミング動作中、ＳＬＰ＿ＥＮ信号に応答してソースライン（ＳＬ）を「低」にプルする。ＮＭＯＳトランジスタ１６０２は、出力ＶＳＬＭＯＮを介して監視機能を実行する。ＮＭＯＳトランジスタ１６０３は、ＥＮ＿ＨＶ信号に応答してソースライン（ＳＬ）に電圧を供給する。

図１７は、制御ゲートデコーダ１２４０の実施形態である制御ゲートデコーダ１７００を示している。制御ゲートデコーダ１７００は、ＮＭＯＳトランジスタ１７０１及びＰＭＯＳトランジスタ１７０２を備える。ＮＭＯＳトランジスタ１７０１は、信号ＥＮ＿ＨＶ＿Ｎに応答して制御ゲート信号（ＣＧ）をプルダウンする。ＰＭＯＳトランジスタ１７０２は、信号ＥＮ＿ＨＶ＿Ｎに応答して制御ゲート信号（ＣＧ）をプルアップする。

図１８は、適応高電圧ＶＨ及び低ＶＬ供給を有するラッチ電圧レベルシフタ１８００を示している。ラッチ電圧レベルシフタは、図示の構成において、インバータ１８０１及び１８０２と、ＮＭＯＳトランジスタ１８０３、１８０４、１８０５、１８０６、及び１８０７とを含むラッチを備える。ラッチ電圧レベルシフタは、イネーブルを意味する、リセットするための入力１８１２（入力ＲＳＴ＿ＳＥＣＤＥＣ）及びセットするための入力１８１０（入力ＷＬ０及びＳＥＴ＿ＳＥＣＤＥＣ）を受け取って、出力１８２０及び１８２２を生成する。ラッチ電圧レベルシフタは、「高」電圧又は「低」電圧の大きさを適応的に変更して、電圧ストレスを最小にする。ラッチインバータ１８０１及び１８０２は、電源高ＶＨ及び電源低ＶＬを受け取る。最初に、入力１８１０／１８１２によってイネーブルにするときに、ＶＨは、例えば１．２ＶなどのＶｄｄであり、ＶＬは、接地である。その後、ＶＨは、例えば５Ｖなどの中間ＶＨレベルまで増加し始める。このＶＨレベルにおいて、ＶＬは、次に、例えば２．５Ｖなどの中間ＶＬレベルに増加する。ＶＬが中間ＶＬレベルに到達した後、ＶＨは、次に、例えば１１．５Ｖなどの最終高電圧供給ＶＨＶＳＵＰレベルに増加する。この時点で、インバータの両端の電圧は、わずか１１．５Ｖ－２．５Ｖ＝９Ｖであり、従って、インバータの両端の電圧ストレスは低減される。

図１９は、ラッチ電圧シフタ１９００を示している。ラッチ電圧シフタ１９００は、図示の構成において、低電圧ラッチインバータ１９０９、ＮＭＯＳトランジスタ１９０３、１９０４、１９０７、及び１９０８、並びにＰＭＯＳトランジスタ１９０１、１９０２、１９０５、及び１９０６を備える。ラッチ電圧シフタ１８００は、入力としてＥＮ＿ＳＥＣを受け取り、ＥＮ＿ＳＥＣ及び接地よりも大きい電圧振幅を有するＥＮ＿ＨＶ及びＥＮ＿ＨＶ＿Ｎを出力する。

本明細書における本発明への言及は、何れの特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに、単に、請求項のうちの１又は２以上がカバーできる１又は２以上の特徴に言及するものである。上述の材料、処理、及び数値例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用される用語「の上に（ｏｖｅｒ）」及び「の上に（ｏｎ）」は、両方とも、「の上に直接」（間に配置される中間材料、要素又は空間がない）及び「の上に間接的に」（中間材料、要素又は空間が間に配置される）を包括的に含むことに留意されたい。同様に、「隣接する」という用語は、「直接隣接する」（間に配置される中間材料、要素、又は空間がない）及び「間接的に隣接する」（中間材料、要素又は空間が間に配置される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに形成すること、並びにその要素を基板の上に間接的に、１又は２以上の中間材料／要素をそれらの間に伴って形成することを含むことができる。

３００フラッシュメモリアレイ
３３０列デコーダ
３１０、３２０セクタ
３１１、３１２、３１３、３１４列ペア

Claims

不揮発性メモリデバイスであって、
行及び列に編成された複数のフラッシュメモリセルを含み、フラッシュメモリセルの複数の行を各々が含む複数のセクタに更に編成されたフラッシュメモリセルのアレイと、
第１のセクタに選択的に結合された第１の列デコーダと、
第２のセクタに選択的に結合された第２の列デコーダと、
を備え、前記第１のセクタにおける読み出し又はプログラミング動作中、前記第１の列デコーダが２又は３以上の列を選択し、前記第２のセクタにおける読み出し又はプログラミング動作中、前記第２の列デコーダが１つの列を選択する、ことを特徴とする不揮発性メモリデバイス。
前記メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項１に記載の不揮発性メモリデバイス。
前記第１のセクタにおけるプログラミング動作中、前記選択された２又は３以上の列のプログラミングが同時に行われる、請求項２に記載の不揮発性メモリデバイス。
前記第１のセクタにおけるプログラミング動作中、前記選択された２又は３以上の列のプログラミングが異なる時間に行われる、請求項２に記載の不揮発性メモリデバイス。
不揮発性メモリデバイスであって、
行及び列に編成された複数のフラッシュメモリセルを含み、フラッシュメモリセルの複数の行を各々が含む複数のセクタに更に編成されたフラッシュメモリセルのアレイと、
第１のセクタ及び第２のセクタに選択的に結合された行デコーダと、
を備え、読み出し動作中、前記行デコーダは、前記第１のセクタにおけるフラッシュメモリセルの１つの行及び前記第２のセクタにおけるフラッシュメモリセルの１つの行を選択する、ことを特徴とする不揮発性メモリデバイス。
前記選択された行は、１つの差動感知増幅器に結合される、請求項５に記載の不揮発性メモリデバイス。
前記メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項５に記載の不揮発性メモリデバイス。
前記第１のセクタのプログラムディスターブは、前記第２のセクタのプログラムディスターブに影響を与えない、請求項５に記載の不揮発性メモリデバイス。
前記第１のセクタの前記選択された行のプログラミング及び前記第２のセクタの前記選択された行のプログラミングが同時に行われる、請求項７に記載の不揮発性メモリデバイス。
前記第１のセクタの前記選択された行のプログラミング及び前記第２のセクタの前記選択された行のプログラミングが異なる時間に行われる、請求項７に記載の不揮発性メモリデバイス。
前記行デコーダは、前記第１のセクタにおいてフラッシュメモリの１つより多い行を選択する、請求項７に記載の不揮発性メモリデバイス。
不揮発性メモリデバイスであって、
行及び列に編成された複数のフラッシュメモリセルを含み、フラッシュメモリセルの複数の行を各々が含む複数のセクタに更に編成されたフラッシュメモリセルのアレイと、
第１のセクタ及び第２のセクタに選択的に結合された行デコーダと、
前記第１のセクタ及び前記第２のセクタに選択的に結合された差動感知増幅器と、
を備え、読み出し動作中、前記行デコーダは、前記第１のセクタにおけるフラッシュメモリセルの第１の行及び前記第２のセクタにおけるフラッシュメモリセルの第２の行を選択し、前記差動感知増幅器は、前記第１の行における選択されたフラッシュメモリセルによって記憶された値と、前記第２の行における選択されたフラッシュメモリセルによって記憶された値との差分を特定する、ことを特徴とする不揮発性メモリデバイス。
前記２つの選択された行は、消去セルである、請求項１２に記載の不揮発性メモリデバイス。
前記差動感知増幅器の出力は、「１」である、請求項１３に記載の不揮発性メモリデバイス。
１つの選択されたセルは、プログラムセルであり、１つの選択されたセルは、消去セルである、請求項１２に記載の不揮発性メモリデバイス。
前記差動感知増幅器の出力は、「０」である、請求項１５に記載の不揮発性メモリデバイス。
前記２つの選択されたセルは、プログラムセルである、請求項１２に記載の不揮発性メモリデバイス。
前記差動感知増幅器の出力は、「０」である、請求項１７に記載の不揮発性メモリデバイス。
１つの選択されたセルは、プログラムセルであり、１つの選択されたセルは、消去セルである、請求項１２に記載の不揮発性メモリデバイス。
前記差動感知増幅器の出力は、「１」である、請求項１９に記載の不揮発性メモリデバイス。
前記差動感知増幅器は、
前記第１のセクタ内の前記選択されたフラッシュメモリセルに結合された第１の回路と、
前記第２のセクタ内の前記選択されたフラッシュメモリセルに結合された第２の回路と、
前記第１の回路及び前記第２の回路に結合され、前記第１のセクタにおける前記選択されたフラッシュメモリセルに記憶された値と、前記第２のセクタにおける前記選択されたフラッシュメモリセルに記憶された値との差分を特定する比較器と、
を備える、請求項１２に記載の不揮発性メモリデバイス。
前記第１の回路は、前記第１のセクタ内の前記選択されたフラッシュメモリセルに第１の負荷を加え、前記第２の回路は、前記第２のセクタ内の前記選択されたフラッシュメモリセルに前記第１の負荷と異なる第２の負荷を加える、請求項２１に記載の不揮発性メモリデバイス。
前記第１の回路は、第１の入力トランジスタを備え、前記第２の回路は、第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタが、異なる幅を有する、請求項２１に記載の不揮発性メモリデバイス。
前記第１の回路は、第１の入力トランジスタを備え、前記第２の回路は、第２の入力トランジスタを備え、前記第１の入力トランジスタ及び前記第２の入力トランジスタは、異なる長さを有する、請求項２１に記載の不揮発性メモリデバイス。
前記第１の回路は、前記第１のセクタ内の前記選択されたフラッシュメモリセルに第１のバイアスを加え、前記第２の回路は、前記第２のセクタ内の前記選択されたフラッシュメモリセルに前記第１のバイアスと異なる第２のバイアスを加える、請求項２１に記載の不揮発性メモリデバイス。
不揮発性メモリデバイスであって、
行及び列に編成された複数のフラッシュメモリセルを含み、フラッシュメモリセルの複数の行を各々が含む複数のセクタに更に編成されたフラッシュメモリセルのアレイと、
第１のセクタに選択的に結合された第１の列デコーダと、
第２のセクタに選択的に結合された第２の列デコーダと、
を備え、前記第１のセクタにおける読み出し又はプログラミング動作中、前記第１の列デコーダは、２又は３以上の列を同時に選択する、ことを特徴とする不揮発性メモリデバイス。
前記メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項２６に記載の不揮発性メモリデバイス。
前記２つの選択された列は、隣接する列である、請求項２７に記載の不揮発性メモリデバイス。
不揮発性メモリデバイスであって、
行及び列に編成された複数のフラッシュメモリセルを含み、フラッシュメモリセルの複数の行を各々が含む複数のセクタに更に編成されたフラッシュメモリセルのアレイと、
第１の行及び第２の行に選択的に結合された行ドライバと、
を備える、不揮発性メモリデバイス。
読み出し動作中、前記行ドライバは、前記第１の行及び第２の行を同時に選択する、請求項２９に記載の不揮発性メモリデバイス。
前記第１の行は第１のセクタに存在し、前記第２の行は第２のセクタに存在し、前記行ドライバは、前記第１の行及び第２の行を同時に選択する、請求項２９に記載の不揮発性メモリデバイス。
前記第１の行及び第２の行は、１つの差動感知増幅器に結合される、請求項２９に記載の不揮発性メモリデバイス。
前記メモリセルは、スプリットゲート型フラッシュメモリセルである、請求項２９に記載の不揮発性メモリデバイス。
前記第１のセクタのプログラムディスターブは、前記第２のセクタのプログラムディスターブに影響を与えない、請求項３１に記載の不揮発性メモリデバイス。
前記第１の行は第１のセクタに存在し、前記第２の行は第２のセクタに存在し、前記第１の行のプログラミング及び前記第２の行のプログラミングが同時に行われる、請求項３３に記載の不揮発性メモリデバイス。
前記第１の行は、第１のセクタに存在し、前記第２の行は、第２のセクタに存在し、前記第１の行のプログラミング及び前記第２の行のプログラミングが異なる時間に行われる、請求項３３に記載の不揮発性メモリデバイス。
前記アレイに選択的に結合された消去ゲートデコーダを更に備える、請求項３３に記載の不揮発性メモリデバイス。
前記アレイに選択的に結合された制御ゲートデコーダを更に備える、請求項３３に記載の不揮発性メモリデバイス。
前記アレイに選択的に結合されたソースラインデコーダを更に備える、請求項３３に記載の不揮発性メモリデバイス。