JPH03288399A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に、不揮発性半
導体記憶装置に適する半導体記憶装置に関する。

［従来の技術］ 第６図は、従来の一括消去型の消去可能かつプログラム
可能な読出専用メモリ（以下、フラッシュＥＥＦＲＯＭ
と称する）の全体構成を示すブロック図である。

第６図に示すように、このフラッシュＥＥＦＲＯＭは、
複数のメモリセルアレイ３１を含む。各メモリセルアレ
イ３１にはコラムデコーダ・Ｙゲート３２が設けられて
いる。また、複数のメモリセルアレイ３１に共通にロウ
デコーダ３３が設けられている。複数のコラムデコーダ
・Ｙゲート３２にはＹアドレスバッファ３４からコラム
アドレス信号が与えられる。ロウデコーダ３３にはＸア
ドレスバッファ３５からロウアドレス信号が与えられる
。一方、各コラムデコーダ・Ｙゲート３２には人出力線
１１０を介してセンスアンプ・書込ドライバ３６が接続
されている。複数のセンスアンプ・書込ドライバ３６に
共通に人出力バツファ３７が接続されている。

制御信号人力バッファ３８には、外部からチ・ツブイネ
ーブル信号で１．ライトイネーブル信号Ｗｒおよびアウ
トプットイネーブル信号ＯＥが与えられる。制御信号人
力バッファ３８はこれらの信号に応答して書込・読出タ
イミング発生回路３つに制御信号を与える。書込・読出
タイミング発生回路３つは、この制御信号に応答して各
種タイミング信号を発生し、書込動作および読出動作を
制御する。

各メモリセルアレイ３１は、後述するようにマトリック
ス状に配列された複数のメモリセルを含む。ロウデコー
ダ３３は、Ｘアドレスバ・ノファ３５から与えられるロ
ウアドレス信号に応答してメモリセルアレイ３１内の１
行を選択し、コラムデコーダ・Ｙゲート３２は、Ｙアド
レスバッファ３４から与えられるコラムアドレス信号に
応答してメモリセルアレイ３１内の１列を選択する。こ
れらの行および列の交点に設けられたメモリセルからデ
ータが読出され、センスアンプ◆書込ドライバ３６内の
センスアンプにより増幅され、人出力バッファ３７を介
して出力される。

第７図は、第６図のフラッシュＥＥＦＲＯＭに含まれる
１つのメモリセルアレイ３１の構成を示す回路図である
。

第７図に示すように、メモリセルアレイ３１内には複数
のメモリセルＭＣがマトリックス状に配列されている。

複数のメモリセルＭＣの各列にはビット線ＢＬが配置さ
れ、そのビット線ＢＬにはメモリセルＭＣのドレインが
接続されている。各ビット線ＢＬはＮチャネルＭＯＳト
ランジスタＱ３１を介して人出力線１１０に接続されて
いる。

複数のトランジスタＱ３１が第６図のコラムデコーダ・
Ｙゲート３２に含まれるＹゲートを構成している。各ト
ランジスタＱ３１のゲートは、コラムデコーダ・Ｙゲー
ト３２に含まれるコラムデコーダ３２ａに接続されてい
る。また、複数のメモリセルＭＣの各行にはワード線Ｗ
Ｌが設けられ、各ワード線ＷＬにはメモリセルＭＣのコ
ントロールゲートが接続されている。複数のワード線Ｗ
Ｌはロウデコーダ３３に接続されている。すべてのメモ
リセルＭＣのソースは、ソース線ＳＬおよびＮチャネル
ＭＯＳ１−ランジスタＱ３２を介して接地されている。

トランジスタＱ３２のゲートには情夫信号ＥＲ５が与え
られる。一方、人出力線１１０にはセンスアンプ・書込
ドライバ３６に含まれる電流検出型センスアンプ４０が
接続されている。

第８図はメモリセルＭＣの断面図であり、第９図はその
メモリセルＭＣの等価回路図である。

第８図において、Ｐ型半導体基板４０上にＮ＋拡散層か
らなるソース４１およびドレイン４２が形成されている
。ソース４１およびドレイン４２間のチャネル領域の上
部にはコントロールゲート４４が設けられ、コントロー
ルゲート４４とチャネル領域との間には絶縁されたフロ
ーティングゲート４３が設けられている。フローティン
グゲート４３とドレイン４２との間には１００４程度の
薄いトンネル酸化膜４５が形成されている。第９図の等
価回路図に示すように、メモリセルＭＣは等価的には、
しきい値電圧が可変なメモリセルトランジスタ４６とな
る。

このメモリセルトランジスタ４６においては、フローテ
ィングゲート４３に電子が蓄積されているかいないかに
よってデータ「１」またはデータ「０」が記憶される。

メモリトランジスタ４６の書込（プログラム）は、トン
ネル酸化膜４５に１０　Ｍ　Ｖ　／　ｃ　ｍ程度の電界
を印加して電子のトンネルを生じさせることによって行
なわれる。フローティングゲート４３に電子が注入され
たときには、このメモリトランジスタ４６のしきい値が
正にシフトする。これにより、コントロールゲート４４
に所定の電圧を印加した場合にソース４１およびドレイ
ン４２間のチャネル領域が非導通状態となる。逆に、フ
ローティングゲート４３から電子が引抜かれたときには
、このメモリトランジスタ４６のしきい値電圧は負にシ
フトする。これにより、コントロールゲート４４に所定
の電圧を印加した場合にソース４１およびドレイン４２
間のチャネル領域が導通状態となる。この正および負の
しきい値電圧をデータ「１」および「Ｏ」に対応させる
ことにより、不揮発な記憶が実現される。

次に、第７図のフラッシュＥＥＰＲＯＭの消去動作、書
込動作および読出動作について説明する。

消去動作においては、第１０図に示すように、すべての
ビット線ＢＬに高電圧Ｖｐｐが印加され、すべてのワー
ド線ＷＬが接地される。このとき、消去信号ＥＲＳがｒ
ＬＪレベルにされることにより、トランジスタＱ３２が
非導通状態なとり、ソース線ＳＬはフローティング状態
に保たれる。これにより、第１１図に示すように、メモ
リトランジスタのフローティングゲート４３に蓄えられ
る電子がトンネル現象によりドレイン４２に引抜かれ、
その結果メモリトランジスタのしきい値電圧は低くなる
。このようにして、すべてのメモリセルＭＣに記憶され
るデータの消去が同時に行なわれる。

書込動作においては、第１２図に示すように、選択され
たビット線ＢＬおよび選択されたワード線ＷＬに高電圧
ｖｐｐが印加される。このとき、消去信号ＥＲ５はｒＨ
Ｊとされる。その結果、トランジスタＱ３２がオンし、
ソース線ＳＬが接地される。これにより、第１３図に示
すように、メモリトランジスタのドレイン４２の近傍で
アバランシェ崩壊が生じ、ホットエレクトロンがフロー
ティングゲート４３に注入される。そのため、そのメモ
リトランジスタのしきい値電圧が高くなる。

このようにして、第１２図において破線で囲まれたメモ
リセルＭＣにデータの書込が行なわれる。

次に、このフラッシュＥＥＦＲＯＭの読出動作について
説明する。第７図において、ロウデコーダ３３により複
数のワード線ＷＬのうちいずれか１つが選択されｒＨＪ
レベルの電位が与えられる。

また、コラムデコーダ３２ｄにより、複数のトランジス
タＱ３１のうちいずれかが選択されそのゲートにｒＨＪ
の電位が与えられる。このようにして１つのメモリセル
ＭＣが選択され、その選択されたメモリセルＭＣのドレ
インからソースに電流が流れるか否かが、入出力線１１
０に接続された電流検出型センスアンプ４０により検出
される。

なお、選択されないメモリセルＭＣのコントロールゲー
トにはｒＬＪレベルの電位が与えられるので、負のしき
い値電圧を有する選択されないメモリセルＭＣを通じて
電流が流れることはない。

第１４図に、第７図に示される電流検出型センスアンプ
４０の回路図を示す。この電流検出型センスアンプ４０
は、たとえば特開昭６２−１７００９７号公報に示され
ている。

このセンスアンプ４０は、メモリセルＭＣに記憶された
データに対応する電流を電圧に変換する電流電圧変換回
路４０ａと、変換された電圧信号を反転するための反転
回路４０ｂとを含む。電流電圧変換回路４０ａは、Ｐチ
ャネルＭＯＳトランジスタＱ４１．Ｑ４２およびＮチャ
ネルＭＯ５）ランジスタＱ４３．Ｑ４４．Ｑ４５を含む
。

まず、読出動作時に、メモリセルＭＣが導通状態となる
とき、ノードＮ１１の電位は定常状態において約１．Ｏ
Ｖとなる。これにより、トランジスタ０４３が多少オン
し、ノードＮ１２の電位が約２Ｖとなる。そのため、ト
ランジスタＱ４４およびＱ４５が多少オンするが、トラ
ンジスタＱ４２のオン抵抗がトランジスタＱ４５のオン
抵抗に比べて大きく設定されているので、ノードＮ１３
の電位はノードＮ１１の電位と同じ程度（すなわち１．
ＯＶ）となる。

次に、読出動作時において、メモリセルＭＣが非導通状
態となるとき、ノードＮ１１の電位は約１．１ｖとなる
。これにより、ノードＮ１２の電位は約１．８ｖとなり
、トランジスタＱ４４およびＱ４５のゲートとソースと
の間の電位差が約０゜７ｖとなる。したがって、トラン
ジスタＱ４４およびＱ４５がオフし、ノードＮ１３の電
位が５Ｖまで引上げられる。

［発明が解決しようとする課題］ 以上のように、従来のフラッシュＥＥＦＲＯＭでは、デ
ータの読出は、選択されたメモリセルを介して電流が流
れるか否かをセンスすることにより行なわれる。このと
き、ビット線ＢＬに高い電位を与えるとトンネル酸化膜
４５に高い電界がかかりフローティングゲート４３に蓄
積されていた電子が抜けてしまうという問題が生ずる。

そのため、ドレイン４２の電位は１〜２ｖ程度に抑えな
ければならない。そこで、ドレイン電位を抑えつつメモ
リセルに流れる電流をセンスするのに、電流検出型セン
スアンプ４０が用いられていた。

しかしながら、電流検出型センスアンプ４０は、第１４
図に示されるように、その回路構成が複雑である。その
ため、電流検出型センスアンプ４０はレイアウト面積が
大きく、ビット線ごとに配置することが困難であった。

したがって、従来のフラッシュＥＥＦＲＯＭでは、１６
図に示されるように、メモリセルアレイをいくつかのブ
ロックに分け、そのブロックごとに電流検出型センスア
ンプを配置する構成となっていた。しかし、このような
構成では、ＤＲＡＭのいわゆるページ読出モードのよう
な高速読出モード（１本のワード線ＷＬにつながるメモ
リセルのデータを一括して読出すモード）を実現するこ
とが困難であるという問題点があった。

これに対して、特開昭６１−７３３０５号公報に差動増
幅回路を用いた半導体記憶装置が示されている。この半
導体記憶装置においては、第１５図に示すように、差動
増幅回路５９の両側に１対のビット線５１および５２が
接続されている。ビット線５１には複数のメモリセル５
５Ａ（図においては１つのメモリセルのみが示される）
および１つのダミーセル５８Ａが接続され、ビット線５
５には複数のメモリセル５５Ｂ（図においては１つのメ
モリセルのみが示される）および１つのダミーセル５８
Ｂが接続される。

読出時には、ビット線５１および５２が電源電位Ｖｄｄ
まで充電される。ビット線５１に接続されたメモリセル
５５Ａの１つが選択されるときには、同時にビット線５
２に接続されるダミーセル５８Ｂが選択される。これに
より、選択されたメモリセル５５Ａに「１」のデータが
記憶されている場合には、ビット線５１の電位は電源電
位Ｖｄｄのまま変化せず、選択されたメモリセル５５Ａ
に「０」のデータが記憶されている場合には、ビット線
５１の電位は接地電位に放電される。他方、ダミーセル
５８Ａおよび５８Ｂのコンダクタンスは、「Ｏ」のデー
タを記憶しているメモリセル５５Ａおよび５５　Ｂのコ
ンダクタンスよりも小さく設定されているが、「１」の
データを記憶しているメモリセル５５Ａおよび５５Ｂの
コンダクタンスよりも大きく設定されている。したがっ
て、ダミーセル５８Ａが選択されたときにはビット線５
２の電位も放電されるが、ビット線５２の電位変化は、
ビット線５１に「０」のデータが読出される場合の電位
変化よりも緩やかになる。このため、ビット線５１の電
位とビット線５２の電位どの間に電位差が生じ、この電
位差が差動増幅回路５９により差動増幅される。

差動増幅回路５つは、第１４図に示す電流検出型センス
アンプ５０に比べて回路構成が比較的簡単であるので、
ビット線ごとに配置することも可能である。したがって
、第１５図の半導体記憶装置は、第６図および第７図に
示す従来のＥＥＦＲＯＭが有する問題点を生じない。

しかしながら、第１５図の半導体記憶装置においては、
差動増幅回路５つをメモリセルアレイの中央に配置しな
ければならず、レイアウト上の自由度が少ないという問
題点を有する。差動増幅回路５つには、通常、データの
入出力線が接続されるが、このデータの人出力線は、半
導体チップの周辺に設けられたデータ入出力ピンに接続
しなければならない。したがって、第１５図の半導体記
憶装置のように、差動増幅回路５つをメモリセルアレイ
の中央に配置しなければならないものにあっては、デー
タの入出力線が長くなるとともに、その配線のためのレ
イアウトが困難になるという問題点があった。

また、第１５図の半導体記憶装置においては、ダミーセ
ル５８Ａおよび５８Ｂのコンダクタンスをメモリセル５
５Ａおよび５５Ｂのコンダクタンスの半分に設定しなけ
ればならない。このようなダミーセル５８Ａおよび５８
Ｂのパラメータの設定は製造技術上困難を伴なう。

さらに、第１５図の半導体記憶装置においては、データ
の読出前にビット線５１および５２が電源電位Ｖｄｄ（
約５Ｖ）にプリチャージされる。このため、メモリセル
５５Ａおよび５５Ｂのドレインに電源電位Ｖｄｄが印加
されることになり、電子が蓄積されているフローティン
グゲートとドレインとの間の電位差か大きくなる。その
結果、フローティングゲートからドレインにトンネル現
象により電子が引抜かれやすくなり、メモリセル５５Ａ
および５５Ｂのデータ保持特性に悪影響を及ぼすおそれ
がある。

それゆえに、この発明の目的は、センスアンプを゛簡単
な回路構成で実現でき、しかもセンスアンプをビット線
の端部すなわち半導体チップの周辺部近傍に配置し得る
ような半導体記憶装置を提供することである。

［課題を解決するための手段］ この発明にかかる半導体記憶装置は、第１および第２の
ビット線からなる少なくとも１組の第１のビット線対と
、第１のビット線対に対応して設けられ第３および第４
のビット線からなる少なくとも１組の第２のビット線対
と、複数のメモリセルと、メモリセル選択手段と、読出
電位設定手段と、中間電位設定手段と、ビット線接続手
段と、差動増幅型のセンスアンプとを備えている。

複数のメモリセルは、それぞれが第１〜第４のいずれか
のビット線に接続されている。メモリセル選択手段は、
複数のメモリセルのいずれかを選択する。読出電位設定
手段は、第１〜第４のビット線のうちメモリセル選択手
段によって選択されたメモリセルの属するビット線の電
位をこの選択されたメモリセルの設定された状態に応じ
て第１または第２の読出電位に設定する。中間電位設定
手段は、メモリセル選択手段によって第１のビット線に
属するメモリセルが選択されたときは第４のビット線の
電位を、第２のビット線に属するメモリセルが選択され
たときは第３のビット線の電位を、第３のビット線に属
するメモリセルが選択されたときは第３のビット線の電
位を、第４のビット線に属するメモリセルが選択された
ときは第１のビット線の電位を、それぞれ第１の読出電
位と第１の読出電位との中間電位に設定する。ビット線
接続手段は、読出電位設定手段および中間電位設定手段
による電位の設定後に、第１のビット線と第３のビット
線とを電気的に接続し、かつ第２のビット線と第４のビ
ット線とを電気的に接続する。差動増幅型のセンスアン
プは、ビット線接続手段によって接続された第１および
第３のビット線の電位と、ビット線接続手段によって接
続された第３および第４のビット線の電位との差を検知
して増幅する。

［作用コ この発明にかかる半導体記憶装置においては、隣接する
２本のビット線で構成されるビット線対が第１および第
２の２つのビット線対に分割される。これら対応する第
１および第２のビット線対のいずれかのビット線に属す
るメモリセルが選択されたとき、そのビット線の電位が
選択されたメモリセルの設定内容に応じて第１または第
２の読出電位に設定される。一方、対応する２組のビッ
ト線対のうち、選択されたメモリセルの属するビット線
対と異なる方のビット線対であって、非選択側ビット線
と対応するビット線の電位が第１および第２の読出電位
の中間電位に設定される。その後、第１および第２のビ
ット線対が電気的に接続され、１組のビット線対に統合
される。この統合されたビット線対を形成する２本のビ
ット線の電位差がセンスアンプによって増幅される。こ
れによって、選択されたメモリセルから読出された情報
がセンスされる。

［実施例］ 第１図は、この発明の一実施例によるフラッシュＥＥＰ
ＲＯＭの全体構成を示すブロック図である。図において
、１つのメモリセルアレイが上位メモリセルアレイ１ａ
と下位メモリセルアレイ２ｂとに分割されている。上位
メモリセルアレイ１ａと下位メモリセルアレイ１ｂとの
間には、上位メモリセル用負荷トランジスタ群３ａと、
上位ダミーセル用負荷トランジスタ群４ａと、接続トラ
ンジスタ群２と、下位メモリセル用負荷トランジスタ群
３ｂと、下位ダミーセル用負荷トランジスタ群４ｂとが
配置されている。下位メモリセル１ｂとセンスアンプ群
６との間にはトランスファゲートトランジスタ群５が配
置されている。センスアンプ群６にはＹゲート７が接続
されている。上位メモリセルアレイ１ａおよび下位メモ
リセルアレイ１ｂに含まれる複数のメモリセルのうち１
つのメモリセルを選択するために、ロウデコーダ９およ
びコラムデコーダ８が設けられる。ロウデコーダ９には
、外部からのロウアドレス信号がＸアドレスバッファ１
０を介して与えられる。コラムデコーダ８には、外部か
らのコラムアドレス信号が゛Ｙアドレスバッファ１１を
介して与えられる。

Ｙゲート７は、人出力線１１０を介して人出カバッファ
１２と接続される。一方、外部からの制御信号が制御信
号人力バッファ１３を介してタイミング信号発生回路１
４に与えられる。タイミング信号発生回路１４は、この
制御信号に基づいて、種々のタイミング信号を発生する
。このタイミング信号は、上位および下位メモリセルア
レイ１ａおよびｌｂ、上位および下位メモリセル用負荷
トランジスタ群３ａおよび３ｂ、上位および下位ダミー
セル用負荷トランジスタ群４ａおよび４ｂ。

接続トランジスタ群２．トランスファゲートトランジス
タ群５．センスアンプ群６１人出力バッファ１２．Ｘア
ドレスバッファ１０．Ｙアドレスバッファ１１に与えら
れる。したがって、第１図のフラッシュＥＥＰＲＯＭは
、タイミング信号発生回路１４からのタイミング信号に
応答して、その動作が制御される。

第２図は、第１図に示すＥＥＰＲＯＭの要部の回路構成
を示す回路図である。図において、上位メモリセルアレ
イ１ａおよび下位メモリセルアレイ１ｂは、本来は１つ
のメモリセルアレイであるが、接続トランジスタ群２に
よって上下２つのメモリセルアレイに分割されている。

したがって、上位メモリセルアレイ１ａに設けられたビ
ット線ＢＬＩ〜ＢＬ４と下位メモリセルアレイ１ｂに設
けられたビット線ＢＬ５〜ＢＬ８とは、それぞれ対応し
ている。さらに、上位メモリセルアレイ１ａにはワード
線ＷＬＩおよびＷＬ２が設けられている。ビット線ＢＬ
Ｉ〜ＢＬ４とワード線ＷＬＩおよびＷＬ２との各交点に
は、メモリセルＭＣ１１、ＭＣ１２，・・・ＭＣ２４が
配置されている。各メモリセルは、第８図および第９図
に示すメモリセルと同様の構成を有している。そして、
各メモリセルのドレインは対応するビット線に接続され
、各ソースは共通接続されて接地されている。また、各
メモリセルのコントロールゲートは、対応するワード線
に接続されている。下位メモリセルアレイ１ｂも同様に
、ワード線ＷＬ３およびＷＬ４が設けられ、これらワー
ド線ＷＬ３およびＷＬ４とビット線ＢＬ５〜ＢＬ８との
各交点にメモリセルＭＣ３１，ＭＣ３２，・・・ＭＣ４
４が配置されている。各メモリセルの接続関係は、上位
メモリセルアレイ１ａにおける各メモリセルと同様の態
様である。さらに、上位メモリセルアレイ１ａにおける
各ビット線ＢＬ１〜ＢＬ４には、それぞれ１個ずつダミ
ーセルＤＣ１〜ＤＣ４が設けられている。

同様に、下位メモリセルアレイ１ｂにおける各ビット線
ＢＬ５〜ＢＬ８のそれぞれにも１個ずつダミーセルＤＣ
５〜ＤＣ８が設けられている。各ダミーセルＤＣ１〜Ｄ
Ｃ８は、前述したメモリセルと全く同様の構成を有して
いる。すなわち、メモリセルとダミーセルは全く同一の
プロセス工程において作製され、メモリセルとダミーセ
ルとの間で特性上のばらつきがないようになっている。

各ダミーセルＤＣＩ〜ＤＣ８のドレインは対応するビッ
ト線に接続される。また、各ダミーセルＤＣ１〜ＤＣ８
のソースは共通接続され、接地されている。上位メモリ
セルアレイ１ａにおけるダミーセルＤＣ１〜ＤＣ４の各
コントロールゲートには、タイミング信号発生回路１４
からタイミング信号ＤＷＬが与えられる。一方、下位メ
モリセルアレイ１ｂにおけるダミーセルＤＣ５〜ＤＣ８
の各コントロールゲートには、タイミング信号発生回路
１４からタイミング信号ＤＷＬ’が与えられている。ロ
ウデコーダ９は、Ｘアドレスバッファ１０を介して与え
られるアドレス信号に基づいて、ワード線ＷＬＩ、ＷＬ
２．ＷＬ３．ＷＬ４のうちいずれか１本を選択し、ｒＨ
Ｊレベルの電位を与える。

接続トランジスタ群２は、ＮチャネルＭＯＳ）ランジス
タで構成された、４つの接続トランジスタＣＴＩ〜ＣＴ
４を含む。接続トランジスタＣＴ１はビット線ＢＬＩと
ＢＬ５との間に介挿されている。接続トランジスタＣＴ
２はビット線ＢＬ２とＢＬ６との間に介挿されている。

接続トランジスタＣＴ３はビット線ＢＬ３とＢＬ７との
間に介挿されている。接続トランジスタＣＴ４はビット
線ＢＬ４とＢＬ８との間に介挿されている。これら接続
トランジスタＣＴＩ〜ＣＴ４の各ゲートにはミタイミン
グ信号発生回路１４からタイミング信号ＢＬＴが与えら
れる。すなわち、接続トランジスタ群２は、対応するビ
ット線同士の接続と遮断を制御している。

上位メモリセル用負荷トランジスタ群３ａは、Ｎチャネ
ルＭＯＳトランジスタで構成された、４つの上位メモリ
セル用負荷トランジスタＭＴＩ〜ＭＴ４を含む。同様に
、下位メモリセル用負荷トランジスタ群３ｂは、Ｎチャ
ネルＭＯＳトランジスタによって構成された、４つの下
位メモリセル用負荷トランジスタＭＴ５〜ＭＴ８を含む
。上位メモリセル用負荷トランジスタＭＴＩ〜ＭＴ４の
各一方導通端子は、それぞれ、ビット線ＢＬＩ〜ＢＬ４
に接続される。下位メモリセル用負荷トランジスタＭＴ
５〜ＭＴ８の各一方導通端子は、それぞれ、ビット４１
ＢＬ５〜ＢＬ８に接続される。

上位メモリセル用負荷トランジスタＭＴＩ〜ＭＴ４およ
び下位メモリセル用負荷トランジスタＭＴ５〜ＭＴ８の
各他方導通端子には、ＣＭＯＳインバータＣＶＩの出力
が与えられる。このＣＭＯＳインバータＣＶＩは、タイ
ミング信号発生回路１４からのタイミング信号ＬＳＬを
反転して出力する回路である。上位メモリセル−用負荷
トランジスタＭＴＩおよびＭＴ３の各ゲートには、タイ
ミング信号発生回路１４からのタイミング信号ＭＴＬが
与えられる。上位メモリセル用負荷トランジスタＭＴ２
およびＭＴ４の各ゲートには、タイミング信号発生回路
１４からのタイミング信号ＭＴＲか与えられる。下位メ
モリセル用負荷トランジスタＭＴ５およびＭＴ７の各ゲ
ートには、タイミング信号発生回路１４からのタイミン
グ信号ＭＴＬ′が与えられる。下位メモリセル用負荷ト
ランジスタＭＴ６およびＭＴ８の各ゲートには、タイミ
ング信号発生回路１４からのタイミング信号ＭＴＲ′が
与えられる。なお、各メモリセル用負荷トランジスタＭ
ＴＩ〜ＭＴ８は、その電流駆動能力が各メモリセルＭＣ
ＩＩ〜ＭＣ４４の電流駆動能力よりも小さくなるように
構成されている。その結果、各メモリセル用負荷トラン
ジスタＭＴＩ〜ＭＴ８のオン抵抗は各メモリセルＭＣＩ
Ｉ〜ＭＣ４４のオン抵抗よりも大きくなっている。

上位ダミーセル用負荷トランジスタ群４ａは、Ｎチャネ
ルＭＯＳ）ランジスタで構成された、４つの上位ダミー
セル用負荷トランジスタＤ１１〜ＤＴ４を含む。同様に
、下位ダミーセル用負荷トランジスタ群４ｂは、Ｎチャ
ネルＭＯＳトランジスタで構成された、４つの下位ダミ
ーセル用負荷トランジスタＤＴ５〜ＤＴ８を含む。これ
らダミーセル用負荷トランジスタＤＴＩ〜ＤＴ８は、そ
れぞれ、ビット線ＢＬＩ〜ＢＬ８に対応して設けられて
おり、各ダミーセル用負荷トランジスタの一方導通端子
は、それぞれ対応するビット線に接続されている。また
、ダミーセル用負荷トランジスタＤＴＩ〜ＤＴ８の各他
方導通端子には、ＣＭＯＳインバータＣＶＩの出力信号
が与えられている。上位ダミーセル用負荷トランジスタ
ＤＴ１およびＤＴ３の各ゲートには、タイミング信号発
生回路１４からのタイミング信号ＤＴＬが与えられてい
る。上位ダミーセル用負荷トランジスタＤＴ２およびＤ
Ｔ４の各ゲートには、タイミング信号発生回路１４から
のタイミング信号ＤＴＲが与えられている。下位ダミー
セル用負荷トランジスタＤＴ５およびＤＴ７の各ゲート
には、タイミング信号発生回路１４からのタイミング信
号ＤＴＬ’が与えられている。下位ダミーセル用負荷ト
ランジスタＤＴ６およびＤＴ８の各ゲートには、タイミ
ング信号発生回路１４からのタイミング信号ＤＴＲ’が
与えられている。なお、各ダミーセル用負荷トランジス
タＤＴＩ〜ＤＴ８は、その電流駆動能力が各メモリセル
用負荷トランジスタＭＴ１〜ＭＴ８の電流駆動能力より
も大きくなるように構成されている。したがって、各ダ
ミーセル用負荷トランジスタＤＴＩ〜ＤＴ８のオン抵抗
は、負メモリセル用負荷トランジスタＭＴＩ〜ＭＴ８の
オン抵抗よりも小さくなっている。

トランスファゲートトランジスタ群５は、ＮチャネルＭ
ＯＳトランジスタで構成された、４つのトランスファゲ
ートトランジスタＴＧ１〜ＴＧ４を含む。トランスファ
ゲートトランジスタＴＧＩは、ビット線ＢＬ５と差動増
幅型センスアンプＳＡ１の一方ノードとの間に介挿され
ている。トランスファゲートトランジスタＴＧ２は、ビ
ット線ＢＬ６と差動増幅型センスアンプＳＡＩの他方ノ
ードとの間に介挿されている。トランスファゲートトラ
ンジスタＴＧ３は、ビット線ＢＬ７と差動増幅型センス
アンプＳＡ２の一方ノードとの間に介挿されている。ト
ランスファゲートトランジスタＴＧ４は、ビット線ＢＬ
８と差動増幅型センスアンプＳＡ２の他方ノードとの間
に介挿されている。トランスファゲートトランジスタＴ
ＧＩおよびＴＧ３の各ゲートには、タイミング信号発生
回路１４からのタイミング信号ＹＬが与えられる。

トランスファゲートトランジスタＴＧ２およびＴＧ４の
各ゲートには、タイミング信号発生回路１４からのタイ
ミング信号ＹＲが与えられる。

図示のごとく、差動増幅型センスアンプＳＡＩおよびＳ
Ａ２は、隣接する２本のビット線ごとに設けられている
。すなわち、本実施例では、隣接する２本のビット線で
ビット線対が形成され、各ビット線対における２本のビ
ット線の電位差が対応する差動増幅型センスアンプによ
って増幅される。各差動増幅型センスアンプＳＡＩおよ
びＳＡ２には、プルアップトランジスタＰＵＴおよびプ
ルダウントランジスタＰＤＴを介してタイミング信号発
生回路１４から活性化信号ｓｏ、ｓｏが与えられている
。

Ｙゲート７は、ＮチャネルＭＯＳトランジスタで構成さ
れた、４つのゲートトランジスタＹＧＩ〜ＹＧ４を含む
。ゲートトランジスタＹＧ１およびＹＯ２は、差動増幅
型センスアンプＳＡＩの一方および他方ノードと人出力
線１１０との間に介挿されている。ゲートトランジスタ
ＹＧ３およびＹＯ２は、差動増幅型センスアンプＳＡ２
の一方および他方ノードと入出力線１１０との間に介挿
されている。ゲートトランジスタＹＧＩ〜ＹＧ４の各ゲ
ートには、コラムデコーダ８の出力が与えられる。コラ
ムデコーダ８は、ゲートトランジスタＹＧＩおよびＹＯ
２またはＹＯ３およびＹＯ２を選択することにより、差
動増幅型センスアンプＳＡＩおよびＳＡ２のうちいずれ
か１つの出力が入出力線１１０に導出されるようにする
。

なお、第２図では、上位および下位メモリセルアレイ１
ａおよび１ｂがそれぞれ２組のビット線対を備えた場合
を示しているが、さらに多くのビット線対が設けられて
もよい。

次に、第１図および第２図に示す実施例の動作を説明す
る。なお、第２図において点線で囲まれたメモリセルＭ
Ｃ３１が選択され、このメモリセルＭＣ３１から情報を
読出す場合の動作を以下に説明する。この場合の各タイ
ミング信号のタイミングチャートを第３図に示す。した
がって、以下の動作説明は、この第３図を参照して行な
う。

まず、Ｘアドレスバッファ１０に入力されたロウアドレ
ス信号が変化すると、タイミング信号ＭＴＬ、ＭＴＲ，
ＤＴＲ，ＤＴＬ、ＭＴＬ’　、ＭＴＲ’　、ＤＴＲ’　
、ＤＴＬ’がｒＨＪレベルとなる。

これによって、上位メモリセル用負荷トランジスタＭＴ
Ｉ〜ＭＴ４．上位ダミーセル用負荷トランジスタＤＴ１
〜ＤＴ４．下位メモリセル用負荷トランジスタＭＴ５〜
ＭＴ８．下位ダミーセル用負荷トランジスタＤＴ５〜Ｄ
Ｔ８がいずれも導通状態となる。このとき、タイミング
信号ＬＳＬはｒＨＪレベルであり、ＣＭＯＳインバータ
ＣＶＩの出力はｒＬＪレベルとなっている。このｒＬＪ
レベルの信号が各負荷トランジスタＭＴＩ〜ＭＴ８、Ｄ
ＴＩ〜ＤＴ８を介してビット線ＢＬＩ〜ＢＬ８に与えら
れる。したがって、各ビット線ＢＬ１〜ＢＬ８の電位は
ｒＬＪレベルとなっている。

このとき、タイミング信号ＢＬＴはｒＬＪレベルである
ため、接続トランジスタＣＴ１〜ＣＴ４はいずれも非導
通状態となっている。そのため、ビット線ＢＬＩ〜ＢＬ
４とビット線ＢＬ５〜ＢＬ８とは、電気的に切離されて
いる。また、ロウアドレス信号の変化に応答して、タイ
ミング信号ＹＬおよびＹＲがｒＨＪレベルになるため、
各トランスファゲートトランジスタＴ６１〜ＴＧ４が導
通し、ビット線ＢＬ５〜ＢＬ８の電位が差動増幅型セン
スアンプＳＡＩおよびＳＡ２の各ノードに伝えられる。

このとき、ビット線ＢＬ５〜ＢＬ８の電位はいずれもｒ
ＬＪレベルであるため、差動増幅型センスアンプＳＡＩ
およびＳＡ２はその両端のノードがいずれもｒＬＪレベ
ルにリセットされている。

その後、タイミング信号ＭＴＬ、ＭＴＲ，ＤＴＬ、ＭＴ
Ｒ’　、ＤＴＲ’　、ＤＴＬ’がｒＬＪレベルとなる。

これによって、下位メモリセル用負荷トランジスタＭＴ
５および上位ダミーセル用負荷トランジスタＤＴ２を除
くすべての負荷トランジスタが非導通状態となる。すな
わち、選択されたダミーセルＭＣ３１に対応する下位メ
モリセル用負荷トランジスタＭＴ５およびダミーセルＤ
Ｃ２に対応する上位ダミーセル用負荷トランジスタＤＴ
２のみが導通状態を維持する。このとき、同時にタイミ
ング信号ＬＳＬもｒＬＪレベルになるため、ＣＭＯＳイ
ンバータＣｖＩの出力は「Ｈ」レベルとなる。このｒＨ
Ｊレベルの信号が、下位メモリセル用負荷トランジスタ
ＭＴ５および上位ダミーセル用トランジスタＤＴ２を介
してビット線ＢＬ５およびＢＬ２に伝達される。したが
って、ビット線ＢＬ５およびＢＬ２の電位がｒＨＪレベ
ルになる。なお、他のビット線ＢＬＩ、ＢＬ３゜ＢＬ４
．ＢＬ６〜ＢＬ８の電位は、ｒＬＪレベルである。さら
に、このときタイミング信号ＹＬおよびＹＲがｒＬＪレ
ベルとなり、トランスファゲートトランジスタＴＧＩ〜
ＴＧ４か非導通状態となる。したがって、ビット線ＢＬ
５〜ＢＬ８と差動増幅型センスアンプＳＡＩおよびＳＡ
２とが切離される。

さらに、このときタイミング信号ＤＷＬがｒＨＪレベル
となる。ダミーセルＤＣ１〜ＤＣ８は、予めすべてしき
い値の低い状態に設定されている。

したかって、タイミング信号ＤＷＬがｒＨＪレベルにな
ったことに応答して、ダミーセルＤＣＩ〜ＤＣ４が導通
状態となる。さらに、このときロウデコーダ９によって
ワード線ＷＬ３か選択され、このワード線ＷＬ３にｒＨ
Ｊレベルの電位が与えられる。ワード線ＷＬ３か選択さ
れたことによって、メモリセルＭＣ３１はその設定内容
に応じて導通状態または非導通状態となる。

もし、選択されたメモリセルＭＣ３１が論理「１」の状
態すなわちしきい値の低い状態に設定されておれば、メ
モリセルＭＣ３１は導通状態となる。このとき、対応す
る下位メモリセル用負荷トランジスタＭＴ５も導通状態
となっている。したがって、ＣＭＯＳインバータＣＶＩ
の出力端子（電源となる）と接地との間に、第４図に示
すような抵・抗分割回路が形成される。前述したように
、メモリセル用負荷トランジスタＭＴＩ〜ＭＴ８は、そ
の電流駆動能力が、各メモリセルＭＣ１１〜ＭＣ４４の
電流駆動能力よりも小さくなるように構成されている。

すなわち、メモリセル用負荷トランジスタのオン抵抗は
、メモリセルのオン抵抗よりも大きい。したがって、メ
モリセルＭＣ３１が導通状態になっても、ビット線ＢＬ
５の電位はほとんど上昇せず、低い値に保たれる（第５
図参照）。

逆に、選択されたメモリセルＭＣ３１が論理ｒＯＪの状
態すなわちしきい値が高い状態に設定されていれば、ワ
ード線ＷＬ３が選択されてもメモリセルＭＣ３１は導通
しない。そのため、ビット線ＢＬ５（７）電位は、ＣＭ
ＯＳインバータＣＶＩのｒＨＪレベルの出力により、徐
々に上昇する（第５図参照）。

ところで、前述したように、各ダミーセル用負荷トラン
ジスタＤＴＩ〜ＤＴ８の電流駆動能力は、各メモリセル
用負荷トランジスタＭＴＩ〜ＭＴ８の電流駆動能力より
も大きくなるように選ばれている。そのため、各ダミー
セル用負荷トランジスタのオン抵抗は、各メモリセル用
負荷トランジスタのオン抵抗よりも小さくなる。したが
って、上位ダミーセル用負荷トランジスタＤＴ２が導通
してダミーセルＤＣ２とともに抵抗分割回路が形成され
ると、ビット線ＢＬ２の電位は、第５図に点線で示すよ
うに、ビット線ＢＬ５におけるｒＯＪ読出の電位と「１
」の電位との中間の電位となる。

なお、その他のビット線ＢＬＩ、ＢＬ３．ＢＬ４、ＢＬ
６〜ＢＬ８は、対応するメモリセル用負荷トランジスタ
およびダミーセル用負荷トランジスタがすべて非導通状
態であるため、フローティング状態となっており、ｒＬ
Ｊレベルを維持している。

゛その後、タイミング信号ＤＴＲおよびＭＴＬ’がｒＬ
Ｊレベルに立下げられるとともに、ワード線ＷＬ３の電
位およびタイミング信号ＤＷＬの電位もｒＬＪレベルに
立下げられる。したがって、上位ダミーセル用負荷トラ
ンジスタＤＴ２．下位メモリセル用負荷トランジスタＭ
Ｔ　５．ダミーセルＤＣ１〜ＤＣ４メモリセルＭＣ３１
がすべて非導通状態となる。したがって、ビット線ＢＬ
２およびＢＬ５も他のビット線と同様にフローティング
状態となる。

その後、タイミング信号ＢＬＴがｒＨＪレベルになり、
接続トランジスタＣＴ１〜ＣＴ４が導通状態とされる。

これによって、ビット線ＢＬＩ〜ＢＬ４とビット線ＢＬ
５〜ＢＬ８とがそれぞれ接続される。そのため、ビット
線ＢＬＩとＢＬ５とが、ビット線ＢＬ２とＢＬ６とが、
ビット線ＢＬ３とＢＬ７とが、ビット線ＢＬ４とＢＬ８
とがそれぞれ等電位にされる。さらに、タイミング信号
ＹＬおよびＹＲがｒＨＪレベルにされ、トランスフアゲ
−）ＴＧ１〜ＴＧ４が導通状態にされる。

これによって、ビット線ＢＬ５およびＢＬ６の電位が差
動増幅型センスアンプＳＡＩに与えられ、ビット線ＢＬ
７およびＢＬ８の電位が差動増幅型センスアンプＳＡ２
に与えられる。タイミング信号ＹＬおよびＹＲをｒＬＪ
レベルに立下げた後、センスアンプ活性化信号Ｔ石をｒ
ＬＪ　レベルとし、差動増幅型センスアンプＳＡＩおよ
びＳＡ２を活性化する。したがって、差動増幅型センス
アンプＳＡＩは、ビット線ＢＬ５およびＢＬ６の間に生
じている電位差を増幅する。

その後、コラムデコーダ８がゲートトランジスタＹＧＩ
およびＹＧ２を選択し、差動増幅型センスアンプＳＡＩ
の出力を人出力線１１０に伝達させる。

なお、他のメモリセルが選択された場合も上記と同様の
動作が行なわれる。すなわち、分割された２組のビット
線対に含まれる４本のビット線のうち、選択されたメモ
リセルの属するビット線の電位が読出電位に設定され、
そのビット線の属するビット線対と反対側のビット線対
における非選択側のビット線の電位が中間電位に設定さ
れる。

その後、両ビット線対が接続され、その電位差がセンス
アンプにより増幅される。

なお、以上説明した実施例では、メモリセル用負荷トラ
ンジスタおよびダミーセル用負荷トランジスタを介して
各ビット線ＢＬＩ〜ＢＬ８のリセットを行なうようにし
たが、これに代えて別途リセット専用のトランジスタを
設け、このリセット専用のトランジスタを介して各ビッ
ト線のリセットを行なうようにしてもよい。

また、以上説明した実施例では、差動増幅型センスアン
プとしてフリップフロップ型のものを図示したが、これ
に代えてたとえばカレントミラー型のセンスアンプを用
いてもよい。

さらに、以上説明した実施例では、ダミーセルとダミー
セル用負荷トランジスタとを用いてビット線に中間電位
を設定するようにしたが、これに代えて外部から該当の
ビット線に直接中間電位を与えるようにしてもよい。ま
た、ダミーセル用負荷トランジスタとメモリセル用負荷
トランジスタのオン抵抗は同じにしておき、ダミーセル
のオン抵抗をメモリセルのオン抵抗よりも大きくして、
ビット線に中間電位を設定するようにしてもよい。

［発明の効果コ 以上のように、この発明によれば、隣接する２本のビッ
ト線をビット線対とし、一方のビット線に読出電位を、
他方のビット線に中間電位を設定するようにしたので、
差動増幅型のセンスアンプを用いて読出データのセンス
を行なうことができる。その結果、従来のフラッシュＥ
ＥＦＲＯＭで用いられていた電流検出型センスアンプに
比べてセンスアンプのレイアウト面積を低減でき、各ビ
ット線ごとに読出データのセンスを行なうことができる
。したがって、高速のページモード読出を実現すること
ができる。

また、各ビット線対を２分割し、一方のビット線対では
読出電位の設定を、他方のビット線対では中間電位の設
定を行ない、その後嗣ビット線対を接続してセンスアン
プに与えるようにしたので、各センスアンプをビット線
の一端に配置することができる。その結果、データの人
出力線の配線のレイアウトが簡単になるとともに、その
配線長も短くてすむ。

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す概略ブロッ
ク図である。 第２図は、第１図に示す実施例の要部の構成を示す回路
図である。 第３図は、第１図および第２図に示す実施例の動作を説
明するためのタイミングチャートである。 第４図は、第２図に示す実施例において、データ読出時
にメモリセルとメモリセル用負荷トランジスタによって
構成される抵抗分割回路を示す回路図である。 第５図は、第１図および第２図に示す実施例において、
各ビット線に設定される電位の関係を示すグラフである
。 第６図は、従来のフラッシュＥＥＦＲＯＭの構成を示す
ブロック図である。 第７図は、第６図に示されるメモリセルアレイの回路構
成を示す図である。 第８図は、メモリセルの断面図である。 第９図は、第８図のメモリセルの等価回路図である。 第１０図は、第７図のフラッシュＥＥＦＲＯＭの消去動
作を説明するための図である。 第１１図は、メモリトランジスタの消去動作を説明する
ための断面図である。 第１２図は、第７図のフラッシュＥＥＰＲＯＭの書込動
作を説明するための図である。 第１３図は、メモリトランジスタの書込動作を説明する
ための断面図である。 第１４図は、電流検出型センスアンプの回路構成を示す
図である。 第１５図は、従来の半導体記憶装置の他の例を示す図で
ある。 図において、１ａは上位メモリセルアレイ、１ｂは下位
メモリセルアレイ、２は接続トランジスタ群、３ａは上
位メモリセル用負荷トランジスタ群、３ｂは下位メモリ
セル用負荷トランジスタ群、４ａは上位ダミーセル用負
荷トランジスタ群、４ｂは下位ダミーセル用負荷トラン
ジスタ群、５はトランスファゲートトランジスタ群、６
はセンスアンプ群、７はＹゲート、８はコラムデコーダ
、９はロウデコーダ、１０はＸアドレスフくツファ、１
１はＹアドレスバッファ、１２は入出カッくツファ、１
３は制御信号人力バッファ、１４はタイミング信号発生
回路を示す。 テ゛−タ 渠４図 第Ｓ図 ｉ秋、 第７図 第１４図 萬１５図 ８１０図

Claims (1)

1. 【特許請求の範囲】 差動増幅により情報の読出が行なわれる半導体記憶装置
   であって、 第１および第２のビット線からなる少なくとも１組の第
   １のビット線対、 前記第１のビット線対に対応して設けられ、第３および
   第４のビット線からなる少なくとも１組の第２のビット
   線対、 それぞれが前記第１〜第４のいずれかのビット線に接続
   され、第１または第２の状態に設定された複数のメモリ
   セル、 前記複数のメモリセルのいずれかを選択するためのメモ
   リセル選択手段、 前記第１〜第４のビット線のうち前記メモリセル選択手
   段によって選択されたメモリセルの属するビット線の電
   位を当該選択されたメモリセルの設定された状態に応じ
   て第１または第２の読出電位に設定するための読出電位
   設定手段、 前記メモリセル選択手段によって前記第１のビット線に
   属するメモリセルが選択されたときは前記第４のビット
   線の電位を、前記第２のビット線に属するメモリセルが
   選択されたときは前記第３のビット線の電位を、前記第
   ３のビット線に属するメモリセルが選択されたときは前
   記第３のビット線の電位を、前記第４のビット線に属す
   るメモリセルが選択されたときは前記第１のビット線の
   電位を、それぞれ前記第１の読出電位と前記第１の読出
   電位との中間電位に設定するための中間電位設定手段、 前記読出電位設定手段および中間電位設定手段による電
   位の設定後に、前記第１のビット線と前記第３のビット
   線とを電気的に接続し、かつ前記第２のビット線と前記
   第４のビット線とを電気的に接続するためのビット線接
   続手段、および前記ビット線接続手段によって接続され
   た前記第１および第３のビット線の電位と、前記ビット
   線接続手段によって接続された前記第３および第４のビ
   ット線の電位との差を検知して増幅する少なくとも１つ
   の差動増幅型のセンスアンプを備える、半導体記憶装置
   。