KR101095730B1 - 앤티퓨즈를 기반으로 하는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 앤티퓨즈(anti-fuse)를 기반으로 하는 비휘발성 반도체 메모리 장치에 대한 것으로서, 보다 상세하게는, 앤티퓨즈(anti-fuse) 역할하는 저장 MOS 트랜지스터와 액세스 MOS 트랜지스터로 구성되는 메모리 셀을 기반으로 하는 반도체 메모리에 관한 것이다.
본 발명은 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와, 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과, 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터로 구성되는 것을 특징으로 한다.

Description

앤티퓨즈를 기반으로 하는 반도체 메모리 장치{anti-fuse based semiconductor memory device}

본 발명은 앤티퓨즈를 기반으로 하는 반도체 메모리 장치에 대한 것으로서, 보다 상세하게는, 앤티퓨즈(anti-fuse) 역할하는 저장 MOS 트랜지스터와 액세스 MOS 트랜지스터로 구성되는 메모리 셀을 기반으로 하는 반도체 메모리 장치에 관한 것이다.

종래 기술인 한국공개특허 제2001-0056831호는 반도체 소자의 앤티퓨즈를 형성하는 방법에 관한 것으로, 더 상세하게는 반도체 기판의 직각모양의 모서리부분을 이용하여 보다 낮은 전압에서 쉽게 절연막이 깨질 수 있도록 하는 반도체 소자의 앤티퓨즈 형성방법에 관한 것으로, 상기 기술에 의한 앤티퓨즈의 형성방법은 하부 공정이 완료된 반도체 기판 상에 일정한 패턴을 형성하여 직각모양의 모서리를 갖는 구조로 형성하는 단계; 이후 게이트 산화막을 증착하고 게이트 산화막의 상부에 나이트라이드 막/제 1폴리실리콘막을 적층하는 단계; 이후 반도체 기판의 직각모양의 모서리 부분의 제 1 폴리실리콘막이 노출되도록 감광막 패턴을 형성하는 단계; 이후 노출된 제 1 폴리실리콘막을 건식식각을 행하여 반도체 기판의 직각모양의 모서리 부분의 나이트라이드 막이 우선적으로 노출되도록 하는 단계; 이후 나이트라이드 막을 건식식각하는 단계; 및 이후 제 2 폴리실리콘막을 증착하고 패턴을 형성하는 단계를 포함하여 이루어져 있고, 상기 기술에 따른 반도체 소자의 앤티퓨즈 형성방법에 의하여 보다 낮은 전압을 사용하여서도 깨뜨릴 수 있는 반도체 소자의 앤티퓨즈 형성방법에 대한 것이다.

또한 한국공개특허 제1997-0067848호는 워드 라인의 정보를 액세스하는 액세스 트랜지스터(T)와, 액세스 트랜지스터(T)가 동작함에 따라 비트라인을 통해 저장된 정보를 저장하는 스토리지 노드 캐패시터(C)와, 스토리지 노드 캐패시터에 전하를 공급하는 차아지업 트랜지스터(P)로 구성되어, 스토리지 노드 캐패시터에 지속적인 전하를 공급할 수 있고, 이로써, 반도체 메모리 소자의 처리 속도를 향상시킬 수 있는 반도체 메모리 소자 및 그의 제조방법에 대한 것이다.

한편 비휘발성 반도체 메모리는 전원이 공급이 되지 않아도 메모리 셀에 저장된 정보가 계속 유지되는 반도체 메모리이다.

일반적으로 한 번 프로그램(One-time programmable, OTP)할 수 있는 메모리 장치는 비휘발성 메모리이며 전기적으로 프로그램이 된다. 상기 메모리 장치의 데이터 저장 원리는 앤티퓨즈(anti-fuse)로 MOS 트랜지스터에서 유발되는 게이트 브레이크다운(gate breakdown)을 이용하여 저항성 경로를 생성시킴으로써 프로그램하는 것이다. 특히 게이트 브레이크다운(gate breakdown)이 발생되는 경로를 게이트와 소스 사이에 있는 산화막와, 게이트와 드레인 사이에 있는 산화막에서 유발되도록 한다. 그리하여 1개의 저장 MOS 트랜지스터에 2 비트 정보를 프로그램하는 것이다.

종래 기술로서 도 1은 저장 N-채널 MOS 트랜지스터(990)에 대한 단면도이다. 도 1에 도시된 바와 같이 통상적인 N-채널 MOS 트랜지스터로서 얇은 산화막(935)을 갖고 있고, 그 산화막(935) 위에서 다결정 실리콘으로 형성된 게이트(940)가 있으며, 그 게이트(940) 측면에는 측벽 스페이스(925)가 형성되어 있고, 게이트(940)를 사이에 두고 이격하여 소스 영역(916)과 드레인 영역(917)이 N형으로 고농도 및 저농도로 도핑되어 있으며, 반도체 기판(915)은 P형으로 저농도로 도핑되어 있다.

상기 저장 N-채널 MOS 트랜지스터에서 게이트(940)에 0V 전압을 갖는 그라운드(GND)에 접속되어 있고, 소스 영역(916)나 드레인 영역(917)에 고전압을 인가하여 산화막에서 게이트 브레이크다운(gate breakdown)을 유발시켜 저항성 경로를 생성시키는 것이 프로그램의 기본 원리이다.

따라서 소스 영역(916)이나 드레인 영역(917)에 고전압을 인가할 수 있는 액세스 MOS 트랜지스터가 필요하다.

게이트 브레이크다운(gate breakdown)의 발생되는 경로로서 게이트(940)와 소스 영역(916) 사이의 산화막(935)에 생성되는 저항성 경로(936)와, 게이트(940)와 드레인 영역(917)사이의 산화막(935)에 생성되는 저항성 경로(937)를 이해를 돕기 위해 따로 굵은 선으로 도시되어 있다.

상기 저장 MOS 트랜지스터(990)는 얇은 산화막 MOS 트랜지스터가 사용되는 데 반면에 고전압 동작에 적합하기 위해 액세스 MOS 트랜지스터는 두꺼운 산화막 MOS 트랜지스터가 사용되어야 한다는 단점이 있다.

종래 기술로서 도 2는 2개의 액세스 N-채널 MOS 트랜지스터와 1개의 저장 N-채널 MOS 트랜지스터로 구성되는 메모리 셀(910)에 대한 회로도이다.

도 2에서 도시한 바와 같이 저장 N-채널 MOS 트랜지스터(900)의 게이트는 0V 전압을 갖는 그라운드(GND)에 접지되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 게이트는 각각의 워드라인(WL0,WL1)과 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 드레인은 비트라인(BL)과 공통으로 접속되어 있고 각각의 액세스 N-채널 MOS 트랜지스터(901,902)의 소스는 저장 N채널 MOS 트랜지스터(900)의 소스(956)와 드레인(957)에 각각으로 접속되어 있다.

앞에서 상술된 바와 같이 저장 N-채널 트랜지스터(900)의 소스(956)나 드레인(957)에 고전압을 인가하려면 액세스 N-채널 MOS 트랜지스터(901,902)를 통하여 고전압이 전달되어야 한다.

따라서 공통 비트라인(BL)에 고전압을 인가해야 하고 선택된 워드라인(WL0 혹은 WL1)에는 보다 높은 고전압을 인가해야 한다. 이는 워드라인(WL0, WL1)를 구동하는 주변 회로가 프로그램을 위한 고전압과 읽기 위한 저전압을 복합하여 다룸으로서 복잡해지고 이를 위한 레이아웃 면적이 더 요구된다.

또한 비트라인(BL)를 구동하고 제어하는 주변 회로도 프로그램을 위한 고전압과 읽기 위한 저전압을 복합하여 다룸으로서 복잡해지고 이를 위한 레이아웃 면적이 더 요구된다.

또한 메모리 셀이 두 가지 두께가 다른 산화막 MOS 트랜지스터들이 고밀도로 제조되어야하므로 제조 공정이 상대적으로 더욱 까다로와진다.

상기 문제점을 해결하기 위해 본 발명은 액세스 MOS 트랜지스터가 저전압으로 동작해도 프로그램이 될 수 있는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 목적이 있다.

또한 본 발명은 저전압 제어 동작으로 프로그램이 가능한 메모리 셀을 구비함으로써 그 메모리 셀을 구동하거나 제어하는 주변회로에서 고전압관련 부분을 제거하여 회로가 단순화되고 집적도를 높힐 수 있는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 있다.

또한 본 발명의 목적은 모두 얇은 산화막 MOS 트랜지스터들로 구성될 수 있는 메모리 셀 및 앤티퓨즈를 기반으로 하는 반도체 메모리 장치를 제공하는 데 있다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.

본 발명은 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와, 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과, 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터로 구성된다.

본 발명은 프로그램 동작일때 상기 VSG에 고전압이 공급되고 VSB는 VCC 전압과 고전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가된다.

상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 MOS 트랜지스터의 채널이 도통 상태가 되어, 상기 액세스 MOS 트랜지스터와 직렬 연결된 상기 저장 MOS 트랜지스터의 소스나 드레인이 BL과 같은 전압이 된다.

상기 앤티퓨즈를 기반으로 하는 반도체 메모리 장치는 컬럼 디코더(column decoder)를 더 포함하고, 상기 컬럼 디코더는, 게이트에 VCC 및 0V 전압으로 인가되는 트랜스미션 게이트와, GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하고, WPB 신호를 받아 제어되는 트랜지스터들로 구성되되, 상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, WD0, WD1이 데이터 입력신호로서 인버터을 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 GBL0, GBL1이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 BL0, BL1에 전달된다. 따라서, 데이터 '0' 또는 데이터 '1'로 저장된다. 상기 데이터 저장을 위해 WD0, WD1을 통하여 각각 데이터 입력 신호로서 로직 레벨 '0' 또는 로직 레벨 '1'이 입력된다.

본 발명은 선택된 상기 저장 MOS 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.

상기 컬럼 디코더를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과, 상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 MOS 트랜지스터와, 상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기가 더 포함되되, 상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다.

상기 센스 증폭기에 대한 회로는 래치(latch)형 센스 증폭기이다.

본 발명은 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와; 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과; 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터로 이루어진 반도체 메모리가 행렬 구조로 배열된 메모리 어레이와; 상기 메모리 어레이에서 필요한 VSG 버스와 VSB를 생성하는 전압공급기와; 상기 전압공급기에 디코딩 출력신호가 연결되고, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와; VPP를 생성하여 상기 전압공급기에 공급하는 VPP 생성기와; 비트라인을 선택하는 컬럼 디코더와; 입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와; 저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로를 포함하여 구성된다.

본 발명에 따르면 1개의 저장 MOS 트랜지스터와 2개의 액세스 트랜지스터들을 모두 얇은 산화막 MOS 트랜지스터로 하는 메모리 셀로 구비하여 2 비트 정보를 프로그램 및 읽기 기능하고 로직 공정과 호환성이 높은 비휘발성 반도체 메모리 장치가 제공된다.

또한 저장 MOS 트랜지스터의 소스 영역 혹은 드레인 영역에 고전압 대신 저전압이 인가되는 동작 구조로 되기 때문에 이에 대한 신뢰성이 좋아진다.

또한 저장 MOS 트랜지스터의 소스 영역 혹은 드레인 영역에 고전압을 전달하기 위해 액세스 MOS 트랜지스터의 게이트에 접속된 워드라인과 드레인에 접속인 비트라인에 충분히 높은 전압을 인가된 종래의 기술에서 대신 저전압으로 동작하기 때문에 이와 관련하여 고전압을 발생하고 전달하는 회로가 불필요하여 단순화 되고 소비전력이 절감이 된다.

또한 메모리 셀의 MOS 트랜지스터들이 한 종류의 얇은 산화막 두께를 가지게 때문에 메모리 어레이에 대한 제조 공정이 유리하다.

도 1은 본 발명과 관련된 기술에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 2는 본 발명과 관련된 기술에 따른 메모리 셀에 대한 회로 도면.
도 3은 본 발명에 따른 저장 MOS 트랜지스터를 보여주는 단면도.
도 4는 본 발명에 따른 메모리 셀에 대한 회로 도면.
도 5는 본 발명에 따른 메모리 어레이에 대한 회로 도면.
도 6은 본 발명에 따른 메모리 어레이에 데이터가 프로그램이 되는 것을 보여주는 회로 도면.
도 7은 본 발명에 따른 메모리 어레이에 데이터를 전달하기 위한 쓰기 회로 도면.
도 8은 본 발명에 따른 메모리 장치에서 데이터가 프로그램이 되는 것을 보여주는 타이밍 도면.
도 9는 본 발명에 따른 데이터를 센스 증폭기로 판독하는 것을 보여 주는 도면.
도 10은 본 발명에 따른 메모리 장치에서 저장된 데이터를 읽는 것을 보여주는 타이밍 도면.
도 11은 본 발명에 따른 전체적인 메모리 구성 도면.

이어지는 본 발명의 실시하기 위한 구체적인 내용은 사실상 본 발명의 단순한 예시에 해당하며 본 발명이나 본 발명의 적용 및 사용들을 제한하고자 의도된 것은 아니다. 또한, 앞에서 기재된 기술 분야, 배경기술 및 하기 상세한 설명에서 내포된 어떤 이론들에 의해 구속되고자 하는 어떤 의도도 없다.

또한 상술한 목적, 특징 및 효과는 첨부된 도면을 참조하여 상세하게 후술되어 있는 상세한 설명을 통하여 보다 명확해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.

본 발명은 벌크 실리콘 웨이퍼나 혹은 절연 층상의 실리콘의 박막(보통은 실리콘-온-절연체 즉, SOI로 알려짐)으로 구성된 반도체 기판에 위에 형성되는 MOS 디바이스를 포함한다.

본 발명에 따른 저장 MOS 트랜지스터(250)가 도 3에 도시되어 있다.

상기 저장 MOS 트랜지스터(250)는 종래의 기술과 달리 게이트에 고전압이 인가되더라도 채널이 형성되지 않도록 P-채널 MOS 트랜지스터가 사용된다.

상기 저장 MOS 트랜지스터(250)는 통상적인 P-채널 MOS 트랜지스터와 유사하게 소스 영역(16)과 드레인 영역(17)이 P형으로 고농도로 도핑되어 있고 다결정 실리콘으로 형성된 게이트(40)가 얇은 산화막(35)의 위에 놓이고 반도체 기판(15)은 N형의 저농도로 도핑되어 있다.

여기에서 반도체 기판(15)은 N형으로 도핑된 N형 웰로 형성된 경우도 포함될 수 있다.

또한 소스 영역(16) 및 드레인 영역(17)에서 저농도로 도핑되어 수평적으로 확장된 LDD(lightly-doped drain) 구조를 포함한다.

상기 저장 P-채널 MOS 트랜지스터(250)에서 본 발명에 따른 프로그램 동작은 게이트(40)에 고전압을 인가하고 소스 영역(16) 혹은 드레인 영역(17)을 선택하여 0V 전압로 인가를 함으로써 수행된다. 상기 수행으로 얇은 산화막(35)에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 발생된다.

다시 말해 상기 저장 MOS 트랜지스터(250)에서는 상술한 종래의 기술과 달리 게이트(40)에 접속된 VSG에 고전압을 인가하고 소스 전극(216) 혹은 드레인 전극(217)에 선택적으로 0V 전압을 인가한다. 이로써 각각 게이트 브레이크다운(gate breakdown)이 유발될 수 있는 데 게이트(40)와 소스 영역(16) 사이의 저항성 경로(36), 혹은 게이트(40)와 드레인 영역(17) 사이의 저항성 경로(37)가 선택적으로 생성된다.

즉 상기 얇은 산화막(35)에서 게이트(40)와 소스 영역(16) 사이의 저항성 경로(36), 혹은 게이트(40)와 드레인 영역(17) 사이의 저항성 경로(37)가 생성되어 앤티퓨즈(anti-fuse) 기능이 이루어진다.

본 발명의 따른 일 실시예에서 게이트에 전압을 인가하기위한 게이트에 접속된 VSG에 프로그램 동작일때는 고전압인 VPP 전압이 되게 하고 그 외 동작이나 보통의 경우 전원 전압인 VCC 전압이 된다.

또한 반도체 기판(15)에 접속된 반도체 기판 전극(VSB)은 프로그램 동작일때는 VCC 전압과 VPP 전압 사이의 전압이거나 플로팅 상태(floating state)로 된다. 이것은 게이트(40)와 VSB와의 전압차를 최소화하고 전류 경로를 차단하여 게이트(40)와 채널영역 간의 산화막(35)에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위함이다.

또한 상기 생성된 저항성 경로(36,37)가 앤티퓨즈(anti-fuse) 역할을 하게 된다. 여기에서 반도체 기판 전극(VSB)은 보통 때는 전원 전압인 VCC 전압으로 인가되는 데 프로그램 동작할 때에는 VSG에 인가된 고전압과 유사한 전압으로 인가하게 되므로 게이트(40)와 전압의 차이가 크지 않아 게이트(40)와 반도체 기판(15) 사이에 저항성 경로가 발생되지 않는다.

그 밖에 반도체 기판 전극(VSB)는 프로그램 동작할 때 플로팅 상태(floating state)로 만들어 게이트(40)와 반도체 기판(15) 사이에 저항성 경로가 발생되지 않도록 할 수 있다.

예를 들어 여기에서 VPP 전압은 VCC 전압보다 높은 고전압으로 VCC 전압은 통상적으로 게이트 산화막에 걸리는 전계가 약 5 MV/cm 정도가 되도록 하며 VPP 전압은 약 20 MV/cm 정도가 되도록 하는 것이 바람직한 예가 될 수 있다.

예를 들어 게이트 길이가 130 nm를 갖는 공정에서 게이트 산화막의 두께가 2.3 nm이면 VCC 전압은 1.2 V 정도, VPP 전압은 5V 정도로 하는 것이 바람직하다.

따라서 상기 저항성 경로들(36,37)의 유무에 따라 2 비트 정보를 저장하게 되며 소스 영역(16)나 드레인 영역(17)에 0V 전압을 인가하여 프로그램이 될 수 있는 구조로 되기 때문에 저전압 동작이 가능하게 된다.

즉 상기 저장 MOS 트랜지스터(250)를 액세스하기 위한 MOS 트랜지스터는 저장 MOS 트랜지스터(250)와 유사한 얇은 산화막 MOS 트랜지스터로 구비될 수 있다. 이로써 메모리 셀은 모든 MOS 트렌지스터들이 얇은 산화막 MOS 트레지스터들로 구성될 수 있다.

도 4는 본 발명에 따른 메모리 셀(210)에 대한 회로 도면이다. 도 4에서 도시된 바와 같이 2개의 액세스 N-채널 MOS 트랜지스터들(201,202)과 1개의 저장 P-채널 MOS 트랜지스터(200)로 구성된다.

상기 저장 P-채널 트랜지스터(200)의 소스(256) 및 드레인(257)은 상기 액세스 N-채널 트랜지스터들(201,202)의 소스(256,257)에 각각 접속되어 있다.

상기 저장 P-채널 MOS 트랜지스터(200)의 게이트은 VSG로 연결되어 있으며 상기 액세스 트랜지스터들(201,202)의 드레인은 비트라인(BL)에 공통으로 접속되어 있다.

또한 상기 액세스 N-채널 MOS 트랜지스터들(201,202)의 게이트는 워드라인(WL0, WL1)에 각각 접속되어 있다.

본 발명의 일 실시예에 따르면 프로그램 동작일때 VSG에 VPP 전압이 공급되고 VSB는 VCC 전압과 VPP 전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가된다.

상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 N-채널 트랜지스터(201, 혹은 202)의 채널은 도통 상태가 된다.

상기 액세스 N-채널 트랜지스터(201, 혹은 202)와 직렬 연결된 상기 저장 P-채널 트랜지스터(200)의 소스나 드레인이 BL과 같은 전압, 즉 0V 전압이 된다.

예들 들어 WL0가 선택되어 로직 레벨 '1'이 되면 WL0와 접속된 액세스 N-채널 트랜지스터(201)의 채널이 도통 상태가 되어 그 트랜지스터(201)와 연결된 저장 P-채널 트랜지스터(200)의 소스(256)가 BL과 같은 0V 전압이 된다.

이로써 저장 P-채널 트랜지스터(200)에서 게이트(VSG)와 소스(256)사이에 VPP 전압이 인가되므로 그 사이에 있는 산화막에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다.

상기 WL1이 선택될 경우에는 상기와 유사한 방식으로 저장 P-채널 트랜지스터(200)의 게이트(VSG)와 드레인(257) 사이에 있는 산화막에 저항성 경로가 생성된다.

한편 메모리 셀(210)을 행과 열로 배열되어 메모리 어레이가 구성되고 메모리 장치에 집적된다.

본 발명에 따른 메모리 어레이는 도 5에 도시된 바와 같다. 도 5에 도시된 바와 같이 메모리 어레이(50)는 메모리 셀(210)이 행렬 구조로 배열되어 집적되어 있다.

상기 메모리 어레이에서 워드라인와 비트라인에 선택된 메모리 셀을 구성하고 있는 저장 MOS 트랜지스터에 프로그램 동작을 통하여 저장된다.

로우 디코더(row decoder)에 의해 선택된 워드라인 내에서 컬럼 디코더(column decoder)에 의해 선택된 비트라인의 전기적인 상태에 따라 프로그램된다.

이하 저장 MOS 트랜지스터의 산화막에 저항성 경로가 없는 상태는 데이터 '1'로, 저항성 경로가 있으면 데이터 '0'으로 저장된 것으로 정의하여 설명한다. 반대의 경우도 정의 될 수 있으며 본 발명이 여기에 국한되는 것은 아니다.

상기 정의에 따르면 초기에는 모두 데이터가 '1'로 저장된 상태이다. 따라서 데이터 '0'을 저장하기 위해서 선택된 저장 MOS 트랜지스터의 게이트에 저항성 경로를 생성시켜야 한다.

반대로 데이터 '1'을 저장하기 위해서는 워드라인과 비트라인에 의해 선택되더라도 해당하는 저장 MOS 트랜지스터에는 저항성 경로가 생성되지 않도록 방지하여야 한다. 이를 위해 선택된 상기 비트라인을 플로팅 상태(floating state)가 되게 한다.

상기 워드라인이 선택되면 선택된 워드라인에 VCC 전압으로 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 인가된다.

구체적으로 살펴보면, 상기 메모리 셀의 공통 비트라인은 다른 메모리 셀의 공통 비트라인과 접속되고 열로 나열되어 비트라인 버스(BL0, BL1, BL2, ...)를 이룬다.

상기 비트라인 버스는 컬럼 디코더(column decoder)의 선택을 받아 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)와 연결되어 읽기 회로와 쓰기 회로에 데이터를 주고 받는다.

상기 메모리 셀의 각각의 워드라인은 다른 메모리 셀의 워드라인과 접속되고 행으로 나열되어 워드라인 버스(WL0, WL1, WL2, WL3, WL4, ...)를 이룬다.

상기 워드라인은 로우 디코더(row decoder)의 출력단자와 접속되어 로우 디코더에 의해 선택된다.

상기 저장 P-채널 MOS 트랜지스터(505)의 게이트는 다른 저장 P-채널 MOS 트랜지스터(505)와 접속되어 행으로 VSG 버스(VSG0,VSG1,VSG2, ...)을 이룬다.

상기 VSG 버스는 전압공급기(110)를 통하여 평상시는 VCC 전압이 되나, 프로그램 동작일때 선택된 개별의 VSG는 VPP 전압으로 상승된다.

본 발명의 일 실시예에서 VSG를 행에 따라 개별화시킨 것은 VPP 전압이 고전압이므로 게이트 누설전류의 영향을 피하기 위함이다. 즉 선택되지 않은 메모리 셀에 대해 VPP 전압대신 VCC 전압을 사용하면 고전압에 의한 게이트 누설전류를 절감하게 되는 것이다.

상기 저장 P-채널 MOS 트랜지스터(505)의 바디는 N-웰로서 다른 저장 P-채널 MOS 트랜지스터(505)와 같이 VSB에 접속되어 있다.

상기 VSB는 전압공급기(110)를 통하여 평상시는 VCC 전압이 되나, 프로그램 동작일때 VCC 전압과 VPP 전압 사이의 전압으로 상승하거나 플로팅 상태(floating state)가 된다. 이는 저장 P-채널 MOS 트랜지스터(505)의 게이트와 바디와 전압 차이를 최소화하여 게이트와 바디의 사이에 있는 산화막에서 게이트 브레이크다운(gate breakdown)이 유발되지 않기 위함이다.

본 발명에 따른 일 실시예에 따라 워드라인이 선택되면 선택된 워드라인에 VCC 전압으로 인가되고 그 외 선택되지 않은 워드라인들은 0V 전압으로 인가된다.

도 6에 도시된 바와 같이 메모리 어레이(50)에서 데이터가 프로그램되는 것을 일 실시예로 설명한다.

도 6에 도시된 바와 같이 WL3, BL0 그리고 BL1이 선택되고 VSG0는 VCC 전압을 유지하고 VSG1은 VCC 전압에서 VPP 전압으로 상승된다.

그리고 VSB는 VCC 전압과 VPP 전압 사이의 전압이거나 플로팅 상태(floating state)가 된다. 여기에서 BL0를 통해 데이터 '0', BL1을 통해 데이터 '1'을 저장하는 것을 예로 들어 설명한다.

앞에서 상술된 바와 같이 BL0에는 데이터 '0'을 저장하기 위해 0V 전압으로 인가되며, BL1에서 데이터 '1'을 저장하기 위해 플로팅 상태(floating state)가 된다.

선택된 워드라인인 WL3가 로직 레벨 '1'이 되어 액세스 MOS 트랜지스터들(321,326)의 채널이 도통 상태가 된다.

따라서 선택된 액세스 MOS 트랜지스터(321)의 채널이 도통 상태가 되므로 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)가 BL0과 같은 0V 전압이 된다.

상기 저장 P-채널 MOS 트랜지스터(405)에서 게이트에 접속된 VSG1이 VPP 전압이고 드레인(415)이 0V 전압이므로 게이트와 드레인(415)사이에 게이트 브레이크다운을 유발하여 저항성 경로가 생성된다. 즉 프로그램이 된 것이다.

반면에 선택된 액세스 N-채널 MOS 트랜지스터(326)의 동작과 무관하게 BL1이 플로팅 상태(floating state)에 있으므로 저장 P-채널 트랜지스터(406)의 드레인(416)이 BL1과 유사하게 플로팅 상태(floating state)로 된다.

따라서 상기 저장 P-채널 MOS 트랜지스터(406)에서 게이트에 접속된 VSG1이 VPP 전압으로 인가된 상태이더라도 게이트와 드레인(416)사이에 고전압으로 인가된 것이 아니므로 게이트 브레이크다운을 유발할 수 없어 저항성 경로가 생성되지 않는다. 즉 프로그램이 방지된 것이다.

상기 선택된 비트라인 BL0, BL1은 컬럼 디코더(column decoder)와 쓰기 회로가 포함되어 프로그램 동작에 필요한 데이터가 입력되는 경로가 된다.

상기 저장 P-채널 MOS 트랜지스터에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 선택된 저장 P-채널 MOS 트랜지스터의 저장된 데이터가 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.

도 7에 컬럼 디코더(column decoder)의 일부 및 쓰기 회로가 도시되어 있다.

도 7에서 도시된 바와 같이 본 발명의 일 실시예에 따른 컬럼 디코더(160)에서 BL0, BL1과 GBL0, GBL1을 컬럼 디코딩으로 선택되어 제어되는 트랜스미션 게이트(transmission gate,750,756)를 통하여 BL0, BL1 및 GBL0, GBL1이 선택된 경우로 하여 이하 설명한다.

따라서 도 7에 도시된 바와 같이 선택된 트랜스미션 게이트(750,756)의 채널이 도통 상태가 되기 위한 조건으로 트랜스미션 게이트(750,756)의 게이트에 VCC 및 0V 전압으로 인가된 것으로 간략하게 도시되어 있다.

상기 GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하기 위한 트랜지스터들(740,746)이 있으며 WPB 신호를 받아 제어된다.

상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 된다.

도 7에 도시된 바와 같이 WD0, WD1이 데이터 입력신호로서 인버터(710,716)을 거쳐서 풀다운(pull-down) 트랜지스터(720,726) 및 패스(pass) 트랜지스터들(730,736)을 통하여 GBL0, GBL1 이 각각 0V 전압이나 플로팅 상태(floating state)를 갖게 할 수 있다.

상기 메모리 어레이를 프로그램하는 일 실시예에 따라 연계하여 설명하면 BL0을 통하여 데이터 '0', 그리고 BL1을 통하여 데이터 '1'로 저장된 것이다.

따라서 WD0가 데이터 입력 신호로 로직 레벨 '0'이 되며 WD1이 데이터 입력 신호로 로직 레벨 '1'이 된다.

본 발명에 따라 상기 BL0 혹은 BL1이 프로그램 방지가 되는 경우가 필요하므로 플로팅 상태(floating state)가 VCC 전압에서 전환되는 것이 바람직하다.

따라서 상기 GBL0, GBL1은 VCC 전압으로 프리차지(pre-charge)가 되어야하므로 프로그램 모드에서 쓰기 사이클 동안에 워드라인 WL3이 선택되기 전에 WPB가 로직 레벨 '0'이 된다.

이와 관련하여 도 8에 쓰기 사이클 타이밍이 도시되어 있다. 상기 WD0가 로직 레벨 '0' 이므로 인버터(710)를 거쳐 풀다운(pull-down) 트랜지스터(720)의 드레인(770)이 0V 전압으로 되고 상기 WD1이 '1' 이므로 인버터(716)를 거쳐 풀다운(pull-down) 트랜지스터(726)의 드레인(776)은 플로팅 상태(floating state)로 된다.

이어서 WPB가 '1'이 되어 GBL0, GBL1이 프리차지(pre-charge)가 끝나며 곧 바로 WE가 '1'이 된다. 이로써 패스(pass) 트랜지스터(730)의 채널이 도통 상태가 되어 GBL0 및 BL0가 0V 전압으로 되며 GBL1 및 BL1은 플로팅 상태(floating state)가 된다.

도 8에 도시된 바와 같이 WL3가 선택되어 로직 레벨 '1'이 되면 액세스 트랜지스터(321,326)의 채널이 도통 상태가 된다.

따라서 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)이 BL0과 연결되어 0V 전압으로 인가되어 게이트와 드레인 사이의 산화막에 게이트 브레이크다운(gate breakdown)이 유발되어 저항성 경로가 생성된다. 즉 프로그램된 것으로, 데이터 '0'으로 저장된다.

그리고 저장 P-채널 MOS 트랜지스터(406)의 드레인(416)이 BL1과 연결되어 서로 전하가 이동하고 플로팅 상태(floating state)로 남아, 게이트와 드레인 사이의 산화막에 게이트 브레이크다운(gate breakdown)이 유발되지 않아 프로그램이 방지되어 데이터 '1'로 저장된다.

이어서 WL3가 로직 레벨 '0'으로 되면 액세스 트랜지스터(321,326)의 채널이 컷오프(cutoff) 상태가 되고 이어서 WE가 로직 레벨 '0'으로 되어 WPB가 로직 레벨 '0'으로 되면서 GBL0,GBL1이 다시 VCC 전압으로 프리차지(pre-charge)된다. 이로서 쓰기 싸이클 동작이 마무리 된다.

프로그램이 잘되었는지 쓰기 싸이클 동작에 이어서 읽기 싸이클이 동작하여 검증할 수 있다. 즉 쓰기 및 읽기 반복하여 프로그램을 확실히 할 수 있고 반복 횟수를 제한하여 불량처리 할 수 있다.

상기 저장 MOS 트랜지스터에 저장된 데이터 읽기는 저항성 경로의 유무를 판별하는 원리로 이루어진다. 즉 선택된 저장 MOS 트랜지스터의 저장상태에 의해 선택된 비트라인으로 전달되면 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환된다.

도 6을 참고하여 메모리 어레이에서 읽기를 수행하는 것을 일 실시예로 들어 설명한다. 또한 예를 들어 저장 P-채널 MOS 트랜지스터(405)의 게이트와 드레인(415) 사이의 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 저장 P-채널 MOS 트랜지스터(406)의 게이트와 드레인(416) 사이의 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다.

도 6에 도시된 바와 같이 WL3, BL0, 그리고 BL1이 선택되고 VSG 및 VSB가 VCC 전압으로 인가된다.

간단히 설명하기 위해 도 6에서 BL0, BL1으로 비트라인이 선택된 것으로, WL0 내지 WL3에서 WL3가 선택된 것으로 예시하고 그 이외에 메모리 셀이 생략되어 있다. 따라서 본 발명이 여기에 국한되는 것이 아니고 예시된 것임을 인지해야 할 것이다.

예를 들어 저장 P-채널 MOS 트랜지스터(405)의 게이트와 드레인(415) 사이의 저항성 경로가 형성되어 있어 데이터 '0'이 저장되어 있고, 저장 P-채널 MOS 트랜지스터(406)의 게이트와 드레인(416) 사이의 저항성 경로가 형성되지 않아 데이터 '1'로 저장되어 있다고 가정한다.

도 6에 도시된 바와 같이 VSG0, VSG1, 및 VSB가 VCC 전압으로 유지되고 WL3, BL0, 그리고 BL1이 선택된다.

본 발명에 따라 상기 WL3가 로직 레벨 '1'이 되기 전에 BL0, BL1이 미리 0V 전압으로 프리차지(pre-charge)가 되어야 한다.

상기 WL3가 로직 레벨 '1'이 되어 BL0와 접속된 액세스 N-채널 MOS 트랜지스터(321)의 채널이 도통 상태가 된다.

그러므로 BL0가 저장 P-채널 MOS 트랜지스터(405)의 드레인(415)과 보다 N-채널 문턱 전압만큼 줄어든 전압, 즉 BL0가 VSG에 인가된 VCC 전압보다 N-채널 문턱 전압만큼 줄어든 전압이 된다.

또한 상기 WL3가 로직 레벨 '1'이 되어 BL1과 접속된 액세스 트래지스터(326)의 채널이 도통 상태가 된다.

그러므로 BL1과 저장 P-채널 MOS 트랜지스터(406)의 드레인(416)의 사이에 서로 전하가 이동하지만 BL1은 기생 캐퍼시턴스(capacitance)가 드레인(416)보다 상대적으로 매우 큼으로써 전압이 변화가 거의 없어 플로팅 상태(floating state)로 이미 프리차지(pre-charge)된 0V 전압과 유사한 전압이 된다.

도 9에 도시된 바와 같이 비트라인(BL0,BL1)은 컬럼 디코더(160)를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택된다.

상기 컬럼 디코더(160)는 쓰기 회로(170)와 공통으로 사용됨으로 따로 추가된 회로는 아니며 읽기 회로관련하여 이해를 돕기 위해 도시한 것이다.

상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 N-채널 MOS 트랜지스터(830,836)가 있으며 상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기(810,816)가 있다.

본 발명에 따른 상기 메모리 어레이(50)에서 프로그램 및 읽기 동작은 앞에서 상술된 바와 같고 메모리 어레이(50)를 구동하는 주변회로인 로우 디코더(150), 컬럼 디코더(160), 쓰기 회로(170), 읽기 회로(180), 제어기(120), 입출력기(130), VPP 생성기(190), 전압공급기(110) 등이 함께 집적하여 전체적인 메모리 장치가 구성된다. 이와 관련하여 본 발명의 일 실시예를 통하여 상세하게 설명될 것이다.

본 발명에 따른 일 실시예에 따른 상기 센스 증폭기(810,816)는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력한다.

상기 센스 증폭기(810,816)에 대한 회로로서 래치(latch)형 센스 증폭기가 바람직한 예가 될 수 있다. 상기 관련된 센스 증폭기에 대해 이미 공지된 바, 여기에서 자세하게 설명하지 않는다.

상기 센스 증폭기(810,816)의 입력신호(GBL0,GBL1)가 저장된 데이터가 '0' 인경우 0V 전압에서 'VCC - Vtn(N-채널 문턱 전압)' 전압으로 바뀌고 저장된 데이터가 '1'인 경우 0V 전압에서 거의 변화없이 유지된다.

따라서 상기 VREF는 'VCC - Vtn(N-채널 문턱 전압)'의 반값으로 취할 수 있으나 고속 동작을 위해서 보다 작은 값을 취할 수도 있다.

본 발명의 일 실시예에서 VREF가 0.2V 전압인 경우를 예로 하여 설명한다. 상기 VREF는 VREF 생성기(850)로부터 제공된다. SAE가 로직 레벨 '1'이 되면 센스 증폭기가 동작하여 GBL0 > 0.2V 이면 GBL0 > VREF 가 되어 RD0는 로직 레벨 '0'이 되고 GBL0 < 0.2V 이면 RD0는 로직 레벨 '1'이 된다.

읽기 동작과 관련하여 도 11에 읽기 사이클 타이밍도가 도시되어 있다.

WL3가 선택되어 로직 레벨 '1'이 되기 전에 PRE이 로직 레벨 '1'이 되어 프리차지(pre-charge) 트랜지스터(830,836)에 의해 GL0,GL1이 0V 전압로 프리차지(pre-charge)된다.

상기 WL3가 선택되어 로직 레벨 '1'이 되면 WL3 및 BL0와 접속된 액세스 트랜지스터(321)가 도통 상태가 되어 저장 트랜지스터(405)의 드레인(415)이 게이트와 저항성 경로가 생성되어 있어서 VSG에 인가된 VCC 전압이 저항성 경로와 액세스 트랜지스터(321)통해 BL0에 공급된다.

결국 BL0 및 GBL0가 액세스 트랜스터가 N-채널이므로 문턱 전압만큼 줄어든 'VCC - Vtn(N-채널 문턱 전압)' 전압으로 WL3가 선택된 동안에 상승한다. 본 발명의 실시예에서 상기 GBL0가 0.5V 전압으로 상승한다고 가정한다.

또한 상기 WL3가 선택이 되어 로직 레벨 '1'이 되면 WL3 및 BL1과 접속된 액세스 트랜지스터(326)의 채널이 도통 상태가 되어 저장 트랜지스터(406)의 드레인(416)이 게이트와 저항성 경로가 없는 상태이므로 BL1과 서로간에 전하이동이 일어나지만 BL1의 기생 캐퍼시턴스(capacitance)가 상대적으로 드레인(416) 보다 매우 큼으로 BL1 및 GBL1의 전압은 큰 변화없이 0V 전압과 유사한 전압으로 된다.

도 10에 도시된 바와 같이 SAE가 로직 레벨 '1'이 되면 센스 증폭기(810)에 의해 GBL0가 0.5V 전압으로 0.2V 전압인 VREF보다 크므로 RD0는 로직 레벨 '0'으로 래치되어 출력되고 센스 증폭기(816)에 의해 GBL1이 0V 전압으로 0.2V 전압인 VREF보다 작으므로 RD1은 로직 레벨 '1'로 래치되어 출력된다.

이어서 WL3가 0V 전압이 되고 SAE가 로직 레벨 '0'으로 되면서 센스 증폭기(810,816)의 동작이 끝나게 된다.

즉 PRE가 로직 레벨 '1'이 되어 GBL0,GBL1은 다시 0V 전압으로 프라차지(pre-charge)되면서 읽기 사이클 동작이 마무리 된다.

본 발명에 따른 일 실시예로 전체적인 메모리 장치의 구성은 도 11에 도시된 바와 같다. 간단히 구성을 살펴본다.

앞에서 상술된 메모리 어레이(50)가 있고 메모리 어레이(50)에서 필요한 VSG 버스(VSG0,VSG1,VSG2, ...)와 VSB를 생성하는 전압공급기(110)가 있다.

상기 전압공급기(110)는 고전압 전원인 VPP가 필요하며 또한 VSG 버스의 개별 선택을 위해 로우 디코딩 정보가 필요하다.

따라서 로우 디코더(150) 의 디코딩 출력신호가 전압공급기(110)에 연결되어 있다. VPP 생성기(190)가 있어 VPP를 생성하고 상기 전압공급기(110)에 공급한다.

또한 상기 메모리 어레이(50)에서 워드라인을 선택하는 로우 디코더(150)가 있고 비트라인을 선택하는 컬럼 디코더(160)가 있다.

상기 로우 디코더(150) 및 컬럼 디코더(160)는 입출력기(130)로 부터 어드레스 버스를 공급받고 제어기(120)에 의해 제어되면서 어드레스를 디코딩한다.

데이터 쓰기 동작에 필요한 쓰기 회로(170)가 있으며 쓰기 회로(170)는 입출력기(130)로부터 데이터 버스를 공급받고 제어기(120)의 제어에 의해 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)인 GBL에 전달한다.

또한 데이터 읽기 동작에 필요한 읽기 회로(180)가 있다. 저장된 데이터가 글로벌 비트라인 버스(GBL0,GBL1,GBL2, ...)인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기(130)에 전달된다.

상기 입출력기(130)는 외부와 내부를 인터페이스(interface)하며 상기 제어기(120)는 입출력기(130)에 공급받은 쓰기와 읽기 동작에 필요한 명령을 받고 그 명령을 세부적으로 해석하여 관련 회로를 제어한다.

상기 본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 살펴본 바와 같이 로우 디코더(150), 컬럼 디코더(160), 그리고 쓰기 회로(170)에서 VPP 전압, 즉 고전압에 대한 사용이 전혀 없이 실시된 것이다.

본 발명의 일 실시예에 따른 상기 메모리 장치의 구성에서 변형하여 실시될 수 있는 바, OTP(one time programmable) 메모리 장치에 국한되지 않고 DRAM이나 SRAM 등 각종 반도체 메모리 장치에서 사용되고 있는 리던던시 리페어(redundancy repair)에 퓨즈(fuse)를 포함하여 대체하여 실시될 수 있다.

전술한 발명의 상세한 설명에서 적어도 하나의 실시예가 제시되었지만, 수많은 실시예가 가능함이 인지되어야 할 것이다. 상기 실시예들은 단지 예시일뿐이며 본 발명의 범위,응용, 또는 구성을 한정하고자 의도된 것이 아님이 인지되어야 할 것이다.

15, 915 : 반도체 기판 16, 916 : 소스 영역
17, 917 : 드레인 영역 25, 925 : 측벽 스페이서
35, 935 : 산화막 40, 940 : 게이트
36, 37, 936, 937 : 저항성 경로
110 : 전압공급기 120 : 제어기
130 : 입출력기 150 : 로우 디코더
160 : 컬럼 디코더 170 : 쓰기 회로
180 : 읽기 회로 190 : VPP 생성기
201, 202, 305, 321, 326, 901, 902 : 액세스 트랜지스터
200, 405, 406, 505, 900 : 저장 트랜지스터
210, 910 : 메모리 셀
216, 926 : 소스 전극 217, 927 : 드레인 전극
256, 425, 426, 956 : 저장 트랜지스터의 소스
257, 415, 416, 957 : 저장 트랜지스터의 드레인
710, 716 : 인버터
720, 726 : 풀다운 트랜지스터 730, 736 : 패스 트랜지스터
740, 746, 830, 836 : 프리차지 트랜지스터
750, 756 : 트랜스미션 게이트 810, 816 : 센스 증폭기
850 : VREF 생성기

Claims (9)

1. 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와;
   상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과;
   드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터;로 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,
   프로그램 동작일때 상기 VSG에 고전압이 공급되고 VSB는 VCC 전압과 고전압 사이의 전압이 공급되거나 플로팅 상태(floating state)가 되며 BL은 0V 전압이 인가되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
3. 제1항에 있어서,
   상기 WL0 혹은 WL1이 선택되어 로직 레벨 '1'이 되면 선택된 워드라인(WL0 혹은 WL1)과 접속된 상기 액세스 MOS 트랜지스터의 채널이 도통 상태가 되어, 상기 액세스 MOS 트랜지스터와 직렬 연결된 상기 저장 MOS 트랜지스터의 소스나 드레인이 BL과 같은 전압이 되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
4. 제1항에 있어서,
   상기 앤티퓨즈를 기반으로 하는 반도체 메모리 장치는 컬럼 디코더(column decoder)를 더 포함하고, 상기 컬럼 디코더는,
   게이트에 VCC 및 0V 전압으로 인가되는 트랜스미션 게이트와;
   GBL0, GBL1을 VCC 전압으로 프리차지(pre-charge)하고, WPB 신호를 받아 제어되는 트랜지스터들;로 구성되되,
   상기 GBL0, GBL1은 쓰기 회로의 제어 및 데이터에 따라 0V 전압이나 플로팅 상태(floating state)를 갖게 되고, WD0, WD1이 데이터 입력신호로서 인버터를 거쳐서 풀다운(pull-down) 트랜지스터 및 패스(pass) 트랜지스터들을 통하여 상기 GBL0, GBL1이 각각 프로그램이 되게 하기 위해 0V 전압이나 프로그램 방지를 위해 플로팅 상태(floating state)를 갖게 하고, 컬럼 디코더에 의해 선택된 BL0, BL1에 전달되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
5. 제1항에 있어서,
   선택된 상기 저장 MOS 트랜지스터의 저장상태에 의해 비트라인의 전기적인 상태를 감지, 증폭할 수 있는 센스 증폭기(sense amplifier)에 의해 디지탈 데이터로 전환되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
6. 제4항에 있어서,
   상기 컬럼 디코더를 통하여 GBL0,GBL1과 연결되어 있으며 컬럼 디코딩에 의해 선택되는 비트라인(BL0,BL1)과;
   상기 GBL0, GBL1을 0V 전압으로 프리차지(pre-charge)하기 위한 MOS 트랜지스터와;
   상기 BL0, BL1의 전기적인 상태가 GBL0,GBL1으로 전달되어 저장된 데이터를 판독하는 센스 증폭기;가 더 포함되되, 상기 센스 증폭기는 SAE가 로직 레벨 '1'이 되면 동작하여 기준 전압인 VREF와 입력신호(GBL0,GBL1)의 전압과의 전압차이를 증폭한 다음 래치(latch)하여 출력단자로(RD0,RD1) 출력하는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
7. 제6항에 있어서,
   상기 센스 증폭기에 대한 회로는 래치(latch)형 센스 증폭기인 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
8. 게이트에 접속된 VSG와 소스 전극과 드레인 전극은 하기 액세스 MOS 트랜지스터의 소스에 연결되는 저장 MOS 트랜지스터와; 상기 게이트와 전압차를 최소화하고 전류 경로를 차단하여 상기 게이트와 채널영역 간의 산화막에서 유발될 수 있는 게이트 브레이크다운(gate breakdown)을 방지하기 위한 반도체 기판 전극(VSB)과; 드레인은 비트라인(BL)에 공통으로 접속되며, 게이트는 워드라인(WL0, WL1)에 각각 접속되는 액세스 MOS 트랜지스터;로 이루어진 반도체 메모리가 행렬 구조로 배열된 메모리 어레이와;
   상기 메모리 어레이에서 필요한 VSG 버스와 VSB를 생성하는 전압공급기와;
   상기 전압공급기에 디코딩 출력신호가 연결되고, 상기 메모리 어레이에서 워드라인을 선택하는 로우 디코더와;
   VPP를 생성하여 상기 전압공급기에 공급하는 VPP 생성기와;
   비트라인을 선택하는 컬럼 디코더와;
   입출력기로 부터 데이터 버스를 공급받고 제어기의 제어에 의해 글로벌 비트라인 버스인 GBL에 전달하는 쓰기 회로와;
   저장된 데이터가 글로벌 비트라인 버스인 GBL로 전달되며 센스 증폭기가 GBL의 전기적인 상태를 감지, 증폭하여 디지탈 신호로 바꾸어 입출력기에 전달하는 데이터 읽기 동작에 필요한 읽기 회로;
   를 포함하여 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.
9. 제1항에 있어서,
   상기 액세스 MOS 트랜지스터 및 상기 저장 MOS 트랜지스터는 얇은 산화막 트랜지스터로 구성되는 것을 특징으로 하는 앤티퓨즈를 기반으로 하는 반도체 메모리 장치.

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