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KR101523138B1 - 프로그램 가능한 메모리 - Google Patents

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Abstract

본 실시예의 프로그램 가능한 메모리는, 게이트, 소스 및 드레인을 포함하는 셀렉트 트랜지스터와, 상기 셀렉트 트랜지스터의 드레인 영역과 전기적으로 연결가능한 안티퓨즈 소자를 포함하고, 상기 안티퓨즈 소자는 상기 드레인 영역의 상측 기판에 형성된 절연막과, 상기 절연막 상에 형성된 폴리 실리콘과, 상기 드레인 영역에 컨택되는 안티퓨즈 전극 라인을 포함한다.
그리고, 상기 셀렉트 트랜지스터가 턴온되고, 상기 안티퓨즈 소자에 프로그래밍을 수행하는 때에는, 상기 안티퓨즈 전극 라인을 통하여 고전압이 인가됨으로써 상기 절연막의 파괴가 이루어지도록 한다.
제안되는 바와 같은 실시예의 메모리 소자는, 기존의 안티퓨즈 트랜지스터 구조에 대하여 확산 영역인 드레인 영역에 컨택되는 라인이 추가되는 것에 의하여 구현될 수 있으므로, 미세화되는 메모리 소자 구조에 있어서 면적을 크게 늘이지 않으면서 정확한 프로그래밍이 가능해지는 장점이 있다.

Description

프로그램 가능한 메모리{Programmable memory}
본 발명은 원 타임 프로그램 가능한 메모리에 대한 것으로서, 안티퓨즈 소자의 절연체를 보다 용이하게 파괴(breakdown)시킬 수 있도록 하는 메모리 소자에 대한 것이다.
현재까지 CMOS OTP(One Time Programmable) 비휘발성 메모리의 제조 있어서, 안티퓨즈(anti-fuse) 소자를 이용하여 왔다. 안티퓨즈란 퓨즈에 대한 상대적인 의미로, 정상 상태에서는 전기적으로 개방 회로(open circuit)이고, 필요에 따라 고전압을 인가하여 절연체를 파괴하면 단락 회로(short circuit)의 상태가 되는 소자를 말한다. 이러한 두 상태를 이용하여, 한번 프로그램이 가능한 읽기 전용 메모리를 구현할 수 있다.
도 1은 메모리 셀의 회로도이다.
도 1의 메모리 셀은 메모리 트랜지스터(12)의 게이트에 대한 절연막 파괴(oxide breakdown) 방식으로 데이터를 저장하는 OTP 롬 소자이고, 해당 셀(cell)을 선택하는 하기 위한 셀렉트 트랜지스터(10)와 메모리 트랜지스터(12)는 활성 영역을 통하여 연결되어 있다.
프로그래밍을 수행할 때에는, 비트라인에 높은 전압을 인가하고, 셀렉트 트랜지스터(10)를 턴온하여 정션 바이어스(junction bias)를 그라운드로 형성함으로써, 메모리 트랜지스터(12)에 형성된 절연막에 높은 포텐셜이 가해지도록 하여, 결국 메모리 트랜지스터(12)의 절연막이 파괴되도록 한다.
다만, 이러한 종래의 구조에 있어서는, 셀렉트 트랜지스터(10)를 높은 전압으로 턴온하여 그라운드를 연결하는 구조이기 때문에, 프로그래밍이 복잡하다는 단점이 있으며, 메모리 트랜지스터(12) 측의 정션 오버랩 영역에서 절연막을 파괴시켜 턴온하므로, 기판으로 누설 전류가 발생될 가능성이 높다.
본 발명은 메모리 트랜지스터와 같은 안티퓨즈 소자의 절연막을 파괴하는데 있어, 별도의 컨택 영역을 형성하고, 이 컨택 영역을 통하여 높은 전압이 인가되도록 함으로써, 안정적인 절연막 파괴가 일어나도록 하는 메모리 소자를 제안하고자 한다.
본 실시예의 프로그램 가능한 메모리는, 게이트, 소스 및 드레인을 포함하는 셀렉트 트랜지스터와, 상기 셀렉트 트랜지스터의 드레인 영역과 전기적으로 연결가능한 안티퓨즈 소자를 포함하고, 상기 안티퓨즈 소자는 상기 드레인 영역의 상측 기판에 형성된 절연막과, 상기 절연막 상에 형성된 폴리 실리콘과, 상기 드레인 영역에 컨택되는 안티퓨즈 전극 라인을 포함한다.
그리고, 상기 셀렉트 트랜지스터가 턴온되고, 상기 안티퓨즈 소자에 프로그래밍을 수행하는 때에는, 상기 안티퓨즈 전극 라인을 통하여 고전압이 인가됨으로써 상기 절연막의 파괴가 이루어지도록 한다.
제안되는 바와 같은 실시예의 메모리 소자는, 기존의 안티퓨즈 트랜지스터 구조에 대하여 확산 영역인 드레인 영역에 컨택되는 라인이 추가되는 것에 의하여 구현될 수 있으므로, 미세화되는 메모리 소자 구조에 있어서 면적을 크게 늘이지 않으면서 정확한 프로그래밍이 가능해지는 장점이 있다.
또한, 확산 영역으로의 컨택을 이용하여 직접적으로 안티퓨즈 소자의 게이트 옥사이드를 파괴시킬 수 있기 때문에, 프로그래밍의 동작이 단순하고 정확해질 수 있다.
도 1은 일반적인 메모리 셀의 회로도이다.
도 2는 본 실시예에 따른 프로그램 가능한 메모리의 단면 구조를 보여주는 도면이다.
도 3은 본 실시예에 다른 메모리의 단위 셀 회로도이다.
도 4는 본 실시예에 따른 프로그램 가능한 메모리의 평면 구조를 보여는 도면이다.
도 5는 본 실시예의 프로그래머플 메모리의 어레이 구성을 보여주는 도면이다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경 등의 실시변형을 포함한다고 할 것이다.
도 2는 본 실시예에 따른 프로그램 가능한 메모리의 단면 구조를 보여주는 도면이고, 도 3은 본 실시예에 다른 메모리의 단위 셀 회로도이고, 도 4는 본 실시예에 따른 프로그램 가능한 메모리의 평면 구조를 보여주는 도면이고, 도 5는 본 실시예의 프로그래머플 메모리의 어레이 구성을 보여주는 도면이다.
이하에의 설명에서 MOS라는 용어는 모든 FET 또는 MIS 트랜지스터, 반(half) 트랜지스터 또는 커패시터 구조를 포함하는 것으로 사용하며, 본 실시예의 프로그램 가능한 메모리의 단위 셀은 1개의 트랜지스터와, 1개의 커패시터로 구성되며, 이들 각각을 셀렉트 트랜지스터와, 안티퓨즈 소자로 지칭하기로 한다.
먼저, 본 실시예의 메모리 구조를 도 2와 도 3을 참조하여 설명하여 본다. 도 2에는 NMOS 타입의 메모리 소자의 구조가 도시되어 있으나, 실시예의 변형에 따라서는 당연히 N형 불순물이 주입된 기판에 셀렉트 트랜지스터와 안티퓨즈 소자를 형성하는 PMOS 타입의 메모리 소자도 가능할 것이다.
도 2와 도 3을 참조하면, NMOS 타입의 메모리 소자의 경우에 P형 불순물이 주입된 기판(100)은, 제 1 확산 영역으로서 n형 불순물이 주입된 소스 영역(101)과, 제 2 확산 영역으로서 n형 불순물이 주입된 드레인 영역(102)을 포함한다. 그리고, 도시되어 있지는 않지만, LDD 구조로 불순물이 주입되어 있을 수 있다.
또한, 비트 라인(BL)을 안타퓨즈 소자(120)에 연결시키기 위한 셀렉트 트랜지스터(110)를 포함한다. 상기 셀렉트 트랜지스터(110)는 트랜지스터로서 절연막(111)과, 게이트 전극을 형성하고 VSG 라인을 형성하는 폴리 실리콘(112)을 포함하고, 상기 소스 영역(101)과 드레인 영역(102)과 일부 오버랩되도록 기판(100) 상에 형성된다.
또한, 상기 드레인 영역(102) 상에는 안티퓨즈 소자(120)가 형성되며, 안티퓨즈 소자(120)는 프로그래밍시에 파괴되는 절연막(121)과, 상기 절연막(121) 상에 형성되고 VAF 라인을 형성하는 폴리 실리콘(122)을 포함한다. 그리고, 상기 안티퓨즈 소자(120)는 반(half) 트랜지스터 또는 커패시터로 이루어질 수 있으며, 상기 안티퓨즈 소자(120)와 셀렉트 트랜지스터(110)는 확산 영역으로서 드레인 영역(102)을 공유하고 안티퓨즈 소자(120)의 하부 전극 단자로 사용되는 VAFC 전압과 연결되는 안티퓨즈 컨택영역(140)도 드레인 영역(102)을 사용한다.
도시되어 있지 않지만, 폴리 실리콘 양측에 사이드월 스페이서를 형성하거나, 얇게 도핑된 확산과, 확산 및 게이트의 실리사이드과 같은 CMOS 공정이 적용될 수 있다. 한편, 드레인 영역(102)의 일측에 p형 불순물 도핑 영역(103)이 형성되어 있으며, 기판 전압을 인가하기 위한 Vsub가 컨택되어 있다.
특히, 상기 드레인 영역(102)에는 안티퓨즈 소자(120)의 절연막(121) 파괴시에 선택적으로 고전압을 공급하기 위한 VAFC 라인이 컨택되어 있으며, 프로그래밍을 위하여 VBL 라인에 고전압이 인가될때 상기 VAFC 라인을 통해서도 추가 전압이 인가되도록 하거나, 상기 VAFC 라인만을 통해서 안티퓨즈 소자(120)의 절연막 파괴가 일어나도록 할 수 있다. 여기서, 안티퓨즈 소자에 연결된 VAFC 라인은 안티퓨즈 전극 라인이라 지칭할 수 있다.
OTP 메모리 소자로서, 프로그래밍하는 동작에 대해서 설명하여 본다.
프로그래밍을 위하여, 안티퓨즈 컨택영역(140)으로는 그라운드 전압인 0V가 인가되고, 절연막(121)을 파괴하기 위하여 VAF 라인(122)으로 고전압을 인가시킨다. 이때, 셀렉트 트랜지스터(110)로는 0V를 인가하여 턴오프 시키고, 비트라인인 VBL 전극 라인으로는 OV로 그라운드시키거나 플로팅하여 전류가 흐르지 않도록 한다.
이러한 경우에, 소스 영역(101)에 컨택되어 있는 VBL 라인을 통하여 전압을 인가할 필요가 없기 때문에, VBL 라인으로 고전압을 인가하는 경우에 비하여 기판측으로 누설되는 전류를 크게 줄일 수 있는 장점이 있다.
한편, 제 2 실시예로서, 프로그래밍시에 상기 VAFC 라인을 통하여 고전압을 인가하고, VSG 라인(112)으로 소정의 전압을 인가시킨다. 그리고, 셀렉트 트랜지스터를 턴온시키고 비트라인인 VBL 라인은 그라운드 0V을 인가하는 것과 동시에 VAFC 컨택 영역(140)으로 그라운드 0V를 인가시킴으로써, 절연막(121)을 파괴하는 것 역시 가능하다.
도 5에는 메모리의 어레이 구성이 도시되어 있으며, VSG 라인과 VBL 라인에 선택적으로 전압을 인가하는 것에 의하여 프로그래밍하고자 하는 셀 영역을 특정할 수 있다.
그리고, 특정된 셀 영역에 존재하는 안티퓨즈 소자의 게이트 옥사이드(절연막)를 파괴시킴으로써 안티퓨즈 소자가 저항으로 동작하도록 하기 위하여, VAFC 라인을 통하여 안티퓨즈 소자 영역에 고전압을 인가할 수 있다. 만약, 도 5에 도시된 9개의 셀 중에서 도면부호 5A와 5B로 표시된 셀 영역에 대해서만 안티퓨즈 소자의 절연막을 파괴시킨 경우라면, 해당 두 개의 셀에 대해서만 안티퓨즈 소자가 저항으로 기능하게 된다. 예를 들어, 프로그래밍된 메모리 소자를 읽어들이기 위하여, VSG 라인으로 소정 전압을 인가하여 셀렉트 트랜지스터(110)를 턴온시키고, VAF 라인과 VBL 라인으로 소정 전압을 인가하게 되면, 프로그래밍된 5A 셀과 5B 셀에 대해서만 전류가 흐르게 되므로 '0'로 읽어들여진다. 그리고, 나머지 셀 영역들에 대해서는 안티퓨즈 소자가 저항으로 기능하지 못하는 상태이므로, 전류가 단락되어 '1'로 독출될 수 있다.
이러한 구조의 본 실시예에서는, 기존의 안티퓨즈 트랜지스터 구조에 대하여 확산 영역인 드레인 영역에 컨택되는 라인이 추가되는 것에 의하여 구현될 수 있으므로, 미세화되는 메모리 소자 구조에 있어서 면적을 크게 늘이지 않으면서 정확한 프로그래밍이 가능해지는 장점이 있다.
즉, 확산 영역으로의 컨택을 이용하여 직접적으로 안티퓨즈 소자의 게이트 옥사이드를 파괴시킬 수 있기 때문에, 프로그래밍의 동작이 단순하고 정확해질 수 있다.

Claims (4)

  1. 게이트, 소스 및 드레인을 포함하는 셀렉트 트랜지스터와,
    상기 셀렉트 트랜지스터의 드레인 영역과 전기적으로 연결가능한 안티퓨즈 소자를 포함하고,
    상기 안티퓨즈 소자는 상기 드레인 영역의 상측 기판에 형성된 절연막과, 상기 절연막 상에 형성된 폴리 실리콘과, 상기 드레인 영역에 컨택되는 안티퓨즈 전극 라인을 포함하는 프로그램 가능한 메모리.
  2. 제 1 항에 있어서,
    상기 셀렉트 트랜지스터가 턴온되고, 상기 안티퓨즈 소자에 프로그래밍을 수행하는 때에는,
    상기 안티퓨즈 전극 라인을 통하여 고전압이 인가됨으로써 상기 절연막의 파괴가 이루어지도록 하는 프로그램 가능한 메모리.
  3. 제 1 항에 있어서,
    상기 소스 영역에는 비트 라인이 컨택되고,
    상기 셀렉트 트랜지스터가 턴온되고, 상기 안티퓨즈 소자에 프로그래밍을 수행하는 때에는,
    상기 비트 라인 및 안티퓨즈 전극을 통하여 고전압이 인가됨으로써 상기 절연막의 파괴가 이루어지도록 하는 프로그램 가능한 메모리.
  4. 제 1 항에 있어서,
    상기 셀렉트 트랜지스터와 상기 안티퓨즈 소자는 상기 드레인 영역을 공유하는 프로그램 가능한 메모리.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12272641B2 (en) 2022-07-08 2025-04-08 Changxin Memory Technologies, Inc. Semiconductor structure, memory and method for operating memory

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754928B2 (en) 2014-07-17 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. SMD, IPD, and/or wire mount in a package
US9613910B2 (en) * 2014-07-17 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse on and/or in package
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
CN106783858B (zh) * 2016-12-29 2019-11-19 北京时代民芯科技有限公司 一种栅氧化层反熔丝prom存储单元版图结构
CN112447733A (zh) * 2019-09-03 2021-03-05 长鑫存储技术有限公司 存储器、反熔丝存储单元及其制造方法
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列
CN113496988B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
CN111916137A (zh) * 2020-08-05 2020-11-10 珠海创飞芯科技有限公司 Otp存储单元及otp存储阵列器件
TWI747696B (zh) * 2021-01-05 2021-11-21 大陸商珠海南北極科技有限公司 動態隨機存取記憶體及其程式化方法
US12185529B2 (en) * 2022-02-23 2024-12-31 Nanya Technology Corporation Semiconductor device with programmable structure and method for fabricating the same
TWI778928B (zh) * 2022-04-15 2022-09-21 環宇積體電路股份有限公司 記憶體裝置及其操作方法
CN114582835B (zh) * 2022-05-05 2022-07-29 长鑫存储技术有限公司 反熔丝结构及其制作方法、反熔丝阵列、存储装置
CN117334665A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 半导体结构及其制造方法、存储器及其操作方法
JP2024526464A (ja) 2022-06-24 2024-07-19 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及びその製造方法、メモリ及びその動作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290189A (ja) * 2008-01-18 2009-12-10 Nec Electronics Corp 不揮発性半導体記憶装置
KR20110014581A (ko) * 2008-04-04 2011-02-11 싸이던스 코포레이션 저 문턱값 전압 안티-퓨즈 장치
KR101095730B1 (ko) * 2011-07-22 2011-12-21 권의필 앤티퓨즈를 기반으로 하는 반도체 메모리 장치
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6260256A (ja) * 1985-09-10 1987-03-16 Toshiba Corp 半導体記憶装置及びその製造方法
JPS62145859A (ja) * 1985-12-20 1987-06-29 Mitsubishi Electric Corp 半導体記憶装置
JP4921985B2 (ja) * 2007-01-09 2012-04-25 株式会社東芝 不揮発性半導体記憶装置
US8049299B2 (en) * 2009-02-25 2011-11-01 Freescale Semiconductor, Inc. Antifuses with curved breakdown regions
US20120314474A1 (en) * 2011-06-09 2012-12-13 Hsin-Ming Chen Non-volatile memory cell structure and method for programming and reading the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290189A (ja) * 2008-01-18 2009-12-10 Nec Electronics Corp 不揮発性半導体記憶装置
KR20110014581A (ko) * 2008-04-04 2011-02-11 싸이던스 코포레이션 저 문턱값 전압 안티-퓨즈 장치
KR20120020272A (ko) * 2010-08-30 2012-03-08 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
KR101095730B1 (ko) * 2011-07-22 2011-12-21 권의필 앤티퓨즈를 기반으로 하는 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12272641B2 (en) 2022-07-08 2025-04-08 Changxin Memory Technologies, Inc. Semiconductor structure, memory and method for operating memory

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