JP5915121B2 - 抵抗変化型不揮発性メモリ - Google Patents

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに代わり、近年、次世代不揮発性メモリとしてＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子などの抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子を利用した不揮発性メモリとしては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等が挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。

この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１及び２に開示されている。特に、特許文献１では、非特許文献２に記載されたメモリアレイの構成よりもメモリセルの面積を縮小できる構成が提案されていた。

特開２００８−０１６０９８号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０。 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０。

しかし、特許文献１の技術には、以下の欠点がある。特許文献１の回路図を図２３に示す。図２３において、メモリセルＭ００を選択した場合、“０”書き込みの場合は、選択されたビット線ＢＬ０に０．６Ｖ、行選択線ＷＬ０に０．６Ｖ、共通ソース線ＣＯＭＳＬとそれから分岐するソース線ＳＬ０１〜ＳＬ４５に０Ｖを印加すると、ビット線ＢＬ０からソース線ＳＬ０１と共通ソース線ＣＯＭＳＬに電流が流れ、メモリセルＭ００の抵抗素子は“０”書き込みとなり、低抵抗となる。このとき、非選択のビット線ＢＬ１，ＢＬ２、・・・はオープンとする。オープンの場合は、通常、０Ｖとなっているので、行選択線ＷＬ０が０．６Ｖとなって、非選択ビット線が０Ｖのソース線ＳＬと接続されても、特に問題はない。

ところが、“１”書き込みの場合は、選択されたビット線ＢＬ０が０Ｖ，共通ソース線ＣＯＭＳＬが０．６Ｖとなり、共通ソース線ＣＯＭＳＬからビット線ＢＬ０へ電流が流れて、Ｍ００には、“１”が書き込まれ、高抵抗となる。

ここで、非選択ビット線ＢＬ１，ＢＬ２、・・・がオープンとなっているので、行選択線ＷＬ０が接続されているメモリセルＭ０１，Ｍ０２、・・・のメモリセル選択用トランジスタがオンとなる。すると、共通ソース線ＣＯＭＳＬから非選択ビット線ＢＬ１，ＢＬ２、・・・に充電電流が流れる。この充電電流はオープンとなっている非選択ビット線ＢＬ１，ＢＬ２、・・・が充電されれば止まる。しかし、余分な非選択ビット線を充電するために無駄な電力を消費してしまう問題があった。

また、一時的ではあるが、非選択のメモリセルＭ０１，Ｍ０２、・・・にビット線の充電電流が流れるので、その充電電流が流れている間、弱い書き込み状態となる。そのため、この状態を繰り返すと、誤って書き込みされてしまう懸念がある問題があった。

この誤書き込み問題を解決するには、非選択ビット線ＢＬ１、ＢＬ２、・・・を、ビット線側から共通ソース線ＣＯＭＳＬと同電位の０．６Ｖに充電しておくことで改善できる。しかし、そのように改善しても、メモリセルの書換えのたびに、非選択のビット線ＢＬへの充放電を繰り返すので、余分な電力の消費が避けられない問題があった。

そのため、本発明の目的は、抵抗変化型不揮発性メモリのメモリセルの面積を縮小し、かつ、消費電力を少なくすることにある。

本発明は、上記の課題を解決するために、ローカル行選択線をゲート端子に接続したメモリセル選択用トランジスタと抵抗変化型素子を直列に接続した回路をメモリセルとして、該メモリセルの端子をビット線とソース線とに接続して構成したメモリセルアレイを有する抵抗変化型不揮発性メモリであって、前記ソース線を前記ローカル行選択線に平行に配線し、前記ビット線を前記ローカル行選択線に直交させて配線し、前記ソース線にデータ線電圧より低い電圧のソース電圧を出力する回路を有し、前記メモリセルアレイが複数のメモリブロックに分割され、前記メモリブロック毎に該メモリブロック内のローカル行選択線のみを制御するパーシャルデコーダを有し、前記メモリブロックを選択し該メモリブロック内のパーシャルデコーダのみに前記ローカル行選択線に行選択信号を送信させる第１の列デコーダを有し、前記第１の列デコーダの選択したメモリブロックを選択し該メモリブロック内のプリチャージ回路のみを動作させて、前記プリチャージ回路に前記ソース線を前記ビット線に接続させて前記ソース電圧を前記ビット線にプリチャージさせる第２の列デコーダを有し、前記ビット線を選択する第３の列デコーダを有し、選択すべきローカル行選択線を前記パーシャルデコーダに指令する行デコーダを有し、前記ソース線に前記ソース電圧を加えて前記メモリセルへのデータの書き込み及び読出しを行い、前記ビット線に、前記データ線電圧と、前記ソース電圧より低い電圧とを切り替えて加えることで異なる値のデータを前記メモリセルへ書き込むことを特徴とする抵抗変化型不揮発性メモリである。

かかる発明によれば、ソース線の電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、非選択のビット線へ充電電流を流さないので、エネルギーの無駄を無くして消費電力を少なくすることができる効果がある。

かかる発明によれば、メモリセルアレイの連続した２行間でソース線を共有するので、メモリセルの縦方向の素子間寸法を短くすることができる。従って、メモリセルの面積を小さくすることができる効果がある。そして、ソース線の電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、非選択のビット線へ充電電流を流さないので、エネルギーの無駄を無くして消費電力を少なくすることができる効果がある。

また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのソース端子を前記ソース線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのドレイン端子と前記ビット線の間に接続したことを特徴とする抵抗変化型不揮発性メモリである。

また、本発明は上記の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第１のトランジスタと第１の抵抗変化型素子を直列に接続した第１の回路と、第２のトランジスタと第２の抵抗変化型素子を直列に接続した第２の回路を並列に接続した回路であり、前記第１の回路の第１の抵抗変化型素子を第１のトランジスタのドレイン端子とビット線の間に接続し、前記第２の回路の第２の抵抗変化型素子を第２のトランジスタのドレイン端子と反転ビット線の間に接続し、前記メモリセルの第１の抵抗変化型素子と第２の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリである。

本発明は、ソース線ＳＬの電圧を書き込み時でも読出し時でも、常に一定電圧に保持しておくことで、ソース線の電圧を変化させないので、従来のソース線の電圧を変化させることによるエネルギーの無駄を無くすことができる効果がある。

また、本発明は、その一定電圧のソース線の電圧をプリチャージ回路がビット線にプリチャージしておくことで、ビット線からのデータの読出しの際のビット線への電流流入に
要する時間を節約することができ、データの読出し速度を高速化できる効果がある。

更に、本発明のメモリセルアレイをメモリブロックに分割し、メモリブロック内のみに限定されたローカル行選択線をパーシャルデコーダがアクセスするようにすることで、消費電力を低減できる効果がある。

第１の実施形態の不揮発性メモリの１ビットの構成を示す回路図である。 第１の実施形態の不揮発性メモリの全体構成を示すブロック図である。 第１の実施形態の列ゲート部のカラムゲートのＣＭＯＳ回路の回路図である。 第１の実施形態の電源回路の構成を示すブロック図である。 第１の実施形態の１つのメモリセルの構成を示す回路図である。 第１の実施形態のＭＴＪ素子の構成および動作を示す図である。 第１の実施形態におけるメモリセルアレイのレイアウトを示す平面図である。 第１の実施形態の不揮発性メモリセルの断面を示す断面図である。 第１の実施形態のメモリセルの動作条件を示す図である。 変形例１の１つのメモリセルの構成を示す回路図である。 変形例１のメモリセルの動作条件を示す図である。 第１の実施形態の動作波形をあらわすタイミングチャートである。 第２の実施形態の不揮発性メモリの１ビットの構成を示す回路図である。 第２の実施形態の不揮発性メモリの全体構成を示すブロック図である。 第２の実施形態のパーシャルデコーダの回路図である。 第３の実施形態の変形例２の不揮発性メモリの１ビットの構成を示す回路図である。 第３の実施形態の変形例２不揮発性メモリの全体構成を示すブロック図である。 第３の実施形態の不揮発性メモリの１ビットの構成を示す回路図である。 第３の実施形態の不揮発性メモリの全体構成を示すブロック図である。 第３の実施形態の１つのメモリセルの構成を示す回路図である。 第３の実施形態のメモリセルの動作条件を示す図である。 第３の実施形態の動作波形をあらわすタイミングチャートである。 従来の不揮発性メモリのメモリセルアレイを示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜第１の実施形態＞
図１は、第１の実施形態の１６ビットの不揮発性メモリの１ビット分のメモリブロックおよび回路部分の回路図である。図２は、１６個のメモリセルに同時に書き込みを行う、１６Ｉ／Ｏ（×１６）を持つ１６ビットの不揮発性メモリの回路のブロック図である。図２のように、メモリセルアレイ１００をメモリブロック１００−０から１００−１５の１６のブロックに分割する。メモリブロック１００−０は、第０ビット目の出力ビット端子Ｄｏｕｔ０へ接続するメモリセルを構成する。同様に、メモリブロック１００−１５が第１５ビット目の出力ビット端子Ｄｏｕｔ１５へ接続するメモリセルを構成する。また、４００−０〜４００−１５は、列ゲート部４００内の、各メモリブロックに対応した列ゲートブロックである。

図１の回路図のように、不揮発性メモリの１ビット分は、メモリセルアレイ１００のメモリブロック１００−０の有する、メモリセルＭ００〜Ｍｍｎの配列から１つのメモリセルＭｋｊを選択して駆動するためのデコーダ系回路とその他の制御回路から成る。デコーダ系回路は、行デコーダ２００と列デコーダ３００と列ゲート部４００から成る。

本実施形態による不揮発性メモリでは、図１のようにメモリセルアレイ１００の各メモリブロック１００−ｉ（ｉ＝０〜１５）をｍ＋１本の行選択線ＷＬ０〜ＷＬｍが行方向に横切っている。また、２つの行選択線ＷＬｋに対して１つのソース線ＳＬが行方向に横切っている。各行選択線ＷＬｋ（ｋ＝０〜ｍ）は、メモリセルアレイ１００の全メモリブロック１００−ｉ（ｉ＝０〜１５）の各行に対応している。行ｋに対応した行選択線ＷＬｋは、メモリブロック１００−ｉ（ｉ＝０〜１５）の第ｋ行のメモリセルＭｋｊ（ｊ＝０〜ｎ）に対して行選択信号を送信する信号線である。

行デコーダ２００が、ｍ＋１本の行選択線ＷＬ０〜ＷＬｍの中の１本を行アドレスに従って選択し、選択した行選択線にデータ書き込みまたはデータ読み出しのための行選択信号を出力し、他の行選択線に０Ｖの行選択信号を出力する回路である。

また、本実施形態による不揮発性メモリでは、第０ビットに対応したメモリブロック１００−０をｎ＋１本のビット線ＢＬｊ（ｊ＝０〜ｎ）が列方向に横切っている。ここで、第ｊ列に対応したビット線ＢＬｊは、メモリブロック１００−０における第ｊ列のメモリセルＭｋｊ（ｋ＝０〜ｍ）のためにビット電圧を伝送する信号線である。

列デコーダ３００は、列アドレスが与えられて、その列アドレスに従ってメモリブロック１００−０のメモリセルの配列の列を選択する列選択信号ＣＯＬ０〜ＣＯＬｎを列ゲート部４００に出力する回路である。この列選択信号ＣＯＬ０〜ＣＯＬｎの各々は、図３のように、列選択信号ＣＯＬと反転列選択信号ＣＯＬＢとのセットを、列ゲート部４００のＣＭＯＳ（コンプリメンタリ型）回路のカラムゲートＣＧに向けて出力する。以下の説明では、その列選択信号ＣＯＬと反転列選択信号ＣＯＬＢのセットを列選択信号ＣＯＬのみで代表させて記述する。

列ゲート部４００におけるメモリブロック１００−０に対応する回路は、カラムゲートＣＧ０〜ＣＧｎで構成される。カラムゲートＣＧ０〜ＣＧｎは、列選択信号ＣＯＬ０〜ＣＯＬｎに従ってメモリセルアレイ１００のメモリブロック１００−０の列を駆動する信号を切り替えるＭＯＳスイッチ群である。カラムゲートＣＧ０〜ＣＧｎは、図２に示す各メモリブロック１００−０から１００−１５の各回路に対応して、図１の回路に示した素子の数の１６倍存在する。

各々のカラムゲートＣＧは、図３のように、列選択信号ＣＯＬをＣＭＯＳ回路のＮチャンネルＭＯＳトランジスタのゲート端子に接続し、反転列選択信号ＣＯＬＢをＣＭＯＳ回路のＰチャンネルＭＯＳトランジスタのゲート端子に接続し、それらのＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタは、データ線ＤＬ０〜ＤＬ１５とビット線ＢＬ０〜ＢＬｎとの間に並列に接続する。

このように、カラムゲートＣＧはＣＭＯＳ回路で構成するが、以下の説明では、そのＣＭＯＳ回路の一方のゲート回路のＮＭＯＳトランジスタのみを表示して、そのＮＭＯＳトランジスタにＣＭＯＳ回路を代表させる。

メモリセルアレイ１００の他のメモリブロック１００−１〜１００−１５も同様であり、第ｉビットに対応したメモリブロック１００−ｉをｎ＋１本のビット線ＢＬｊ（ｊ＝０〜ｎ）が列方向に横切っている。

図２の回路ブロック図で示す半導体素子のレイアウトのように、メモリブロック１００−０から１００−１５は、図２の横方向に順番にメモリブロックの領域を配置する。そして、列ゲート４００は、各メモリブロックの上方に、それぞれのゲート回路を配置する。

その他の制御回路としては、書き込み電圧発生回路（Ｗｒｉｔｅ Ｄｒｉｖｅｒ）５００と、データ線ＤＬ０〜ＤＬ１５に接続した１６個のセンスアンプ６００（ＳＡ０〜ＳＡ１５）と、センスアンプ６００の後段に設けた出力回路７００（ＯＵＴ０〜ＯＵＴ１５）を有し、また、書込制御回路８００、ビット線ＢＬをバイアスするプリチャージ回路９００、電源回路１０００（図４）を有する。

（電源回路）
図４は電源回路１０００の構成例を示すブロック図である。電源回路１０００は、制御回路１００１と、昇圧回路１００２および１００３と、降圧回路１００４および１００５と、出力調整回路１００６〜１００９とにより構成されている。昇圧回路１００２および１００３は、制御回路１００１による制御の下、この不揮発性メモリの電源電圧を昇圧して出力する回路である。また、降圧回路１００４および１００５は、制御回路１００１による制御の下、この不揮発性メモリの電源電圧を降圧して出力する回路である。

電源回路１０００の出力調整回路１００６はメモリセルＭｋｊへのデータの書き込みの際には１．５Ｖの行駆動電圧ＶＷＬを出力し、データの読出しの際には１．２Ｖの行駆動電圧ＶＷＬを出力する。また、出力調整回路１００７は１．５Ｖの列駆動電圧ＶＣＯＬを出力し、出力調整回路１００８は１．２Ｖのデータ線電圧ＶＷＤを出力する。そして、出力調整回路１００９は、データ線電圧ＶＷＤの約半分の電圧の０．６Ｖのソース電圧ＶＳＬを出力する回路である。

出力調整回路１００６および１００７は、行駆動電圧ＶＷＬまたはデータ線電圧ＶＷＤを供給するために、不揮発性メモリの電源電圧ＶＤＤよりも高い電圧を出力する必要があるため、前段の昇圧回路１００２または１００３を利用してその電圧を生成する。また、出力調整回路１００８および１００９は、１．２Ｖのデータ線電圧ＶＷＤまたは０．６Ｖのソース電圧ＶＳＬとして不揮発性メモリの電源電圧ＶＤＤよりも低い電圧を出力する必要がある場合、前段の降圧回路１００４または１００５を利用してその電圧を生成する。

電源回路１０００の概略の動作は、書込制御回路８００による制御の下、出力調整回路１００６から、行選択信号の電圧の基となる１．５Ｖの行駆動電圧ＶＷＬを行デコーダ２００に供給し、出力調整回路１００７から、列選択信号の電圧の基となる１．５Ｖの列駆動電圧ＶＣＯＬを列デコーダ３００に供給する。また、書き込み電圧発生回路５００がビット線ＢＬｊに接続するべきデータ線ＤＬに出力する電圧の基となる１．２Ｖのデータ線電圧ＶＷＤを、出力調整回路１００８が書き込み電圧発生回路５００に供給する。そして、０．６Ｖのソース電圧ＶＳＬを、出力調整回路１００８が共通ソース線ＣＯＭＳＬに供給する。また、電源回路１０００は、プリチャージトランジスタＰＲ０〜ＰＲｎのゲートを制御する１．５Ｖの行駆動電圧ＶＷＬをプリチャージ回路９００の電源に供給する。

（データ書き込みの際の電源回路の動作）
電源回路１０００は、データ書き込み時（ＷＥ＝“１”）、制御回路１００１は、出力調整回路１００５から行デコーダ２００に１．５Ｖの行駆動電圧ＶＷＬを供給する。これにより行デコーダ２００は、選択した行ｋの行選択線ＷＬｋに１．５Ｖの行選択信号を出力し、他の行選択線ＷＬｋ’に０Ｖを出力する。

また、制御回路１００１は、出力調整回路１００８から１．２Ｖのデータ線電圧ＶＷＤを発生して書き込み電圧発生回路５００に供給する。これにより、書き込み電圧発生回路５００は、書き込みデータ入力信号Ｄｉｎｉが“０”の場合には１．２Ｖのデータ線電圧ＶＷＤをデータ線ＤＬｉに出力する。なお、書き込み電圧発生回路５００は、書き込みデータ入力信号Ｄｉｎｉが“１”の場合には０Ｖをデータ線ＤＬｉに出力する。

また、制御回路１００１は、出力調整回路１００９から０．６Ｖのソース電圧ＶＳＬを出力させる。この０．６Ｖのソース電圧ＶＳＬを共通ソース線ＣＯＭＳＬに供給し、共通ソース線ＣＯＭＳＬをソース線ＳＬに分岐させる。共通ソース線ＣＯＭＳＬは、データ読出しの際も、常に０．６Ｖのソース電圧ＶＳＬに維持される。

（データ読出しの際の電源回路の動作）
電源回路１０００は、データ読み出し時（ＷＥ＝“０”）、制御回路１００１は、出力調整回路１００６から行デコーダ２００に１．２Ｖの行駆動電圧ＶＷＬを供給し、行デコーダ２００が、その１．２Ｖの行駆動電圧ＶＷＬの行選択信号を行選択線ＷＬｋに出力する。

データ読み出しの動作において、行駆動電圧ＶＷＬをデータ書き込み時の１．５Ｖ時よりも下げた１．２Ｖにするのは、抵抗変化型素子Ｒの記憶内容を破壊するような過度な電流を抵抗変化型素子Ｒに流さないようにするためである。

本実施形態の特徴は、このように、０．６Ｖのソース電圧ＶＳＬを共通ソース線ＣＯＭＳＬに供給し、共通ソース線ＣＯＭＳＬをソース線ＳＬに分岐させる。これにより、ソース線ＳＬの電圧を書き込み時でも読出し時でも、常に０．６Ｖに保持しておくことが本実施形態の特徴である。

書込制御回路８００は、書き込みデータ入力信号Ｄｉｎと書き込み制御信号ＷＥを受信して、書き込み電圧発生回路５００に、書き込み制御信号ＷＥと、データ入力信号Ｄｉｎ０〜Ｄｉｎ１５を引き渡す回路である。

書き込み電圧発生回路５００は、データ線ＤＬ０〜ＤＬ１５を駆動する３ステートバッファを有する。そして、書込制御回路８００から書き込みデータ入力信号Ｄｉｎと書き込み制御信号ＷＥを受信し、データ線ＤＬ０〜ＤＬ１５に書き込み電圧を出力する。ここで、書き込み電圧発生回路５００は、書き込みデータ入力信号ＤｉｎがＨｉｇｈの場合に、データ線ＤＬに０Ｖを出力し、書き込みデータ入力信号ＤｉｎがＬｏｗの場合にデータ線ＤＬに１．２Ｖのデータ線電圧ＶＷＤを出力するように構成する。
また、読出し時は、書き込み電圧発生回路５００はオフとなり、出力をＨｉＺ（ハイインピーダンス）とする。

書き込み電圧発生回路５００のデータ線ＤＬ０〜ＤＬ１５は、メモリセルアレイ１００に対して書き込むデータまたはメモリセルアレイ１００から読み出したデータを伝送するための信号線である。

センスアンプ６００は、データ線ＤＬに接続し、センスアンプ６００の後段には出力回路７００を設ける。このセンスアンプ６００および出力回路７００と、その他に書き込み電圧発生回路５００が、データ読み出しのための動作を行う。

メモリセルアレイ１００のメモリブロック１００−０には、図１のようにメモリセルＭ００からＭｍｎをｍ＋１行ｎ＋１列の行列状に配列する。そして、図２のように、メモリブロック１００−０から１００−１５の１６個のメモリブロックを並べて１６ビットのメ
モリセルアレイ１００を構成する。そのように、各メモリブロック毎に、ｍ＋１行ｎ＋１列の行列状のメモリセルＭｋｊを配列する。

図１のように、１ビットのメモリブロック１００−０内では、行方向に配列されるメモリセルＭ００からＭ０ｎのゲートに共通に、行デコーダ２００の行選択線ＷＬ０が接続され、行方向に配列されるメモリセルＭ１０からＭ１ｎのゲートには共通に行選択線ＷＬ１が接続されている。

この２群のメモリセルに１つのソース線ＳＬ０１を共有させ、そのソース線ＳＬ０１の上に行選択線ＷＬ０に接続するメモリセルＭ００からＭ０ｎを配置し、ソース線ＳＬ０１の下に行選択線ＷＬ１に接続するメモリセルＭ１０からＭ１ｎを配置する。

同様にして、１つのソース線ＳＬ２３を共有するメモリセルＭ２０からＭ３ｎについて、ソース線ＳＬ２３の上に、ゲートに行選択線ＷＬ２が接続するメモリセルＭ２０からＭ２ｎを配置し、ソース線ＳＬ２３の下に、ゲートに行選択線ＷＬ３が接続するメモリセルＭ３０からＭ３ｎを配置する。

こうして、一行をなすｎ＋１個のメモリセルＭｋｊ（ｊ＝０〜ｎ）には、行方向に走行する行選択線ＷＬｋを接続する。これらの行選択線ＷＬｋ（ｋ＝０〜ｍ）に行デコーダ２００から行選択信号が送信されることによりメモリセルの行が選択される。

一列をなすｍ＋１個のメモリセルＭｋｊ（ｋ＝０〜ｍ）は、列方向に走行する共通のビット線ＢＬｊに接続する。ビット線ＢＬｊ（ｊ＝０〜ｎ）は、メモリブロック１００−０の中のメモリセルＭｋｊに対して読み書きするデータを伝送するための信号線である。

図５は、メモリセルＭｋｊの構成を示す回路図である。図５に示すように、本実施形態による不揮発性メモリセルＭｋｊは、抵抗変化型素子Ｒをビット線ＢＬｊに接続し、Ｎチャネルのメモリセル選択用トランジスタＴＮのソース端子をソース線ＳＬに直列接続し、ゲート端子を行選択線ＷＬｋに接続してなるものである。ビット線ＢＬｊはメモリセルＭｋｊへ読み書きするデータを伝送するための信号線である。

さらに詳述すると、本実施形態において、抵抗変化型素子Ｒに図６に示すＭＴＪ素子を用い、図６の回路図のように、ＭＴＪ素子である抵抗変化型素子Ｒのフリー層がビット線ＢＬｊに接続され、ピン層がＮチャネルのメモリセル選択用トランジスタＴＮのドレイン端子に接続され、このＮチャネルのメモリセル選択用トランジスタＴＮのソース端子はソース線ＳＬに接続されている。

なお、抵抗変化型素子Ｒに接続するトランジスタ回路は、Ｎチャネルのメモリセル選択用トランジスタＴＮで代表させて図６に表記したが、このトランジスタ回路はＣＭＯＳ回路で構成することが望ましい。すなわち、ＭＴＪ素子とソース線ＳＬの間にＣＭＯＳ回路のＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタを並列に配置してＭＴＪ素子に流す電流を制御することが望ましい。ＣＭＯＳ回路で構成したメモリセル選択用トランジスタＴＮでは、トランジスタの閾値相当の電圧降下（いわゆる閾値落ち）を起こさないので、共通ソース線ＣＯＭＳＬに加える電圧とビット線ＢＬｊに加える電圧の差を、ＭＴＪ素子の抵抗変化型素子に加える印加電圧のみを加えるだけで、メモリセルへデータを書き込めることができる効果がある。これにより、消費電力を低減できる効果がある。

図６（ａ）および（ｂ）は、図５の不揮発性メモリセルＭｋｊの抵抗変化型素子ＲとしてＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素
子を利用した場合のメモリセルの構成と動作を示す。図６（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。

図６（ａ）に示すように、ＭＴＪ素子のフリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ”０”を記憶した状態となる。

逆に、図６（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ”１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図６（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、Ｎチャネルのメモリセル選択用トランジスタＴＮをＭＴＪ素子に直列接続する。

（メモリセルの立体構造）
図７は本実施形態において、抵抗変化型素子ＲとしてＭＴＪ素子ＭＴＪを用いた場合のメモリセルアレイ１００のレイアウト例を示す平面図であり、図８は、その断面構造を示す断面図である。図７の平面図と図８の断面図によりメモリセルアレイ１００の立体構造を示す。

図７の平面図と図８の断面図に示すように、行方向に配置した行選択線ＷＬｋとソース線ＳＬは互いに平行に配置し、そのソース線ＳＬと行選択線ＷＬｋとの両方と直交する列方向に、メモリセルＭｋｊに読み書きするデータを伝送するための信号線であるビット線ＢＬｊを配置する。

図７は、図１におけるメモリセルアレイ１００のレイアウト例を示す図である。図７に示すように、メモリセルアレイ１００には、複数の矩形状のソース・ドレイン拡散領域（Ｎ型不純物領域）が行列状に配列されている。このレイアウト例では列行方向に並んだ３つのソース・ドレイン拡散領域を１組として、そのソース・ドレイン拡散領域の間の列方向の２つの間隙に、ポリシリコン層による２本の行選択線ＷＬｋ、ＷＬ（ｋ＋１）が行方向に横切っている。そして、中央のソース・ドレイン拡散領域上の第１メタル層Ｍｔ１の１つのソース線ＳＬｋ（ｋ＋１）が行方向に横切っている。図７において破線で囲まれた領域は１つのＮチャネルのメモリセル選択用トランジスタＴＮを含む１つのメモリセルＭ００が構成されている領域である。

すなわち、２組の行選択線ＷＬｋ、ＷＬ（ｋ＋１）の間に、その行選択線に平行に１つのソース線ＳＬｋ（ｋ＋１）を配線することで、行選択線ＷＬｋ、ＷＬ（ｋ＋１）のポリシリコン層の下のソース・ドレイン拡散領域の間の間隙部分で構成される２つのメモリセル選択用トランジスタＴＮのソース端子を、共通のソース線ＳＬｋ（ｋ＋１）に接続する。

このレイアウト例では、メモリセルアレイ１００の連続した２行間でソース線ＳＬｋ（ｋ＋１）を共有するので、メモリセルＭｋｊとＭ（ｋ＋１）ｊとの縦方向の素子間寸法を短くすることができる。従って、メモリセルの面積を小さくすることができる効果がある。これにより、抵抗変化型不揮発性メモリを高速化できるとともに、低コストに製造することができる効果がある。

メモリセルＭｋｊのＮチャネルのメモリセル選択用トランジスタＴＮが、データ読み出し時およびデータ書き込み時に抵抗変化型素子Ｒ（ＭＴＪ素子ＭＴＪ）を選択する選択用スイッチとして機能し、そのゲート端子が行選択線ＷＬｋに接続され、行選択線ＷＬｋか
ら行選択信号が加えられる。そして、列選択信号ＣＯＬｊがカラムゲートＣＧｊに加えられて、選択されたカラムゲートＣＧｊがビット線ＢＬｊをデータ線ＤＬに接続する。

図７の円形マークは、Ｎチャネルのメモリセル選択用トランジスタＴＮのソース端子を第１メタル層Ｍｔ１に配線したソース線ＳＬに接続するスルーホールＣＳの部分を示す。図８の断面図のように、上層から順に、第１メタル層Ｍｔ１に配線したソース線ＳＬに接続するスルーホールＣＳと、半導体基板のＮチャネルのメモリセル選択用トランジスタＴＮのソースのｎチャンネル拡散層とが重なっている。

図７のように、行選択線ＷＬ０で選択されるメモリセルＭ００のＮチャネルのメモリセル選択用トランジスタＴＮのソース端子と、図の下方に記載した行選択線ＷＬ１で選択されるメモリセルのメモリセル選択用トランジスタＴＮのソース端子とを共通のスルーホールＣＳを介して第１メタル層Ｍｔ１に配線したソース線ＳＬ０１に接続する。

図７の四角マークは、ＭＴＪ素子ＭＴＪの部分であり、図８の断面図のように、上層から順に、第２メタル層Ｍｔ２に配線したビット線ＢＬ０に接続するスルーホールＶ１と、ＭＴＪ素子と、そのＭＴＪ素子の第１メタル層Ｍｔ１に接続するスルーホールＣＳと、半導体基板のＮチャネルのメモリセル選択用トランジスタＴＮのドレインのｎチャンネル拡散層とが重なっている。

図８の断面図は、行選択線ＷＬｋに垂直な列方向に沿った半導体基板ＳＵＢの断面図であり、半導体基板ＳＵＢに形成されるＮチャネルのメモリセル選択用トランジスタＴＮａを含むメモリセルＭ２０と、Ｎチャネルのメモリセル選択用トランジスタＴＮｂを含むメモリセルＭ３０を示す。

メモリセル選択用トランジスタＴＮａはメモリセルＭ２０選択用のトランジスタであり、メモリセル選択用トランジスタＴＮｂはメモリセルＭ３０選択用のトランジスタである。行選択線ＷＬ２がＮチャネルのメモリセル選択用トランジスタＴＮａのゲートに接続されてメモリセルＭ２０の行が選択され、行選択線ＷＬ３がトランジスタＴＮｂのゲートに接続されてメモリセルＭ３０の行が選択される。メモリセルＭ２０とＭ３０のソース端子が共通のソース線ＳＬ２３に接続されている。

（２つのメモリセルからなる基本ユニット）
以下では、図１を参照してメモリセルアレイ１００の構成と動作を説明する。メモリセルＭ２０は抵抗変化型素子Ｒ１とメモリセル選択用トランジスタＴＮａが直列接続されて構成される。メモリセルＭ３０の構成はＭ２０と同一であり、抵抗変化型素子Ｒ２とメモリセル選択用トランジスタＴＮｂが直列接続されて構成される。

メモリセルＭ２０のメモリセル選択用トランジスタＴＮａとメモリセルＭ３０のメモリセル選択用トランジスタＴＮｂのソース端子同士が、共通のソース線（ＳＬ２３）に接続されている。メモリセルＭ２０，Ｍ３０の抵抗変化型素子Ｒ１とＲ２の端部はビット線ＢＬ０に接続される。

（メモリセルＭｋｊの動作）
図９には、メモリセルＭｋｊが選択される場合における、メモリセルＭｋｊの抵抗変化型素子Ｒに対するデータ書き込みと読出しの動作条件を示す。この動作条件の特徴は、以下に説明するように、ソース線ＳＬの電圧を、書き込み時でも読出し時でも常に０．６Ｖに保持しておくことである。

（書き込み動作）
（“０”の書き込み）
まず、メモリセルＭｋｊの抵抗変化型素子Ｒに対するデータ書き込みについて説明する。抵抗変化型素子Ｒに“０”を書き込む場合、ビット線ＢＬｊに１．２Ｖのデータ線電圧ＶＷＤを印加し、ソース線ＳＬに０．６Ｖのソース電圧ＶＳＬを印加し、行選択線ＷＬｋに１．５Ｖの行駆動電圧ＶＷＬを送信して行選択信号とする。

この状態では、ＭＴＪ素子の抵抗変化型素子Ｒの両端には、１．２Ｖのデータ線電圧ＶＷＤと０．６Ｖのソース電圧ＶＳＬの差の約０．６Ｖの電圧が印加され、ビット線ＢＬｊからソース線ＳＬに約４９μＡの電流が流れる。すなわち、ＭＴＪ素子のフリー層からピン層の方向に電流が流れ、ＭＴＪ素子の抵抗変化型素子Ｒは低抵抗になる。すなわち、抵抗変化型素子Ｒは、“０”書き込み状態となる。

（“１”の書き込み）
メモリセルＭｋｊの抵抗変化型素子Ｒに“０”を書き込む場合、ビット線ＢＬｊに０Ｖを印加し、ソース線ＳＬに０．６Ｖのソース電圧ＶＳＬを印加し、行選択線ＷＬｋに１．５Ｖの行駆動電圧ＶＷＬを送信して行選択信号とする。

この状態では、ＭＴＪ素子の抵抗変化型素子Ｒの両端には、ビット線ＢＬｊの０Ｖの電圧と０．６Ｖのソース電圧ＶＳＬとの差の−０．６Ｖの電圧が印加され、ソース線ＳＬからビット線ＢＬｊに約４９μＡの電流が流れる。すなわち、ＭＴＪ素子のピン層からフリー層の方向に電流が流れ、ＭＴＪ素子の抵抗変化型素子Ｒは高抵抗になる。すなわち、抵抗変化型素子Ｒは、“１”書き込み状態となる。

このように、ソース線ＳＬの電圧を一定値のソース電圧ＶＳＬに維持してメモリセルＭｋｊの抵抗変化型素子Ｒへのデータの書き込みを行い、ビット線ＢＬｊに、ソース線ＳＬの電圧より高い電圧の１．２Ｖと低い電圧０Ｖとを切り替えて加えることでメモリセルＭｋｊへ異なる値のデータを書き込む。

（読出し動作）
次に、メモリセルＭｋｊの抵抗変化型素子Ｒからのデータ読み出しについて説明する。データ読み出しの際には、書き込み電圧発生回路５００は、データ線ＤＬに接続する３ステートバッファをフローティング状態にする。そして、データ線ＤＬに接続するセンスアンプ６００には、データ線ＤＬを０．４５Ｖにバイアスするデータ線バイアス回路を設けておき、データ線ＤＬを０．４５Ｖにバイアスさせる。それ以外の回路ノードについては、ソース線ＳＬ２３に０．６Ｖを印加し、行選択線ＷＬには１．２Ｖの行駆動電圧ＶＷＬを送信する。そして、センスアンプ６００がビット線ＢＬｊに接続したデータ線ＤＬの電圧を検知することでメモリセルＭｋｊのデータを読み出す。

データ読み出しの動作において、行駆動電圧ＶＷＬをデータ書き込み時の１．５Ｖ時よりも下げた１．２Ｖにするのは、抵抗変化型素子Ｒの記憶内容を破壊するような過度な電流を抵抗変化型素子Ｒに流さないようにするためである。

ここで、抵抗変化型素子Ｒがデータ“０”を記憶しており、低抵抗である場合、ビット線ＢＬｊからソース線ＳＬに向けて１５μＡの電流が流れる。一方、抵抗変化型素子Ｒがデータ“１”を記憶しており、高抵抗である場合、ビット線ＢＬｊからソース線ＳＬに向けて１０μＡの電流が流れる。従って、データ“０”の読み出し時に流れる電流１５μＡと、データ“１”の読み出し時に流れる電流１０μＡとの間の閾値（例えば１２．５μＡ）を発生し、データ読み出し時にビット線ＢＬｊからソース線ＳＬに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子Ｒ１に記憶されているデータが“０”か“１”かを判定することができる。

以上のように、ソース線ＳＬの電圧を書き込み時でも読出し時でも、常に０．６Ｖに保持しておくことで、ソース線の電圧を変化させないので、従来のソース線の電圧を変化させることによるエネルギーの無駄を無くすことができる効果がある。

（変形例１）
図１０は、変形例１のメモリセルＭｋｊの構成を示す回路図である。図１０に示すように、変形例１の不揮発性メモリセルＭｋｊは、抵抗変化型素子Ｒをソース線ＳＬに接続し、Ｎチャネルのメモリセル選択用トランジスタＴＮのソース端子をビット線ＢＬｊに直列接続し、ゲート端子を行選択線ＷＬｋに接続してなるものである。さらに詳述すると、抵抗変化型素子Ｒのフリー層がソース線ＳＬに接続され、抵抗変化型素子Ｒのピン層とビット線ＢＬｊとの間にＮチャネルトランジスタＴＮが介挿されている。

（変形例１のメモリセルＭｋｊの動作）
図１１には、変形例１のメモリセルＭｋｊの抵抗変化型素子Ｒに対するデータ書き込みと読出しの動作条件を示す。この動作条件も、図５の回路構成のメモリセルＭｋｊの場合の動作条件の図９と同様に、ソース線ＳＬの電圧を、書き込み時でも読出し時でも常に０．６Ｖに保持しておく。

（タイミングチャート）
図１２に、本実施形態の不揮発性メモリのタイミングチャートの動作波形を示す。特に、電源回路１０００の０．６Ｖのソース電圧ＶＳＬを共通ソース線ＣＯＭＳＬに供給し、それをソース線ＳＬに分岐させ、ソース線ＳＬの電圧を０．６Ｖのソース電圧ＶＳＬに維持する。

（プリチャージモード）
本実施形態の不揮発性メモリは、図１２のように、初期状態では、プリチャージモードになっている。すなわち、書き込み制御信号ＷＥ＝Ｌｏｗであり、プリチャージ回路９００に加えるプリチャージ起動信号ＰＲＥがＨｉｇｈであり、プリチャージ回路９００が出力するプリチャージ信号がＨｉｇｈである。そのため、プリチャージ回路９００のプリチャージトランジスタＰＲｊ（ｊ＝０〜ｎ）が全てオンとなり、全てのビット線ＢＬｊ（ｊ＝０〜ｎ）をプリチャージトランジスタＰＲｊによって、ソース線ＳＬに接続し、略０．６Ｖのソース電圧ＶＳＬをプリチャージする。なお、プリチャージの間、行選択線ＷＬｋと列選択信号ＣＯＬｊとにＬｏｗが供給されている。

（書き込みモード）
次に、書き込み制御信号ＷＥをＨｉｇｈにすることでデータの書き込みモードに入り、書き込み電圧発生回路５００が、データ線ＤＬを駆動する３ステートバッファを出力イネーブル状態とする。

書き込み制御信号ＷＥをＨｉｇｈにする前に、アドレスＡＤＤを指定して、書込制御回路８００に、書き込みデータ入力信号Ｄｉｎを送信する。次に、書き込み制御信号ＷＥをＨｉｇｈにして送信しデータ線ＤＬの３ステートバッファを出力イネーブル状態にするとともに、プリチャージ起動信号ＰＲＥをＨｉｇｈからＬｏｗに切り替えることでプリチャージトランジスタＰＲ０〜ＰＲｎのゲートを閉じて、ビット線ＢＬと０．６Ｖの電圧の共通ソース線ＣＯＭＳＬとの接続を切り離してプリチャージを終了させる。

アドレスＡＤＤは行アドレスと列アドレスに分解される。列デコーダ３００から列選択信号ＣＯＬｊに１．５Ｖの列駆動電圧ＶＣＯＬを出力することでカラムゲートＣＧｊを開いてビット線ＢＬｊにデータ線ＤＬを接続する。また、行デコーダ２００から行選択線Ｗ
Ｌｋに１．５Ｖを出力することで行を選択してメモリセルＭｋｊを選択する。

（“０”書き込みの場合）
ここで、メモリセルＭｋｊに“０”を書き込む場合は、書き込みデータ入力信号Ｄｉｎ＝Ｌｏｗを設定する。そして、書き込み電圧発生回路５００がデータ線ＤＬに１．２Ｖを出力する。それにより、データ線ＤＬに接続されたビット線ＢＬｊの電圧が１．２Ｖになり、選択されたメモリセルＭｋｊの抵抗変化型素子Ｒに順方向の電流が流れ、低抵抗に設定される。

（“１”書き込みの場合）
ここで、メモリセルＭｋｊに“１”を書き込む場合は、書き込みデータ入力信号Ｄｉｎ＝Ｈｉｇｈを設定する。そして、書き込み電圧発生回路５００がデータ線ＤＬに０Ｖを出力する。それにより、データ線ＤＬに接続されたビット線ＢＬｊの電圧が０Ｖになり、メモリセルＭｋｊの抵抗変化型素子Ｒには逆方向の電流が流れ、高抵抗に設定される。

（非選択のビット線）
ここで、非選択のビット線ＢＬｊ’は、プリチャージ起動信号ＰＲＥがＨｉｇｈの間に共通ソース線ＣＯＭＳＬに接続されて０．６Ｖのソース電圧ＶＳＬに充電されるプリチャージが行われていたので、その接続が切り離された後でも０．６Ｖのソース電圧ＶＳＬに維持されている。そのため、選択された行選択線ＷＬｋに１．５Ｖの選択電圧が伝送されても、非選択のメモリセルＭｋｊ’では、メモリセル選択用トランジスタＴＮを介して抵抗変化型素子Ｒに充電電流が流れることは無い効果がある。すなわち、従来技術の回路で懸念された誤書き込みの問題が起きない効果がある。

また、ビット線ＢＬｊ’の電圧がソース線ＳＬと切り離されいても常に０．６Ｖのソース電圧ＶＳＬにプリチャージされている。そのため、ビット線ＢＬｊ’が再度ソース線ＳＬに接続されても、ビット線ＢＬｊ’の電圧がソース線ＳＬと同じ電圧であるためソース線ＳＬから無駄な充電電流がビット線ＢＬｊ’に流れないので、消費電流が削減できる効果がある。

（読出しモード）
次に、読み出しモードの場合は、書き込み制御信号ＷＥをＬｏｗにすることでデータの読出しモードに入り、書き込み電圧発生回路５００が、データ線ＤＬを駆動する３ステートバッファをフローティングにする。ここで、全ビット線ＢＬｊは、書き込み時と同様に、常に０．６Ｖのソース電圧ＶＳＬの電位にプリチャージされている。また、アドレスＡＤＤが確定すると、プリチャージ起動信号ＰＲＥをＨｉｇｈの状態からＬｏｗに切り替える。

プリチャージ起動信号ＰＲＥをＨｉｇｈからＬｏｗに切り替えることでプリチャージトランジスタＰＲ０〜ＰＲｎのゲートを閉じて、ビット線ＢＬｊを０．６Ｖの電圧の共通ソース線ＣＯＭＳＬから切り離す。一方、列選択信号ＣＯＬｊに１．２Ｖを出力することでカラムゲートＣＧｊを開いてビット線ＢＬｊにデータ線ＤＬを接続する。

（非選択のビット線）
プリチャージ起動信号ＰＲＥをＬｏｗにすると非選択のビット線ＢＬｊ’、すなわち、データ線ＤＬに接続されないビット線ＢＬｊ’はフローティングになるが、先にプリチャージ起動信号ＰＲＥがＨｉｇｈの際に０．６Ｖのソース電圧ＶＳＬにプリチャージされていたので、ビット線ＢＬｊ’の電圧は常に０．６Ｖに維持される。

（選択されたビット線）
一方、１．２Ｖの列選択信号ＣＯＬｊで選択されたビット線ＢＬｊにはデータ線ＤＬが接続される。また、選択された行選択線ＷＬｋも１．２Ｖになり、行選択線ＷＬｋで選択されたメモリセルＭｋｊのメモリセル選択用トランジスタＴＮのゲートが開かれ、その抵抗変化型素子Ｒが０．６Ｖのソース電圧ＶＳＬのソース線ＳＬに接続される。

これにより、０．６Ｖの電圧のソース線ＳＬから、選択されたメモリセルＭｋｊの抵抗変化型素子Ｒと、それに接続するビット線ＢＬｊと、そのビット線ＢＬｊにカラムゲートＣＧｊを介して接続するデータ線ＤＬに電流が流れ、そのデータ線ＤＬに接続したセンスアンプ６００へ電流が流れ込む。

（“０”読みの場合）
ここで、アクセス対象であるメモリセルＭｋｊがデータ“０”を記憶している場合、１５μＡの電流がソース線ＳＬ→メモリセルＭｋｊの抵抗変化型素子Ｒ１→ビット線ＢＬｊ→データ線ＤＬ→センスアンプ６００という経路を辿って流れる。

（“１”読みの場合）
一方、アクセス対象であるメモリセルＭｋｊがデータ“１”を記憶している場合、１０μＡの電流が同じ経路を辿って流れる。そこで、センスアンプ６００は、データ線ＤＬに流れ込む電流Ｉを１０μＡと１５μＡの中間の閾値Ｉｒｅｆ（参照電流：Ｒｅｆｅｒｅｎｃｅ）と比較し、Ｉ＞Ｉｒｅｆならばデータ“０”を、Ｉ＜Ｉｒｅｆならばデータ“１”を出力する。出力回路７００は、このセンスアンプ６００の出力データを外部へ出力する。

＜第２の実施形態＞
図１３から図１５を参照して第２の実施形態を説明する。図１４の回路は、ページモードで動作する１６ビット×８ページ構成の第２の実施形態の回路の全体の回路図であり、図１３は、その中の１つのメモリブロック１１０−０とその周辺の回路を示す。図１５は、第２の実施形態が第１の実施形態と異なる特徴的な部分であるパーシャルデコーダ２３０とその周辺の回路を示す。また、第２の実施形態においても、第１の実施形態と同じく、ソース線ＳＬの電圧を、メモリセルＭｋｊへの書き込み時でも読出し時でも、常に０．６Ｖに保持する。

図１３で、５００は書き込み電圧発生回路、６００はセンスアンプ、３３０は、ページアドレスＰを受けてページを選択する第３列デコーダ、４５０は、ページを選択する選択ゲートトランジスタである。それ以外の回路で、３１０と３２０は、メモリブロックを選択する第１列デコーダと第２列デコーダ、２１０は、メイン行デコーダ、２２０は、サブ行デコーダ、７００は、出力回路、８００は、書き込み制御回路である。

図１３で、第１列デコーダ３１０は、列アドレスＣを受けてメモリブロック１１０−ｊを選択して、そのメモリブロック１１０−ｊを選択する列選択信号ＣＯＬｊ、その反転信号ＣＯＬＢｊ（ｊ＝０〜ｎ）を出力する。すなわち、列選択信号ＣＯＬｊにより、列ゲート部４１０のカラムゲートＣＧのうち、メモリブロック１１０−ｊの全ビット線ＢＬ０〜ＢＬｈを全データ線ＤＬ０〜ＤＬｈに接続するカラムゲートＣＧが開かれてメモリブロック１１０−ｊが選択される。ここでｈは、例えば１２７くらいで全データ線ＤＬ０〜ＤＬｈが１２８本の場合や、ｈがそれ以上ある場合も可能である。

第２列デコーダ３２０は、第１列デコーダ３１０と同じく、列アドレスＣを受けて、選択されたメモリブロック１１０−ｊのみをプリチャージするプリチャージ回路９１０−ｊを起動する。すなわち、列アドレスが決定して、メモリブロック１１０−ｊが選択されると、プリチャージが始まるので、そのときは、プリチャージ電流が流れるが、その後、ペ
ージアドレスが変化している間は、無駄なプリチャージ電流が流れず、特に、選択されないメモリブロックにはプリチャージ電流が流れないので、低消費電力が達成できる効果がある。

また、第３列デコーダ３３０は、列アドレスＰを受けて、メモリブロック内の全ビット線ＢＬｊ（ｊ＝０〜ｈ）を８つのブロックに分けて、その各ブロックの中から１つのビット線のデータを出力回路７００に出力する。

第２の実施形態では、図１４のように、メモリセルアレイ１００をメモリブロック１１０−０から１１０−ｎに分割し、各メモリブロックを、例えばメモリブロック１１０−０をメモリセルＭ００〜Ｍｍｈ（ｈ＝１２７）で構成し、メモリブロックを第１列デコーダ３１０で選択する回路構成にする。

そして、記憶データを読み書きするメモリセルＭｋｊを含む１つのメモリブロックのみに電力を消費させ、それ以外の大部分のメモリブロックにはほとんど電力を消費させないように構成する。本実施形態では、行アドレスＡを受けて動作するメイン行デコーダ２１０と行アドレスＢを受けて動作するサブ行デコーダ２２０を設置する。

メイン行デコーダ２１０は、グローバル行選択線ＧＷＬ０〜ＧＷＬｇへアクセス信号を出力し、グローバル行選択線ＧＷＬ０〜ＧＷＬｇは全メモリブロックのパーシャルデコーダ２３０に接続する。

サブ行デコーダ２２０は、サブデコード信号φ０、φ１を出力し、そのサブデコード信号φを、図１５のように、列ゲート部４１０の一部の、各メモリブロック毎に設置したパーシャルデコーダ選択列ゲート４１０ａを介して、各メモリブロックのローカルデコード信号線φｊ０、φｊ１に接続する。パーシャルデコーダ選択列ゲート４１０ａは、また、φｊ０及びφｊ１の反転信号を送信するローカルデコード信号線φＢｊ０及びφＢｊ１に接続する。それらのローカルデコード信号線は、各メモリブロックのパーシャルデコーダ２３０に接続する。各メモリブロック毎のパーシャルデコーダ選択列ゲート４１０ａは、第１列デコーダ３１０が出力する列選択信号ＣＯＬｊで選択されたメモリブロックのローカルデコード信号線φｊ０、φｊ１にのみ選択信号を送信する。

ローカルデコード信号線φｊ０＝Ｈｉｇｈ，φＢｊ０＝Ｌｏｗとなることで、それが接続するパーシャルデコーダ２３０、例えばパーシャルデコーダ２３０−０のバッファ２３５−０を選択して動作させる。ローカルデコード信号線φｊ１＝Ｈｉｇｈ，φＢｊ１＝Ｌｏｗとなることで、それが接続するパーシャルデコーダ２３０、例えばパーシャルデコーダ２３０−０のバッファ２３５−１を選択して動作させる。

なお、選択されなかったメモリブロック１１０−ｊ’には、パーシャルデコーダ選択列ゲート４１０ａから、ローカルデコード信号線φｊ’０とφｊ’１にＬｏｗを出力することで、選択されなかったメモリブロック１１０−ｊのパーシャルデコーダ２３０が動作しないようにする。

こうして、パーシャルデコーダ２３０を制御する信号は、メイン行デコーダ２１０からのグローバル行選択線ＧＷＬを接続し、それ以外に、サブ行デコーダ２２０からのサブデコード信号φを、パーシャルデコーダ選択列ゲート４１０ａを介して、パーシャルデコーダ２３０に接続する。列選択信号ＣＯＬｊで選択されたメモリブロックのみが、そのパーシャルデコーダ選択列ゲート４１０ａに接続するパーシャルデコーダ２３０を動作させる。

メモリブロック内のパーシャルデコーダ２３０は、そのメモリブロック内のみに配線する複数のローカル行選択線ＬＷＬに接続する。そして、列選択信号ＣＯＬｊで選択されたメモリブロックのパーシャルデコーダ２３０のみが、それに接続するローカル行選択線ＬＷＬのうち、サブデコード信号φで選択されたローカル行選択線ＬＷＬに行選択信号を送信する。

パーシャルデコーダ２３０は以下のように構成する。すなわち、図１５のパーシャルデコーダ２３０−０は、トランジスタ２３１、２３２、２３３により、ローカル行選択線ＬＷＬ０のバッファ２３５−０を構成する。同様に、２３５−１はローカル行選択線ＬＷＬ１に信号を出力するバッファである。２３５−０と２３５−１により１つのパーシャルデコーダ２３０−０を構成する。

パーシャルデコーダ２３０−０は、メイン行デコーダ２１０のグローバル行選択線ＧＷＬ０の出力により選択される。更に、第１列デコーダ３１０の列選択信号ＣＯＬ０により、メモリブロック１１０−０のパーシャルデコーダ選択列ゲート４１０ａが起動され、そのパーシャルデコーダ選択列ゲート４１０ａがローカルデコード信号線φ００、φＢ００、φ０１、φＢ０１に信号を出力する。そのローカルデコード信号線φ００、φＢ００、φ０１、φＢ０１の信号が、パーシャルデコーダ２３０−０のバッファ２３５−０又はバッファ２３５−１を選択する。

選択信号ＣＯＬ０により選択されたメモリブロック１１０−０のローカルデコード信号線φ００、φＢ００に選択信号（φ００＝Ｈｉｇｈ）が送信されると、グローバル行選択線ＧＷＬ０により選択されたパーシャルデコーダ２３０−０のバッファ２３５−０が選択される。また、グローバル行選択線ＧＷＬ０により選択されたパーシャルデコーダ２３０−０に、ローカルデコード信号線φ０１、φＢ０１から選択信号（φ０１＝Ｈｉｇｈ）が送信されると、バッファ２３５−１が選択される。

具体的には、グローバル行選択線ＧＷＬ０が選択される、その線にＬレベルが出力され、グローバル行選択線ＧＷＬ１は非選択となりＨｉｇｈレベルが出力される。この状態では、グローバル行選択線ＧＷＬ０に接続するパーシャルデコーダ２３０−０のバッファ２３５−０、２３５−１が選択され、グローバル行選択線ＧＷＬ１に接続するパーシャルデコーダ２３０−１のバッファ２３５−２、２３５−３は非選択となる。

ここで選択されたメモリブロック１１０−０のローカルデコード信号線φ００＝Ｈｉｇｈ，φＢ００＝Ｌｏｗとなって選択され、一方、ローカルデコード信号線φ０１、φＢ０１が非選択となり、φ０１＝Ｌｏｗ、φＢ０１＝Ｈｉｇｈとなる。このため、パーシャルデコーダ２３０−０のバッファ２３５−０が選択され、従って、ローカル行選択線ＬＷＬ０が選択されＬＷＬ＝Ｈｉｇｈとなり、その他のローカル行選択線は非選択となり、ＬＷＬ１＝ＬＷＬ２＝ＬＷＬ３＝Ｌｏｗとなる。

要するに、第１列デコーダ３１０の出力によりメモリブロックの一つが選択され、メイン行デコーダ２１０によりパーシャルデコーダ２３０が選択され、選択されたパーシャルデコーダ２３０のうち選択されたメモリブロックのパーシャルデコーダ２３０のみが起動される。そして、その起動されたパーシャルデコーダ２３０に接続するローカル行選択線の１本がサブ行デコーダ２２０の出力するサブデコード信号φ０、φ１により選択される。

このような構成にすることにより、複数のメモリブロックに分けて動作させることで、消費電流を削減させることができる。すなわち、行選択デコーダを、全メモリブロックに共通なメイン行デコーダ２１０と、サブ行デコーダ２２０と、メモリブロック毎に設けた
パーシャルデコーダ２３０とで構成する。そして、パーシャルデコーダ２３０をメイン行デコーダ２１０と、第１列デコーダ３１０とで選択し、選択されたパーシャルデコーダ２３０のみを動作させる。パーシャルデコーダ２３０が制御するローカル行選択線ＬＷＬはサブ行デコーダ２２０が選択して指定する。

こうすることで、メイン行デコーダ２１０は行アドレスＡを受けて、行の集合をアクセスするグローバル行選択線ＧＷＬへアクセス信号を出力してパーシャルデコーダ２３０を選択する。そして、サブ行デコーダ２２０は、行アドレスＢを受けて、パーシャルデコーダ２３０−ｋのローカル行選択線にアクセス信号を出力させる。また、パーシャルデコーダ２３０−ｋは、メモリブロック１１０−ｊを選択する第１列デコーダ３１０によって選択され、選択されたメモリブロック１１０−ｊのパーシャルデコーダ２３０−ｋのみが起動される。

パーシャルデコーダ２３０−ｋに接続されるローカル行選択線ＬＷＬは、１つのメモリブロック内のみに配線されている。これにより、パーシャルデコーダ２３０−ｋは選択されたメモリブロック内のみに行選択信号を送信する。そのため、消費電力を少なくすることができる効果がある。

ここで、サブ行デコーダ２２０の出力するデコード信号はφ０、φ１の２種に限らず、サブ行デコーダ２２０は、２種以上のサブデコード信号φ０、φ１、・・・φｄを出力するように構成しても良い。その場合は、パーシャルデコーダ選択列ゲート４１０ａからローカルデコード信号線φｊ０、φｊ１、・・・φｊｄを引き出す。そして、各メモリブロックの各グローバル行選択線ＧＷＬに接続するパーシャルデコーダ２３０は、ローカル行選択線ＬＷＬ０〜ＬＷＬｍのバッファ２３５−０〜２３５−ｍを持つように構成する。

結局、第２の実施形態は、第１列デコーダ３１０が列アドレスＣを受けてメモリブロック１１０−ｊを選択して、そのメモリブロック１１０−ｊの全ビット線ＢＬ０〜ＢＬｈを選択する列選択信号ＣＯＬｊ、その反転信号ＣＯＬＢｊ（ｊ＝０〜ｎ）を出力する。そして、その列選択信号ＣＯＬｊが、列ゲート部４１０のうちの、選択したメモリブロック１１０−ｊ、例えばメモリブロック１１０−０のビット線ＢＬｒ（ｒ＝０〜ｈ）に接続する全カラムゲートＣＧｒ（ｒ＝０〜ｈ）を開いて、全ビット線ＢＬ０〜ＢＬｈをデータ線ＤＬ０〜ＤＬｈに接続する。

また、列選択信号ＣＯＬｊが、列ゲート部４１０のうちの、選択したメモリブロックのパーシャルデコーダ選択列ゲート４１０ａのカラムゲートを開いて、サブ行デコーダ２２０からのサブデコード信号φを、選択したメモリブロックのパーシャルデコーダ２３０に接続する。

本実施形態も第１の実施形態と同様に、列アドレスＣが入力されて、第１列デコーダ３１０により選択されたメモリブロック用のプリチャージ回路９１０−ｊを選択する第２列デコーダ３２０を有する。第２列デコーダ３２０が、プリチャージ回路９１０−ｊ、例えば、メモリブロック１１０−０用のプリチャージ回路９１０−０を選択して動作させことで、プリチャージ回路９１０−０がメモリブロック１１０−０の全ビット線ＢＬｊ（ｊ＝０〜ｈ）をプリチャージする。また、第２の実施形態も、第１の実施形態と同じく、ソース線ＳＬの電圧を、メモリセルＭｋｊへの書き込み時でも読出し時でも、常に０．６Ｖに保持する。

本実施形態は、このように構成することで、メモリセルアレイ１００中の１つのメモリブロックのみを選択して動作させることに特徴がある。すなわち、選択したメモリブロック、例えば、メモリブロック１１０−０のみに選択的にプリチャージを行なう。また、選
択したメモリブロック内のみのローカル行選択線ＬＷＬにのみ行選択信号を送信する特徴がある。本実施形態は、このように、メモリセルアレイ１００中の、選択したメモリブロックのみを動作させるので、消費電力を少なくできる効果がある。

（変形例２）
第２の実施形態の変形例（変形例２）として、図１６と図１７に示すように回路を構成することもできる。変形例２では、第２列デコーダ３２０からの、プリチャージ回路９１０−ｊの選択信号を各メモリブロックの各パーシャルデコーダ２３０に接続する。また、パーシャルデコーダ２３０には、更に、サブ行デコーダ２２０からのサブデコード信号φ０、φ１を接続する。パーシャルデコーダ２３０は、第２列デコーダ３２０からの選択信号によって起動され、サブ行デコーダ２２０からのサブデコード信号φ０、φ１によって、サブ行デコーダ２２０に接続するローカル行選択線ＬＷＬに行選択信号を送信する。

（変形例３）
変形例３として、第２列デコーダ３２０を削除し、そのかわり、第１列デコーダ３１０からのメモリブロック１１０−ｊの選択信号により、選択されたメモリブロック１１０−ｊのプリチャージ回路９１０−ｊを起動する。そして、第１列デコーダ３１０からのメモリブロック１１０−ｊの選択信号は、選択されたメモリブロック１１０−ｊ内のパーシャルデコーダ２３０を起動する回路構成にすることができる。

＜第３の実施形態＞
第３の実施形態は、メモリセルＭｋｊの回路構成を高速差動型のメモリセルにすることに特徴がある。第３の実施形態においても、第１の実施形態と同じく、ソース線ＳＬの電圧を、メモリセルＭｋｊへの書き込み時でも読出し時でも、常に０．６Ｖに保持する。

図１８は、第３の実施形態の１６ビットの不揮発性メモリの１ビット分の回路部分の回路図である。第３の実施形態は、第１の実施形態と同様に、１６個のメモリセルに同時に書き込みを行う１６Ｉ／Ｏ（×１６）を持つ１６ビットの不揮発性メモリであり、図１９のように、メモリセルアレイ１００をメモリブロック１００−０から１００−１５の１６のブロックに分割する。また、４２０−０〜４２０−１５は、列ゲート部４２０内の、各メモリブロックに対応した列ゲートブロックである。

図１８のように、全てのメモリセルのソース線ＳＬは共通ソース線ＣＯＭＳＬに接続される。メモリブロック１００−０は、第０ビット目の出力ビット端子Ｄｏｕｔ０へ接続されるメモリセルを構成する。同様に、第１５ビット目の出力ビット端子Ｄｏｕｔ１５へ接続されるメモリブロック１５０−１５が構成される。行デコーダ２００は行アドレスを受けて、行選択線ＷＬｋ（ｋ＝０〜ｍ）を選択出力する。列デコーダ３００は列アドレスを受けて列選択信号ＣＯＬｊ（ｊ＝０〜ｎ）を出力する。

本実施形態のメモリセルＭｊｋは、図２０のように、高速差動型のメモリセルを構成する。図２０（ａ）のメモリセルＭｋｊには、ビット線ＢＬｊと反転ビット線ＢＬＢｊを接続する。図１８のように、メモリブロック１００−０のビット線ＢＬｊ（ｊ＝０〜ｎ）を列ゲート部４２０のカラムゲートＣＧｊを介してデータ線ＤＬ０に接続し、反転ビット線ＢＬＢｊを列ゲート部４２０のカラムゲートＣＧＢｊを介して反転データ線ＤＬＢ０に接続する。

また、図１９のように、メモリブロック１００−１６のビット線ＢＬｊ（ｊ＝０〜ｎ）を列ゲート部４２０のカラムゲートＣＧｊを介してデータ線ＤＬ１５に接続し、反転ビット線ＢＬＢｊを列ゲート部４２０のカラムゲートＣＧＢｊを介して反転データ線ＤＬＢ１５に接続する。すなわち、メモリブロック１００−ｕ（ｕ＝０〜１５）のビット線ＢＬｊ
を列ゲート部４２０のカラムゲートＣＧｊを介してデータ線ＤＬｕに接続し、反転ビット線ＢＬＢｊを列ゲート部４２０のカラムゲートＣＧＢｊを介して反転データ線ＤＬＢｕに接続する。

メモリセルＭｋｊは、図２０（ａ）のように、ビット線ＢＬｊとソース線ＳＬとの間に抵抗変化型素子Ｒ１とメモリセル選択用トランジスタＴＮ１が直列接続され、反転ビット線ＢＬＢｊとソース線ＳＬの間に抵抗変化型素子Ｒ２とメモリセル選択用トランジスタＴＮ２が直列接続されて構成される。すなわち、メモリセル選択用トランジスタＴＮ１，ＴＮ２のソース端子は、共通のソース線ＳＬに接続する。また、メモリセル選択用トランジスタＴＮ１とＴＮ２のゲートには、行選択線ＷＬｋが接続される。抵抗変化型素子Ｒ１とＲ２には、逆のデータを書き込み、差動で動作を行なわせる。

変形例として、図２０（ｂ）に、図２０（ａ）の抵抗変化型素子Ｒ１とメモリセル選択用トランジスタＴＮ１、抵抗変化型素子Ｒ２とメモリセル選択用トランジスタＴＮ２を入れ替えたメモリセルの回路を示す。

図１８のように、プリチャージ回路９００は、プリチャージ信号ＰＲＥを受けて、全てのビット線ＢＬｊ（ｊ＝０〜ｎ）及び反転ビット線ＢＬＢｊをプリチャージトランジスタＰＲｊ、ＰＲＢｊのゲートを開いてソース電圧ＶＳＬに接続する。これにより、全てのビット線ＢＬｊ（ｊ＝０〜ｎ）及び反転ビット線ＢＬＢｊを０．６Ｖのソース電圧ＶＳＬにプリチャージする。

書き込み電圧発生回路５００は、第１の実施形態と同様に、書き込みデータ入力信号ＤｉｎがＨｉｇｈの場合に、データ線ＤＬに１．２Ｖのデータ線電圧ＶＷＤを出力し、また、反転データ線ＤＬＢに０Ｖの電圧を出力する。また、書き込みデータ入力信号ＤｉｎがＬｏｗの場合にデータ線ＤＬに０Ｖの電圧を出力し、反転データ線ＤＬＢに１．２Ｖのデータ線電圧ＶＷＤを出力する。

センスアンプ６００は、メモリセルＭｋｊからデータを読み出す際に、メモリセルＭｋｊの抵抗変化型素子Ｒ１、Ｒ２の抵抗値の差を判定して、“０”或いは“１”のデータを判定する。出力回路７００は、センスアンプ６００の出力を増幅して出力ビット端子Ｄｏｕｔに出力する。書き込み制御回路８００は、書き込み制御信号ＷＥ及び、書き込みデータ入力信号Ｄｉｎを受けて書き込みを制御する。

図２１（ａ）に、図２０（ａ）のメモリセルＭｋｊの動作を示す。
（“０”書き込みの場合）
このメモリセルＭｋｊに“０”を書き込む場合は、書き込みデータ入力信号ＤｉｎにＬｏｗを設定する。それにより、書き込み電圧発生回路５００がデータ線ＤＬに０Ｖを出力し、反転データ線ＤＬＢに１．２Ｖのデータ線電圧ＶＷＤを出力する。そして、データ線ＤＬに接続されたビット線ＢＬｊの電圧が０Ｖになり、反転ビット線ＢＬＢｊ＝１．２Ｖになる。一方、ソース線ＳＬには０．６Ｖを印加し、行選択線ＷＬｋには１．５Ｖの電圧を印加してメモリセルＭｋｊを選択する。

これにより、０．６Ｖのソース線ＳＬから０Ｖのビット線ＢＬへ電流が流れ、抵抗変化型素子Ｒ１は、逆方向に電流が流れるので、高抵抗に変化する。同時に、１．２Ｖの反転ビット線ＢＬＢから０．６Ｖのソース線ＳＬへ電流が流れ、抵抗変化型素子Ｒ２には順方向に電流が流れるので、低抵抗に変化する。この状態を“０”書き込みと定義する。

（“１”書き込みの場合）
ここで、メモリセルＭｋｊに“１”を書き込む場合は、書き込みデータ入力信号Ｄｉｎ
にＨｉｇｈを設定する。それにより、書き込み電圧発生回路５００がデータ線ＤＬに１．２Ｖのデータ線電圧ＶＷＤを出力し、反転データ線ＤＬＢに０Ｖを出力する。そして、データ線ＤＬに接続されたビット線ＢＬｊの電圧が１．２Ｖになり、反転ビット線ＢＬＢｊ＝０Ｖになる。一方、ソース線ＳＬには０．６Ｖを印加し、行選択線ＷＬｋには１．５Ｖの電圧を印加してメモリセルＭｋｊを選択する。

これにより、１．２Ｖのビット線ＢＬから０．６Ｖのソース線ＳＬへ電流が流れ、抵抗変化型素子Ｒ１には順方向に電流が流れるので、低抵抗に変化する。同時に、０．６Ｖのソース線ＳＬから０Ｖの反転ビット線ＢＬＢへ電流が流れ、抵抗変化型素子Ｒ２は、逆方向に電流が流れるので、高抵抗に変化する。この状態を“１”書き込みと定義する。

（読出し動作）
次に、メモリセルＭｋｊの抵抗変化型素子Ｒ１とＲ２からのデータ読み出しについて説明する。データ読み出しの際には、書き込み電圧発生回路５００は、データ線ＤＬに接続する３ステートバッファをフローティング状態にする。そして、データ線ＤＬに接続するセンスアンプ６００には、データ線ＤＬを０．４５Ｖにバイアスするデータ線バイアス回路を設けておき、データ線ＤＬを０．４５Ｖにバイアスさせる。それ以外の回路ノードについては、ソース線ＳＬに０．６Ｖを印加し、行選択線ＷＬｋに１．２Ｖの行選択信号を送信する。そして、センスアンプ６００がデータ線ＤＬと反転データ線ＤＬＢの電圧を差動で検知することでメモリセルＭｋｊのデータを読み出す。

ここで、メモリセルＭｋｊが“０”を記憶している場合、そのデータの読出しは、以下のように行われる。列選択信号ＣＯＬｊが供給されることで列ゲート部４２０のカラムゲートＣＧｊを介してビット線ＢＬｊが選択されデータ線ＤＬに接続され、カラムゲートＣＧＢｊを介して反転ビット線ＢＬＢｊが選択され反転データ線ＤＬＢに接続される。こうして列が選択され、また、行選択線ＷＬｋに１．２Ｖの行選択信号が供給されて行が選択されることでメモリセルＭｋｊが選択される。

ビット線ＢＬｊと反転ビット線ＢＬＢｊは、カラムゲートＣＧｊとＣＧＢｊを介してデータ線ＤＬと反転データ線ＤＬＢに接続され、そのデータ線ＤＬと反転データ線ＤＬＢがセンスアンプ６００に接続される。そして、ソース線ＳＬから抵抗変化型素子Ｒ１を介してセンスアンプのデータ入力端子へ電流を流し込み、ソース線ＳＬから抵抗変化型素子Ｒ２を介してセンスアンプの反転データ入力端子へ電流を流し込む。

ここで、メモリセルＭｋｊが“０”を記憶している場合は、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗なので、高抵抗な抵抗変化型素子Ｒ１のソース線ＳＬから遠い側の端子がビット線ＢＬＪに接続する電位は低く、低抵抗な抵抗変化型素子Ｒ２のソース線ＳＬから遠い側の端子が反転ビット線ＢＬＢｊに接続する電位は高い。よって、ビット線ＢＬｊと反転ビット線ＢＬＢｊの電位関係は、ＢＬｊ＜ＢＬＢｊとなる。センスアンプは、この電位差を検出して“０”データがメモリセルＭｋｊに記憶されていると判定する。

逆に、メモリセルＭｋｊが“１”を記憶している場合は、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗なので、低抵抗な抵抗変化型素子Ｒ１のソース線ＳＬから遠い側の端子がビット線ＢＬＪに接続する電位は高く、高抵抗な抵抗変化型素子Ｒ２のソース線ＳＬから遠い側の端子が反転ビット線ＢＬＢｊに接続する電位は低い。よって、ビット線ＢＬｊと反転ビット線ＢＬＢｊの電位関係は、ＢＬｊ＞ＢＬＢｊとなる。センスアンプは、この電位差を検出して“１”データがメモリセルＭｋｊに記憶されていると判定する。

本実施形態のメモリセルＭｋｊも、第１の実施形態と同様に、データの書き込み時に、“０”書き込みの際も“１”書き込みの際も、また、データの読み出しの際も、常にソース電圧は０．６Ｖの一定電圧にしている。そのため、データの書き込み、読み出し時に、ソース線ＳＬを充放電する必要が無く、高速読み出しが可能である効果がある。また、そのようにソース線ＳＬを充放電する無駄な電流が流れないので、消費電力を低くできる効果がある。

図２１（ｂ）には、図２０（ｂ）のメモリセルＭｋｊの動作を示す。図２０（ｂ）のメモリセルＭｋｊでは、抵抗変化型素子Ｒ１とＲ２が、メモリセル選択用トランジスタＴＮ１とＴＮ２とソース線との間に接続されている。そのため、ビット線ＢＬｊと反転ビット線ＢＬＢｊに加える電圧、また、読み出す電圧の関係が図２１（ａ）とは逆になる。図２０（ｂ）のメモリセルＭｋｊにおいても、ソース線ＳＬには０．６Ｖを印加し、行選択線ＷＬｋには１．５Ｖの電圧を印加してメモリセルＭｋｊを選択することは、図２０（ａ）の回路と同じである。

（タイミングチャート）
図２２に、図１８の不揮発性メモリのタイミングチャートの動作波形を示す。
（プリチャージモード）
初期状態では、プリチャージモードになっており、書き込み制御信号ＷＥ＝Ｌｏｗであり、プリチャージ回路９００に加えるプリチャージ起動信号ＰＲＥがＨｉｇｈであり、プリチャージ回路９００が出力するプリチャージ信号がＨｉｇｈである。そのため、プリチャージ回路９００のプリチャージトランジスタＰＲｊ（ｊ＝０〜ｎ）及びＰＲＢｊが全てオンとなり、プリチャージトランジスタＰＲｊ及びＰＲＢｊによって全てのビット線ＢＬｊ（ｊ＝０〜ｎ）と反転ビット線ＢＬＢｊを共通ソース線ＣＯＭＳＬに接続する。これにより、共通ソース線ＣＯＭＳＬの０．６Ｖのソース電圧ＶＳＬをビット線ＢＬｊ及び反転ビット線ＢＬＢｊに供給してプリチャージする。

（書き込みモード）
次に、書き込み制御信号ＷＥをＨｉｇｈにすることでデータの書き込みモードに入り、書き込み電圧発生回路５００が、データ線ＤＬを駆動する３ステートバッファを出力イネーブル状態とする。

書き込み制御信号ＷＥをＨｉｇｈにする前に、アドレスＡＤＤを指定して、書込制御回路８００に、書き込みデータ入力信号Ｄｉｎを送信する。次に、書き込み制御信号ＷＥをＨｉｇｈにして送信しデータ線ＤＬの３ステートバッファを出力イネーブル状態にするとともに、プリチャージ起動信号ＰＲＥをＨｉｇｈからＬｏｗに切り替えることでプリチャージトランジスタＰＲ０〜ＰＲｎのゲートを閉じて、ビット線ＢＬと０．６Ｖの電圧の共通ソース線ＣＯＭＳＬとの接続を切り離してプリチャージを終了させる。

アドレスＡＤＤは行アドレスと列アドレスに分解される。列デコーダ３００から列選択信号ＣＯＬｊに１．５Ｖを出力することでカラムゲートＣＧｊとＣＧＢｊを開いてビット線ＢＬｊにデータ線ＤＬを接続し、反転ビット線ＢＬＢｊに反転データ線ＤＬＢを接続する。また、行デコーダ２００から行選択線ＷＬｋに１．５Ｖを出力することで行を選択してメモリセルＭｋｊを選択する。

（“０”書き込みの場合）
ここで、メモリセルＭｋｊに“０”を書き込む場合は、書き込みデータ入力信号Ｄｉｎ＝Ｌｏｗを設定する。そして、書き込み電圧発生回路５００がデータ線ＤＬに０Ｖを出力し、反転データ線ＤＬＢに１．２Ｖを出力する。それにより、データ線ＤＬに接続されたビット線ＢＬｊの電圧が０Ｖになり、反転データ線ＤＬＢに接続されたビット線ＢＬＢｊ
の電圧が１．２Ｖになる。

これにより、０．６Ｖの共通ソース線ＣＯＭＳＬから、選択されたメモリセルＭｋｊのメモリセル選択用トランジスタＴＮ１、抵抗変化型素子Ｒ１を介して０Ｖのビット線ＢＬｊへ電流が流れ、抵抗変化型素子Ｒ１には、逆方向に電流が流れ、高抵抗になる。また、１．２Ｖの反転ビット線ＢＬＢｊから抵抗変化型素子Ｒ２、メモリセル選択用トランジスタＴ２を介して０．６Ｖの共通ソース線ＣＯＭＳＬへ電流が流れ、抵抗変化型素子Ｒ２には順方向に電流が流れ、低抵抗になる。すなわち、メモリセルＭｋｊに“０”データが書き込まれる。

（“１”書き込みの場合）
ここで、メモリセルＭｋｊに“１”を書き込む場合は、書き込みデータ入力信号Ｄｉｎ＝Ｈｉｇｈを設定する。そして、書き込み電圧発生回路５００がデータ線ＤＬに１．２Ｖを出力し、反転データ線ＤＬＢに０Ｖを出力する。それにより、データ線ＤＬに接続されたビット線ＢＬｊの電圧が１．２Ｖになり、反転データ線ＤＬＢに接続されたビット線ＢＬＢｊの電圧が０Ｖになる。

これにより、１．２Ｖのビット線ＢＬｊから、選択されたメモリセルＭｋｊの抵抗変化型素子Ｒ１、メモリセル選択用トランジスタＴ１を介して０．６Ｖの共通ソース線ＣＯＭＳＬへ電流が流れ、抵抗変化型素子Ｒ１には順方向に電流が流れ、低抵抗になる。また、０．６Ｖの共通ソース線ＣＯＭＳＬから、メモリセル選択用トランジスタＴＮ２、抵抗変化型素子Ｒ２を介して０Ｖの反転ビット線ＢＬＢｊへ電流が流れ、抵抗変化型素子Ｒ２には、逆方向に電流が流れ、高抵抗になる。すなわち、メモリセルＭｋｊに“１”データが書き込まれる。

（非選択のビット線）
このとき、非選択のビット線ＢＬｊ’及び反転ビット線ＢＬＢｊ’は、あらかじめプリチャージ期間に０．６Ｖにプリチャージされている。そのため、非選択のビット線ＢＬｊ及び反転ビット線ＢＬＢｊは、メモリセル選択用トランジスタＴＮ１、ＴＮ２のゲート端子に選択された行選択線ＷＬｋから行選択信号が入力されても、０．６Ｖの共通ソース線ＣＯＭＳＬに接続するソース線からメモリセル選択用トランジスタＴＮ１、ＴＮ２を介して充電電流が流れることはない。そのため、非選択のメモリセルＭｋｊ’のメモリセルに余分な電流が流れることなく、低消費電流が実現できる。

（読出しモード）
次に、読み出しモードの場合は、書き込み制御信号ＷＥをＬｏｗにすることでデータの読出しモードに入り、書き込み電圧発生回路５００が、データ線ＤＬ（および反転データ線ＤＬＢ）を駆動する３ステートバッファをフローティングにして、その電圧を任意の値にできるようにする。ここで、全ビット線ＢＬｊと反転ビット線ＢＬＢｊは、書き込み時と同様に、常に０．６ＶのＶＳＬレベルにプリチャージされている。また、アドレスＡＤＤが確定すると、プリチャージ起動信号ＰＲＥをＨｉｇｈの状態からＬｏｗに切り替える。

プリチャージ起動信号ＰＲＥをＨｉｇｈからＬｏｗに切り替えることでプリチャージトランジスタＰＲ０〜ＰＲｎ、ＰＲＢ０〜ＰＲＢｎのゲートを閉じて、ビット線ＢＬｊ及び反転ビット線ＢＬＢｊと共通ソース線ＣＯＭＳＬとの接続を切り離し、一方、列選択信号ＣＯＬｊに１．５Ｖを出力することでカラムゲートＣＧｊ及びＣＧＢｊを開いてビット線ＢＬｊにデータ線ＤＬを接続し反転ビット線ＢＬＢｊに反転データ線ＤＬＢを接続する。

（非選択のビット線）
プリチャージ起動信号ＰＲＥをＬｏｗにするとデータ線ＤＬ及び反転データ線ＤＬＢに接続されない非選択のビット線ＢＬｊ’及び反転ビット線ＢＬＢｊ’はフローティングになるが、先にプリチャージ起動信号ＰＲＥがＨｉｇｈの際にビット線ＢＬｊ’及び反転ビット線ＢＬＢｊ’が０．６Ｖにプリチャージされているので常に０．６Ｖに維持され、無駄な充放電電流は流れない。

（選択されたビット線）
一方、１．２Ｖの列選択信号ＣＯＬｊで選択されたビット線ＢＬｊ及び反転ビット線ＢＬＢｊにはデータ線ＤＬ及び反転データ線ＤＬＢが接続される。また、選択された行選択線ＷＬｋも１．２Ｖになり、行選択線ＷＬｋで選択されたメモリセルＭｋｊのメモリセル選択用トランジスタＴＮ１及びＴＮ２のゲートが開かれ、その抵抗変化型素子Ｒ１及びＲ２が０．６Ｖの電圧のソース線ＳＬに接続される。

これにより、０．６Ｖの電圧の共通ソース線ＣＯＭＳＬに接続するソース線ＳＬから、選択されたメモリセルＭｋｊの抵抗変化型素子Ｒ１及びＲ２と、それに接続するビット線ＢＬｊと、そのビット線ＢＬｊにカラムゲートＣＧｊとＣＧＢｊを介して接続するデータ線ＤＬと反転データ線ＤＬＢに電流が流れ、そのデータ線ＤＬと反転データ線ＤＬＢに接続したセンスアンプ６００へ電流が流れ出す。

（“０”読みの場合）
ここで、アクセス対象であるメモリセルＭｋｊがデータ“０”を記憶している場合は、抵抗変化型素子Ｒ１が高抵抗、抵抗変化型素子Ｒ２が低抵抗なので、センスアンプ６００に入力されるデータ線ＤＬ（ビット線ＢＬｊ）の電圧は、反転データ線ＤＬＢ（反転ビット線ＢＬＢｊの電圧よりも低くなり（ＤＬ＜ＤＬＢ）、センスアンプ６００は、メモリセルＭｋｊのデータを“０”と判定し、出力ビット端子Ｄｏｕｔには“０”を出力する。

（“１”読みの場合）
一方、アクセス対象であるメモリセルＭｋｊがデータ“１”を記憶している場合は、抵抗変化型素子Ｒ１が低抵抗、抵抗変化型素子Ｒ２が高抵抗なので、センスアンプ６００に入力されるデータ線ＤＬ（ビット線ＢＬｊ）の電圧は、反転データ線ＤＬＢ（反転ビット線ＢＬＢｊの電圧よりも高くなり（ＤＬ＞ＤＬＢ）、センスアンプ６００は、メモリセルＭｋｊのデータを“１”と判定し、出力ビット端子Ｄｏｕｔには“１”を出力する。

本実施形態によれば、メモリセルＭｋｊへのデータ書き込み時に、抵抗変化型素子Ｒ１の抵抗値とＲ２の抵抗値の間に大きな差を生じさせることができる。そのため、両者の抵抗値の大小関係を示す信号を高速に不揮発性メモリセルから読み出すことができ、メモリセルＭｋｊの読出しを高速化できる効果がある。

なお、図１８の回路におけるメモリセルＭｋｊに図２０（ｂ）の回路構成のメモリセルを用いても、同様の動作を実現できる。

本実施形態は、抵抗変化型素子Ｒ１とＲ２には、逆のデータを書き込み、差動で動作を行なわせ、センスアンプ６００でメモリセルＭｋｊからの信号を差動で検出するので、不揮発性メモリセルを流れる電流値や放電時間に場所依存性があっても、メモリセルＭｋｊの記憶するデータをバランス良く正確に読み出せ、また、データをバランス良く正確に書き込むことができる効果がある。そのため、データの読出しを高速に行うことができる効果がある。

なお、本発明の不揮発性メモリセルに用いる抵抗変化型素子ＲはＭＴＪ素子に限定されず、例えば、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃ
ｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）の抵抗変化型素子Ｒを利用することもできる。

１００・・・メモリセルアレイ
１００−０、１００−１、１００−ｎ・・・メモリブロック
１１０−０、１１０−１、１１０−ｎ・・・メモリブロック
２００・・・行デコーダ
２１０・・・メイン行デコーダ
２２０・・・サブ行デコーダ
２３０、２３０−ｋ、２３０−０、２３０−１・・・パーシャルデコーダ
２３１、２３２、２３３・・・トランジスタ
２３５−０〜２３５−ｍ・・・バッファ
３００・・・列デコーダ
３１０・・・第１列デコーダ
３２０・・・第２列デコーダ
３３０・・・第３列デコーダ
４００、４１０、４２０・・・列ゲート部
４００−０〜４００−１５、４２０−０〜４２０−１５・・・列ゲートブロック
４１０ａ・・・パーシャルデコーダ選択列ゲート
５００、ＷＤ・・・書き込み電圧発生回路
６００、ＳＡ・・・センスアンプ
７００、ＯＵＴ・・・出力回路
８００・・・書込制御回路
９００、９１０−０〜９１０−ｎ・・・プリチャージ回路
１０００・・・電源回路
１００１・・・制御回路
１００２、１００３・・・昇圧回路
１００４、１００５・・・降圧回路
１００６、１００７、１００８、１００９・・・出力調整回路
ＡＹ０・・・カラムアドレス信号
ＡＹ０Ｂ・・・反転カラムアドレス信号
ＢＬ，ＢＬ０〜ＢＬｎ・・・ビット線
ＣＧ、ＣＧ０〜ＣＧｎ、ＣＧＢ、ＣＧＢ０〜ＣＧＢｎ・・・カラムゲート
ＣＯＬ、ＣＯＬ０、ＣＯＬ１、ＣＯＬ２、ＣＯＬ３、ＣＯＬｎ−１，ＣＯＬｎ・・・列選択信号
ＣＯＬＢ・・・反転列選択信号
ＣＯＭＳＬ・・・共通ソース線
ＣＳ・・・スルーホール
Ｄｉｎ、Ｄｉｎ０〜Ｄｉｎ１５・・・書き込みデータ入力信号
ＤＬ、ＤＬ０〜ＤＬ１５、ＤＬ０〜ＤＬｈ・・・データ線
ＤＬＢ・・・反転データ線
Ｄｏｕｔ０〜Ｄｏｕｔ１５・・・出力ビット端子
ＧＷＬ、ＧＷＬ０〜ＧＷＬｇ・・・グローバル行選択線
ＬＷＬ、ＬＷＬ０〜ＬＷＬｍ・・・ローカル行選択線
Ｍｋｊ、Ｍ００、Ｍ０１、Ｍ０３〜Ｍｍ（ｎ＋１）・・・メモリセル
Ｍｔ１・・・第１メタル層
Ｍｔ２・・・第２メタル層
ｎ・・・ｎチャンネル拡散層
ｐ・・・ｐ型領域
ＰＲＥ・・・プリチャージ起動信号
ＰＲ０〜ＰＲｎ、ＰＲＢ０〜ＰＲＢｎ・・・プリチャージトランジスタ
Ｒ、Ｒ１、Ｒ２、ＭＴＪ・・・抵抗変化型素子
ＳＬ，ＳＬ０１〜ＳＬｎ（ｎ＋１）・・・ソース線
ＳＵＢ・・・半導体基板
ＴＮ、ＴＮａ、ＴＮｂ、ＴＮ１、ＴＮ２・・・メモリセル選択用トランジスタ
ＶＣＯＬ・・・列駆動電圧
ＶＳＬ・・・ソース電圧
ＶＷＤ・・・データ線電圧
ＶＷＬ・・・行駆動電圧
Ｖ１・・・スルーホール
ＷＥ・・・書き込み制御信号
ＷＬ、ＷＬｋ、ＷＬ０〜ＷＬｍ・・・行選択線
φ、φ０、φ１・・・サブデコード信号
φ００、φ０１、φＢ００、φＢ０１・・・ローカルデコード信号線

Claims (3)

1. ローカル行選択線をゲート端子に接続したメモリセル選択用トランジスタと抵抗変化型素子を直列に接続した回路をメモリセルとして、該メモリセルの端子をビット線とソース線とに接続して構成したメモリセルアレイを有する抵抗変化型不揮発性メモリであって、
   前記ソース線を前記ローカル行選択線に平行に配線し、前記ビット線を前記ローカル行選択線に直交させて配線し、
   前記ソース線にデータ線電圧より低い電圧のソース電圧を出力する回路を有し、
   前記メモリセルアレイが複数のメモリブロックに分割され、
   前記メモリブロック毎に該メモリブロック内のローカル行選択線のみを制御するパーシャルデコーダを有し、
   前記メモリブロックを選択し該メモリブロック内のパーシャルデコーダのみに前記ローカル行選択線に行選択信号を送信させる第１の列デコーダを有し、
   前記第１の列デコーダの選択したメモリブロックを選択し該メモリブロック内のプリチャージ回路のみを動作させて、前記プリチャージ回路に前記ソース線を前記ビット線に接続させて前記ソース電圧を前記ビット線にプリチャージさせる第２の列デコーダを有し、
   前記ビット線を選択する第３の列デコーダを有し、
   選択すべきローカル行選択線を前記パーシャルデコーダに指令する行デコーダを有し、
   前記ソース線に前記ソース電圧を加えて前記メモリセルへのデータの書き込み及び読出しを行い、
   前記ビット線に、前記データ線電圧と、前記ソース電圧より低い電圧とを切り替えて加えることで異なる値のデータを前記メモリセルへ書き込むことを特徴とする抵抗変化型不揮発性メモリ。
2. 請求項１に記載の抵抗変化型不揮発性メモリであって、前記メモリセル選択用トランジスタのソース端子を前記ソース線に接続し、前記抵抗変化型素子を前記メモリセル選択用トランジスタのドレイン端子と前記ビット線の間に接続したことを特徴とする抵抗変化型不揮発性メモリ。
3. 請求項２に記載の抵抗変化型不揮発性メモリであって、前記メモリセルの前記メモリセル選択用トランジスタと前記抵抗変化型素子を直列に接続した回路が、第１のトランジスタと第１の抵抗変化型素子を直列に接続した第１の回路と、第２のトランジスタと第２の抵抗変化型素子を直列に接続した第２の回路を並列に接続した回路であり、前記第１の回路の第１の抵抗変化型素子を第１のトランジスタのドレイン端子とビット線の間に接続し、前記第２の回路の第２の抵抗変化型素子を第２のトランジスタのドレイン端子と反転ビット線の間に接続し、前記メモリセルの第１の抵抗変化型素子と第２の抵抗変化型素子の一方を低抵抗にし他方を高抵抗にしてデータを記憶することを特徴とする抵抗変化型不揮発性メモリ。