JP2006179158A - 半導体装置 - Google Patents

Abstract

【課題】 特に相変化材料を含む半導体装置において、読み出し動作の信頼性を向上させる。
【解決手段】 相変化メモリの読み出し動作において、読み出し対象のビット線ＢＬを予め読み出し破壊がおこらない程度の十分低い電圧ＶＲでプリチャージし、この状態でワード線ＷＬを活性化し、電圧ＶＲが低抵抗状態の記憶素子を介して十分放電される期間（読み出し１）を経た後、当該ビット線ＢＬと高い電圧ＶＤＬにプリチャージしたセンスアンプの読み出しビット線ＢＬＳＡとをチャージシェアして、再度読み出し動作（読み出し２）を行う。これにより、読み出し電流を抑制しつつ、読み出し信号量を大きくすることができる。
【選択図】 図１

Description

本発明は、半導体装置に関し、特に相変化材料を用いて形成される、高密度集積メモリ回路、あるいはメモリ回路と論理回路とが同一半導体基板に設けられたロジック混載型メモリ、あるいはアナログ回路を有する半導体装置に適用して有効な技術に関するものである。

本発明者が検討したところによれば、相変化材料を用いたメモリの技術に関しては、以下のようなものが考えられる。

高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。相変化材料からなる抵抗素子を用いたメモリ（相変化メモリ）は、電気パルスを用いて、図３１のような温度変化を起こさせて相変化材料を非晶質状態と結晶状態間で相転移させ、図３２にあるように、非晶質状態（リセット）と結晶状態（セット）の抵抗値の違いを情報として記録する不揮発メモリである。なお、相変化材料の非晶質状態の高抵抗値および結晶状態の低抵抗値は、それぞれ、完全な非晶質状態および完全な結晶状態である必要はなく、記憶素子としては、高抵抗状態と低抵抗状態に十分な抵抗差があることが重要であり、完全な非晶質状態である高抵抗状態と完全な結晶状態である低抵抗状態の中間の任意の値をとることが可能である。

相変化素子は、前述のように、電気パルスによってその相状態を変える。リセットするためには、短い期間大電流を流し、急速に冷却することが必要である。逆に、セットするためには、リセット時よりも少ない電流を、比較的長時間流し、ゆっくり冷却することが必要である。一方、読み出し動作では、書換え電圧に比べて十分低い読み出し電圧を用いてビット線の電圧降下の速度をセンスすることにより、相変化メモリの‘０’状態および‘１’状態を読み出す。

相変化メモリの読み出し方式として、例えば、非特許文献１には、電荷転送型のプリアンプを用いてセンスアンプへの入力信号を増幅し、センスアンプリファレンスレベルを容易に設定することを可能にする技術が示されている。
「２００４年 アイ・イー・イー・イー インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ（２００４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）」、ｐ．４０−４１

ところで、前記のような相変化材料を用いたメモリの技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

相変化メモリでは、読み出し動作も書換え動作も素子に電流を流す。書換え動作では、抵抗自身あるいは、隣接して配置されるヒーターに大電流を流すことにより生じるジュール熱によって、素子の相状態、例えば、アモルファス状態（高抵抗状態）と結晶状態（低抵抗状態）を変える。

一方、読み出し動作では、素子、あるいは隣接するヒーターに電流が流れるため、その電流で発生するジュール熱によって、当該素子のデータが破壊される恐れがある。また、読み出し電流を流した際に、内部電圧の揺らぎ、外部温度、素子バラツキなどの影響で、予想以上の熱ディスターブが発生し、周辺のメモリ素子の記憶データが破壊される可能性も考えられる。このようなことから、読み出し時の印加電圧を可能な限り小さくすることで、素子及びヒーターに流れる電流を低減し、発熱量を小さくすることが課題となる。

低抵抗状態と高抵抗状態を感知する方法として、素子に一定の電圧を印加して、素子に流れる電流を参照電流と比較して感知する電流センス方式と、メモリ素子を介して容量性の負荷を充電あるいは放電し、一定時間後の電圧値を参照電圧と比較して感知する電圧センス方式がある。電流センス方式は、センス回路の規模が大きくなるため、一度に多ビットを読み出す動作には、電圧センスの方が好適である。しかしながら、電圧センス方式では、読み出し時の印加電圧が小さいと参照電圧と読み出し電圧の差が小さくなるため、安定した参照電圧を作り出すことが課題となる。

このような中、例えば、前述した非特許文献１には、電荷転送型のプリアンプを用いる方式が示されている。しかしながら、非特許文献１に記載される方式では、電荷転送アンプを構成するパスゲートトランジスタのゲート電圧をうまく調節しなければ、プリアンプとして動作しないため、センスアンプ入力信号振幅を大きくすることができない恐れがある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置は、複数のワード線、第１ビット線およびセンスアンプと、複数のワード線と第１ビット線の任意の交点に配置される複数のメモリセルと、センスアンプに接続される第２ビット線および第３ビット線と、第１ビット線に第１電位を与える第１スイッチと、第２ビット線に第２電位を与える第２スイッチと、第１ビット線と第２ビット線を接続する第３スイッチとを備えており、第１スイッチを非活性化した後、複数のワード線のいずれかを活性化し、第３スイッチを活性化する動作を有するものとなっている。

すなわち、読み出し動作において、まず、メモリセルが接続される第１ビット線に対して予め第１電位をプリチャージした状態で、当該メモリセルのワード線を立ち上げることでメモリセルを介して第１ビット線の電荷を充放電する。その後、第１ビット線と、予め第２電位にプリチャージされ、かつセンスアンプの一方の入力ノードに接続された第２ビット線とを接続することで、メモリセルを介して第１ビット線を再度充放電すると共に第１ビット線と等電位となる第２ビット線からセンスアンプの入力信号を得る。

このように、センスアンプの入力信号として所望の電圧振幅を得る際に、段階的な充放電を用いることで、１回の充放電に伴う電荷量を減らし、この電荷量に伴う電流または電圧を減らすことで、メモリセルの発熱を抑えることが可能となる。これによって、信頼性が高い読み出し動作が可能となる。

また、前述したセンスアンプの他方の入力ノードには、リファレンスとして第３ビット線が接続され、このビット線への入力信号は、例えば、内部電源降圧回路などを用いて固定電圧となる第３電位を生成してもよいし、第１のビット線に平行して配置され、読み出し時に非選択となる第４ビット線などを用いてもよい。

後者の場合、例えば、第３ビット線が第２ビット線と同様に第１電位よりも高い第２電位にプリチャージされ、かつ第４ビット線が非選択のため第１電位よりも低い第４電位にプリチャージされた状態で、第３ビット線と第４ビット線を接続する。これによって、第２ビット線に読み出される‘Ｈ’レベル信号と‘Ｌ’レベル信号のほぼ中間レベルの信号を、リファレンスとして第３ビット線に供給することが可能となる。この際に、第２ビット線への信号読み出しと同様の機構で第３ビット線に参照電圧を発生させるため、電圧変動または製造ばらつき等に伴うノイズ耐性が高く、安定した参照電圧を生成することが可能となる。

また、非選択となる第４ビット線を第４電位とするのは、待機時等のメモリセルへの読み書きが不要な間、第４ビット線に接続されたメモリセルへの電圧印加を抑えるためでもある。従って、第４ビット線に限らず、メモリセルに接続されるビット線は、読み書き等で電圧印加が必要な時以外は、スイッチを用いて第４電位に設定しておく。

なお、前述したような効果は、メモリセルの記憶素子がカルコゲナイド材料などの可変抵抗素子である場合に特に有益なものとなる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、特に相変化材料を含む半導体装置において、読み出し動作の信頼性が向上し、また、安定した参照電圧の発生が実現可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

なお、実施の形態では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いる。図面において、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。

また、特に断りの無い場合、信号のロウレベルを‘０’、ハイレベルを‘１’とする。以降の説明においては、記憶素子が結晶状態であって低抵抗値の場合を‘０’状態とし、非晶質状態であって高抵抗値の場合を‘１’状態としているが、非晶質状態であって高抵抗値の場合を‘０’状態とし、結晶状態であって低抵抗値の場合を‘１’状態としてもよい。

（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの読み出し動作の一例を示す波形図である。この読み出し動作の特徴は、読み出し動作初期に低電圧をビット線に印加し（プリチャージ）、読み出し動作（読み出し１）を行った後、センスアンプとチャージシェアすることによって、読み出しビット線に電荷を注入し、再度読み出し動作（読み出し２）を行うところにある。

ここで、本動作の詳細を説明する前に、本読み出し動作を実現するための回路構成について説明する。図２は、本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの主要部の構成例を示すブロック図である。図２に示す構成例は、半導体基板上に形成され、その一部の回路として、メモリセルアレーＭＣＡとセンスアンプブロックＳＡＢとロウデコーダＲＤＥＣが含まれている。

本構成例では、センスアンプブロックＳＡＢにおいて、４つのビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうちビット線選択回路ＢＬＳＥＬによって選ばれた１本が１つのセンスアンプ回路ＳＡに接続される。ビット線選択回路ＢＬＳＥＬは、本図には示していないが入力されたアドレスに対応して、４本のビット線のうち１本を選択し、そのビット線を、読み出し動作では読み出しビット線ＢＬＳＡに接続し、書き込み動作では書き込みビット線ＷＢＬに接続する。

センスアンプ回路ＳＡは、アレーのビット線に読み出された微小信号をリファレンスレベルＶＲＥＦと比較することで、‘１’／‘０’の判定をし、アレー外部にセンスアンプ出力ノードＳＡＯ（図２では図示せず）を介してデータを出力する回路である。また、センスアンプ回路ＳＡには、外部からのライトデータに従って書き込みビット線を利用してメモリセルにデータを書きこむための書き込み回路も配置される。各々の具体的な回路構成例については、後で述べる。

図２に示した構成例は、例えば、図２１に示すようなチップ内の主要部を示したものとなっている。図２１は、図２の構成を含めた相変化メモリ全体の構成の一例を示すブロック図である。図２１に示す相変化メモリは、そのチップ上に、例えば、メモリアレーＭＡと、それに隣接するロウデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣと、電源回路ＶＧと、外部からのコマンドおよびアドレスを受け入れる入力バッファ（ＩＮＰＵＴ Ｂｕｆｆｅｒ）と，外部との間でデータの入出力を行う入出力バッファ（ＤＱ Ｂｕｆｆｅｒ）などが配置されている。電源回路ＶＧは、内部電圧を外部電源ＶＣＣから生成する。ビット線のリファレンスレベルＶＲＥＦもここで生成される。

メモリアレーＭＡは、複数のメモリセルアレーＭＣＡに分割され、各メモリセルアレーＭＣＡの間には、例えば、サブワードドライバＳＷＤと、センスアンプブロックＳＡＢと、クロスエリアＸＡなどが含まれている。ここで、メモリアレーＭＡは多分割構成になっているが、分割しなくても良い。クロスエリアＸＡは、センスアンプブロックＳＡＢとサブワードドライバＳＷＤの交差部分であり、主に、センスアンプブロック及び、サブワードドライバの制御信号を駆動する回路が配置される。

図２に示した構成例は、このようなチップの中から、その１つのメモリセルアレーＭＣＡの一部と、１つのセンスアンプブロックＳＡＢの一部と、ロウデコーダＲＤＥＣの一部を示したものとなっている。

図３は、図２の構成例において、そのメモリセルアレーＭＣＡの構成の一例を示す回路図である。図３に示すメモリセルアレーＭＣＡは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・と、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３と、これらのそれぞれ所望の交点にあるメモリセルＭＣからなる。また、ソース線ＳＬ０１，ＳＬ２３，・・・が設けられ、これらのソース線は、読み出し、書き込み、待機時で制御される制御線、もしくは、特定の電位（例えば、接地電位ＶＳＳ）に接続される。ソース線ＳＬは、共通のプレートとしてもよい。ここで、ビット線はデータ線とも呼ばれる。

図４は、図３のメモリセルアレーにおいて、その各メモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）には、それぞれ異なる構成例を示している。各メモリセルＭＣは、図４（ａ），（ｂ）に示すように記憶素子ＰＣＲとメモリセルトランジスタＭＴにより構成される。図４（ａ）においては、記憶素子ＰＣＲの一端がビット線ＢＬに接続され、他端がメモリセルトランジスタＭＴのソース・ドレインの一方に接続される。記憶素子ＰＣＲは、例えば、ゲルマニウム、アンチモン、テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタＭＴのソース・ドレインの他方は、ソース線ＳＬに接続され、ゲートはワード線ＷＬに接続される。

また、メモリセル内の構成として、図４（ｂ）のように図４（ａ）のメモリセルトランジスタＭＴと記憶素子ＰＣＲを入れ替えた構成でもかまわない。この構成では、ライト動作などでビット線ＢＬを駆動しても、ワード線ＷＬを非選択状態にしておくことでビット線ＢＬから記憶素子ＰＣＲにＡＣ的な電流が流れることを防止できる利点である。

また、ここでは、メモリセルトランジスタＭＴとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化と周辺回路とのプロセスコンパチビリティの観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べてオン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルの構成として、図４（ａ）のような構成を前提とし、トランジスタにＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。

図５は、図２の構成例において、そのセンスアンプブロック内のビット線選択回路の構成の一例を示す回路図である。ビット線選択回路ＢＬＳＥＬには、読み出し動作において、入力されたアドレスに従ってメモリセルアレーＭＣＡ内のビット線ＢＬ０〜ＢＬ３のいずれかを選択する読み出しビット線選択信号ＲＳＥＬ０〜ＲＳＥＬ３と、読み出しビット線選択信号ＲＳＥＬ０〜ＲＳＥＬ３が入力され、ビット線ＢＬ０〜ＢＬ３のいずれかをセンスアンプ内の読み出しビット線ＢＬＳＡに接続するスイッチと、読み出し動作と同様に、書き込み動作において、入力されたアドレスに従ってビット線ＢＬ０〜ＢＬ３のいずれかを選択する書き込みビット線選択信号ＷＳＥＬ０〜ＷＳＥＬ３と、書き込みビット線選択信号ＷＳＥＬ０〜ＷＳＥＬ３が入力され、ビット線ＢＬ０〜ＢＬ３のいずれかを書き込みビット線ＷＢＬに接続するスイッチが配置される。

また、これらに加えて、ビット線イコライズ信号ＥＱ０〜ＥＱ３で制御され、待機時の期間においてビット線ＢＬ０〜ＢＬ３を所定の電圧レベル、例えば、メモリセルＭＣのソース線電位ＶＳに設定するスイッチと、ビット線プリチャージ信号ＰＣＡ０〜ＰＣＡ３で制御され、ビット線ＢＬ０〜ＢＬ３を読出し時の初期電圧レベル、例えばＶＲに設定するプリチャージスイッチと、センスアンププリチャージ信号ＰＣＳＡで制御され、センスアンプ内の読み出しビット線ＢＬＳＡを読み出し時の所定の電圧レベルＶＤＬにプリチャージするスイッチが配置される。

ここで、ビット線プリチャージ信号ＰＣＡ０〜３は、この４本全てが同一の制御信号（４本のビット線を１本のビット線プリチャージ信号で一斉に制御する方式）でもよいし、それぞれ、対応したアドレス信号によって制御される独立の信号でもかまわない。独立の信号とすることで、読み出し・書き込み非選択ビット線の無駄な充放電を防止できるため、消費電力を低減できる利点がある。一方、同一の信号とすることで、アドレスごとの制御が不要となるため、高速動作と制御信号の駆動回路が少なくなることによる小面積化を実現できる利点がある。また、ビット線イコライズ信号ＥＱ０〜ＥＱ３についても前述のプリチャージ信号と同様に、同一の制御信号でもよいし、それぞれアドレス信号に対応した独立な制御信号でもかまわない。そのときの利点は、前述のビット線プリチャージ信号の場合と同様である。

図６は、図２の構成例において、そのセンスアンプブロックに配置されるセンスアンプ回路の構成例である。センスアンプ回路ＳＡは、メモリセルアレーＭＣＡからセンスアンプ内の読み出しビット線ＢＬＳＡに読み出された微小信号をセンスアンプ出力ノードＳＡＯに出力するためのアンプ回路ＡＭＰと、外部からの書き込みデータを書き込みビット線ＷＢＬを介して、メモリセルＭＣの記憶素子ＰＣＲに書き込むためのライトドライバＷＤからなる。

図７は、図６のセンスアンプ回路において、そのアンプ回路の構成の一例を示す回路図である。図７に示すアンプ回路ＡＭＰは、電圧センス型のセンスアンプであり、対となるＮＭＯＳトランジスタＮＭ１，ＮＭ２のそれぞれのゲートに、センスアンプ内の対となるビット線が接続されたゲート受けのアンプ回路である。対となるビット線の内の一方は、読み出しビット線ＢＬＳＡであり、他方は、常にリファレンスレベルＶＲＥＦが供給されるビット線である。それぞれのＮＭＯＳトランジスタＮＭ１，ＮＭ２のドレインには、クロスカップル型のＰＭＯＳトランジスタが負荷として接続されている。ＮＭＯＳトランジスタＮＭ１，ＮＭ２のソースは、共通に接続され、アンプ回路駆動用のＭＯＳトランジスタに接続されている。

アンプ回路ＡＭＰは、アンプ回路駆動用のＭＯＳトランジスタのゲート信号であるセンスアンプ活性化信号ＳＡＥにより活性化される。本アンプ回路ＡＭＰでは、センスアンプ内の読み出しビット線ＢＬＳＡがリファレンスレベルＶＲＥＦよりも低い電位の場合には、センスアンプ出力ノードＳＡＯに‘Ｈ’を出力し、読み出しビット線ＢＬＳＡがリファレンスレベルＶＲＥＦよりも高い電位の場合には、センスアンプ出力ノードＳＡＯに‘Ｌ’を出力する。アンプ回路ＡＭＰの回路構成は、本回路構成に限定されるわけではなく、同様の機能があるものであればかまわない。

図８は、図６のセンスアンプ回路において、そのライトドライバＷＤの構成の一例を示す回路図であり、（ａ）、（ｂ）には、それぞれ異なる構成例を示している。図８（ａ）は、書き込み電圧を制御する方式となっている。すなわち、外部入力データ（データバス）ＤＡＴＡｔ／ｂに相補のデータが入力され、セットイネーブル信号ＷＳとリセットイネーブル信号ＷＲが高電位状態から低電位状態に遷移することで、活性化され、書き込みビット線ＷＢＬが高電位に駆動される。このとき、外部入力データＤＡＴＡｔが低電位状態、外部入力データＤＡＴＡｂが高電位状態の場合には、メモリセルＭＣをリセットする動作となり、書き込みビット線ＷＢＬには、リセット電圧ＶＷＲが印加される。

リセット電圧ＶＷＲが書き込みビット線ＷＢＬに印加されると、ビット線選択回路ＢＬＳＥＬを介してアレー内のビット線ＢＬ０，ＢＬ１，・・・のいずれかがリセット電圧ＶＷＲに駆動され、メモリセルＭＣの記憶素子ＰＣＲにリセット動作に必要な書き込み電流が供給される。このときの書き込みビット線ＷＢＬが駆動される期間は、リセットイネーブル信号ＷＲが低電位に駆動されている期間で定義される。

逆に外部入力データＤＡＴＡｔが高電位状態、外部入力データＤＡＴＡｂが低電位状態の場合には、メモリセルＭＣをセットする動作となり、書き込みビット線ＷＢＬには、セット電圧ＶＷＳが印加される。セット電圧ＶＷＳが書き込みビット線ＷＢＬに印加されるとビット線選択回路ＢＬＳＥＬを介してアレー内のビット線ＢＬ０，ＢＬ１，・・・のいずれかがセット電圧ＶＷＳに駆動され、メモリセルＭＣの記憶素子ＰＣＲにセット動作に必要な書き込み電流が流れる。このときの書き込みビット線ＷＢＬが駆動される期間は、セットイネーブル信号ＷＳが低電位に駆動されている期間で定義され、セット動作の期間は、リセット動作の期間よりも長い。その後、いずれの動作においてもセット／リセットイネーブル信号ＷＳ／ＷＲが高電位状態になることで、書き込みビット線ＷＢＬは、低電位（例えばソース線電位ＶＳ）に駆動され、ライト動作が終了する。

図８（ｂ）は、前述の図８（ａ）と異なり、書き込みデータに従って、書き込み電流をカレントミラー回路を用いて制御する方式となっている。ライトドライバＷＤには、書き込みリファレンス電流源ＷＣＧが配置され、ここでは、セット、リセット動作に必要な電流を生成するためのリファレンス電流Ｉｗｒｅｆが生成される。本方式においては、トランジスタＭＰとの間でカレントミラー回路を構成するトランジスタＭＰＲまたはトランジスタＭＰＳのサイズ（ゲート長あるいはゲート幅）を変えて、カレントミラー回路のミラー比を設定することで、それぞれの書き込み動作時でリファレンス電流Ｉｗｒｅｆの定数倍の電流が流れるようになっている。

このとき、外部入力データＤＡＴＡｔが低電位状態、外部入力データＤＡＴＡｂが高電位状態の場合には、メモリセルＭＣをリセットする動作となり、書き込みビット線ＷＢＬには、リセット電流が流れる。リセット電流は、書き込みビット線ＷＢＬとビット線選択回路ＢＬＳＥＬを介してアレー内のビット線ＢＬ０，ＢＬ１，・・・のいずれかに転送され、メモリセルＭＣの記憶素子ＰＣＲに流れる。このときの書き込みビット線ＷＢＬに書き込み電流が流れる期間は、リセットイネーブル信号ＷＲが低電位に駆動されている期間で定義される。

逆に外部入力データＤＡＴＡｔが高電位状態、外部入力データＤＡＴＡｂが低電位状態の場合には、メモリセルＭＣをセットする動作となり、書き込みビット線ＷＢＬには、セット電流が流れる。セット電流は、書き込みビット線ＷＢＬとビット線選択回路ＢＬＳＥＬを介してアレー内のビット線ＢＬ０，ＢＬ１，・・・のいずれかに転送され、メモリセルＭＣの記憶素子ＰＣＲに流れる。このときの書き込みビット線ＷＢＬに書き込み電流が流れる期間は、セットイネーブル信号ＷＳが低電位に駆動されている期間で定義され、セット動作の期間は、リセット動作の期間よりも長い。その後、いずれの動作においてもセット／リセットイネーブル信号ＷＳ／ＷＲが高電位状態になることで、書き込みビット線ＷＢＬは、低電位（例えばソース線電位ＶＳ）に駆動され、ライト動作が終了する。

このような構成を備えた相変化メモリの読み出し動作について、前述した図１を用いて詳細に説明する。ここでは、メモリセルアレーＭＣＡ内のビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３のうちビット線ＢＬ０を読み出す動作を例として説明する。

外部より、読み出しコマンドＲＥＡＤが入力されると、同時に入力されるアドレスに対応したメモリセルアレーＭＣＡにおいて、待機時にビット線ＢＬをソース線ＳＬと等電位に設定するためのビット線イコライズ信号ＥＱ０が高電位状態から低電位状態に遷移することで非活性化され、アレー内のビット線ＢＬ０がフローティング状態となる。非選択ビット線ＢＬ１，ＢＬ２，ＢＬ３は、対応するビット線イコライズ信号ＥＱ１，ＥＱ２，ＥＱ３を高電位に維持することでソース線ＳＬの電位ＶＳを維持し、メモリセルＭＣ内の記憶素子ＰＣＲに対して、不要な電圧印加を防止して誤書換えを防止する。

続いて、ビット線プリチャージ信号ＰＣＡ０が低電位状態から高電位状態に遷移することで活性化され、選択されたビット線ＢＬ０が読み出しビット線レベルＶＲに設定される。この読み出しビット線レベルＶＲは、記憶素子ＰＣＲに印加されても書換え動作にいたることのないような十分低い電圧である。このとき、非選択ビット線ＢＬ１，ＢＬ２，ＢＬ３は、待機時ビット線レベル（ソース線電位ＶＳ）を維持する。

ビット線ＢＬ０が読み出しビット線レベルＶＲに設定された後、ビット線プリチャージ信号ＰＣＡ０は非活性化される。その後、読み出しコマンドＲＥＡＤと同時に入力されたアドレスに対応したワード線ＷＬが低電位状態ＶＷＬから高電位状態ＶＷＨに遷移して活性化される。ワード線ＷＬが活性化されると、メモリセルＭＣのメモリセルトランジスタＭＴが駆動され、記憶素子ＰＣＲに読み出しビット線レベルＶＲが印加される。

このとき、記憶素子ＰＣＲが高抵抗状態の場合、たとえば、相変化素子を用いた場合でアモルファス（非晶質）状態の時には、素子に流れる電流が小さいため、ビット線電位はプリチャージした読み出しビット線レベルＶＲからほとんど変化しない。図１では、プリチャージ〜読み出し１の期間におけるビット線ＢＬ０（Ｒｅｓｅｔ）のような波形になる。一方、記憶素子ＰＣＲが低抵抗状態の場合、たとえば、相変化素子を用いた場合で結晶状態の時には、素子に流れる電流が大きくなり、ビット線電位は、読み出しビット線レベルＶＲから、ソース線電位ＶＳに遷移する。図１では、前述した期間におけるビット線ＢＬ０（Ｓｅｔ）のような波形になる。

ワード線ＷＬを活性化して一定期間経った後、アレーのビット線ＢＬ０とセンスアンプを接続するための読み出しビット線選択信号ＲＳＥＬ０が活性化される。これによって、図１における読み出し２の期間が開始される。このとき、センスアンプ内の読み出しビット線ＢＬＳＡは、アレーのビット線ＢＬ０より高電位、例えばアレー電圧ＶＤＬにプリチャージされている。この状態で読み出しビット線選択信号ＲＳＥＬ０が活性化されると、センスアンプ内の読み出しビット線ＢＬＳＡとアレー内のビット線ＢＬ０の間でチャージシェアが起こる。

チャージシェア前のビット線レベルは、選択メモリセルの記憶素子ＰＣＲが低抵抗状態の場合、ソース線電位ＶＳと等電位であり、高抵抗状態の場合、読み出しビット線レベルＶＲである。ここで、チャージシェアが起こると、それぞれ、低抵抗状態のときＶＤＬ×ＣＳＡ／（ＣＳＡ＋ＣＢ）、高抵抗状態のときＶＲ’＝（ＶＤＬ×ＣＳＡ＋ＶＲ×ＣＢ）／（ＣＳＡ＋ＣＢ）となる。ここで、ＣＢはアレー内のビット線容量でＣＳＡはセンスアンプ内の読み出しビット線ＢＬＳＡの容量である。

この間、ワード線ＷＬは常に活性化状態のため、記憶素子ＰＣＲが低抵抗状態の場合には、引き続き、ビット線ＢＬ０の電荷は、ソース線ＳＬに引き抜かれる。一方、高抵抗状態では、ビット線ＢＬ０のレベルは上昇するが、記憶素子ＰＣＲに流れる電流が小さいため、チャージシェア後のレベルがほとんど変化せず、維持される。この読み出し動作により、センスアンプ内の読み出しビット線ＢＬＳＡは、リファレンスレベルＶＲＥＦを適当に設定することで、高抵抗状態（Ｒｅｓｅｔ）では、リファレンスレベルより高電位側になり、低抵抗状態（Ｓｅｔ）では、リファレンスレベルＶＲＥＦよりも低電位側になる。

その後、低抵抗状態の記憶素子ＰＣＲを読み出しているビット線がソース電位とほぼ等電位となる時間経過後、読み出しビット線選択信号ＲＳＥＬ０を非活性化状態にすることにより、アレー内のビット線ＢＬとセンスアンプ内の読み出しビット線ＢＬＳＡを分離する。それとほぼ同時に、アレー内のビット線ＢＬを待機時電圧に設定するイコライズ信号ＥＱが活性化状態になり、アレー内のビット線ＢＬをソース線電位ＶＳと等電位に設定する。そして、図１における読み出し２の期間が終了となる。このように、ビット線ＢＬをソース線電位ＶＳと等電位に設定することで、記憶素子ＰＣＲの両端に印加される電圧が０Ｖとなるため素子に電流が流れなくなり、発熱が防止でき、データ破壊が防止できる。

一方、センスアンプでは、センスアンプ活性化信号ＳＡＥによって活性化されることにより、センスアンプ内の読み出しビット線ＢＬＳＡとリファレンスレベルＶＲＥＦが比較され、センスアンプ出力ノードＳＡＯに記憶内容に応じたデータが出力される。ここでは、低抵抗状態のときに高電位を出力し、高抵抗状態では、低電位を出力する。その後、ワード線ＷＬを非活性化状態に遷移するとともに、センスアンプ内の読み出しビット線ＢＬＳＡは、再びビット線選択回路ＢＬＳＥＬ内のセンスアンププリチャージスイッチによって、アレー電圧ＶＤＬにプリチャージされる。

以上のような読み出し方式を用いることで、ビット線に印加される読み出し電圧の低減またはビット線に高い読み出し電圧が印加される期間の短縮が可能となり、読み出し時の発熱を抑制して、誤書き込み等の読み出しデータ破壊を防止できる。また、読み出し電流に伴う熱ディスターブを防止できる。これによって、信頼性が高く安定した読み出し動作が可能となる。

すなわち、仮に本読み出し方式を用いない場合には、電圧ＶＲ’の振幅を備えた読み出し信号を得るために、例えば、図１において、ビット線に電圧ＶＲ’程度の電圧をその電圧が放電される期間印加することのみで読み出しを行う方式などが考えられる。これに比べて本方式を用いると、低抵抗状態（ＢＬ（ｓｅｔ））の場合には、読み出しビット線レベルＶＲ程度しか電圧が印加されず、高抵抗状態（ＢＬ（Ｒｅｓｅｔ））の場合でも、電圧ＶＲ’が印加される期間（読み出し２の期間）を短くすることが可能となる。例えば、図１の読み出し２の期間に示すように、低抵抗状態（ＢＬ（ｓｅｔ））で放電される電圧が電圧ＶＲ’の半分程度になると、その分読み出し２の期間も半分程度となる。

次に、書き込み動作について説明する。図９は、本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの書き込み動作の一例を示す波形図である。ここでは、ビット線ＢＬ１上のメモリセルＭＣに書き込む場合を想定して説明する。

外部より、書き込みコマンドＷＲＩＴが入力されると、コマンドと同時に入力されたアドレスに対応したビット線ＢＬ１のイコライズ信号ＥＱ１が非活性化状態に遷移する。ここで、一旦読み出す場合には、前述の読み出し動作と同様の動作が行われる。その後、選択ビット線及び、非選択ビット線がソース線電位ＶＳにプリチャージされた状態で、ワード線ＷＬが活性化される。そして、外部から入力された書き込みデータがデータバスＤＡＴＡｔ／ｂを使って転送されてくる。

センスアンプ回路ＳＡ中のライトドライバＷＤは、このデータバスＤＡＴＡｔ／ｂの電位に従って、書き込みビット線ＷＢＬを駆動する。ＤＡＴＡｔが高電位状態で、ＤＡＴＡｂが低電位状態の場合には、セットイネーブル信号ＷＳで決まるセット時間の間、ビット線ＢＬ１にセット書き込み電圧ＶＷＳが供給される。一方、データバスＤＡＴＡｔが低電位状態で、データバスＤＡＴＡｂが高電位状態の場合には、リセットイネーブル信号ＷＲで決まるリセット時間の間、ビット線ＢＬ１にリセット書き込み電圧ＶＷＲが供給される。リセット時間は、通常セット時間に比べて短く、例えば１０ｎｓから１００ｎｓ程度である。一方、セット時間は、通常、５０ｎｓから１ｕｓ程度である。

その後、リセットイネーブル信号ＷＲ及びセットイネーブル信号ＷＳが非活性化状態（ここでは、高電位状態）に遷移すると書き込み動作が終了する。その後、アレーのビット線ＢＬは、ビット線イコライズ信号ＥＱによって、再びソース線電位ＶＳに固定される。連続した書き込み動作が行われない場合には、ここで、活性化していたワード線ＷＬが非選択状態に遷移して、待機状態になる。この書き込み動作は、一旦読み出し動作を行った後、選択メモリセルだけ書き込む動作でも良いし、読み出し動作なしに選択メモリセルに書き込む動作でもよい。

つぎに、これまでに説明した各回路ブロックの別の構成例について説明する。

図１０は、図２の構成例において、図３とは異なるメモリセルアレーの構成例を示す回路図である。図３では、ワード線ＷＬとビット線ＢＬのすべての交点にメモリセルＭＣが配置されているのに対して、本構成例では、半分の交点に配置され、さらに、隣り合う２つの交点のうち１つだけにメモリセルＭＣが配置されている。すなわち、１本のビット線ＢＬ上では、交差するワード線１本おきにメモリセルＭＣが配置され、同様に、１本のワード線ＷＬ上では、交差するビット線１本おきにメモリセルＭＣが配置されているのが特徴となっている。本メモリセルアレーＭＣＡにおけるメモリセルＭＣは、前述の図３の場合と同様に図４（ａ），（ｂ）のいずれも適用可能である。このようなレイアウトでは、メモリセルトランジスタの面積を大きくすることができ、大きな電流駆動力を得られる利点がある。

図１１は、図２の構成例において、図３とは更に異なるメモリセルアレーの構成例を示す回路図である。本構成例も、前述の図１０と同様にワード線ＷＬとビット線ＢＬの交点のうち半分だけに、メモリセルＭＣが配置されている。本構成では、隣接する２つのメモリセルでビット線コンタクトを共有しており、１本のビット線上では、交差するワード線との交点のうち、メモリセルがある交点とない交点がそれぞれ２つずつ交互に配置される。一方、ワード線ＷＬ上では、交差するビット線ＢＬとの交点のうち、ビット線１本おきにメモリセルＭＣが配置される。

本メモリセルアレーＭＣＡにおけるメモリセルＭＣは、前述の図３等と同様に図４（ａ），（ｂ）のいずれも適用可能であるが、特に、トランジスタの拡散層を共有できる図４（ｂ）のほうが好ましい。このようなレイアウトでは、図４（ｂ）のメモリセルＭＣを用いることで、ビット線コンタクトを共通にすることができ、メモリセル面積を小さくすることが可能となり、高集積化を実現できる。

図１２は、図２の構成例において、図３とは更に異なるメモリセルアレーの構成例を示す回路図である。本構成例は、前述の図１０，図１１と同様に、ワード線ＷＬとビット線ＢＬの交点のうち半分だけにメモリセルＭＣが配置されている。但し、本構成では、図１１と異なり、ソース線コンタクトが隣接するメモリセルＭＣ間で共有されている。１本のビット線上では、交差するワード線ＷＬとの交点のうち、メモリセルＭＣがある交点とない交点が２つずつ交互に配置される。一方、ワード線ＷＬ上では、交差するビット線ＢＬとの交点のうち、ビット線１本おきにメモリセルＭＣが配置される。

本メモリセルアレーＭＣＡにおけるメモリセルＭＣは、前述の図３等の場合と同様に図４（ａ），（ｂ）のいずれも適用可能であるが、トランジスタの拡散層を共有できる図４（ａ）のほうが好ましい。このようなレイアウトでは、図４（ａ）のメモリセルを用いることで、ソース線コンタクト領域を共有することができ、メモリセル面積を小さくすることができ高集積化が可能となる。

図１３は、本発明の実施の形態１による半導体装置において、図２とは異なる相変化メモリの主要部の構成例を示すブロック図である。図２では、センスアンプブロックＳＡＢの片側にメモリセルアレーＭＣＡが配置されていたのに対して、図１３では、センスアンプブロックＳＡＢの両側にメモリセルアレーＭＣＡが配置されている。さらに、センスアンプブロックＳＡＢの左側に配置されたメモリセルアレーＭＣＡのビット線ＢＬ０及びＢＬ１と、センスアンプブロックＳＡＢの右側に配置されたメモリセルアレーＭＣＡのビット線ＢＬ２及びＢＬ３が共通のセンスアンプブロックＳＡＢ内のビット線選択回路ＢＬＳＥＬに接続されている。また、ビット線選択回路ＢＬＳＥＬは、センスアンプ回路ＳＡに読み出しビット線ＢＬＳＡと書き込みビット線ＷＢＬを介して接続されている。

つまり、本構成例は、左右のメモリセルＭＣのいずれかが活性化されると、２つのメモリセルアレーＭＣＡの間に配置されたセンスアンプブロックＳＡＢのセンスアンプ回路ＳＡが活性化される共有センスアンプ構成となっている。このように、共通センスアンプ構成をとることにより、例えば図２１に示すようなチップで、メモリアレーＭＡの部分を多分割アレーで構成することが容易となる。図２１では、前述したように、１つのメモリアレーＭＡが、センスアンプブロックＳＡＢとサブワードドライバＳＷＤによって多数のメモリセルアレーＭＣＡに分割されている。ビット線選択回路ＢＬＳＥＬ及びセンスアンプ回路ＳＡは前述の構成と同様である。

図１４は、本発明の実施の形態１による半導体装置において、図２とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。本構成例では、前述の図２と異なり、センスアンプブロックＳＡＢにおいて、２本のアレーのビット線が１つのビット線選択回路ＢＬＳＥＬに接続され、そのうち１本がセンスアンプ回路ＳＡに接続される。つまり、アレーのビット線２本に対してセンスアンプ回路ＳＡを割り当てている。メモリセルアレーＭＣＡの構成は、図３、及び図１０〜図１２のいずれも適用可能である。また、センスアンプ回路ＳＡの構成は、前述した図７と同様である。

図１５は、図１４の構成例において、そのビット線選択回路の構成の一例を示す回路図である。図１５のビット線選択回路ＢＬＳＥＬには、前述の図５と同様に、入力されたアドレスに対応して、アレーの２本のビット線ＢＬから読み出しビット線ＢＬＳＡまたは書き込みビット線ＷＢＬに接続するビット線を選択するための、読み出しビット線選択信号ＲＳＥＬ０〜１および書き込みビット線選択信号ＷＳＥＬ０〜１と、読み出しビット線選択信号ＲＳＥＬ０〜１で制御され、アレー内のビット線ＢＬ０，ＢＬ１と読み出しビット線ＢＬＳＡを接続するための読み出しビット線選択スイッチと、書き込みビット線選択信号ＷＳＥＬ０〜１で制御され、ビット線ＢＬ０，ＢＬ１と書き込みビット線ＷＢＬを接続するための書き込みビット線選択スイッチが配置される。

さらに、待機時にビット線ＢＬ０，ＢＬ１をビット線待機時電圧、例えば、ソース線と同電位ＶＳに設定するためのビット線イコライズ信号ＥＱ０，１とこれらのイコライズ信号によって制御されるイコライズスイッチと、読み出し時にビット線ＢＬ０，ＢＬ１を所望のレベル、例えば、読み出しビット線レベルＶＲに設定するためのビット線プリチャージ信号ＰＣＡ０，１およびプリチャージスイッチと、センスアンプ内の読み出しビット線ＢＬＳＡを所望の読み出し電圧ＶＤＬに設定するためのセンスアンププリチャージ信号ＰＣＳＡおよびセンスアンププリチャージスイッチも配置される。

読み出しビット線レベルＶＲは、センスアンププリチャージ電圧ＶＤＬよりも低い。図１４の構成例における読み出し動作は、前述した図１および図２ではメモリセルアレーＭＣＡの４本のビット線のうち１本だけが読み出される動作なのに対して、ビット線２本に１本が読み出される動作となる。これ以外の動作は、図１の読み出し動作波形例で説明した動作と同様である。

本構成例は、前述の図２の構成例に比べて同時にセンスアンプに読み出すことの出来るビット数が多くなるため、大量のデータを読み出す動作に向いている。また、メモリセルアレーＭＣＡを、前述したようなワード線とビット線の交点のうち半分にメモリセルが配置される構成とした場合、同時に読み出したメモリセルのデータをすべてセンスアンプに読み出すことが出来る利点がある。

図１６は、本発明の実施の形態１による半導体装置において、図２とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。本構成例では、これまでに説明した構成例と異なり、センスアンプブロックＳＡＢにおいて、アレーのビット線１本に対して１つのセンスアンプ回路ＳＡが接続される。それにより、１本のワード線ＷＬを選択したときに多数のビットがセンスアンプに読み出すことが可能となり、一度に多数のデータを出力することが可能となる利点がある。本構成例に対応するメモリセルアレーＭＣＡの構成は、図３、及び図１０，１１，１２のいずれも適用可能であるが、すべてのビット線ＢＬに対してセンスアンプ回路ＳＡが接続されているため、１本のワード線ＷＬを選択したときにすべてのビット線ＢＬにメモリセルのデータが読み出される図３の構成が好適である。

図１７は、図１６の構成例において、そのビット線選択回路の構成の一例を示す回路図である。本構成例では、アレーのビット線ＢＬに対してセンスアンプの読み出しビット線ＢＬＳＡと書き込みビット線ＷＢＬがそれぞれ１対１で対応している。すなわち、本ビット線選択回路ＢＬＳＥＬでは、読み出し動作と書き込み動作でアレーのビット線ＢＬをセンスアンプの読み出しビット線ＢＬＳＡ、書き込みビット線ＷＢＬに接続するためのビット線選択信号ＲＳＥＬ，ＷＳＥＬおよびそのためのスイッチと、アレーのビット線ＢＬを待機時の間、ソース線と等電位ＶＳに設定するためのイコライズ信号ＥＱおよびイコライズスイッチと、アレーのビット線ＢＬを読み出しビット線レベルＶＲに設定するためのプリチャージ信号ＰＣＡおよびプリチャージスイッチと、読み出しビット線ＢＬＳＡをアレー電圧ＶＤＬに設定するためのセンスアンププリチャージ信号ＰＣＳＡおよびプリチャージスイッチが配置される。センスアンプ回路ＳＡは前述の図６と同様の構成でかまわない。

図１８は、図１６の構成例において、その読み出し動作の一例を示す波形図である。図１６の構成例では、すべての読み出しビット線にセンスアンプ回路ＳＡが配置されているため、前述した図１の動作波形例と比べて非選択ビット線が無いのが特徴である。

このように、図１６の構成例を用いると、ビット線１本ごとにセンスアンプ回路を配置することにより、同時に読み出すことの出来るビット数が多くなるため、連続したデータ読み出し動作が高速に行える。さらに、ＤＲＡＭのようなページ読み出し動作が容易に実現できる。

（実施の形態２）
本実施の形態２では、これまでに説明したような構成および動作を用い、更に読み出し時のリファレンスレベルを生成する手法について述べる。本手法の特徴は、前述の読み出し動作と同様に、２段階で読み出すことにより、読み出し時に高電圧を印加する時間を短くしつつ読み出し信号量を大きくするとともに、更に、リファレンスレベルをチャージシェアで出力することにより、安定したリファレンスレベルを生成するところにある。まず、本読み出し動作を実現するための回路構成について説明する。

図１９は、本発明の実施の形態２による半導体装置において、それに含まれる相変化メモリの主要部の構成例を示すブロック図である。図１９では、メモリセルアレーＭＣＡと、入力されたアドレスに対応したワード線ＷＬを選択するためのロウデコーダＲＤＥＣと、選択したメモリセルのデータをセンスし、外部に出力するためのセンスアンプブロックＳＡＢとが示されている。

センスアンプブロックＳＡＢには、ビット線選択回路ＢＬＳＥＬ２とセンスアンプ回路ＳＡ２が配置される。ビット線選択回路ＢＬＳＥＬ２は、入力されたアドレスに対応して、４本のビット線ＢＬ０〜３のうち１本を選択し、この選択したビット線を、読み出し動作時に読み出しビット線ＢＬＳＡに接続し、書き込み動作時に書き込みビット線ＷＢＬに接続する。さらに、前述の図２等の場合と異なり、図１９のビット線選択回路ＢＬＳＥＬ２は、リファレンスレベルを出力するために、非選択のビット線をセンスアンプリファレンスビット線ＢＬＲＥＦに接続する。

図２０は、本発明の実施の形態２による半導体装置において、図１９とは異なる相変化メモリの主要部の構成例を示すブロック図である。本構成例は、センスアンプブロックＳＡＢに対して、両側にメモリセルアレーＭＣＡが配置され、１つのセンスアンプブロックＳＡＢを２つのメモリセルアレーＭＣＡで共有する共有センスアンプ構成となっている。センスアンプブロックＳＡＢには、左右のアレーのいずれかのビット線をセンスアンプの読み出しビット線ＢＬＳＡあるいは、書き込みビット線ＷＢＬに接続し、非選択のビット線をリファレンスビット線ＢＬＲＥＦに接続するためのビット線選択回路ＢＬＳＥＬ２と、読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦ間の信号電圧をもとに、メモリセルに記憶されたデータを外部に出力し、さらに、外部からのデータに従って、書き込みビット線ＷＢＬを駆動してメモリセルにデータ書き込むためのセンスアンプ回路ＳＡ２が配置されている。

このように、共通センスアンプ構成をとることにより、前述した図２１に示すチップのように、メモリアレーＭＡの部分を多分割アレーで構成することが容易となる。また、このような構成により、ビット線１本当たりの容量が低減できるため、低消費電力化と高速動作が実現できる。

次に、図１９及び図２０のメモリセルアレーＭＣＡの構成について説明する。図１９における好適なメモリセルアレーの構成は、前述の図１０、図１１、図１２である。いずれもビット線とワード線の交点のうち半分にだけメモリセルが配置されている構成である。この構成を用いることにより、ワード線ＷＬを選択したときに同一メモリセルアレーＭＣＡ内でメモリセルの接続されないビット線ＢＬが存在するため、そのビット線ＢＬをセンスアンプのリファレンスビット線ＢＬＲＥＦに接続することが可能となる。

一方、図２０のメモリセルアレーＭＣＡの構成は、図３または、図１０，１１，１２のいずれでもかまわない。リファレンスビット線ＢＬＲＥＦに接続するビット線ＢＬを、必ずしもワード線ＷＬを活性化しているメモリセルアレーＭＣＡ内から選択する必要がなく、隣接するメモリセルアレーＭＣＡのビット線ＢＬを用いることも可能であるため、共有センスアンプ構成である図２０では、すべての交点にメモリセルが配置される図３のようなメモリセルアレーの構成も適用可能である。

図２２は、図１９及び図２０の構成例において、そのビット線選択回路の構成の一例を示す回路図である。本構成例では、前述の図５と同様に、アレーのビット線ＢＬ０〜３から読み出しビット線ＢＬＳＡに接続するための読み出しビット線選択信号ＲＳＥＬ０〜３およびそれによって制御される選択スイッチと、書き込みビット線選択信号ＷＳＥＬ０〜３およびそれによって制御される選択スイッチと、ビット線ＢＬ０〜３を待機時にソース線電位ＶＳに設定するためのイコライズ信号ＥＱ０〜３およびイコライズスイッチと、読出し時に選択したビット線を読み出しビット線レベルＶＲに設定するためのプリチャージ信号ＰＣＡ０〜３およびプリチャージスイッチと、読み出しビット線ＢＬＳＡを読出し時に所望のレベル（例えばＶＤＬ）に設定するセンスアンププリチャージ信号ＰＣＳＡおよびセンスアンププリチャージスイッチが配置される。

そして、本構成例では、更に、アレーのビット線ＢＬ０〜３を、読み出しビット線ＢＬＳＡと対をなすリファレンスビット線ＢＬＲＥＦに接続するためのリファレンス選択信号ＤＳＥＬ０〜３と、リファレンス選択信号で制御されるリファレンス選択スイッチと、前述した読み出しビット線ＢＬＳＡと同様、読出し時にリファレンスビット線ＢＬＲＥＦを所望のレベル（例えばＶＤＬ）に設定するセンスアンププリチャージ信号ＰＣＳＡおよびセンスアンププリチャージスイッチが配置される。このリファレンス選択スイッチは、読み出し動作において、メモリセルが活性化されない非選択ビット線をセンスアンプ内のリファレンスビット線ＢＬＲＥＦに接続する。これによって、読み出し動作によって、ビット線の容量とセンスアンプ内のリファレンスビット線ＢＬＲＥＦの容量の間でのチャージシェアでリファレンスレベルを生成する。

図２３は、図１９及び図２０の構成例において、そのセンスアンプ回路の構成の一例を示す回路図である。前述の図７のセンスアンプ回路ＳＡでは、読み出しと書き込みデータバスを分離した構成であったが、図２３のセンスアンプ回路ＳＡ２では、読み出しと書き込みデータバスを共通にしている。

つまり、読み出し動作では、センスアンプ内の読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦに相補の信号を読み出し、これらの信号をアンプ回路ＡＭＰ２で増幅後、入出力ゲート部ＩＯＧを介して入出力線ＩＯｔ／ｂに出力する。一方、書き込み動作では、外部から入力されたライトデータを、入出力線ＩＯｔ／ｂおよび入出力ゲート部ＩＯＧを介して一旦読み出しビット線ＢＬＳＡとリファレンスビット線ＢＬＲＥＦに相補の信号として書き込む。そして、そのデータを用いて、ライトドライバＷＤが、書き込みビット線ＷＢＬ、アレー内のビット線ＢＬを介して、メモリセル内の記憶素子ＰＣＲにデータを書き込むことになる。

このように、本構成例では、一旦センスアンプ内の対となるビット線ＢＬＳＡ／ＢＬＲＥＦにデータを書き込むことによって、入出力線ＩＯｔ／ｂを占有している時間が短くできるため、入出力線ＩＯｔ／ｂの動作サイクルを短くすることができる。ライトドライバＷＤの構成は、前述の図８（ａ），（ｂ）に示されるいずれの構成に対し、データバスＤＡＴＡｔ／ＤＡＴＡｂの一方をリファレンスビット線ＢＬＲＥＦに、他方を読み出しビット線ＢＬＳＡに置き換えた構成でかまわない。

図２４は、図２３のセンスアンプ回路において、そのアンプ回路の構成の一例を示す回路図である。本アンプ回路ＡＭＰ２は、前述した書き込みデータを一旦保持する際にも利用可能なように、クロスカップル型のアンプを用いた構成となっている。

図２５は、図２３のセンスアンプ回路において、その入出力ゲート部の構成の一例を示す回路図である。入出力ゲート部ＩＯＧでは、入力アドレスによって活性化されるカラム選択線ＹＳによって、センスアンプ内の読み出しビット線ＢＬＳＡ、リファレンスビット線ＢＬＲＥＦが入出力線ＩＯｔ／ｂに接続され、データの授受を行う。なお、図２４および図２５で示した回路については、ここに示したものに限られるものでなく、同様の機能も有する回路構成であれば置き換えて利用することが可能である。

つぎに、前述したような構成を備えた相変化メモリの読み出し動作について説明する。図２６は、本発明の実施の形態２による半導体装置において、それに含まれる相変化メモリの読み出し動作の一例を示す波形図である。本動作波形図では、ビット線ＢＬ０に接続されたメモリセルを、ビット線ＢＬ１をリファレンスとして読み出す動作を仮定している。また、メモリセルアレーＭＣＡとしては、図１１，１２，１３のようなワード線とビット線の交点のうち半分の交点にメモリセルＭＣが配置される構成を仮定している。

図２６において、外部より読み出しコマンドＲＥＡＤが入力されると、コマンドと同時に入力されたアドレスに従って、読み出し対象のメモリセルが接続されているビット線ＢＬ０とリファレンス用のビット線ＢＬ１のイコライズ信号ＥＱ０，ＥＱ１が非活性状態に遷移する。続いて、読み出し対象のメモリセルが接続されているビット線ＢＬ０のプリチャージ信号ＰＣＡ０が活性化状態となり、ビット線ＢＬ０が読み出しビット線レベルＶＲにプリチャージされる。

プリチャージされると、コマンドと同時に入力されたアドレスに対応したワード線ＷＬが非選択状態から選択状態になる。これに従って、メモリセルの記憶素子ＰＣＲの抵抗状態によって、ビット線ＢＬ０の電位が変化する。ここで、メモリセルＭＣの記憶素子ＰＣＲが高抵抗状態の場合には、メモリセルＭＣを介して電流が流れないため、ビット線ＢＬ０の電位はほとんど変化せず、読み出しビット線レベルＶＲを保つ。一方、メモリセルＭＣの記憶素子ＰＣＲが低抵抗状態の場合には、メモリセルＭＣを介して電流が流れ、ビット線ＢＬ０の電位は、ソース線の電位ＶＳに向かって遷移する。このとき、リファレンス用のビット線ＢＬ１は、ソース線電位ＶＳを維持する。

その後、ビット線ＢＬ０の読み出しビット線選択信号ＲＳＥＬ０とビット線ＢＬ１のリファレンスビット線選択信号ＤＳＥＬ１が活性化される。これにより、センスアンプ内の読み出しビット線ＢＬＳＡとアレー内のビット線ＢＬ０の間でチャージシェアが起こり、ビット線ＢＬ０の電圧は、記憶素子ＰＣＲが低抵抗状態のときには、ＶＤＬ×ＣＳＡ／（ＣＳＡ＋ＣＢ）、高抵抗状態の時には、ＶＲ’＝（ＶＤＬ×ＣＳＡ＋ＶＲ×ＣＢ）／（ＣＳＡ＋ＣＢ）になる。ここで、ＣＳＡは、読み出しビット線ＢＬＳＡの容量、ＣＢは、アレー内のビット線ＢＬ０の容量を示す。一方、リファレンスビット線ＢＬ１は、センスアンプ内リファレンスビット線ＢＬＲＥＦとの間でチャージシェアを行い、リファレンスビット線ＢＬＲＥＦの容量と読み出しビット線ＢＬＳＡの容量と同じとすると、ＶＤＬ×ＣＳＡ／（ＣＳＡ＋ＣＢ）に遷移する。

その後、引き続きワード線は選択状態のままであるため、メモリセルが低抵抗状態のメモリセルには、読み出し電流が流れる。これにより、低抵抗状態の場合の読み出しビット線ＢＬ０の電位は、再びソース線電位ＶＳに向かって遷移する。一方、メモリセルが高抵抗状態の場合には、チャージシェア後のビット線電位ＶＲ’を維持する。また、リファレンスとなるビット線ＢＬ１及びセンスアンプ内のリファレンスビット線ＢＬＲＥＦは、チャージシェア後のレベル、ＶＤＬ×ＣＳＡ／（ＣＳＡ＋ＣＢ）を維持する。その結果、リファレンスビット線ＢＬＲＥＦの電位、ＶＤＬ×ＣＳＡ／（ＣＳＡ＋ＣＢ）は、構造パラメータで決まるレベルであり、低抵抗状態のビット線電位ＶＳと高抵抗状態のビット線電位ＶＲ’の間になり、センスアンプのリファレンス電位として用いることができる。

さらに、読出し時に低抵抗状態に印加される電圧が最大で読み出しビット線レベルＶＲなのに対して、読み出し信号量は、ＶＲ’＝（ＶＤＬ×ＣＳＡ＋ＶＲ×ＣＢ）／（ＣＳＡ＋ＣＢ）と大きくとることができ、読み出し動作での読み出し電流を小さくしつつ、読み出し信号量を大きく確保することができる。さらに、リファレンスレベルを非選択ビット線を用いて生成することにより、内部電圧変動の影響を受けにくく、安定した低電圧のリファレンスレベルを生成することができる利点がある。そして、これによって、信頼性が高い読み出し動作が可能となる。

センスアンプ内のビット線対ＢＬＳＡ／ＢＬＲＥＦに微小信号が読み出されたところで、読み出しビット線選択信号ＲＳＥＬ０とリファレンスビット線選択信号ＤＳＥＬ１が活性化状態から非選択状態に遷移する。これによって、読み出しビット線ＢＬＳＡ及びリファレンスビット線ＢＬＲＥＦとアレー内のビット線ＢＬ０及びＢＬ１が分離される。ビット線がそれぞれ分離されるとアレー内のビット線ＢＬ０，ＢＬ１は、イコライズ信号ＥＱ０，ＥＱ１が活性化されて、ビット線ＢＬ０，ＢＬ１をソース線レベルＶＳに設定する。これにより、記憶素子ＰＣＲに電圧が印加されなくなり、データ破壊を防止できる。

これとほぼ同時に、センスアンプ活性化信号ＳＡＥを活性化し、センスアンプ内のビット線対ＢＬＳＡ／ＢＬＲＥＦの間の微小信号をセンスアンプ回路ＳＡ２のアンプ回路ＡＭＰ２によって、ビット線振幅電圧ＶＤＬまで増幅する。その後、入力されたアドレスに対応したカラム選択信号ＹＳが非選択レベルＶＳＳから選択レベルＶＣＬに活性化されることで、入出力ゲート部ＩＯＧが活性化され、入出力線ＩＯｔ／ｂにメモリセルＭＣから読み出したデータが出力される。

データの出力が終了すると活性化していたワード線ＷＬが選択状態の高電位状態ＶＷＨから非選択レベルＶＷＬに遷移する。これとほぼ同時にセンスアンプ活性化信号ＳＡＥが非選択状態となるとともに、センスアンプ内のビット線対ＢＬＳＡ／ＢＬＲＥＦは、センスアンププリチャージ信号ＰＣＳＡが活性化されることでそれぞれアレー電圧ＶＤＬにプリチャージされ、待機状態となる。このとき、すべてのアレー内のビット線は、ソース線電位ＶＳにプリチャージされ、記憶素子ＰＣＲとメモリセルトランジスタＭＴのソース・ドレイン間には、電圧が印加されず、ディスターブ電流が流れないためデータ破壊を防止できる。

図２７は、本発明の実施の形態２による半導体装置において、図２６とは異なる相変化メモリの読み出し動作の一例を示す波形図である。図２７においては、前述したようなリファレンス電位をセンスアンプ領域で生成する方式において、センスアンプ回路ＳＡ２を前述した図６のセンスアンプ回路ＳＡに置き換えた構成での動作波形を示している。前述の図２６と比べて、ゲート受け型のアンプ回路ＡＭＰをもちいることにより、センスアンプ内のビット線対ＢＬＳＡ／ＢＬＲＥＦ（図６ではＶＲＥＦ）は読み出し動作における電圧レベルを維持し、アンプ回路ＡＭＰを活性化してもセンスアンプ出力ノードＳＡＯが駆動されるだけで、センスアンプ内のビット線対ＢＬＳＡ／ＢＬＲＥＦの電位は増幅されない。そのほかの動作は、前述の図２６と同様である。

図２８は、本発明の実施の形態２による半導体装置において、図１９とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。本構成では、センスアンプブロックＳＡＢにおいて、アレー内のビット線２本に対して１つのセンスアンプ回路ＳＡ２が配置される構成である。本構成におけるメモリセルアレーＭＣＡの構成は、前述した図３、図１０〜１２のいずれでもかまわない。メモリアレーのビット線のうち、２本に１本のビット線がセンスアンプ回路ＳＡ２に接続され、外部に出力することができるため、大量のデータを出力、あるいは書き込む動作に向いている。

図２９は、本発明の実施の形態２による半導体装置において、図１９とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。本構成では、センスアンプブロックＳＡＢにおいて、アレー内のビット線１本に対して１つのセンスアンプ回路ＳＡ２が配置される構成である。本構成におけるメモリセルアレーＭＣＡの構成は、前述した図１０、図１１、図１２も適用できるが、図３のようなビット線とワード線のすべての交点にメモリセルが配置される構成が好適である。すべてのビット線のデータをセンスアンプに読み出すことができるので、一度に大量のデータを読み書きする動作に向いている。

図３０は、図２８及び図２９の構成例において、そのビット線選択回路の構成の一例を示す回路図であり、（ａ）は、図２８に対応した構成例、（ｂ）は、図２９に対応した構成例を示すものである。図３０（ａ）に示すビット線選択回路ＢＬＳＥＬ２は、前述した図１５のビット線選択回路ＢＬＳＥＬに対して、アレー内の２本のビット線ＢＬ０，ＢＬ１のいずれかをリファレンスビット線ＢＬＲＥＦに接続するための信号およびスイッチ等が追加された構成となっている。図３０（ｂ）に示すビット線選択回路ＢＬＳＥＬ２は、前述した図１７のビット線選択回路ＢＬＳＥＬに対して、アレー内の１本のビット線ＢＬ０をリファレンスビット線ＢＬＲＥＦに接続するための信号およびスイッチ等が追加された構成となっている。これらリファレンスビット線ＢＬＲＥＦに関連して追加する構成は、前述した図２２の場合と同様であるため詳細な説明は省略する。

本実施の形態２の半導体装置の利点について述べる。本実施の形態では、前述の実施の形態１と同様に、読出し時に印加する電圧を低くすることにより、読み出し動作によるデータ破壊を防止しつつ、低電圧で２段階に分けて読み出すことにより読み出し印加電圧に比べて大きな読み出し信号を確保できる利点がある。さらに、本実施の形態では、低電圧のリファレンスレベルを読み出し非選択ビット線を利用して生成することにより、内部動作電圧変動を受けずに安定した低電圧のリファレンスレベルを生成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、相変化素子の書換え電流が低減できる１８０ｎｍ以下の加工技術を用いた半導体装置に適用するのが望ましい。また、より大きなプロセス世代においても、相変化素子へのコンタクト面積を低減することで、同様の効果が得られる。また、より微細化の進んだ世代に適用できることは言うまでもない。さらに、動作電圧として、外部電源電圧ＶＣＣは、２．５Ｖ，１．８Ｖ、１．５Ｖあるいはそれ以下が望ましい。低電圧化すると消費電力が抑えられ、また、デバイスに印加される電圧が低下するので信頼性が向上する。

ワード線の非選択レベルＶＷＬは、０Ｖ以下の電源とするとよい。０Ｖにすると特別な電源回路が不要であり、チップ面積を低減できる。また、負電源とすることで、電流駆動力を向上させるためにメモリセルトランジスタを低しきい値としたときでも待機時のサブスレッショルド電流を低減でき、低消費電力になるだけでなく、非選択時の相変化素子に流れる電流を低減でき、リード・ライト非選択メモリセルのディスターブを抑制でき、データ信頼性、膜信頼性を向上できる。

ワード線選択レベルＶＷＨは、２．５Ｖ、１．８Ｖ、１．５Ｖなど外部電源電圧と等しくすることが望ましい。また、周辺回路電源と同じ電圧を用いても良い。さらに、メモリセルトランジスタの電流駆動力を確保するために、内部昇圧電源を用いて２．０Ｖもしくは、２．５Ｖなどの高電圧を用いてもよい。ソース線レベルＶＳはグランドレベルＶＳＳと等しくすることにより、別途電源回路が不要となり、面積を低減できる。グランドレベルＶＳＳは０Ｖである。周辺回路電圧ＶＣＬ及びアレー電圧ＶＤＬは、１．０Ｖから１．８Ｖ程度が望ましい。また、アレー電圧は、周辺回路電圧よりも低電圧とすると低消費電力化できる利点がある。この範囲であると、通常のＣＭＯＳプロセスによる周辺トランジスタが流用でき、メモリセル特有のプロセスが不要となり、プロセス簡易化ができる。

書き込み電圧のうちリセット書き込み電圧ＶＷＲは、周辺回路電圧と等しいかあるいは、ワード線選択レベルＶＷＨと等しくすることが望ましい。高電圧を用いることで、小さいメモリセルトランジスタでも大きな電流を確保でき、小面積化を実現できる。セット書き込み電圧は、周辺回路電圧ＶＣＬと等しいかあるいは、それ以下にすることが望ましい。低電圧とすることで、書き込み時の電流がリセット動作に比べて小さくすることができ、誤ったリセット動作を防止できる。

また、読み出しビット線レベルＶＲは、素子読み出し時にディスターブにならない電圧、例えば、０．２Ｖ〜０．４Ｖ程度が望ましい。本発明でのリファレンスレベルＶＲＥＦは、読み出しビット線レベルＶＲと等しくすることにより、電源回路を共有化できるとともに、読出し時の電源ノイズを同相ノイズとしてキャンセルすることができる。さらに、本発明は、単品のメモリチップに適用しても良いし、さらには、論理混載メモリに適用しても良い。

本発明の半導体装置は、特に相変化材料を用いた例えば、高密度集積メモリ回路、およびメモリ回路と論理回路が同一半導体基板に設けられたロジック混載型メモリ、およびアナログ回路を有する半導体装置に適用して有益な技術である。

本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの読み出し動作の一例を示す波形図である。 本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの主要部の構成例を示すブロック図である。 図２の構成例において、そのメモリセルアレーＭＣＡの構成の一例を示す回路図である。 図３のメモリセルアレーにおいて、その各メモリセルの構成の一例を示す回路図であり、（ａ）、（ｂ）には、それぞれ異なる構成例を示している。 図２の構成例において、そのセンスアンプブロック内のビット線選択回路の構成の一例を示す回路図である。 図２の構成例において、そのセンスアンプブロックに配置されるセンスアンプ回路の構成例である。 図６のセンスアンプ回路において、そのアンプ回路の構成の一例を示す回路図である。 図６のセンスアンプ回路において、そのライトドライバの構成の一例を示す回路図であり、（ａ）、（ｂ）には、それぞれ異なる構成例を示している。 本発明の実施の形態１による半導体装置において、それに含まれる相変化メモリの書き込み動作の一例を示す波形図である。 図２の構成例において、図３とは異なるメモリセルアレーの構成例を示す回路図である。 図２の構成例において、図３とは更に異なるメモリセルアレーの構成例を示す回路図である。 図２の構成例において、図３とは更に異なるメモリセルアレーの構成例を示す回路図である。 本発明の実施の形態１による半導体装置において、図２とは異なる相変化メモリの主要部の構成例を示すブロック図である。 本発明の実施の形態１による半導体装置において、図２とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。 図１４の構成例において、そのビット線選択回路の構成の一例を示す回路図である。 本発明の実施の形態１による半導体装置において、図２とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。 図１６の構成例において、そのビット線選択回路の構成の一例を示す回路図である。 図１６の構成例において、その読み出し動作の一例を示す波形図である。 本発明の実施の形態２による半導体装置において、それに含まれる相変化メモリの主要部の構成例を示すブロック図である。 本発明の実施の形態２による半導体装置において、図１９とは異なる相変化メモリの主要部の構成例を示すブロック図である。 図２の構成を含めた相変化メモリ全体の構成の一例を示すブロック図である。 図１９及び図２０の構成例において、そのビット線選択回路の構成の一例を示す回路図である。 図１９及び図２０の構成例において、そのセンスアンプ回路の構成の一例を示す回路図である。 図２３のセンスアンプ回路において、そのアンプ回路の構成の一例を示す回路図である。 図２３のセンスアンプ回路において、その入出力ゲート部の構成の一例を示す回路図である。 本発明の実施の形態２による半導体装置において、それに含まれる相変化メモリの読み出し動作の一例を示す波形図である。 本発明の実施の形態２による半導体装置において、図２６とは異なる相変化メモリの読み出し動作の一例を示す波形図である。 本発明の実施の形態２による半導体装置において、図１９とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。 本発明の実施の形態２による半導体装置において、図１９とは更に異なる相変化メモリの主要部の構成例を示すブロック図である。 図２８及び図２９の構成例において、そのビット線選択回路の構成の一例を示す回路図であり、（ａ）は、図２８に対応した構成例、（ｂ）は、図２９に対応した構成例を示すものである。 相変化素子の書き換え原理を示す図である。 相変化素子の電流電圧特性を示す図である。

符号の説明

ＷＬ，ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３ ワード線
ＶＷＨ ワード線選択レベル
ＶＷＬ ワード線非選択レベル
ＥＱ，ＥＱ０，ＥＱ１，ＥＱ２，ＥＱ３ ビット線イコライズ信号
ＰＣＡ，ＰＣＡ０，ＰＣＡ１，ＰＣＡ２，ＰＣＡ３ ビット線プリチャージ信号
ＢＬ，ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３ ビット線
ＢＬＲＥＦ リファレンスビット線
ＢＬＳＡ 読み出しビット線
ＢＬＳＥＬ，ＢＬＳＥＬ２ ビット線選択回路
ＶＤＬ アレー電圧
ＶＳＳ グラウンド電位
ＶＳ ソース線電位
ＳＡＥ センスアンプ活性化信号
ＰＣＳＡ センスアンププリチャージ信号
ＶＣＬ 周辺回路電源電圧
ＳＡＯ センスアンプ出力ノード
ＶＲＥＦ リファレンスレベル
ＲＤＥＣ ロウデコーダ
ＭＣＡ メモリセルアレー
ＷＢＬ 書き込みビット線
ＳＡＢ センスアンプブロック
ＳＡ，ＳＡ２ センスアンプ回路
ＡＭＰ，ＡＭＰ２ アンプ回路
ＭＣ メモリセル
ＳＬ，ＳＬ０１，ＳＬ２３ ソース線
ＭＴ メモリセルトランジスタ
ＰＣＲ 記憶素子
ＶＲ 読み出しビット線レベル
ＷＳＥＬ０，ＷＳＥＬ１，ＷＳＥＬ２，ＷＳＥＬ３ 書き込みビット線選択信号
ＲＳＥＬ０，ＲＳＥＬ１，ＲＳＥＬ２，ＲＳＥＬ３ 読み出しビット線選択信号
ＷＤ ライトドライバ
ＤＡＴＡｔ／ｂ 書き込みデータバス
ＷＲ リセットイネーブル信号
ＷＳ セットイネーブル信号
ＭＰＲ リセット電流供給トランジスタ
ＭＰＳ セット電流供給トランジスタ
ＭＰ 書き込み電流リファレンストランジスタ
ＷＣＧ 書き込みリファレンス電流生成回路
ＸＡ クロスエリア
ＣＤＥＣ カラムデコーダ
ＹＳ カラム選択信号
ＩＯＧ 入出力ゲート部
ＩＯｔ／ｂ 入出力線
ＶＧ 電源回路

Claims (21)

1. 複数のワード線、第１ビット線およびセンスアンプと、
   前記複数のワード線と前記第１ビット線の任意の交点に配置される複数のメモリセルと、
   前記センスアンプに接続される第２ビット線および第３ビット線と、
   前記第１ビット線に第１電位を与える第１スイッチと、
   前記第２ビット線に第２電位を与える第２スイッチと、
   前記第１ビット線と前記第２ビット線を接続する第３スイッチとを有し、
   前記第１スイッチを非活性化した後、前記複数のワード線のいずれかを活性化し、前記第３スイッチを活性化することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１電位は、前記第２電位よりも低いことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第３ビット線には、第３電位が与えられ、
   前記第３電位は、前記第２電位よりも低いことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記第３電位は、内部電源降圧回路によって出力されることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記半導体装置は、さらに、
   前記第１ビット線に平行して配置される第４ビット線と、
   前記第３ビット線に前記第２電位を与える第７スイッチと、
   前記第４ビット線に第４電位を与える第４スイッチと、
   前記第４ビット線と前記第３ビット線を接続する第５スイッチとを有し、
   前記第２電位は、前記第１電位よりも高く、
   前記第４電位は、前記第１電位よりも低く、
   前記第４及び第７スイッチを非活性化した後、前記第５スイッチを活性化することを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記複数のメモリセルのそれぞれは、第１ＭＩＳＦＥＴと可変抵抗素子からなり、
   前記可変抵抗素子の第１端子と前記第１ビット線が接続され、
   前記可変抵抗素子の第２端子と前記第１ＭＩＳＦＥＴのソース／ドレインの一方が接続され、
   前記第１ＭＩＳＦＥＴのゲートが、前記複数のワード線のいずれか１本に接続され、
   前記第１ＭＩＳＦＥＴのソース／ドレインの他方が、共通ソース線に接続されていることを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、
   前記第１ビット線には、第４電位を与える第６スイッチが配置され、
   前記共通ソース線には、前記第４電位が与えられ、
   前記第４電位は、前記第１及び第２電位よりも低いことを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記複数のメモリセルのそれぞれは、第１ＭＩＳＦＥＴと可変抵抗素子からなり、
   前記可変抵抗素子の第１端子と共通ソース線が接続され、
   前記可変抵抗素子の第２端子と前記第１ＭＩＳＦＥＴのソース／ドレインの一方が接続され、
   前記第１ＭＩＳＦＥＴのゲートが、前記複数のワード線のいずれか１本に接続され、
   前記第１ＭＩＳＦＥＴのソース／ドレインの他方が、前記第１ビット線に接続されていることを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記第１ビット線には、第４電位を与える第６スイッチが配置され、
   前記共通ソース線には、前記第４電位が与えられ、
   前記第４電位は、前記第１及び第２電位よりも低いことを特徴とする半導体装置。
10. 複数のワード線、第１ビット線、第２ビット線およびセンスアンプと、
    前記複数のワード線と前記第１及び第２ビット線の任意の交点に配置される複数のメモリセルと、
    前記センスアンプに接続される第３ビット線および第４ビット線と、
    前記第１ビット線に第１電位を与える第１スイッチと、
    前記第２ビット線に第２電位を与える第２スイッチと、
    前記第３ビット線に第３電位を与える第３スイッチと、
    前記第４ビット線に前記第３電位を与える第４スイッチと、
    前記第１ビット線と前記第３ビット線を接続するための第５スイッチと、
    前記第２ビット線と前記第４ビット線を接続するための第６スイッチとを備え、
    前記第１スイッチを活性化し、第１の期間を経過した後、前記第１のスイッチの非活性化と共に前記複数のワード線のいずれかの活性化を行い、第２の期間を経過した後、前記第５及び第６スイッチを第３の期間活性化することを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記第１ビット線には、前記第２電位を与える第７スイッチが接続され、
    前記第３の期間を経過後、前記第５及び第６スイッチが非活性化され、前記センスアンプが活性化され、前記第２及び第７スイッチが活性化されることを特徴とする半導体装置。
12. 請求項１０記載の半導体装置において、
    前記第１電位は、前記第２電位よりも高く、
    前記第３電位は、前記第１電位よりも高いことを特徴とする半導体装置。
13. 請求項１０記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、可変抵抗素子と第１ＭＩＳＦＥＴからなり、
    前記可変抵抗素子の第１端子と前記第１ビット線が接続され、
    前記可変抵抗素子の第２端子と前記第１ＭＩＳＦＥＴのソース／ドレインの一方が接続され、
    前記第１ＭＩＳＦＥＴのゲートが、前記複数のワード線のいずれか１本に接続され、
    前記第１ＭＩＳＦＥＴのソース／ドレインの他方が、共通ソース線に接続されていることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、
    前記共通ソース線には、前記第２電位が与えられることを特徴とする半導体装置。
15. 請求項１０記載の半導体装置において、
    前記複数のメモリセルのそれぞれは、第１ＭＩＳＦＥＴと可変抵抗素子からなり、
    前記可変抵抗素子の第１端子と共通ソース線が接続され、
    前記可変抵抗素子の第２端子と前記第１ＭＩＳＦＥＴのソース／ドレインの一方が接続され、
    前記第１ＭＩＳＦＥＴのゲートが、前記複数のワード線のいずれか１本に接続され、
    前記第１ＭＩＳＦＥＴのソース／ドレインの他方が、前記第１ビット線に接続されていることを特徴とする半導体装置。
16. 請求項１５記載の半導体装置において、
    前記共通ソース線には、前記第２電位が与えられることを特徴とする半導体装置。
17. 請求項１０記載の半導体装置において、
    前記半導体装置は、さらに、
    前記第１ビット線に前記第２電位を与える第７スイッチと、
    前記第２ビット線に前記第１電位を与える第８スイッチと、
    前記第２ビット線と前記第３ビット線を接続する第９スイッチと、
    前記第１ビット線と前記第４ビット線を接続する第１０スイッチとを有することを特徴とする半導体装置。
18. 請求項１７記載の半導体装置において、
    前記半導体装置は、さらに、
    前記第１ビット線に平行して配置される第５ビット線と、
    前記第２ビット線に平行して配置される第６ビット線と、
    前記第５ビット線と前記第３ビット線を接続する第１１スイッチと、
    前記第６ビット線と前記第３ビット線を接続する第１２スイッチとを有することを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、
    前記半導体装置は、さらに、
    前記第５ビット線に前記第１電位を与える第１３スイッチと、
    前記第６ビット線に前記第１電位を与える第１４スイッチとを有することを特徴とする半導体装置。
20. 請求項１１記載の半導体装置において、
    前記半導体装置は、待機時期間に、前記第２スイッチと前記第７スイッチが活性化されることを特徴とする半導体装置。
21. 請求項６、８、１３、１５のいずれか１項に記載の半導体装置において、
    前記可変抵抗素子は、カルコゲナイド材料を含むことを特徴とする半導体装置。

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