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CN101329910B - 相变存储设备 - Google Patents

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CN101329910B
CN101329910B CN2008101094532A CN200810109453A CN101329910B CN 101329910 B CN101329910 B CN 101329910B CN 2008101094532 A CN2008101094532 A CN 2008101094532A CN 200810109453 A CN200810109453 A CN 200810109453A CN 101329910 B CN101329910 B CN 101329910B
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Abstract

一种相变存储设备，包括：相变元件，用于通过改变电阻态来可重写地存储数据；存储单元，该存储单元排列在字线和位线的交叉处并且由串联连接的相变元件和二极管形成；选择晶体管，该选择晶体管形成于位于存储单元之下的扩散层中，用于响应于与栅极相连的字线的电势来有选择地控制二极管的阳极与地线之间的电连接；以及预充电电路，用于将位于与未选字线相对应的存储单元之下的扩散层预充电到预定电压并且用于将与所选字线相对应的存储单元之下的扩散层与预定电压断开。

Description

相变存储设备
技术领域
本发明涉及一种用于利用相变元件的电阻态的变化来可重写地存储数据的非易失性相变存储设备，并且尤其是涉及一种其中通过连接串联的相变元件和二极管而形成存储单元的相变存储设备。
背景技术
近年来，诸如闪速存储器的非易失性半导体存储设备变得更加重要。尤其是，利用相变材料的结构变化的相变存储设备作为新兴技术，引起了关注。该相变存储设备具有这样的结构-其中通过加热改变由相变材料制成的相变元件的电阻态并且由此可重写地存储数据。在相变存储设备的写操作中，由于电流而产生了焦耳热，因此改变了相变元件的电阻态，并且因此需要诸如500uA至1mA的相对大的写电流。因此，如果MOS晶体管在配置相变元件的存储单元的情况下用作相变元件的选择开关，那么它需要具有足够大的栅极宽度以使写电流流动并且降低单元大小变得困难。另一方面，提议了一种有利于降低单元大小的配置，在该配置中二极管用作相变元件的选择开关(例如，参见US专利公布No.2005/0270883)。
图7给出了具有利用二极管的存储单元的常规相变存储设备的基本配置。在图7中，每个存储单元MC由串联连接的相变元件10和二极管11形成。存储单元MC以矩阵形式排列在字线WL与位线BL的交叉处，相变元件10的一端与位线BL相连并且二极管11的阳极与字线WL相连。因为大电流可流过具有较小区域的二极管11，因此可降低每个存储单元MC的单元大小，以便降低相变存储设备的整个区域。
在图7所示的相变存储设备的写操作中，选择指定的存储单元MC并且写电流沿着从位线BL到字线WL穿过存储单元MC的路径P0流动。这里，假定同时将多位数据写到相同字线上的操作以及一位数据的写操作。在这种情况下，用于所选多个存储单元MC的写电流沿着多个电流路径P0同时流入一个字线WL。因为字线WL的电阻分量相对较大，因此当较大写电流集中流动时，字线WL的电势上升。结果，写电流降低。此外，当在字线WL上的指定存储单元MC的写操作期间读出其他存储单元MC时，字线WL的电势的增大会引起噪声并且高速读操作被阻碍。
同时，可以采用图8所示的配置以避免电流集中在图7中的字线WL上。在图8的配置中，选择晶体管12位于与图7中相同的存储单元MC之下。在该选择晶体管12中，其栅极与字线WL相连，扩散层D的一端与每个二极管11的阳极相连，并且扩散层D的另一端和与位线BL平行排列的地线GL相连。因此，通过位线BL、存储单元MC、选择晶体管12的扩散层D的一端以及其另一端形成了图8所示的用于相变存储设备的写操作的电流路径P1，并且该电流路径到达地线GL。通过这种配置，即使当同时将多位数据写入到相同字线WL上时，也可避免电流集中在字线WL上。
然而，如果采用图8的配置，那么与保持在低电平的未选字线WL相连的选择晶体管12断开，并且因此位于与选择晶体管12相连的未选存储单元MC之下的扩散层D变为浮动状态。当通过与这种状态下的上述未选存储单元MC相同的位线BL读出其他所选存储单元MC时，处于浮动状态的扩散层D被充电。此后，充电电流继续流动直到取决于扩散层电容的预定时间逝去，并且在该时间段中出现了无法确定相变元件10的电阻态的状态。需要选择晶体管12形成为具有能够流过较大写电流的较大栅极宽度。因此，扩散层D的扩散层电容变为较大值，并且上述充电所需的时间相应地变长。尤其是，当相变元件10被写成处于高阻态时，对扩散层D进行充电所需的时间变得更长，因此读速度显著降低。
发明内容
本发明的一个目的是提供一种相变存储设备，该相变存储设备能够抑制位于未选存储单元之下的扩散层电容的影响并且执行高速读操作，在该相变存储设备中每一个均由相变元件和二极管形成的大量存储单元以高密度排列。
本发明的一方面是相变存储设备，该相变存储设备包括：相变元件，用于通过改变电阻态来可重写地存储数据；存储单元，该存储单元排列在字线和位线的交叉处并且由串联连接的相变元件和二极管形成；选择晶体管，该选择晶体管形成于位于存储单元之下的扩散层中，用于响应于与栅极相连的字线的电势有选择地控制二极管的阳极与地线之间的电连接；以及预充电电路，用于将位于与未选字线相对应的存储单元之下的扩散层预充电到预定电压并且用于使位于与所选字线相对应的存储单元之下的扩散层从预定电压断开。
根据本发明的相变存储设备，由相变元件和二极管形成的存储单元排列在字线与位线的交叉处，并且提供了用于根据字线来选择存储单元的选择晶体管以及用于对位于存储单元之下的扩散层进行预充电的预充电电路。该预充电电路允许位于与所选字线相对应的存储单元之下的扩散层处于浮动状态，并且进行操作以将与未选字线相对应的扩散层预充电到预定电压。因此，当没有选择存储单元时，下面的扩散层变为已充电状态，并且当随后读取该存储单元时会降低扩散层电容的影响，因此可有效地防止读速度的降低。此外，可避免写电流集中地流过字线，并且通过降低单元大小可使存储单元高密度地排列，同时获得足够的写电流。
在该半导体设备中，对写电流进行控制以使其在存储单元的写操作期间沿着连接位线、相变元件、二极管、选择晶体管以及地线的路径流动。
在该半导体设备中，扩散层形成在位线方向上包括N(N是大于或等于2的整数)个存储单元并且字线方向上包括两个存储单元的矩形区域中，并且提供了共同连接到位线方向上的至少N个存储单元的两个所述选择晶体管。在这种情况下，地线可以在位线方向和字线方向上排列成网格形式。
在该半导体设备中，字线具有包括主字线和次字线的分级字线结构，提供了次字驱动器，用于当选择了主字线时有选择地激活预定数目的次字线中的一个，并且每个次字线与选择晶体管的栅极相连。在这种情况下，为每个次字驱动器提供预充电电路，对与未选次字线相对应的预充电电路进行控制以将扩散层预充电到预定电压，并且对与所选次字线相对应的预充电电路进行控制以使扩散层从预定电压断开。
此外，当本发明采用分级字线结构时，预充电电路可以包括PMOS晶体管，该PMOS晶体管具有与次字线相连的栅极并且用于控制扩散层与预定电压的连接，并且当选择了次字线时将该次字线控制为高电平，并且当未选择次字线时将该次字线控制为低电平。同时，预充电电路可以包括NMOS晶体管，该NMOS晶体管具有与通过使主字线反相所获得的反相主字线相连的栅极，并且用于控制扩散层与预定电压的连接，并且当选择了主字线时将该主字线控制为高电平，并且当未选择主字线时将该主字线控制为低电平。
如上所述，根据本发明，存储单元由相变元件和二极管形成，并且当未选择存储单元时，通过预充电电路对下面的扩散层进行预充电。由此，当从位线看存储单元时，二极管变为反向偏压状态，因此抑制了扩散层电容的影响。相应地，通过在存储单元的读操作期间对扩散层电容进行充电的操作可防止读速度下降，因此可实现高速读操作。此外，获得了从选择晶体管流到地线的足够写电流，并且可通过降低单元大小将相变存储设备配置成存储单元高密度地排列在该相变存储设备中。
附图说明
在下文中考虑到结合附图的以下描述，可更完全地理解本发明的上述及其他目的和特征，其中通过示例的方式来对一个示例进行说明，在附图中：
图1是本发明的实施例的相变存储设备的基本电路配置的示意图；
图2是示出与图1的电路配置相对应的布局的示意图；
图3A和3B是图2的布局的示意性截面示意图；
图4是给出了该实施例的次字电路20的电路配置的示例的示意图；
图5是用于对当使用该实施例的相变存储设备时的效果进行解释的示意图；
图6是给出了该实施例的修改中的次字电路20的电路配置的示例的示意图；
图7是给出了具有使用二极管的存储单元的常规相变存储设备的第一电路配置的示意图；以及
图8是给出了具有使用二极管的存储单元的常规相变存储设备的第二电路配置的示意图。
具体实施方式
下面参考附图对本发明的实施例进行描述。在该实施例中，对下述情况进行描述，所述情况即将本发明应用于采用分级字线结构并且利用存储单元可重写地存储数据的相变存储设备，所述存储单元的每一个由相变元件和二极管形成。
图1是给出了本发明所应用于的相变存储设备的基本电路配置的示意图。在图1中，大量的存储单元MC以矩阵形式排列在次字线SWL与位线BL的交叉处。此外，选择晶体管12位于存储单元MC之下。在该选择晶体管12中，其栅极与次字线SWL相连，扩散层D的一端与多个二极管11的阳极相连，并且扩散层D的另一端与和位线BL平行排列的地线GL相连。每个存储单元MC由串联连接的相变元件10和二极管11形成，相变元件10的一端与位线BL相连，并且二极管11的阳极与扩散层D相连。
在图1的相变存储设备的写操作中，写电流按照位线BL、相变元件10、二极管11、选择晶体管12以及地线GL的次序沿着路径P2流动。在该实施例中，通过预充电PMOS晶体管22(其用作本发明的预充电电路)的操作可抑制选择晶体管12的扩散层电容的影响，随后对此进行详细的描述。
同时，次字电路20被设置成与包括大量存储单元MC的存储单元区域相邻。提供该次字电路20以用于实现分级字线结构并且该次字电路20包括次字驱动器21和预充电PMOS晶体管22，这两者均被设置以用于每个次字线SWL。该次字驱动器21是用于有选择地激活与主字线MWL相对应的预定数目的次字线SWL的电路。其数目是次字线SWL数目的多个次字驱动器21重复地排列在次字电路20中，这在图1中未示出。将所选主字线MWL控制为高电平，并且相应地将所选次字线SWL也控制为高电平。
预充电PMOS晶体管22具有与电源电压VWL相连的源极、与预充电线PL相连的漏级以及与次字线SWL相连的栅极。预充电线PL经由触点与上述选择晶体管12的扩散层D的一端相连。当选择了次字线SWL时，预充电PMOS晶体管22变为OFF状态，因此预充电线PL从电源电压VWL断开。当未选择次字线SWL时，预充电PMOS晶体管22变为ON状态，因此预充电线PL变为高电平。按照与次字驱动器21相同的方式在次字电路20中重复地排列其数目是次字线SWL数目的多个预充电PMOS晶体管22，这在图1中未示出。此外，随后对次字驱动器21的具体配置进行描述。
图2给出了与图1的电路配置相对应的布局。此外，图3A和3B给出了图2的布局的示意性截面示意图。图3A给出了图2中的A-A′截面的截面结构，并且图3B给出了图2中的B-B′截面的截面结构。如图2所示，多个次字线SWL在相对于图2的平面的横向上延伸，多个位线BL在图2平面中的纵向上延伸，并且存储单元MC排列在线的交叉处。因为每个存储单元MC形成为具有垂直结构，因此可在图2中的虚线所围绕的单元大小S中高密度地排列。例如，相对于该布局的设计规则F而言可实现6F2的单元大小S。
如图3B所示，由低电阻铝等所形成的位线BL设置在最上部分。每个位线BL经由触点31与上电极32相连，并且在其下形成相变层33。上电极32与相变层33被平行设置，以便与位线BL重叠。相变层33可以由例如作为硫族化物相变材料的Ge、Sb以及Te形成。存储单元MC所位于的相变层33的部分与图1的相变元件10相对应，并且与位于该位置右下的加热器34的上端相连。加热器34的作用是当写电流流动时对相变元件10进行加热并且使其状态在高阻非晶态与低阻晶态之间进行可逆变化。加热器34的下端经由触点35和36与二极管11的上端(阴极)相连。
二极管11的下端(阳极)与选择晶体管12的扩散层D相连。在字线方向上包括N(在图2中N＝6)个存储单元MC并且位线方向上包括两个存储单元MC的矩形区域中形成每个扩散层D。如图2和3A所示，在位线方向上延伸的地线GL由位于相邻位线BL之间的位置之下的钨等等形成。如图3B所示，地线GL也在字线方向上延伸，并且经由触点36与扩散层D相连。按照这种方式，因为地线GL的电阻相对较大，因此通过在平面中以网格的形式排列地线GL可降低电阻。因此，当写电流集中于地线GL上时，可避免地线GL的电势提高。
此外，次字线SWL经由图3B中的相邻触点36之间的位置处的栅氧化薄膜(未示出)在扩散层D的沟道区上方延伸。如图2所示，次字线SWL的一端经由触点37与上层中的接线(wiring)38相连。该接线38与次字驱动器21的输出侧相连。此外，扩散层D的一端经由触点39与上层中的预充电线PL相连。注意到，接线38和预充电线PL形成在与地线GL相同的高度上。
如图3B所示，一个扩散层D与设置在位线方向的两端上的两个存储单元MC的相应二极管11相连，并且经由位于中心的触点36与地线GL相连。共用一个源极区/漏极区的两个选择晶体管12形成为具有扩散层D的位线方向上的对称排列，并且两个次字线SWL设置在相应沟道区上方。因此，在相应存储单元MC中流动的写电流通过二极管11和扩散层D而汇合以便流入地线GL中。
接下来，图4给出了次字电路20的电路配置的示例。图4所示的次字电路20包括四个次字驱动器21，用于有选择地激活与一个主字线MWL0(图4中未示出)相对应的四个次字线SWL0、SWL1、SWL2、SWL3，且包括与四个预充电线PL0至PL3相连的四个预充电PMOS晶体管22。每个次字驱动器21包括形成反相器的一对PMOS晶体管40和NMOS晶体管41，并且包括位于输出侧的NMOS晶体管42。
在各个次字驱动器21中，通过使主字线MWL0反相所获得的反相主字线MWL0B与反相器的输入侧(栅极)相连，并且次字线SWL0至SWL3分别与反相器的输出侧(漏级)相连。次字选择线FX0、FX1、FX2和FX3分别与PMOS晶体管40的源极相连，并且NMOS晶体管41的源极与地相连。当在正常操作期间选择了主字线MWL0并且该主字线MWL0变为高电平时，反相主字线MWL0B变为低电平。
此时，四个次字选择线FX0至FX3中的一个被选择并且变为高电平，并且相应一个次字驱动器21被激活。因此，与所激活的次字驱动器21相连的一个次字线SWL有选择地变为高电平。当次字线SWL变为高电平时，相应预充电PMOS晶体管22变为OFF状态，并且输出侧上的预充电线PL从电源电压VWL断开。
同时，次字选择线FX0至FX3中的未选三个变为低电平，并且相应三个次字驱动器21保持失活状态。如图4所示，每个次字驱动器21的NMOS晶体管42连接在次字线SWL与地之间，并且通过使次字选择线FX0至FX3反相所获得的反相次字选择线FX0B至FX3B分别与NMOS晶体管42的栅极相连。为了避免未选次字线SWL的浮动状态而提供NMOS晶体管42。也就是说，当与未选次字选择线FX0至FX3相对应的反相次字选择线FX0B至FX3B变为高电平时，与此相连的NMOS晶体管42导通并且输出侧上的次字线SWL被强制拉低到低电平。此时，相应预充电PMOS晶体管22变为ON状态，并且输出侧上的预充电线PL与电源电压VWL相连。
例如，假定一种状态-其中由次字选择线FX0所选的一个次字线SWL0为高并且其他三个未选次字线SWL1至SWL3为低。在该状态下，与所选次字线SWL0相对应的一个预充电线PL0处于浮动状态，而与三个未选次字线SWL1至SWL3相对应的三个预充电线PL1至PL3变为高电平。因此，通过预充电PMOS晶体管22对与预充电线PL1至PL3相连的扩散层D进行预充电，并且在预定时间逝去之后该扩散层D的电势被拉高到高电平。相反地，不对与预充电线PL0相连的扩散层D进行预充电并且该扩散层D变为浮动状态。
在等待操作期间，因为反相主字线MWL0B被控制为高电平并且四个次字线FX0至FX3被控制为低电平，因此所有四个次字线SWL0至SWL3变为低电平。因此，所有四个预充电PMOS晶体管22变为ON状态，相应预充电线PL0至PL3与电源电压VWL相连。从而，在等待操作期间保持其中所有扩散层D被预充电到高电平的状态。
通过上述操作，当存储单元MC处于未选状态时，位于其下的下面的扩散层D处于被充电到高电平的状态，并且下面的二极管11处于反向偏压状态。因此，进行连接以便反向偏压二极管11连接在与未选存储单元MC相连的位线BL与扩散层D之间，因此从位线BL看不到扩散层D的扩散层电容。就所选存储单元MC而言，因为扩散层D从预充电线PL断开，因此在存储单元MC的操作期间下面的二极管11处于正向偏压状态。当选择了相同位线BL上的一个存储单元MC时，位于其他未选存储单元MC下面的所有扩散层D处于已充电状态，并且因此可防止由于扩散层电容所造成的读速度下降。
接下来，将参考图5的图表对当使用该实施例的相变存储设备时的效果进行描述。在图5中，通过仿真获得了对位线BL进行预充电所需的时间，并且在提供了预充电PMOS晶体管22的实施例的配置与没有预充电PMOS晶体管22的常规配置(图8)之间对该时间进行比较。在将位线BL预充电到1.15V的情况下，分别示出了与该实施例的配置相对应的特性曲线Ca以及与常规配置相对应的特性曲线Cb。通过对所述特性曲线进行比较而显然可知的，该实施例的配置中的电压变化比常规配置更快，并且可证实通过预充电PMOS晶体管22的操作来对扩散层D进行预充电的效果。在图5中，当假定在对位线BL进行预充电的过程中允许不超过10mV的噪声时，特性曲线Ca需要2.6ns的时间，而特性曲线Cb需要5.2ns的时间。因此，通过采取该实施例可使操作速度大约加倍。
接下来，将对该实施例的修改进行描述。图1给出了用作本发明的预充电电路的预充电PMOS晶体管22，然而该预充电电路可以包括NMOS晶体管。图6给出了与图4的电路配置相对应的实施例的修改中的次字电路20的电路配置的示例。图6所示的次字电路20包括四个次字驱动器21以及与四个预充电线PL0至PL3相连的四个预充电NMOS晶体管23。按照与图4相同的方式来配置次字驱动器21，因此省略对其的描述。
每个预充电NMOS晶体管23具有与电源电压VWL相连的漏极、与预充电线PL相连的源极以及与反相主字线MWL0B相连的栅极。在等待操作期间，因为将反相主字线MWL0B控制为高电平，因此所有四个预充电NMOS晶体管23变为ON状态，并且相应预充电线PL与电源电压VWL相连。按照这种方式，在等待操作期间图6中的操作与图4中的操作相同。
在正常操作期间，当选择了主字线MWL0时，因为相应反相主字线MWL0B变低，因此所有四个预充电NMOS晶体管23变为OFF状态并且相应预充电线PL从电源电压VWL断开。这种情况下的操作与图4的操作不同，并且不对扩散层D进行预充电，而不管是否选择了次字线SWL0至SWL3，在此期间扩散层D处于浮动状态。然而，因为在正常操作期间对某个存储单元MC进行存取所需的时间段被限制到预定时间范围(例如120us)，因此在该时间段逝去之后主字线MWL0返回到未选状态。因此，与上述等待操作一样，通过预充电线PL对扩散层D进行预充电。按照这种方式，即使当采用图6的电路配置时，也可避免扩散层D长期保持在浮动状态，因此可实现与图4的电路配置相同的效果。
虽然已根据该实施例对本发明作出具体描述，但是本发明并不局限于上述实施例，并且在不脱离本发明的范围的情况下可作出各种变化和修改。例如，可自由地选择预充电电路的电路配置以便对扩散层D进行预充电。此外，该实施例中已描述了采用分级字线结构以便对主字线MWL和次字线SWL进行排列，然而本发明可应用于不采用分级字线结构的排列。此外，如图2所示，在该实施例中采用其中地线GL排列成网格形式的布局，然而还可采用其中地线GL仅在例如位线方向上延伸的布局。
本发明并不局限于上述实施例，并且在不脱离本发明的范围的情况下可作出各种变化和修改。
本申请基于申请日为2007年6月19日的日本专利申请No.2007-161936，通过参考将该日本专利申请的整个内容清楚地合并到本申请中。

Claims (10)

1.一种相变存储设备，包括：
相变元件，用于通过改变电阻态来可重写地存储数据；
存储单元，该存储单元排列在字线和位线的交叉处并且由串联连接的所述相变元件和二极管形成；
选择晶体管，该选择晶体管形成于位于所述存储单元之下的扩散层中，用于响应于与栅极相连的所述字线的电势有选择地控制所述二极管的阳极与地线之间的电连接；以及
预充电电路，用于将位于与未选字线相对应的所述存储单元之下的所述扩散层预充电到预定电压并且用于使位于与所选字线相对应的所述存储单元之下的所述扩散层从所述预定电压断开。
2.根据权利要求1所述的相变存储设备，其中在所述存储单元的写操作期间写电流沿着连接所述位线、所述相变元件、所述二极管、所述选择晶体管以及所述地线的路径流动。
3.根据权利要求1所述的相变存储设备，其中所述扩散层形成在矩形区域中，该矩形区域包括字线方向上的N个存储单元和位线方向上的两个存储单元，并且提供了共同连接到所述字线方向上的至少所述N个存储单元的两个所述选择晶体管，其中N是大于或等于2的整数。
4.根据权利要求3所述的相变存储设备，其中所述地线在所述位线方向和所述字线方向上排列成网格形式。
5.根据权利要求1所述的相变存储设备，其中所述字线具有包括主字线和次字线的分级字线结构，
提供了次字驱动器，用于当所述主字线被选择时有选择地激活预定数目的所述次字线中的一个，
并且每个所述次字线与所述选择晶体管的栅极相连。
6.根据权利要求5所述的相变存储设备，其中为每个所述次字驱动器提供了所述预充电电路，与未选次字线相对应的所述预充电电路将所述扩散层预充电到所述预定电压，并且与所选次字线相对应的所述预充电电路使所述扩散层从所述预定电压断开。
7.根据权利要求6所述的相变存储设备，其中所述预充电电路包括PMOS晶体管，该PMOS晶体管具有与所述次字线相连的栅极并且用于控制所述扩散层与所述预定电压的连接，
并且当选择了所述次字线时将所述次字线控制为高电平，并且当未选择所述次字线时将所述次字线控制为低电平。
8.根据权利要求6所述的相变存储设备，其中所述预充电电路包括NMOS晶体管，该NMOS晶体管具有与通过使所述主字线反相所获得的反相主字线相连的栅极并且用于控制所述扩散层与所述预定电压的连接，并且
当选择了所述主字线时将所述主字线控制为高电平，并且当未选择所述主字线时将所述主字线控制为低电平。
9.一种相变存储设备，包括：
多个第一信号线；
多个第二信号线，每个与所述第一信号线交叉；
地线；
预充电电势线；
多个存储单元，每个位于所述第一和第二信号线的交叉处中的不同的一个处，每个所述存储单元包括彼此由串联连接的相变元件和二级管；
多个选择晶体管，每个被连接在相关的一个所述第二信号线和所述地线之间；
多个预充电晶体管，分别伴有所述选择晶体管，每个所述预充电晶体管被连接在相关的一个所述第二信号线和所述预充电电势线之间，并且每个所述预充电晶体管当相关的一个所述选择晶体管被断开时成为导电性的，而当所述相关的一个所述选择晶体管被导通时成为非导电性的；以及
多个第三信号线，每个与相关的一个所述选择晶体管的控制电极相连，
其中，所述第一信号线是位线，
其中，所述第二信号线是由扩散层制成，
其中，所述第三信号线是字线。
10.根据权利要求9所述的设备，其中每个所述预充电晶体管具有与相关的一个所述第三信号线相连的控制电极，并且每个所述选择晶体管与每个所述预充电晶体管在导电类型上不同。
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Patentee before: Nihitatsu Memory Co., Ltd.

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