JPH10154393A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 行デコード系の回路を簡略化することであ
る。 【解決手段】 メモリセルＭＣは、バイポーラトランジ
スタＢＰ１，ＢＰ２を含む。アクセストランジスタＱＡ
１およびディプリーション型トランジスタＱＤＰ２のゲ
ートには、ワード線ＷＬＵ０が接続される。アクセスト
ランジスタＱＡ２およびディプリーション型トランジス
タＱＤＰ１のゲートには、ワード線ＷＬＬ０が接続され
る。データ書込時においては、データの種類に関係な
く、一律に、ワード線ＷＬＵ０の電位を所定期間、
「Ｈ」レベルにし、その後、ワード線ＷＬＬ０の電位
を、所定期間、「Ｈ」レベルにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型半
導体記憶装置に関し、特に、２個のアクセストランジス
タ、２個のドライバトランジスタ、２個の負荷素子、２
個のバイポーラトランジスタおよび２個のディプリーシ
ョン型トランジスタからなるメモリセルを有するスタテ
ィック型半導体記憶装置に関する。

【０００２】

【従来の技術】従来のスタティック型半導体記憶装置と
してのスタティック・ランダム・アクセス・メモリ（以
下、「ＳＲＡＭ」という）は、たとえば、「Katsuro Sa
saki et al.,“A 16-Mb CMOS SRAM with a 2.3- μm² S
ingle-Bit-Line Memory Cell”, IEEE JOURNAL OF SOLI
D-STATE CIRCUITS, VOL.28, NO.11, NOVEMBER 1993」に
開示されている。この文献に開示されているＳＲＡＭ
は、シングルビット線を採用している。以下、このＳＲ
ＡＭについて図面を用いて説明する。

【０００３】図１８は、従来のＳＲＡＭの全体構成を示
す概略ブロック図である。図１８を参照して、このＳＲ
ＡＭは、ワードデコーダ９５、書込／読出制御回路９
７、インバータ１１７、トランスファゲート１１１、Ｐ
ＭＯＳトランジスタ１２９、コラムデコーダ９９、セン
スアンプ１０１、複数のワード線ドライバ１０３、複数
のワード線ドライバ１０５、複数のメモリセルＭＣ、複
数のトランスファゲート１０７、複数のダミーセルＤ
Ｃ、２個のトランスファゲート１１３、コモンデータ線
ＣＤ１，ＣＤ２、複数のワード線ＷＵ１，…、複数のワ
ード線ＷＬ１，…、複数のビット線ＢＬ１，ＢＬ２，…
およびダミービット線ＤＢ１，ＤＢ２を備える。メモリ
セルＭＣは、ＣＭＯＳ型メモリセルである。つまり、こ
のメモリセルＭＣは、負荷素子Ｌ１，Ｌ２、アクセスト
ランジスタＱＡ１，ＱＡ２およびドライバトランジスタ
ＱＤ１，ＱＤ２からなる。負荷素子Ｌ１，Ｌ２は、ＰＭ
ＯＳトランジスタである。

【０００４】ビット線ＢＬ１およびワード線ＷＵ１，Ｗ
Ｌ１に接続されるメモリセルＭＣに注目する。アクセス
トランジスタＱＡ１は、ビット線ＢＬ１と記憶ノードＳ
Ｎ１との間に設けられ、そのゲートはワード線ＷＵ１に
接続される。アクセストランジスタＱＡ２は、ビット線
ＢＬ１と記憶ノードＳＮ２との間に設けられ、そのゲー
トはワード線ＷＬ１に接続される。ビット線ＢＬ１は、
トランスファゲート１０７を介してコモンデータ線ＣＤ
１に接続される。ビット線ＢＬ１は、隣接するビット線
ＢＬ２と対をなし、コラムデコーダ９９からの最下位列
選択信号Ｙ０，Ｙ０Ｂにより切換えられる。ビット線Ｂ
Ｌ２は、トランスファゲート１０７を介してコモンデー
タ線ＣＤ２に接続される。データ書込時には、ノードＡ
の電位を制御することにより、トランスファゲート１１
１を介して、コモンデータ線ＣＤ１，ＣＤ２にデータが
転送される。

【０００５】ワード線ＷＵ１およびＷＬ１は、それぞ
れ、ワード線ドライバ１０３および１０５によって駆動
される。このワード線ドライバ１０３，１０５は、ワー
ドデコーダ９５および書込／読出制御回路９７からのア
ッパー／ロアー選択信号Ｕ／Ｌ１，Ｕ／Ｌ２によって制
御される。書込／読出制御回路９７は、データＤｉｎ、
書込信号ＷＥおよびＡＴＤ信号を受け、アッパー／ロア
ー選択信号Ｕ／Ｌ１，Ｕ／Ｌ２および書込データ信号Ｗ
Ｄを発生する。

【０００６】正規のメモリセルＭＣとは別に、複数のダ
ミーセルＤＣを設け、対応するダミービット線ＤＢ１，
ＤＢ２に接続する。ダミービット線ＤＢ１は、隣接する
ダミービット線ＤＢ２と対をなし、最下位列選択信号Ｙ
０，Ｙ０Ｂにより切換えられるが、正規のメモリセルと
は逆の選択になる。また、ダミービット線ＤＢ１および
ＤＢ２は、それぞれ、コモンデータ線ＣＤ１およびＣＤ
２に接続される。

【０００７】書込動作について説明する。図１９は、従
来のＳＲＡＭの書込動作（“０”ライト）を説明するた
めのタイミング図である。図１８および図１９を参照し
て説明する。ビット線ＢＬ１およびワード線ＷＵ１，Ｗ
Ｌ１に接続されるメモリセルＭＣに、データ“０”を書
込む場合、すなわち、記憶ノードＳＮ１の電位を「Ｌ」
レベルに設定し、記憶ノードＳＮ２の電位を「Ｈ」レベ
ルに設定する場合について説明する。

【０００８】まず、「Ｌ」レベルの電位に設定したい記
憶ノードＳＮ１に接続されるアクセストランジスタＱＡ
１を制御するワード線ＷＵ１の電位を「Ｈ」レベルにす
る。このとき、ビット線ＢＬ１の電位を「Ｌ」レベルに
しておくことにより、記憶ノードＳＮ１の電位を「Ｌ」
レベルにする。その後、他方のワード線ＷＬ１の電位を
「Ｈ」レベルにする。このとき、ビット線ＢＬ１の電位
を「Ｈ」レベルにしておき、記憶ノードＳＮ２を「Ｈ」
レベルの電位に設定する。このように、従来のＳＲＡＭ
の書込動作は、２つのフェイズに分かれている。

【０００９】図２０は、従来のＳＲＡＭの書込動作
（“１”ライト）を説明するためのタイミング図であ
る。データ“１”を書込む場合、すなわち、記憶ノード
ＳＮ１の電位を「Ｈ」レベルにし、記憶ノードＳＮ２の
電位を「Ｌ」レベルにする場合は、ワード線ＷＬ１の電
位を先に「Ｈ」レベルにして、記憶ノードＳＮ２の電位
を「Ｌ」レベルにし、後にワード線ＷＵ１を「Ｈ」レベ
ルにして、記憶ノードＳＮ１の電位を「Ｈ」レベルに設
定する。

【００１０】読出動作について説明する。ビット線ＢＬ
１およびワード線ＷＵ１，ＷＬ１に接続されたメモリセ
ルＭＣからデータを読出す場合を考える。読出時には、
アッパー側のワード線ＷＵ１の電位を「Ｈ」レベルにす
る。これによって、メモリセルＭＣからは、記憶してい
るデータに従って、「Ｈ」レベルまたは「Ｌ」レベルの
信号がビット線ＢＬ１に出力される。一方、ダミーセル
ＤＣからは、「Ｈ」レベルと「Ｌ」レベルの中間レベル
の信号がダミービット線ＤＢ２に出力される。したがっ
て、ビット線ＢＬ１とダミービット線ＤＢ２との間で電
位差が生じ、コモンデータ線ＣＤ１とコモンデータ線Ｃ
Ｄ２との間にも電位差が生じる。この電位差を、センス
アンプ１０１が増幅する。なお、列選択信号Ｙ０は、
「Ｈ」レベルになっており、列選択信号Ｙ０Ｂは、
「Ｌ」レベルになっている。

【００１１】

【発明が解決しようとする課題】従来のＳＲＡＭのＣＭ
ＯＳ型メモリセルでは、スタティックノイズマージンを
大きくし、データ保持を確実なものとするため、次のよ
うな設計が必要になる。ドライバトランジスタＱＤ１，
ＱＤ２のチャネル幅をＷｄとし、チャネル長をＬｄと
し、アクセストランジスタＱＡ１，ＱＡ２のチャネル幅
をＷａとし、チャネル長をＬａとする。こうした場合
に、スタティックノイズマージンを大きくするために
は、一般に、（Ｗｄ／Ｌｄ）を（Ｗａ／Ｌａ）の約３倍
以上にする必要がある。このため、ドライバトランジス
タＱＤ１，ＱＤ２の面積が大きくなり、メモリセルの面
積の縮小を妨げるという問題がある。さらに、低電源電
位を使用するＳＲＡＭにおいて、図１８に示したＣＭＯ
Ｓ型メモリセルを用いると、スタティックノイズマージ
ンが小さくなり、データの保持が困難になるという問題
がある。

【００１２】この発明は、以上のような問題を解決する
ためになされたもので、面積の増大を伴うことなく十分
なスタティックノイズマージンを確保できるとともに、
低電源電位で使用する場合にも、十分なスタティックノ
イズマージンを確保できるスタティック型半導体記憶装
置を提供することを目的とする。

【００１３】この発明のさらに他の目的は、メモリセル
アレイの周辺回路を簡略化できるスタティック型半導体
記憶装置を提供することである。

【００１４】

【課題を解決するための手段】本発明の請求項１のスタ
ティック型半導体記憶装置は、複数のメモリセルと、複
数の第１のワード線と、複数の第２のワード線と、複数
のビット線対と、複数の第１のワード線駆動手段と、複
数の第２のワード線駆動手段と、制御手段とを備える。
複数のメモリセルは、行および列のマトリックス状に配
列される。第１のワード線は、各行に対応して配置され
る。各第１のワード線には、対応の行のメモリセルが接
続される。第２のワード線は、各行に対応して配置され
る。各第２のワード線には、対応の行のメモリセルが接
続される。ビット線対は、各列に対応して配置される。
各ビット線対には、対応の列のメモリセルが接続され
る。第１のワード線駆動手段は、各第１のワード線に対
応して配置される。各第１のワード線駆動手段は、対応
する第１のワード線を活性化するためのものである。第
２のワード線駆動手段は、各第２のワード線に対応して
配置される。各第２のワード線駆動手段は、対応する第
１のワード線を活性化するためのものである。制御手段
は、データ書込時に、選択された行に対応する第１のワ
ード線を第１の所定期間、活性化し、その後、選択され
た行に対応する第２のワード線を第２の所定期間、活性
化するように、選択された行に対応する第１および第２
のワード線駆動手段を制御する。

【００１５】各メモリセルは、第１の負荷素子と、第２
の負荷素子と、第１のアクセストランジスタと、第２の
アクセストランジスタと、第１のドライバトランジスタ
と、第２のドライバトランジスタと、第１のバイポーラ
トランジスタと、第２のバイポーラトランジスタと、第
１のディプリーション型トランジスタと、第２のディプ
リーション型トランジスタとを含む。第１の負荷素子
は、第１の電源ノードと、第１の記憶ノードとの間に設
けられる。第２の負荷素子は、第１の電源ノードと、第
２の記憶ノードとの間に設けられる。第１のアクセスト
ランジスタは、第１のバイポーラトランジスタのベース
と、第１の記憶ノードとの間に設けられる。第２のアク
セストランジスタは、第２のバイポーラトランジスタの
ベースと、第２の記憶ノードとの間に設けられる。第１
のバイポーラトランジスタは、対応するビット線対を構
成する一方ビット線と、第２の電源ノードとの間に設け
られる。

【００１６】第２のバイポーラトランジスタは、対応す
るビット線対を構成する他方ビット線と、第２の電源ノ
ードとの間に設けられる。第１のドライバトランジスタ
は、第１の記憶ノードと、第１のディプリーション型ト
ランジスタとの間に設けられ、その制御電極は、第２の
記憶ノードに接続される。第２のドライバトランジスタ
は、第２の記憶ノードと、第２のディプリーション型ト
ランジスタとの間に設けられ、その制御電極は、第１の
記憶ノードに接続される。第１のディプリーション型ト
ランジスタは、第１のドライバトランジスタと、第２の
電源ノードとの間に設けられる。第２のディプリーショ
ン型トランジスタは、第２のドライバトランジスタと、
第２の電源ノードとの間に設けられる。第１のアクセス
トランジスタの制御電極および第２のディプリーション
型トランジスタの制御電極は、対応する第１のワード線
に接続される。第２のアクセストランジスタの制御電極
および第１のディプリーション型トランジスタの制御電
極は、対応する第２のワード線に接続される。

【００１７】本発明の請求項２のスタティック型半導体
記憶装置は、請求項１に記載のものであって、複数のデ
ータ線対をさらに備える。データ線対は、任意の数のビ
ット線対で構成される各ブロックに対応して設けられ
る。各データ線対は、対応するブロックに含まれるビッ
ト線対にデータを伝達するためのものである。

【００１８】本発明の請求項３のスタティック型半導体
記憶装置は、請求項２に記載のものであって、複数のデ
ータ供給手段と、複数の第１の接続手段とをさらに備え
る。データ供給手段は、各データ線対に対応して設けら
れる。各データ供給手段は、データ書込時に、対応する
データ線対にデータを与える。第１の接続手段は、各ビ
ット線対に対応して設けられる。各第１の接続手段は、
対応する列選択信号に従って、対応するビット線対と、
そのビット線対に対応するデータ線対とを接続する。

【００１９】本発明の請求項４のスタティック型半導体
記憶装置は、請求項１または請求項２に記載のものであ
って、データ書込時に、選択された行に対応する第１の
ワード線が活性化されてから、選択された行に対応する
第２のワード線が非活性化されるまで、書込むデータに
従って、選択された列に対応するビット線対を構成する
一方ビット線の電位を第１のレベルにし、他方ビット線
の電位を第２のレベルにする。

【００２０】本発明の請求項５のスタティック型半導体
記憶装置は、請求項１または請求項２に記載のものであ
って、データ書込時に、書込むデータに従って、選択さ
れた行に対応する第１のワード線が活性化されている間
または選択された行に対応する第２のワード線が活性化
されている間、選択された列に対応するビット線対の一
方ビット線の電位を第１のレベルにし、他方ビット線の
電位を第２のレベルにする。

【００２１】本発明の請求項６のスタティック型半導体
記憶装置は、請求項１または請求項２に記載のものであ
って、複数の第２の接続手段をさらに備える。第２の接
続手段は、各第１のワード線に対応して設けられる。各
第２の接続手段は、対応する第１のワード線が非活性化
されて、対応する第２のワード線が活性化される際に、
対応する第１のワード線と対応する第２のワード線とを
接続する。

【００２２】本発明の請求項７のスタティック型半導体
記憶装置は、請求項１または請求項２に記載のものであ
って、複数の第１のワード線および複数の第２のワード
線は、金属で形成される。各メモリセルを構成する第１
および第２のアクセストランジスタの制御電極ならびに
第１および第２のディプリーション型トランジスタの制
御電極は、ポリシリコンで形成される。

【００２３】

【発明の実施の形態】

（実施の形態１）図１は、本発明の実施の形態１による
スタティック型半導体記憶装置としてのスタティック・
ランダム・アクセス・メモリ（以下、「ＳＲＡＭ」と呼
ぶ）のメモリセルの詳細を示す回路図である。図１を参
照して、このメモリセルＭＣは、バイポーラトランジス
タＢＰ１，ＢＰ２、負荷素子Ｌ１，Ｌ２、アクセストラ
ンジスタＱＡ１，ＱＡ２、ドライバトランジスタＱＤ
１，ＱＤ２およびディプリーション型トランジスタＱＤ
Ｐ１，ＱＤＰ２からなる。ここで、バイポーラトランジ
スタＢＰ１，ＢＰ２は、ＰＮＰ型である。アクセストラ
ンジスタＱＡ１，ＱＡ２、ドライバトランジスタＱＤ
１，ＱＤ２およびディプリーション型トランジスタＱＤ
Ｐ１，ＱＤＰ２は、ＮＭＯＳトランジスタである。負荷
素子Ｌ１，Ｌ２は、高抵抗素子である。以上のように、
バイポーラトランジスタＢＰ１，ＢＰ２を設けることに
よって、面積の増大を伴うことなく十分なスタティック
ノイズマージンを確保できるとともに、低電源電位を使
用する場合でも十分なスタティックノイズマージンを確
保できる。

【００２４】負荷素子Ｌ１は、電源１から電源電圧Ｖｃ
ｃが与えられるノードと、記憶ノードＳＮ１との間に設
けられる。負荷素子Ｌ２は、電源１から電源電圧Ｖｃｃ
が与えられるノードと、記憶ノードＳＮ２との間に設け
られる。アクセストランジスタＱＡ１は、バイポーラト
ランジスタＢＰ１のベースと記憶ノードＳＮ１との間に
設けられ、そのゲートはワード線ＷＬＵ０に接続され
る。アクセストランジスタＱＡ２は、記憶ノードＳＮ２
とバイポーラトランジスタＢＰ２のベースとの間に設け
られ、そのゲートはワード線ＷＬＬ０に接続される。バ
イポーラトランジスタＢＰ１は、ビット線ＢＬ０と接地
３から接地電圧ＧＮＤが与えられるノードとの間に設け
られる。バイポーラトランジスタＢＰ２は、ビット線／
ＢＬ０と接地３から接地電圧ＧＮＤが与えられるノード
との間に設けられる。

【００２５】ドライバトランジスタＱＤ１は、記憶ノー
ドＳＮ１とディプリーション型トランジスタＱＤＰ１と
の間に設けられ、ゲートは記憶ノードＳＮ２に接続され
る。ドライバトランジスタＱＤ２は、記憶ノードＳＮ２
とディプリーション型トランジスタＱＤＰ２との間に設
けられ、ゲートは記憶ノードＳＮ１に接続される。ディ
プリーション型トランジスタＱＤＰ１は、ドライバトラ
ンジスタＱＤ１と接地３から接地電圧ＧＮＤが与えられ
るノードとの間に設けられ、ゲートはワード線ＷＬＬ０
に接続される。ディプリーション型トランジスタＱＤＰ
２は、ドライバトランジスタＱＤ２と接地３から接地電
圧ＧＮＤが与えられるノードとの間に設けられ、ゲート
はワード線ＷＬＵ０に接続される。ここで、アクセスト
ランジスタＱＡ１およびディプリーション型トランジス
タＱＤＰ２のゲートに接続されるワード線をアッパー側
のワード線、アクセストランジスタＱＡ２およびディプ
リーション型トランジスタＱＤＰ１のゲートに接続され
るワード線をロアー側のワード線と呼ぶこともある。

【００２６】書込動作について説明する。図２は、本発
明の実施の形態１によるＳＲＡＭの書込動作（“１”ラ
イト）を説明するためのタイミング図である。図１およ
び図２を参照して、データ“１”を書込む場合、すなわ
ち、記憶ノードＳＮ１の電位を「Ｈ」レベルにし、記憶
ノードＳＮ２の電位を「Ｌ」レベルにする場合について
説明する。行選択は２本のワード線ＷＬＵ０，ＷＬＬ０
で行なわれる。つまり、１行に対して２本のワード線が
設けられる。選択時には、まず、アッパー側のワード線
ＷＬＵ０の電位を「Ｈ」レベルにし、その後、ロアー側
のワード線ＷＬＬ０の電位を「Ｈ」レベルにする。ここ
で、アッパー側のワード線ＷＬＵ０の電位を「Ｈ」レベ
ルにしてからロアー側のワード線ＷＬＬ０の電位を
「Ｌ」レベルにするまで、すなわち、時刻ｔ１からｔ２
までで、１サイクルが終了する。

【００２７】非選択の列ではビット線対ＢＬ０，／ＢＬ
０の電位は、低レベルにする。たとえば、０Ｖとする。
書込される選択列のビット線ＢＬ０の電位は、１サイク
ル中（時刻ｔ１〜ｔ２）、「Ｈ」レベルにされる。書込
される選択列のビット線／ＢＬ０の電位は、１サイクル
中（時刻ｔ１〜ｔ２）常に「Ｌ」レベルにされる。選択
されるメモリセルＭＣにおいて、まず、ワード線ＷＬＵ
０の電位が「Ｈ」レベルにされるため、アクセストラン
ジスタＱＡ１がオンし、ディプリーション型トランジス
タＱＤＰ２が強くオンとなる。一方、アクセストランジ
スタＱＡ２は、オフし、ディプリーション型トランジス
タＱＤＰ１は、弱くオンしている。ここで、ディプリー
ション型トランジスタＱＤＰ２が「強くオン」というの
は、「弱くオン」しているディプリーション型トランジ
スタＱＤＰ１に対して言っている。他のトランジスタ
（アクセストランジスタ、ドライバトランジスタ等）と
の関係を言っているのではない。

【００２８】選択されるメモリセルＭＣに接続されるビ
ット線ＢＬ０の電位は高レベルとなっているため、エミ
ッタ〜ベース間のＰＮダイオードにより、バイポーラト
ランジスタＢＰ１のベース電位は、ビット線ＢＬ０の電
位からエミッタ〜ベース間電圧Ｖｂｅだけ低下した値と
なっている。したがって、エミッタＥからコレクタＣお
よびベースＢに向かって電流が流れる。このときのベー
ス電流とコレクタ電流の電流比はバイポーラトランジス
タＢＰ１の電流増幅率から与えられ、一般的にコレクタ
電流は大きな割合を占める。

【００２９】このようなベース電流はメモリセルの記憶
ノードＳＮ１に流入し、記憶ノードＳＮ１の電位を上昇
させる。記憶ノードＳＮ１の電位がドライバトランジス
タＱＤ２のしきい値電圧を超えると、記憶ノードＳＮ１
に、そのゲートが接続されるドライバトランジスタＱＤ
２はオンする。このため、記憶ノードＳＮ２の電位、す
なわち、ドライバトランジスタＱＤ２のドレイン電位が
低下し、記憶ノードＳＮ２がゲートに接続されるドライ
バトランジスタＱＤ１はオフする。

【００３０】以上のようにして、ワード線ＷＬＵ０の電
位が「Ｈ」レベルになっている間に、データ“１”の書
込動作が終了する。このように、実際にメモリセルに書
込が行なわれるのは、ワード線ＷＬＵ０が「Ｈ」レベル
の間だけである。なお、ワード線ＷＬＬ０が「Ｈ」レベ
ルの間は、ビット線／ＢＬ０が「Ｌ」レベルであるた
め、誤書込のおそれはない。また、ワード線ＷＬＵ０が
「Ｈ」レベルの間は、ディプリーション型トランジスタ
ＱＤＰ１は弱くオンしている。ここで、ワード線ＷＬＵ
０の電位が「Ｈ」レベルから「Ｌ」レベルになると、ア
クセストランジスタＱＡ１がオフする。このため、バイ
ポーラトランジスタＢＰ１のベース電流は遮断され、コ
レクタ電流も遮断される。したがって、書込時に一時的
に大電流が、バイポーラトランジスタＢＰ１のエミッタ
ＥからコレクタＣに流れるが、書込後にすぐにこの電流
は遮断される。一方、１サイクル中、ビット線／ＢＬ０
の電位は、低レベルであり、バイポーラトランジスタＢ
Ｐ２はオンしない。

【００３１】図３は、本発明の実施の形態１によるＳＲ
ＡＭの書込動作（“０”ライト）を説明するためのタイ
ミング図である。図３を参照して、データ“０”を書込
む場合、すなわち、記憶ノードＳＮ１の電位を「Ｌ」レ
ベルにし、記憶ノードＳＮ２の電位を「Ｈ」レベルにす
る場合は、１サイクル中（時刻ｔ１〜ｔ２）、ビット線
／ＢＬ０の電位を高レベルにし、ビット線ＢＬ０の電位
を低レベルにする。まず、アッパー側のワード線ＷＬＵ
０の電位を「Ｈ」レベルにし、その後に、ロアー側のワ
ード線ＷＬＬ０の電位を「Ｈ」レベルにする。実際のデ
ータの書込は、ワード線ＷＬＬ０が「Ｈ」レベルにされ
ている間に行なわれる。

【００３２】以上のように、書込動作を行なう場合に
は、１サイクル中にアッパー側のワード線ＷＬＵ０の電
位と、ロアー側のワード線ＷＬＬ０の電位を、書込デー
タの種類によらず、一律に、同じ順番で「Ｈ」レベルに
する。このように、２本のワード線ＷＬＵ０，ＷＬＬ０
の電位を異なるタイミングで「Ｈ」レベルにするのは次
の理由による。記憶ノードＳＮ１の電位が「Ｌ」レベル
に、記憶ノードＳＮ２の電位が「Ｈ」レベルになってい
るときに、記憶ノードＳＮ１の電位を「Ｈ」レベルに、
記憶ノードＳＮ２の電位を「Ｌ」レベルに設定し直す場
合を考える。このとき、ディプリーション型トランジス
タＱＤＰ１，ＱＤＰ２がない場合を考えると、書込開始
直後では、ドライバトランジスタＱＤ１がオンになって
いる。このため、記憶ノードＳＮ１の電位が「Ｈ」レベ
ルになるのが遅くなる。そこで、ディプリーション型ト
ランジスタＱＤＰ１，ＱＤＰ２を設け、記憶ノードの電
位を「Ｈ」レベルに設定する側のディプリーション型ト
ランジスタＱＤＰ１を弱くオンにしておき、ラッチの反
転を容易にする。したがって、２本のワード線ＷＬＵ
０，ＷＬＬ０の電位を同時に「Ｈ」レベルにすることが
できず、異なるタイミングで「Ｈ」レベルにするのであ
る。

【００３３】読出動作について説明する。図４は、本発
明の実施の形態１によるＳＲＡＭの読出動作を説明する
ためのタイミング図である。記憶ノードＳＮ１を「Ｈ」
レベルに設定し、記憶ノードＳＮ２の電位を「Ｌ」レベ
ルに設定している場合を考える。読出動作が開始される
と、２本のワード線ＷＬＵ０，ＷＬＬ０が同時に「Ｈ」
レベルにされる。そして、アクセストランジスタＱＡ
１，ＱＡ２がオンになる。一方、読出動作が開始される
前には、ビット線対ＢＬ０，／ＢＬ０は、「Ｌ」レベル
にプリチャージされており、読出動作が開始されるに伴
いビット線対ＢＬ０，／ＢＬ０の電位は、電流源（図示
せず）により「Ｈ」レベルにプルアップされる。つま
り、電流源からビット線対ＢＬ０，／ＢＬ０に適当な大
きさの電流を流し込む。この電流のうち、バイポーラト
ランジスタＢＰ２の電流増幅率から決まる電流が、バイ
ポーラトランジスタＢＰ２のベースＢを介してメモリセ
ルに流入することになる。したがって、電流源は、メモ
リセルのデータを破壊しないような電流値に設定する必
要がある。図１において、電流源は、ビット線対ＢＬ
０，／ＢＬ０に２００μＡの電流を供給している。この
電流（エミッタ電流）のうち、１０％の２０μＡがメモ
リセルに流入すると仮定する。

【００３４】ここで、ドライバトランジスタＱＤ２はオ
ンしており、ドライバトランジスタＱＤ１はオフしてい
る。このため、オンしているドライバトランジスタＱＤ
２に接続されるバイポーラトランジスタＢＰ２にはベー
ス電流が流れる。したがって、バイポーラトランジスタ
ＢＰ２がオンし、電流源からの電流がメモリセルに流れ
込む。このためビット線／ＢＬ０の電位は下降する。一
方、バイポーラトランジスタＢＰ１はオンしないので、
ビット線ＢＬ０の電位は上昇する。したがって、ビット
線対ＢＬ０，／ＢＬ０に電位差が発生する。この電位差
を、センスアンプ（図示せず）で、感知・増幅すること
で、メモリセルのデータを読出すことができる。

【００３５】図５は、本発明の実施の形態１によるＳＲ
ＡＭの全体構成を示す概略ブロック図である。なお、図
１と同様の部分については同一の参照符号を付しその説
明は適宜省略する。図５を参照して、このＳＲＡＭは、
行および列のマトリックス状に配列される複数のメモリ
セルＭＣを備える。複数のメモリセルＭＣは、メモリセ
ルアレイＭＡを構成する。複数の行に対応して複数のワ
ード線ＷＬＵ０〜ＷＬＵＪ（Ｊは自然数）および複数の
ワード線ＷＬＬ０〜ＷＬＬＪ（Ｊは自然数）が配置され
る。各ワード線ＷＬＵ０〜ＷＬＵＪ，ＷＬＬ０〜ＷＬＬ
Ｊには、対応の行のメモリセルＭＣが接続される。複数
の列に対応して複数のビット線対ＢＬ０，／ＢＬ０〜Ｂ
Ｌｊ，／ＢＬｊ（ｊは自然数）が配置される。

【００３６】また、このＳＲＡＭは、複数のワード線Ｗ
ＬＵ０〜ＷＬＵＪに対応して、複数のローカルデコーダ
２７を備える。さらに、複数のワード線ＷＬＬ０〜ＷＬ
ＬＪに対応して複数のローカルデコーダ２９を備える。
また、このＳＲＡＭは、複数のビット線対ＢＬ０，／Ｂ
Ｌ０〜ＢＬｊ，／ＢＬｊに対応して、複数のイコライズ
回路５、複数のプリチャージ回路７および複数のインバ
ータ１３を備える。また、複数のビット線ＢＬ０〜ＢＬ
ｊに対応して、複数のトランスファゲート９が設けられ
る。さらに、複数のビット線／ＢＬ０〜／ＢＬｊに対応
して複数のトランスファゲート１１が設けられる。ま
た、このＳＲＡＭは、制御回路２５、行プリデコーダ２
１、行アドレスバッファ２３、列アドレスバッファ１
７、列デコーダ１９およびデータ供給回路１５を備え
る。

【００３７】ローカルデコーダ２７は、ＮＡＮＤ回路４
９およびインバータ５１からなる。ローカルデコーダ２
９は、ＮＡＮＤ回路４７およびインバータ５３からな
る。イコライズ回路５は、ＰＭＯＳトランジスタ３１お
よびＮＭＯＳトランジスタ３７からなる。プリチャージ
回路７は、２個のＮＭＯＳトランジスタ３９，４１から
なる。トランスファゲート９は、ＮＭＯＳトランジスタ
４３およびＰＭＯＳトランジスタ３３からなる。トラン
スファゲート１１は、ＰＭＯＳトランジスタ３５および
ＮＭＯＳトランジスタ４５からなる。

【００３８】ワード線ＷＬＵ０，ＷＬＬ０に対応の行お
よびビット線対ＢＬ０，／ＢＬ０に対応の列に注目す
る。ローカルデコーダ２７のインバータ５１の入力ノー
ドは、ＮＡＮＤ回路４９の出力ノードに接続され、出力
ノードは、対応するアッパー側のワード線ＷＬＵ０に接
続される。ＮＡＮＤ回路４９には、行プリデコード信号
ＡＰ０〜ＡＰｎのうちの対応する２つの信号およびワー
ド線切換信号ＵＳが入力される。ローカルデコーダ２９
のインバータ５３の入力ノードは、ＮＡＮＤ回路４７の
出力ノードに接続され、出力ノードは対応するロアー側
のワード線ＷＬＬ０に接続される。ローカルデコーダ２
９のＮＡＮＤ回路４７には、ワード線切換信号ＬＳおよ
び対応するローカルデコーダ２７のＮＡＮＤ回路４９に
入力される２個の行プリデコード信号と同じ２個の行プ
リデコード信号が入力される。

【００３９】イコライズ回路５のＰＭＯＳトランジスタ
３１は、対応するビット線ＢＬ０とビット線／ＢＬ０と
の間に設けられ、そのゲートはイコライズ信号線ＥＱ１
に接続される。ＮＭＯＳトランジスタ３７は、対応する
ビット線ＢＬ０とビット線／ＢＬ０との間に設けられ、
そのゲートはイコライズ信号線ＥＱ２に接続される。プ
リチャージ回路７のＮＭＯＳトランジスタ３９は、対応
するビット線ＢＬ０とプリチャージ電圧供給線ＰＶとの
間に設けられ、そのゲートはプリチャージ信号線ＰＣに
接続される。ＮＭＯＳトランジスタ４１は、対応するビ
ット線／ＢＬ０とプリチャージ電圧供給線ＰＶとの間に
設けられ、そのゲートはプリチャージ信号線ＰＣに接続
される。

【００４０】トランスファゲート９のＮＭＯＳトランジ
スタ４３は、対応するビット線ＢＬ０とデータ線Ｄとの
間に設けられ、そのゲートには対応する列選択信号Ｙ０
が入力される。ＰＭＯＳトランジスタ３３は、対応する
ビット線ＢＬ０とデータ線Ｄとの間に設けられ、そのゲ
ートには、対応する列選択信号Ｙ０を反転した信号が入
力される。トランスファゲート１１のＮＭＯＳトランジ
スタ４５は、対応するビット線／ＢＬ０とデータ線／Ｄ
との間に設けられ、そのゲートには、対応する列選択信
号Ｙ０が入力される。ＰＭＯＳトランジスタ３５は、対
応するビット線／ＢＬ０とデータ線／Ｄとの間に設けら
れ、そのゲートには、対応する列選択信号Ｙ０を反転し
た信号が入力される。なお、イコライズ信号線ＥＱ１に
は、イコライズ信号ＥＱ１が与えられ、イコライズ信号
線ＥＱ２には、イコライズ信号ＥＱ２が与えられ、プリ
チャージ信号線ＰＣには、プリチャージ信号ＰＣが与え
られる。

【００４１】図６は、図５のデータ供給回路１５の詳細
を示す回路図である。なお、図５と同様の部分について
は同一の参照符号を付しその説明は適宜省略する。図６
を参照して、データ供給回路１５は、書込バッファ２８
および書込データ制御回路３０からなる。書込バッファ
２８は、ＰＭＯＳトランジスタ３２，３４およびＮＭＯ
Ｓトランジスタ３８，３４からなる。書込データ制御回
路３０は、ＮＡＮＤ回路４６，４８およびインバータ５
０からなる。

【００４２】書込バッファ２８のＰＭＯＳトランジスタ
３２およびＮＭＯＳトランジスタ３８は、電源１から電
源電圧Ｖｃｃが与えられるノードと接地３から接地電圧
ＧＮＤが与えられるノードとの間に直接に接続される。
ＮＭＯＳトランジスタ３８およびＰＭＯＳトランジスタ
３２のゲートは、ＮＡＮＤ回路４６の出力ノードに接続
される。ＮＭＯＳトランジスタ３８のドレインは、デー
タ線Ｄに接続される。ＰＭＯＳトランジスタ３４および
ＮＭＯＳトランジスタ４５は、電源１から電源電圧Ｖｃ
ｃが与えられるノードと接地３から接地電圧ＧＮＤが与
えられるノードとの間に直列に接続される。ＰＭＯＳト
ランジスタ３４およびＮＭＯＳトランジスタ４０のゲー
トは、ＮＡＮＤ回路４８の出力ノードに接続される。Ｎ
ＭＯＳトランジスタ４０のドレインはデータ線／Ｄに接
続される。書込データ制御回路３０のＮＡＮＤ回路４６
には、内部ライトイネーブル信号ｉｎｔＷＥおよびデー
タＤｉが入力される。ＮＡＮＤ回路４８には、内部ライ
トイネーブル信号ｉｎｔＷＥおよびデータＤｉをインバ
ータ５０によって反転した信号が入力される。

【００４３】図７は、本発明の実施の形態１によるＳＲ
ＡＭの書込動作（“１”ライト）を詳細に説明するため
のタイミング図である。図５〜図７を参照して、ビット
線対ＢＬ０，／ＢＬ０およびワード線ＷＬＵ０，ＷＬＬ
０に接続されるメモリセルＭＣにデータ“１”を書込む
場合、すなわち、記憶ノードＳＮ１の電位を「Ｈ」レベ
ルに、記憶ノードＳＮ２の電位を「Ｌ」レベルに設定す
る場合について説明する。時刻Ｔ１で、データ供給回路
１５に、「Ｈ」レベルのデータＤｉと、「Ｈ」レベルの
内部ライトイネーブル信号ｉｎｔＷＥが入力されると、
ＮＭＯＳトランジスタ３８がオフし、ＰＭＯＳトランジ
スタ３２がオンして、データ線Ｄの電位が「Ｈ」レベル
になる。一方、ＰＭＯＳトランジスタ３４がオフし、Ｎ
ＭＯＳトランジスタ４０がオンして、データ線／Ｄの電
位は「Ｌ」レベルになる。

【００４４】また、時刻Ｔ１で、列選択信号Ｙ０が
「Ｈ」レベルになると、トランスファゲート９，１１が
オンし、ビット線ＢＬ０とデータ線Ｄとが接続されると
ともに、ビット線／ＢＬ０とデータ線／Ｄとが接続され
る。そして、時刻Ｔ２で、イコライズ信号ＥＱ２および
プリチャージ信号ＰＣが「Ｌ」レベルになり、イコライ
ズ信号ＥＱ１が「Ｈ」レベルになる。このため、イコラ
イズ回路５およびプリチャージ回路７はオフになり、プ
リチャージおよびイコライズ動作は停止する。このた
め、ビット線ＢＬ０の電位は「Ｈ」レベルに、ビット線
／ＢＬ０の電位は「Ｌ」レベルになる。

【００４５】なお、非選択時には、イコライズ信号ＥＱ
２およびプリチャージ信号ＰＣが「Ｈ」レベルで、イコ
ライズ信号ＥＱ１が「Ｌ」レベルであるため、イコライ
ズ回路５およびプリチャージ回路７はオンしており、ビ
ット線対ＢＬ０，／ＢＬ０の電位は「Ｌ」レベルになっ
ている。つまり、ビット線対ＢＬ０，／ＢＬ０に、プリ
チャージ電圧供給線ＰＶから、「Ｌ」レベルの電位が与
えられている。

【００４６】ワード線ＷＬＵ０に対応するＮＡＮＤ回路
４９に入力される２個のプリデコード信号がすべて
「Ｈ」レベルであり、時刻Ｔ２で、ワード線切換信号Ｕ
Ｓが「Ｈ」レベルになると、これに応じて、ワード線Ｗ
ＬＵ０の電位は「Ｈ」レベルになる。一方、時刻Ｔ２で
は、ワード線切換信号ＬＳは「Ｌ」レベルであるため、
ワード線ＷＬＬ０の電位は「Ｌ」レベルである。ここ
で、ワード線ＷＬＵ０に対応するＮＡＮＤ回路４９に入
力される２個のプリデコード信号およびワード線ＷＬＬ
０に対応するＮＡＮＤ回路４７に入力される２個のプリ
デコード信号がすべて「Ｈ」レベルのとき、ワード線Ｗ
ＬＵ０，ＷＬＬ０に対応する行が選択されたことにな
る。時刻Ｔ３で、ワード線切換信号ＵＳが「Ｈ」レベル
から「Ｌ」レベルになると、これに応じて、ワード線Ｗ
ＬＵ０の電位が「Ｌ」レベルになる。ワード線ＷＬＬ０
に対応するＮＡＮＤ回路４７に入力される２個のプリデ
コード信号がすべて「Ｈ」レベルであり、時刻Ｔ３で、
ワード線切換信号ＬＳが「Ｈ」レベルになると、これに
応じて、ワード線ＷＬＬ０の電位が「Ｈ」レベルにな
る。ここで、時刻Ｔ３では、ワード線切換信号ＵＳが
「Ｌ」レベルになっているため、ワード線ＷＬＵ０の電
位は「Ｌ」レベルである。

【００４７】時刻Ｔ４で、ワード線切換信号ＬＳが
「Ｌ」レベルになると、これに応じて、ワード線ＷＬＬ
０の電位は「Ｌ」レベルになる。一方、時刻Ｔ４でイコ
ライズ信号ＥＱ２およびプリチャージ信号ＰＣが「Ｈ」
レベルになり、イコライズ信号ＥＱ１が「Ｌ」レベルに
なる。このため、イコライズ回路５およびプリチャージ
回路７がオンし、ビット線対ＢＬ０，／ＢＬ０は、
「Ｌ」レベルの電位にされる。時刻Ｔ４以降の動作につ
いて説明する。データＤｉおよび内部ライトイネーブル
信号ｉｎｔＷＥが「Ｌ」レベルになると、ＮＭＯＳトラ
ンジスタ３８がオンになり、データ線／Ｄの電位だけで
なく、データ線Ｄの電位も「Ｌ」レベルになる。

【００４８】ここで、メモリセルの記憶ノードの電位を
「Ｈ」レベルに設定する側のディプリーション型トラン
ジスタＱＤＰ１またはＱＤＰ２のいずれか一方を弱くオ
ンにする方法として、書込むデータの種類に応じて、デ
ィプリーション型トランジスタＱＤＰ１またはＱＤＰ２
のいずれか一方をオフにすることも考えられる。しか
し、このようにすると、行デコード系の回路に、書込む
データの種類を判別するための回路が必要となり、行デ
コード系の回路が複雑になる。そこで、本発明の実施の
形態１によるＳＲＡＭでは、データの種類に関係なく、
一律に、アッパー側のワード線ＷＬＵ０とロアー側のワ
ード線ＷＬＬ０を同じ順番で「Ｈ」レベルにする。した
がって、本発明の実施の形態１によるＳＲＡＭでは、デ
コード系の回路を簡略化できる。また、メモリセルアレ
イをＩＯごとにブロック分割して、各ＩＯごとにローカ
ルデコーダを配置する必要がないため、レイアウト面積
を大幅に削減できる。

【００４９】図８は、図５の制御回路２５の詳細を示す
回路図である。なお、図５と同様の部分については同一
の参照符号を付しその説明は適宜省略する。図８を参照
して、制御回路は、インバータ５５，５７，５９，６
１，６３，６５，６７，６９，７１、遅延回路７７，７
９、ＮＡＮＤ回路７３およびＮＯＲ回路７５を備える。
インバータ５５の出力ノードは、ノードＮ１に接続され
る。インバータ５５には、ＡＴＤ（Address Transition
Detection）信号が入力される。ＡＴＤ信号は、アドレ
スが変化した際に発生されるワンショットのハイレベル
パルスである。

【００５０】遅延回路７７は、ノードＮ１とノードＮ２
との間に設けられる。遅延回路７９は、ノードＮ２とイ
ンバータ５７の入力ノードとの間に設けられる。インバ
ータ５７は、遅延回路７９とノードＮ３との間に設けら
れる。インバータ５９はノードＮ３とプリチャージ信号
線ＰＣとの間に設けられる。インバータ６１は、ノード
Ｎ３とイコライズ信号線ＥＱ２との間に設けられる。イ
ンバータ６７は、イコライズ信号線ＥＱ２とイコライズ
信号線ＥＱ１との間に設けられる。

【００５１】インバータ６３はノードＮ１とノードＮ４
との間に設けられる。インバータ６５はノードＮ２とノ
ードＮ５との間に設けられる。ＮＯＲ回路７５の一方入
力ノードはノードＮ５に接続され、他方入力ノードはノ
ードＮ４に接続され、出力ノードはノードＮ６に接続さ
れる。インバータ７１は、ノードＮ６とワード線切換信
号線ＵＳとの間に設けられる。ＮＡＮＤ回路７３の一方
入力ノードはノードＮ３に接続され他方入力ノードはノ
ードＮ６に接続され出力ノードはインバータ６９の入力
ノードに接続される。インバータ６９は、ＮＡＮＤ回路
７３とワード線切換信号線ＬＳとの間に設けられる。な
お、インバータ５９は、プリチャージ信号線ＰＣに、プ
リチャージ信号ＰＣを出力する。インバータ６１は、イ
コライズ信号線ＥＱ２にイコライズ信号ＥＱ２を出力す
る。インバータ６７は、イコライズ信号線ＥＱ１に、イ
コライズ信号ＥＱ１を出力する。インバータ６９は、ワ
ード線切換信号線ＬＳに、ワード線切換信号ＬＳを出力
する。インバータ７１は、ワード線切換信号線ＵＳに、
ワード線切換信号ＵＳを出力する。

【００５２】図９は、図８の制御回路の動作を説明する
ためのタイミング図である。図８および図９を参照し
て、図８の制御回路の動作について説明する。遅延回路
７７，７９は、「Ｈ」レベルに遷移する時間を遅延させ
る回路である。時刻Ｔ′１でのＡＴＤ信号の立上がりエ
ッジに従って、ノードＮ１の電位は「Ｌ」レベルに遷移
する。ノードＮ１の電位の立下がりエッジに従って、ノ
ードＮ４の電位は「Ｈ」レベルに遷移する。ノードＮ４
の電位の立上がりエッジに従って、ノードＮ６の電位は
「Ｌ」レベルに遷移する。ノードＮ６の電位の立下がり
エッジに従って、ワード線切換信号線ＵＳの電位は、
「Ｈ」レベルになる。つまり、インバータ７１から出力
されるワード線切換信号ＵＳが「Ｈ」レベルになるので
ある。

【００５３】ノードＮ２の電位は、遅延回路７７によっ
て、ノードＮ１の電位より遅れて「Ｈ」レベルに遷移す
る（時刻Ｔ′２）。ノードＮ２の立上がりエッジに従っ
て、ノードＮ５の電位は「Ｌ」レベルに遷移する。ノー
ドＮ５の立下がりエッジに従って、ノードＮ６の電位は
「Ｈ」レベルに遷移する。ノードＮ６の立上がりエッジ
に従って、ワード線切換信号線ＵＳの電位は「Ｌ」レベ
ルに遷移し、ワード線切換信号線ＬＳの電位は「Ｈ」レ
ベルに遷移する。つまり、ノードＮ６の電位の立上がり
エッジに従って、インバータ７１は、「Ｌ」レベルのワ
ード線切換信号ＵＳを出力し、インバータ６９は、
「Ｈ」レベルのワード線切換信号線ＬＳを出力する。ノ
ードＮ３の電位は、遅延回路７９によって、ノードＮ２
の電位の「Ｈ」レベルへの遷移より遅れて、「Ｌ」レベ
ルに遷移する（時刻Ｔ′３）。時刻Ｔ′３でのノードＮ
３の電位の立下がりエッジに従って、ワード線切換信号
線ＬＳの電位は「Ｌ」レベルになる。つまり、インバー
タ６９は、ノードＮ３の立下がりエッジに従って、
「Ｌ」レベルのワード線切換信号ＬＳを出力する。

【００５４】時刻Ｔ′１で、ＡＴＤ信号の立上がりエッ
ジに従って、ノードＮ３の電位が「Ｈ」レベルに遷移す
る。ノードＮ３の電位の立上がりエッジに従って、プリ
チャージ信号線ＰＣおよびイコライズ信号線ＥＱ２の電
位が「Ｌ」レベルになる。また、イコライズ信号線ＥＱ
２の立下がりエッジに従って、イコライズ信号線ＥＱ１
が「Ｈ」レベルになる。時刻Ｔ′３で、ノードＮ３の電
位の立下がりエッジに従って、プリチャージ信号線ＰＣ
およびイコライズ信号線ＥＱ２の電位は「Ｈ」レベルに
遷移する。イコライズ信号線ＥＱ２の立上がりエッジに
従って、イコライズ信号線ＥＱ１の電位は「Ｌ」レベル
に遷移する。

【００５５】図１０は、図５の行プリデコーダ２１およ
び行アドレスバッファ２３の詳細を示す回路図である。
なお、図５と同様の部分については同一の参照符号を付
しその説明は適宜省略する。図１０を参照して、行アド
レスバッファ２３は、ＮＯＲ回路ＮＯＲ０〜ＮＯＲＮ
（Ｎは自然数）、インバータＩ０〜ＩＮおよびインバー
タＩＩ０〜ＩＩＮを備える。ＮＯＲ回路ＮＯＲ０〜ＮＯ
ＲＮの一方入力ノードには、内部チップセレクト信号／
ｉｎｔＣＳが入力される。内部チップセレクト信号／ｉ
ｎｔＣＳが、「Ｌ」レベルのときに、ＳＲＡＭは選択状
態となる。ＮＯＲ回路ＮＯＲ０〜ＮＯＲＮの他方入力ノ
ードには、対応する行アドレス信号ＡＸ０〜ＡＸＮが入
力される。インバータＩ０〜ＩＮの入力ノードは、対応
するＮＯＲ回路ＮＯＲ０〜ＮＯＲＮの出力ノードと接続
される。インバータＩ０〜ＩＮの出力ノードは、対応す
るインバータＩＩ０〜ＩＩＮの入力ノードに接続され
る。インバータＩ０〜ＩＮの出力ノードは、対応する信
号線Ｆ０〜ＦＮに接続される。インバータＩＩ０〜ＩＩ
Ｎの出力ノードは、対応する信号線ＦＦ０〜ＦＦＮに接
続される。

【００５６】行プリデコーダ２１は、ＮＡＮＤ回路ＮＡ
０〜ＮＡｎ（ｎは自然数）、ＮＡＮＤ回路ｎａ０〜ｎａ
ｎおよびインバータｉ０〜ｉｎ，ｉｉ０〜ｉｉｎを備え
る。ＮＡＮＤ回路ＮＡ０〜ＮＡｎの入力ノードには、対
応する信号線Ｆ０〜ＦＮ，ＦＦ０〜ＦＦＮが接続され
る。ＮＡＮＤ回路ＮＡ０〜ＮＡｎの出力ノードは、対応
するインバータｉ０〜ｉｎの入力ノードに接続される。
インバータｉ０〜ｉｎの出力ノードは、対応する信号線
ｆ０〜ｆｎに接続される。ＮＡＮＤ回路ｎａ０〜ｎａｎ
の一方入力ノードは、内部チップイネーブル信号ｉｎｔ
ＣＳが入力され、他方入力ノードは、対応する信号線ｆ
０〜ｆｎに接続される。内部チップイネーブル信号ｉｎ
ｔＣＳが、「Ｈ」レベルのとき、ＳＲＡＭが選択状態と
なる。ＮＡＮＤ回路ｎａ０〜ｎａｎの出力ノードは、対
応するインバータｉｉ０〜ｉｉｎの入力ノードに接続さ
れる。インバータｉｉ０〜ｉｉｎの出力ノードは、対応
する行プリデコード信号線ＡＰ０〜ＡＰｎに接続され
る。つまり、インバータｉｉ０〜ｉｉｎは、プリデコー
ド信号ＡＰ０〜ＡＰｎを出力する。

【００５７】行プリデコーダ２１は、行アドレスバッフ
ァ２３に入力された行アドレス信号ＡＸ０〜ＡＸｎのレ
ベルの組合せに従って、いずれかの行を選択するための
行プリデコード信号ＡＰ０〜ＡＰｎを出力する。また、
列デコーダ１９は、列アドレスバッファ１７に入力され
た列アドレス信号ＡＹ０〜ＡＹＭ（Ｍは自然数）のレベ
ルの組合せに従って、いずれかの列を選択するための列
選択信号Ｙ０〜Ｙｊ（ｊは自然数）を出力する。

【００５８】次に、本発明の実施の形態１によるＳＲＡ
Ｍの変形例について説明する。実施の形態１によるＳＲ
ＡＭの変形例の回路構成は、上述した実施の形態１によ
るＳＲＡＭの回路構成と同様である。ただし、図５のデ
ータ供給回路１５の回路構成が異なる。このため、書込
動作が異なってくる。図１１は、本発明の実施の形態１
によるＳＲＡＭの変形例の書込動作（“１”ライト）を
説明するためのタイミング図である。図５および図１１
を参照して、ビット線対ＢＬ０，／ＢＬ０およびワード
線ＷＬＵ０，ＷＬＬ０に接続されるメモリセルＭＣに、
データ“１”を書込む場合について説明する。まず、ワ
ード線ＷＬＵ０を「Ｈ」レベルにし、その後、ワード線
ＷＬＬ０を「Ｈ」レベルにする。ここまでは、実施の形
態１によるＳＲＡＭの動作と同じである。ビット線ＢＬ
０の電位は、ワード線ＷＬＵ０が「Ｈ」レベルになって
いるだけ、「Ｈ」レベルにする。なお、本発明の実施の
形態１によるＳＲＡＭでは、１サイクル中（時刻ｔ１〜
ｔ２）、ビット線ＢＬ０の電位を「Ｈ」レベルにしてい
る（図２参照）。

【００５９】図１２は、本発明の実施の形態１によるＳ
ＲＡＭの変形例の書込動作（“０”ライト）を説明する
ためのタイミング図である。まず、ワード線ＷＬＵ０を
「Ｈ」レベルにし、その後、ワード線ＷＬＬ０を「Ｈ」
レベルにする。ここまで、実施の形態１によるＳＲＡＭ
の書込動作と同じである。ビット線／ＢＬ０の電位は、
ワード線ＷＬＬ０が「Ｈ」レベルになっている間だけ
「Ｈ」レベルにする。なお、本発明の実施の形態１によ
るＳＲＡＭでは、１サイクル中（時刻ｔ１〜ｔ２）、ビ
ット線ＢＬ０の電位を「Ｈ」レベルにしている（図３参
照）。

【００６０】以上のように、本発明の実施の形態１によ
るＳＲＡＭの変形例では、「Ｈ」レベルの電位に設定す
る記憶ノードに接続されたアクセストランジスタを制御
するワード線が「Ｈ」レベルになっている間だけ、記憶
ノードを「Ｈ」レベルに設定する側のビット線を「Ｈ」
レベルにする。

【００６１】図１３は、本発明の実施の形態１によるＳ
ＲＡＭの変形例で用いるデータ供給回路１５（図５）の
詳細を示す回路図である。なお、図６と同様の部分につ
いては同一の参照符号を付しその説明は適宜省略する。
図１３を参照して、書込データ制御回路３０は、ＮＡＮ
Ｄ回路８１，８３およびインバータ５０からなる。ＮＡ
ＮＤ回路８１の出力ノードは、ＰＭＯＳトランジスタ３
２およびＮＭＯＳトランジスタ３８のゲートに接続され
る。ＮＡＮＤ回路８１には、データＤｉ、内部ライトイ
ネーブル信号ｉｎｔＷＥおよびワード線切換信号ＵＳが
入力される。ＮＡＮＤ回路８３の出力ノードは、ＰＭＯ
Ｓトランジスタ３４およびＮＭＯＳトランジスタ４０の
ゲートに接続される。ＮＡＮＤ回路８３には、データＤ
ｉをインバータ５０によって反転した信号、内部ライト
イネーブル信号ｉｎｔＷＥおよびワード線切換信号ＬＳ
が入力される。

【００６２】図１４は、本発明の実施の形態１によるＳ
ＲＡＭの変形例の書込動作（“１”ライト）の詳細を説
明するためのタイミング図である。なお、本発明の実施
の形態１によるＳＲＡＭと同じタイミングで遷移する信
号および電位については、同じ参照符号を付し説明を適
宜省略する。図５、図１３および図１４を参照して、デ
ータＤｉおよび内部ライトイネーブル信号ｉｎｔＷＥが
「Ｈ」レベルで、時刻Ｔ２において、ワード線切換信号
ＵＳが、「Ｈ」レベルに遷移すると、ＰＭＯＳトランジ
スタ３２がオンになり、ＮＭＯＳトランジスタ３８がオ
フになる。このため、データ線Ｄの電位が「Ｈ」レベル
になる。一方、時刻Ｔ２で、ワード線切換信号ＬＳが
「Ｌ」レベルになっているため、ＰＭＯＳトランジスタ
３４がオフし、ＮＭＯＳトランジスタ４０がオンしてい
る。このため、データ線／Ｄの電位は「Ｌ」レベルにな
る。また、時刻Ｔ２で、列選択信号Ｙ０が「Ｈ」レベル
であるため、トランスファゲート９，１１がオンしてい
る。したがって、ビット線ＢＬ０の電位は「Ｈ」レベル
になり、ビット線／ＢＬ０の電位は「Ｌ」レベルの電位
になる。

【００６３】時刻Ｔ３で、ワード線切換信号ＵＳが
「Ｌ」レベルになると、ＰＭＯＳトランジスタ３２がオ
フし、ＮＭＯＳトランジスタ３８がオンする。このた
め、データ線Ｄの電位は、「Ｌ」レベルになる。一方、
時刻Ｔ３で、ワード線切換信号ＬＳが「Ｈ」レベルにな
っても、データＤｉが「Ｈ」レベルであるため、ＰＭＯ
Ｓトランジスタ３４はオフし、ＮＭＯＳトランジスタ４
０がオンしている。このため、データ線／Ｄの電位は、
「Ｌ」レベルのままである。また、時刻Ｔ３では、列選
択信号Ｙ０が「Ｈ」レベルであるため、トランスファゲ
ート９，１１はオンしている。このため、ビット線対Ｂ
Ｌ０，／ＢＬ０の電位は「Ｌ」レベルになる。

【００６４】以上のように、本発明の実施の形態１によ
るＳＲＡＭおよびその変形例では、データ書込時に、デ
ータの種類によらず、一律に、アッパー側のワード線の
電位およびロアー側のワード線の電位を同じ順番で
「Ｈ」レベルにする（活性化する）。したがって、行デ
コード系の回路に書込むデータの種類を判別する回路を
設ける必要がなく、行デコード系の回路を簡略化でき
る。さらに、ＩＯ（入出力）ごとにブロック分割して、
各ＩＯごとにローカルデコーダを配置する必要がないの
で、レイアウト面積を大幅に削減できる。

【００６５】（実施の形態２）本発明の実施の形態２に
よるＳＲＡＭの書込動作および読出動作は、本発明の実
施の形態１によるＳＲＡＭの書込動作および読出動作と
同様である。実施の形態２においては、２５６ｋビット
のＳＲＡＭを想定する。図１５は、本発明の実施の形態
２によるＳＲＡＭの全体構成を示す概略ブロック図であ
る。なお、図５と同様の部分については同一の参照符号
を付しその説明は適宜省略する。

【００６６】図１５を参照して、このＳＲＡＭは、メモ
リセルアレイＭＡ、制御回路２５、行プリデコーダ２
１、行アドレスバッファ２３、列アドレスバッファ１７
および列デコーダ１９を備える。メモリセルアレイＭＡ
は、５１２行×５１２列で構成され、２個のブロックＢ
３に分割される。各ブロックＢ３は、５１２行×２５６
列で構成される。各ブロックＢ３は、４個のブロックＢ
２に分割される。各ブロックＢ２は、５１２行×６４列
で構成される。各ブロックＢ２は、４個のブロックＢ１
に分割される。各ブロックＢ１は、５１２行×１６列で
構成される。メモリセルアレイＭＡは、行および列のマ
トリックス状に配置された複数のメモリセルＭＣからな
る。

【００６７】また、このＳＲＡＭには、５１２の行に対
応して、５１２本のワード線ＷＬＵ０〜ＷＬＵ５１１お
よび５１２本のワード線ＷＬＬ０〜ＷＬＬ５１１が配置
される。また、５１２の列に対応して、５１２本のビッ
ト線対ＢＬ０，／ＢＬ０〜ＢＬ５１１，／ＢＬ５１１が
配置される。各ワード線対ＷＬＵ０，ＷＬＬ０〜ＷＬＵ
５１１，ＷＬＬ５１１、すなわち、１組のワード線対に
は、５１２の列に存在する５１２個のメモリセルＭＣが
接続される。このように、ワード線選択を階層化してい
ない。複数のローカルデコーダ２７は、対応する複数の
ワード線ＷＬＵ０〜ＷＬＵ５１１に接続される。複数の
ローカルデコーダ２９は、対応する複数のワード線ＷＬ
Ｌ０〜ＷＬＬ５１１に接続される。複数のローカルデコ
ーダ２７および複数のローカルデコーダ２９は、メモリ
セルアレイＭＡの中央に配置される。すなわち、複数の
ローカルデコーダ２７および複数のローカルデコーダ２
９の両側にブロックＢ３が配置される。

【００６８】８個のブロックＢ２に対応して、ＩＯ（入
出力）０〜ＩＯ（入出力）７を構成する。つまり、１つ
のブロックＢ２に対応して、ＩＯ０を構成し、他の１つ
のブロックＢ２に対応して、ＩＯ１を構成し、さらに他
の１つのブロックＢ２に対応して、ＩＯ２を構成し、さ
らに他の１つのブロックＢ２に対応して、ＩＯ３を構成
し、さらに他の１つのブロックＢ２に対応して、ＩＯ４
を構成し、さらに他の１つのブロックＢ２に対応して、
ＩＯ５を構成し、さらに他の１つのブロックＢ２に対応
して、ＩＯ６を構成し、さらに他の１つのブロックＢ２
に対応して、ＩＯ７を構成する。ＩＯごとに異なるデー
タの読出および書込が可能である。８個のブロックＢ２
に対応して、８組のデータ線対Ｄ，／Ｄが設けられる。
つまり、６４列で、１組のデータ線対Ｄ，／Ｄを共用す
る。８組のデータ線対Ｄ，／Ｄに対応して、８個のデー
タ供給回路１５が設けられる。

【００６９】ワード線ＷＬＵ０，ＷＬＬ０および、その
ワード線に接続されるメモリセルＭＣに注目する。ワー
ド線ＷＬＵ０，ＷＬＬ０は、第２層目のアルミ配線で形
成される。ここで、メモリセルＭＣのアクセストランジ
スタＱＡ１およびディプリーション型トランジスタＱＤ
Ｐ２のゲートは、ポリシリコンＰＳＵ０で形成され、ア
クセストランジスタＱＡ２およびディプリーション型ト
ランジスタＱＤＰ１のゲートは、ポリシリコンＰＳＬ０
で形成されている。このため、ポリシリコンＰＳＵ０
と、第２層目のアルミ配線で形成されたワード線ＷＬＵ
０とは、接触点８５において、第１層目のアルミ配線を
介して接続される。同様に、ポリシリコンＰＳＬ０と、
第２層目のアルミ配線で形成されたワード線ＷＬＬ０と
は、接触点８６において、第１層目のアルミ配線を介し
て接続される。他のワード線ＷＬＵ１〜ＷＬＵ５１１，
ＷＬＬ１〜ＷＬＬ５１１と、そのワード線に接続される
メモリセルＭＣとの関係についても同様である。

【００７０】複数のワード線対ＷＬＵ０，ＷＬＬ０〜Ｗ
ＬＵ５１１，ＷＬＬ５１１に対応して、複数のＮＭＯＳ
トランジスタＴＲ０〜ＴＲ５１１が設けられる。たとえ
ば、１組のワード線対ＷＬＬ０，ＷＬＵ０に対応して、
ＮＭＯＳトランジスタＴＲ０が設けられる。このＮＭＯ
ＳトランジスタＴＲ０は、ワード線ＷＬＵ０とワード線
ＷＬＬ０との間に設けられ、そのゲートは制御信号線Ｓ
に接続される。なお、すべてのＮＭＯＳトランジスタＴ
Ｒ０〜ＴＲ５１１のゲートは、１本の制御信号線Ｓに接
続される。このＮＭＯＳトランジスタＴＲ０〜ＴＲ５１
１は、低いしきい値電圧を有する。

【００７１】本発明の実施の形態２によるＳＲＡＭの特
徴的な動作について説明する。ワード線ＷＬＵ０，ＷＬ
Ｌ０に注目する。データ書込時に、ワード線ＷＬＵ０
が、「Ｌ」レベルになり、ワード線ＷＬＬ０が、「Ｈ」
レベルに遷移する際に、ＮＭＯＳトランジスタＴＲ０を
オンにする。これにより、「Ｈ」レベルであるワード線
ＷＬＵ０の電荷を、ワード線ＷＬＬ０の充電に使うこと
ができるので、高速かつ低消費化を図ることができる。
５１２組のビット線対ＢＬ０，／ＢＬ０〜ＢＬ５１１，
／ＢＬ５１１に対応して設けられる５１２のイコライズ
回路５は、１本のイコライズ信号線ＥＱ１および１本の
イコライズ信号線ＥＱ２で制御される。５１２組のビッ
ト線対ＢＬ０，／ＢＬ０〜ＢＬ５１１，／ＢＬ５１１に
対応して設けられる５１２のプリチャージ回路７は、１
本のプリチャージ信号線ＰＣで制御される。すなわち、
すべてのイコライズ回路５およびすべてのプリチャージ
回路７は、制御回路２５によって、一括制御される。こ
のような一括制御を行なうため、ＳＲＡＭが動作して、
ワード線が活性化されるときには、すべてのイコライズ
回路５およびプリチャージ回路７がオフとなる。つま
り、非選択列に対応するイコライズ回路５およびプリチ
ャージ回路７もオフとなる。このため、非選択列に対応
するビット線対はフローティングとなるが、ビット線の
容量により、「Ｌ」レベルを保持することができる。

【００７２】図１６は、図１５の制御回路２５の詳細を
示す回路図である。なお、図８と同様の部分については
同一の参照符号を付しその説明を適宜省略する。図１６
を参照して、この制御回路は、インバータ５５〜７１，
８９，９１、遅延回路７７，７９，８７、ＮＡＮＤ回路
７３，９３およびＮＯＲ回路７５を備える。遅延回路８
７は、ノードＮ６とインバータ８９の入力ノードとの間
に設けられる。インバータ８９の出力ノードは、ノード
Ｎ７に接続される。ＮＡＮＤ回路９３の一方入力ノード
は、ノードＮ７に接続され、他方入力ノードはノードＮ
６に接続される。インバータ９１の入力ノードは、ＮＡ
ＮＤ回路９３の出力ノードに接続され、出力ノードは、
制御信号線Ｓに接続される。つまり、インバータ９１は
制御信号Ｓを出力する。

【００７３】図１７は、図１６の制御回路の動作を説明
するためのタイミング図である。なお、図９に示した信
号および電位と同じタイミングで遷移する信号および電
位については、同一の符号を付しその説明は適宜省略す
る。図１６および図１７を参照して、時刻Ｔ′１を過ぎ
てから、ノードＮ６の立下がりエッジに従って、ノード
Ｎ７の電位が「Ｈ」レベルに遷移する。時刻Ｔ′２を過
ぎてから、ノードＮ６の電位を立上がりエッジに従っ
て、制御信号線Ｓの電位が「Ｈ」レベルに遷移する。こ
れによって、ＮＭＯＳトランジスタＴＲ０〜ＴＲ５１１
がすべてオンする。時刻Ｔ′２を過ぎてから、ノードＮ
７の電位は、遅延回路８７によって、ノードＮ６の電位
の「Ｈ」レベルへの遷移より遅れて「Ｌ」レベルに遷移
する。この、ノードＮ７の電位の立下がりエッジに従っ
て、制御信号線Ｓの電位が「Ｌ」レベルになる。これに
よって、すべてのＮＭＯＳトランジスタＴＲ０〜ＴＲ５
１１がオフする。

【００７４】以上のように本実施の形態２によるＳＲＡ
Ｍでは、データ書込時において、１サイクル中にアッパ
ー側のワード線の電位とロアー側のワード線の電位と
を、データの種類によらず、一律に、同じ順番で「Ｈ」
レベルにする。したがって、行デコード系の回路に、書
込データの種類を判別するための回路を設ける必要がな
く、行デコード系の回路を単純化できる。また、ＩＯご
とにブロック分割して、各ＩＯごとにローカルデコーダ
を配置する必要がないので、レイアウト面積を大幅に削
減できる。

【００７５】さらに、本発明の実施の形態２によるＳＲ
ＡＭでは、複数のワード線対ＷＬＵ０，ＷＬＬ０〜ＷＬ
Ｕ５１１，ＷＬＬ５１１に対応して、複数のＮＭＯＳト
ランジスタＴＲ０〜ＴＲ５１１を設けている。このた
め、データ書込時において、「Ｈ」レベルであるアッパ
ー側のワード線の電荷をロアー側のワード線の充電に使
うことができ、高速かつ低消費化を図ることができる。

【００７６】

【発明の効果】この発明に係るスタティック型半導体記
憶装置では、データの種類によらず、一律に、データ書
込時に、選択された行に対応する第１のワード線を第１
の所定期間、活性化し、その後、選択された行に対応す
る第２のワード線を第２の所定期間、活性化する。この
ため、行デコード系の回路に、データの種類を判別する
ための回路を設ける必要がなく、行デコード系の回路を
簡略化できる。さらに、ＩＯごとにブロック分割して、
各ＩＯごとに行デコーダを配置する必要がないので、レ
イアウト面積を大幅に削減できる。

【００７７】この発明に係るスタティック型半導体記憶
装置は、第１および第２のバイポーラトランジスタを含
むメモリセルを備える。したがって、面積の増大を伴う
ことなく十分なスタティックノイズマージンを確保でき
るとともに、低電源電位を使用する場合でも、十分なス
タティックノイズマージンを確保できる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるＳＲＡＭのメモ
リセルの詳細を示す回路図である。

【図２】 本発明の実施の形態１によるＳＲＡＭの書込
動作（“１”ライト）を説明するためのタイミング図で
ある。

【図３】 本発明の実施の形態１によるＳＲＡＭの書込
動作（“０”ライト）を説明するためのタイミング図で
ある。

【図４】 本発明の実施の形態１によるＳＲＡＭの読出
動作を説明するためのタイミング図である。

【図５】 本発明の実施の形態１によるＳＲＡＭの全体
構成を示す概略ブロック図である。

【図６】 図５のデータ供給回路の詳細を示す回路図で
ある。

【図７】 本発明の実施の形態１によるＳＲＡＭの書込
動作（“１”ライト）の詳細を説明するためのタイミン
グ図である。

【図８】 図５の制御回路の詳細を示す回路図である。

【図９】 図８の制御回路の動作を説明するためのタイ
ミング図である。

【図１０】 図５の行プリデコーダおよび行アドレスバ
ッファの詳細を示す回路図である。

【図１１】 本発明の実施の形態１によるＳＲＡＭの変
形例の書込動作（“１”ライト）を説明するためのタイ
ミング図である。

【図１２】 本発明の実施の形態１によるＳＲＡＭの変
形例の書込動作（“０”ライト）を説明するためのタイ
ミング図である。

【図１３】 本発明の実施の形態１によるＳＲＡＭの変
形例に用いるデータ供給回路（図５）の詳細を示す回路
図である。

【図１４】 本発明の実施の形態１によるＳＲＡＭの変
形例の書込動作（“１”ライト）の詳細を説明するため
のタイミング図である。

【図１５】 本発明の実施の形態２によるＳＲＡＭの全
体構成を示す概略ブロック図である。

【図１６】 図１５の制御回路の詳細を示す回路図であ
る。

【図１７】 図１６の制御回路の動作を説明するための
タイミング図である。

【図１８】 従来のＳＲＡＭの全体構成を示す概略ブロ
ック図である。

【図１９】 従来のＳＲＡＭの書込動作（“０”ライ
ト）を説明するためのタイミング図である。

【図２０】 従来のＳＲＡＭの書込動作（“１”ライ
ト）を説明するためのタイミング図である。

【符号の説明】

１ 電源、３ 接地、５ イコライズ回路、７ プリチ
ャージ回路、９，１１，１０７〜１１３ トランスファ
ゲート、１３，５０〜７１，８９，９１，１１７〜１２
３ インバータ、１５ データ供給回路、１７ 列アド
レスバッファ、１９ 列デコーダ、２１ 行プリデコー
ダ、２３ 行アドレスバッファ、２５制御回路、２７，
２９ ローカルデコーダ、２８ 書込バッファ、３０
書込データ制御回路、３１〜３５，１２５〜１４５ Ｐ
ＭＯＳトランジスタ、３７〜４５，１４７〜１５９ Ｎ
ＭＯＳトランジスタ、４６〜４９，７３，８１，８３，
９３ ＮＡＮＤ回路、７５ ＮＯＲ回路、７７，７９，
８７ 遅延回路、８５，８６ 接触点、９５ ワードデ
コーダ、９７ 書込／読出制御回路、９９ コラムデコ
ーダ、１０１ センスアンプ、１０３，１０５ ワード
線ドライバ、ＢＰ１，ＢＰ２ バイポーラトランジス
タ、Ｌ１，Ｌ２ 負荷素子、ＱＡ１，ＱＡ２アクセスト
ランジスタ、ＱＤ１，ＱＤ２ ドライバトランジスタ、
ＱＤＰ１，ＱＤＰ２ ディプリーション型トランジス
タ、ＢＬ１，ＢＬ２，ＢＬ０〜ＢＬｊ，／ＢＬ０〜／Ｂ
Ｌｊ ビット線、ＷＵ１，ＷＬ１，ＷＬＵ０〜ＷＬＵ
ｊ，ＷＬＬ０〜ＷＬＬｊ ワード線、ＭＣ メモリセ
ル、ＳＮ１，ＳＮ２ 記憶ノード、Ｄｉ データ、ｉｎ
ｔＷＥ 内部ライトイネーブル信号、Ｙ０〜Ｙｊ 列選
択信号、ＡＹ０〜ＡＹＭ 列アドレス信号、ＡＸ０〜Ａ
ＸＮ 行アドレス信号、ＡＰ０〜ＡＰｎ 行プリデコー
ド信号、ＵＳ，ＬＳ ワード線切換信号線（ワード線切
換信号）、Ｄ，／Ｄ データ線、ＥＱ，ＥＱ１，ＥＱ２
イコライズ信号線（イコライズ信号）、ＰＣ プリチ
ャージ信号線（プリチャージ信号）、ＰＶ プリチャー
ジ電圧供給線、ＭＡ メモリセルアレイ、／ｉｎｔＣ
Ｓ，ｉｎｔＣＳ内部チップイネーブル信号、ＮＲ０〜Ｎ
ＲＮ ＮＯＲ回路、Ｉ０〜ＩＮ，ＩＩ０〜ＩＩＮ，ｉ０
〜ｉｎ，ｉｉ０〜ｉｉｎ インバータ、ＮＡ０〜ＮＡ
ｎ，ｎａ０〜ｎａｎ ＮＡＮＤ回路、Ｆ０〜ＦＦ，ＦＦ
０〜ＦＦＮ，ｆ０〜ｆｎ 信号線、Ｓ 制御信号線（制
御信号）、ＴＲ０〜ＴＲ５１１ ＮＭＯＳトランジス
タ、ＰＳＬ０〜ＰＳＬ５１１，ＰＳＵ０〜ＰＳＵ５１１
ポリシリコン、Ｂ１〜Ｂ３ブロック、ＤＣ ダミーセ
ル、ＤＢ１，ＤＢ２ ダミービット線、ＣＤ１，ＣＤ２
コモンデータ線、Ｎ，Ｎ１〜Ｎ７ ノード、Ｕ／Ｌ
１，Ｕ／Ｌ２ アッパー／ロアー選択信号、ＷＤ 書込
データ信号。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 行および列のマトリックス状に配列され
   る複数のメモリセルと、 前記各行に対応して配置され、各々に対応の行の前記メ
   モリセルが接続される複数の第１のワード線と、 前記各行に対応して配置され、各々に対応の行の前記メ
   モリセルが接続される複数の第２のワード線と、 前記各列に対応して配置され、各々に対応の列の前記メ
   モリセルが接続される複数のビット線対と、 前記各第１のワード線に対応して配置され、対応する前
   記第１のワード線を活性化するための複数の第１のワー
   ド線駆動手段と、 前記各第２のワード線に対応して配置され、対応する前
   記第２のワード線を活性化するための複数の第２のワー
   ド線駆動手段と、 データ書込時に、選択された行に対応する前記第１のワ
   ード線を第１の所定期間、活性化し、その後、選択され
   た行に対応する前記第２のワード線を第２の所定期間、
   活性化するように、選択された行に対応する前記第１お
   よび第２のワード線駆動手段を制御する制御手段とを備
   え、 前記各メモリセルは、第１の負荷素子と、第２の負荷素
   子と、第１のアクセストランジスタと、第２のアクセス
   トランジスタと、第１のドライバトランジスタと、第２
   のドライバトランジスタと、第１のバイポーラトランジ
   スタと、第２のバイポーラトランジスタと、第１のディ
   プリーション型トランジスタと、第２のディプリーショ
   ン型トランジスタとを含み、 前記第１の負荷素子は、第１の電源ノードと、第１の記
   憶ノードとの間に設けられ、 前記第２の負荷素子は、前記第１の電源ノードと、第２
   の記憶ノードとの間に設けられ、 前記第１のアクセストランジスタは、前記第１のバイポ
   ーラトランジスタのベースと、前記第１の記憶ノードと
   の間に設けられ、 前記第２のアクセストランジスタは、前記第２のバイポ
   ーラトランジスタのベースと、前記第２の記憶ノードと
   の間に設けられ、 前記第１のバイポーラトランジスタは、対応する前記ビ
   ット線対を構成する一方ビット線と、前記第２の電源ノ
   ードとの間に設けられ、 前記第２のバイポーラトランジスタは、対応する前記ビ
   ット線対を構成する他方ビット線と、前記第２の電源ノ
   ードとの間に設けられ、 前記第１のドライバトランジスタは、前記第１の記憶ノ
   ードと、前記第１のディプリーション型トランジスタと
   の間に設けられ、その制御電極は、前記第２の記憶ノー
   ドに接続され、 前記第２のドライバトランジスタは、前記第２の記憶ノ
   ードと、前記第２のディプリーション型トランジスタと
   の間に設けられ、その制御電極は、前記第１の記憶ノー
   ドに接続され、 前記第１のディプリーション型トランジスタは、前記第
   １のドライバトランジスタと、前記第２の電源ノードと
   の間に設けられ、 前記第２のディプリーション型トランジスタは、前記第
   ２のドライバトランジスタと、前記第２の電源ノードと
   の間に設けられ、 前記第１のアクセストランジスタの制御電極および前記
   第２のディプリーション型トランジスタの制御電極は、
   対応する前記第１のワード線に接続され、 前記第２のアクセストランジスタの制御電極および前記
   第１のディプリーション型トランジスタの制御電極は、
   対応する前記第２のワード線に接続される、スタティッ
   ク型半導体記憶装置。
2. 【請求項２】 任意の数の前記ビット線対で構成される
   各ブロックに対応して設けられ、対応する前記ブロック
   に含まれる前記ビット線対にデータを伝達するための複
   数のデータ線対をさらに備える、請求項１に記載のスタ
   ティック型半導体記憶装置。
3. 【請求項３】 前記各データ線対に対応して設けられ、
   データ書込時に、対応する前記データ線対にデータを与
   えるデータ供給手段と、 前記各ビット線対に対応して設けられ、対応する列選択
   信号に従って、対応する前記ビット線対と、そのビット
   線対に対応する前記データ線対とを接続する複数の第１
   の接続手段とをさらに備える、請求項２に記載のスタテ
   ィック型半導体記憶装置。
4. 【請求項４】 データ書込時に、選択された行に対応す
   る前記第１のワード線が活性化されてから、選択された
   行に対応する前記第２のワード線が非活性化されるま
   で、書込むデータに従って、選択された列に対応する前
   記ビット線対を構成する一方ビット線の電位を第１のレ
   ベルにし、他方ビット線の電位を第２のレベルにする、
   請求項１または請求項２に記載のスタティック型半導体
   記憶装置。
5. 【請求項５】 データ書込時に、書込むデータに従っ
   て、選択された行に対応する前記第１のワード線が活性
   化されている間または選択された行に対応する前記第２
   のワード線が活性化されている間、選択された列に対応
   する前記ビット線対の一方ビット線の電位を第１のレベ
   ルにし、他方ビット線の電位を第２のレベルにする、請
   求項１または請求項２に記載のスタティック型半導体記
   憶装置。
6. 【請求項６】 前記各第１のワード線に対応して設けら
   れる複数の第２の接続手段をさらに備え、 前記各第２の接続手段は、対応する前記第１のワード線
   が非活性化されて、対応する前記第２のワード線が活性
   化される際に、対応する前記第１のワード線と対応する
   前記第２のワード線とを接続する、請求項１または請求
   項２に記載のスタティック型半導体記憶装置。
7. 【請求項７】 前記複数の第１のワード線および前記複
   数の第２のワード線は、金属で形成され、 前記各メモリセルを構成する前記第１および第２のアク
   セストランジスタの制御電極ならびに前記第１および第
   ２のディプリーション型トランジスタの制御電極は、ポ
   リシリコンで形成される、請求項１または請求項２に記
   載のスタティック型半導体記憶装置。