JP5103472B2 - スピン移動を利用して磁気メモリ構造を提供する方法およびシステム - Google Patents

Description

本発明は磁気メモリシステムに関し、より詳細には、改良された書込特性を有するメモリ、磁気記憶セル、および／または読出方式および／または書込方式を提供する方法およびシステムに関する。

図１は、従来の磁気ランダムアクセスメモリ（ＭＲＡＭ）１の一部を示す。ＭＲＡＭ１は、通常は磁気トンネル接合（ＭＴＪ）１２である従来の磁気要素１２を有する磁気メモリセル１０と、通常はＮＭＯＳトランジスタ１４である従来の選択デバイス１４とを含む。同図には、従来の読出ワードライン１６、従来のビットライン１８、従来のソースライン２０、および従来の書込ワードライン２２も示されている。データは、磁気素子１２が高抵抗状態または低抵抗状態になるようにプログラムされることによってその磁気素子１２に記憶される。通常、高抵抗はロジック「１」に対応し、低抵抗はロジック「０」に対応する。ただし、低抵抗がロジック「１」に対応し、高抵抗がロジック「０」に対応することも可能である。トランジスタ１４は、「選択デバイス」として読出動作に使用される。

磁気メモリセル１０に書き込むために、通常は磁界が使用される。この磁界（スイッチング磁界）は、ＭＴＪ１２を高抵抗状態と低抵抗状態との間で切り替えるのに十分である。したがって、プログラミングは、通常、ビットライン１８と書込ワードライン２２の両方を流れる電流パルスによる磁界を加えることによって行なわれる。一般に、ビットライン１８または書込ワードライン２２のいずれかを流れる電流によって発生する磁界は、磁気素子１２をプログラムするのに不十分である。しかし、ビットライン１８と書込ワードライン２２とを組み合せると、これらの交差点、すなわち、ＭＴＪ１２の位置において、スイッチング磁界が発生する。ＭＴＪ１２が書き込まれる状態は、ビットライン１８と書込ワードライン２２とを流れる電流の方向に依存する。

従来の磁気素子１２は、読出ワードライン１６を使用して選択トランジスタ１４をアクティブにし、対応するビットライン１８を使用してその磁気素子を流れる読出電流を駆動することによって読み取られる。メモリアレイにおいて、選択されたビットライン１８と選択された読出ワードライン１６との交差点にあるＭＴＪ１２のみが、その中に駆動される電流を有する。その結果、このＭＴＪ１２のみが読み取られる。選択されたビットライン１８を流れる読出電流の大きさは、ＭＴＪ１２の状態（抵抗）に依存する。ＭＴＪ１２を流れる読出電流は、図２に示されるように、差動電流センサ増幅器によって基準セルの読出電流と比較されて、状態「１」および「０」の差動出力が生成される。

図２は、図１のメモリセル１０などの従来の磁気メモリセルを利用する従来のＭＲＡＭアレイ３０のより全体の部分を示す。図２を再び参照すると、磁気記憶セル１０は行と列とに配列される。各磁気メモリセル１０は、同様に、従来のビットライン３６（ビットライン１８に対応する）、従来の読出ワードライン３４（読出ワードライン１６に対応する）、および従来の書込ワードライン３２に関連付けられている。同図には、従来のワードラインレコーダ／ドライバ４４、従来のディジットライン（書込ワードライン）セレクタ４０，４２、従来のビットラインおよびグランドラインセレクタ５０、従来のビットラインセレクタ５２、従来の差動電流センサ増幅器４６、基準列３８、電圧源／グランド４８、および従来のトランジスタ５１，５３，５５も示されている。読出ワードライン３４は、ワードラインデコーダ／ドライバ４４によって接続されてイネーブルにされる。なお、各書込ワードライン３２は、ディジットラインセレクタ４０，４２によっても制御される。ビットライン３６は、ビットラインセレクタ５２と、ビットおよびグランドラインセレクタ５０とに接続されている。ディジットラインセレクタ４０、ビットラインセレクタ５２、ならびに、ビットおよびグランドラインセレクタ５０は、ＭＯＳトランジスタ５１，５３，５５のゲートに接続される。トランジスタ５１，５３，５５は、ビットライン３６および書込ワードライン３２を電源またはグランドに接続するスイッチとして作用する。その結果、ビットライン３６および書込ワードライン３２の電流は、書込動作中に制御される。ワードラインデコーダ／ドライバ４４と、ビットラインおよびグランドラインセレクタ５０とは、読出動作を制御する。

従来のＭＲＡＭは、単一磁気メモリセル１０と同様にプログラムされて読み取られる。プログラム中または書込動作中、ビットライン３６が、アクティブにされて、ＭＴＪ１２に対するスイッチング磁界の一部分を発生する電流を伝導する。さらに、対応する書込ワードライン３２が、アクティブにされて、スイッチング磁界の残りの部分を発生する電流を伝導する。多くの従来のＭＲＡＭ３０では、ビットライン３６を使用して発生される磁界も書込ワードライン３２によって発生される磁界も、単独では、磁気素子１２の状態をプログラムしたり切り替えたりするのに十分でない。しかし、ビットライン３６と書込ワードライン３２とを組み合せると、これらの交差点でスイッチング磁界を発生させることができる。その結果、選択された磁気素子１２に書き込むことができる。

読出動作中、読出ワードライン３４と、読み取られる磁気素子を含む対応するビットライン３６とがアクティブにされる。アクティブにされたビットライン３６とアクティブにされた読出ワードライン３４との交差点にある磁気記憶セル１０のみに電流が流れて、それが読み取られる。読み取られている磁気記憶セルの抵抗状態は、差動電流センサ４６を使用して基準セル１０’と比較され、差動電流センサ４６は２つの電流信号を比較してメモリ状態「１」または「０」に対する出力Ｖ_ｏｕｔを生成する。

従来の磁気記憶セル１０および従来のＭＲＡＭ３０は機能するものの、それらには欠点があることを当業者は認識する。これらの欠点は、比較的高い記憶密度の場合に特に深刻である可能性がある。書込動作は、対応するビットライン１８／３６および書込ワードライン２２／３２で駆動される電流によって発生される磁界に依存する。これらの磁界は局所的な現象でない。したがって、磁界は他の隣接するメモリセル１０に影響を与えることがある。さらに、ＭＴＪ１２に書き込むために、比較的大きい磁界に対応する比較的大きい電流が使用される。その結果、書き込み用として選択されない磁気メモリセル１０が、擾乱を受ける、あるいは気付かずに書き込まれる可能性がある。この問題はトグル書き込みと呼ばれる先進アーキテクチャを使用して解決できる可能性があるが、トグル書き込みは様々な問題を引き起こす。すなわち、通常、トグル書き込みでは、はるかに高い磁界、つまり著しく大きい電流を利用する。したがって、消費電力が大幅に増加するため望ましくない。さらに、トグル書き込みは、通常、実際の書き込みの前に読み出しの検証を必要とする。したがって、総アクセス時間が長い。この長いアクセス時間によって、トグル書き込みは高速用途にとって魅力に欠けるものとなる。さらに、トグル書き込みを利用する従来のＭＲＡＭ３０に比べて現世代のメモリセルのサイズはほぼ４０ｆ^２である（ｆはリソグラフィ限界寸法）。このサイズ範囲は半導体メモリＳＲＡＭに匹敵するが、ＭＲＡＭは、通常、製造にさらに５つ〜７つのマスクを必要とする。結果として、従来のＭＲＡＭはＳＲＡＭよりもコストが高くなる可能性がある。

したがって、従来の磁気素子１２における絶縁破壊を引き起こす可能性を減らすとともに、スピン移動を基本とするスイッチングを採用するメモリセルに関する問題を緩和または排除する磁気メモリセルを提供し利用する方法およびシステムが求められている。本発明はこのような要望に応えるものである。

本発明は、磁気メモリを提供するための方法およびシステムを提供する。この方法およびシステムは、磁気メモリセル、ローカルワードライン、グローバルワードライン、ビットライン、およびソースラインを提供することを含む。複数の磁気メモリセルの各々は、磁気素子および該磁気素子に接続された選択デバイスを含む。磁気素子は、第１の方向に磁気素子を介して駆動される第１の書込電流と、第２の方向に磁気素子を介して駆動される第２の書込電流とによってプログラムされる。複数のローカルワードラインは、複数の磁気メモリセルの第１の部分の選択デバイスに接続されている。ローカルワードラインの各々は、第１の抵抗率を有する。複数のグローバルワードラインの各々は、複数のローカルワードラインの一部分に対応し、かつ第１の抵抗率よりも低い第２の抵抗率を有する。複数のビットラインは、複数の磁気メモリセルの各々の磁気要素に接続される。複数のソースラインは、複数の磁気記憶セルの各々の選択デバイスに接続されている。複数のソースラインの各々は、複数の磁気メモリセルの第２の部分に対応し、第１の書込電流と第２の書込電流とを伝導する。複数の磁気メモリセルの第２の部分は、２以上の磁気メモリセルを含む。

本明細書に開示される方法およびシステムによると、本発明は書込みに対してより局所的な現象を利用し、面積利用率とアクセス時間の効率とを改善した磁気メモリが提供される。

本発明は磁気メモリに関する。以下の説明は、当業者が本発明を実施して使用することができるように提示されている。本明細書に記載した好ましい実施形態の様々な変更ならびに一般原理および特徴は、当業者に容易に明らかとなる。本発明は、図示の実施形態に限定されず、本明細書に記載した原理および機能に相当する最も広い範囲によって定義される。

図３は、従来のスピン移動トルク磁気ランダムアクセスメモリ（ＳＴＴ−ＭＲＡＭ）７０の一部を示す。ＳＴＴ−ＭＲＡＭ７０は、比較的最近になって開発されたものであり、磁気記憶セルの状態を切り替えるメカニズムとしてスピン移動を利用する。磁気ＳＴＴ−ＭＲＡＭ７０は、磁気素子８２と選択デバイス８４とを有する従来の磁気メモリセル８０を含む。選択デバイス８４は、一般にＮＭＯＳトランジスタなどのトランジスタであり、ドレイン８１、ソース８３、およびゲート８５を含む。同図には、ワードライン８６、ビットライン８８、およびソースライン９０も示されている。ワードライン８６は、ビットライン８８に対して垂直方向に向けられる。ソースライン９０は、通常、ＳＴＴ−ＭＲＡＭ７０に使用される具体的なアーキテクチャに応じてビットライン８８に対して平行または垂直である。しかし、他のＳＴＴ−ＭＲＡＭでは、ビットライン、ワードライン、およびソースラインの向きが異なっていることがある。ビットラインは磁気素子８２に接続され、ソースライン９０は選択デバイス８４のソース８３に接続される。ワードライン８６はゲート８５に接続される。

従来のＭＲＡＭ１０／３０で使用される技術とは対照的に、ＳＴＴ−ＭＲＡＭ７０はセルを流れる電流によって磁気メモリセル８０をプログラムする。特に、従来の磁気素子８２は、その磁気素子８２に流れる電流を駆動することによって高抵抗状態と低抵抗状態とを変更するように構成されている。この電流は、磁気素子８２を通過するときスピン偏極され、スピン移動効果によって磁気素子８２の状態を変える。たとえば、磁気素子８２は、スピン移動効果を使用して書き込まれるように構成されたＭＴＪであり得る。通常、これは、磁気素子８２が、たとえば、十分に小さい断面積とスピン移動効果を使用して切り替えるのに望ましい他の特性とを有するようにすることによって実現される。電流密度が十分に大きい場合、磁気素子８２を介して駆動される電流キャリアは磁気素子８２の状態を変えるのに十分なトルクを与える。書込電流が一方向に駆動される場合、状態は低抵抗状態から高抵抗状態に変更される。書込電流が反対方向に駆動される場合、状態は高抵抗状態から低抵抗状態に変更される。

書込動作中、ワードライン８６はハイであり選択デバイス８４をオンにする。書込電流は、磁気メモリセル８０に書き込まれる状態に応じて、ビットライン８８からソースライン９０に流れるか、またはこれと反対方向に流れる。読出動作中、ワードラインはハイであり、それによって選択デバイス８４がイネーブルにされる。その結果として、読出電流はビットライン８８からソースライン９０に流れる。

このように、ＳＴＴ−ＭＲＡＭ７０は従来のＭＲＡＭ１０／３０に比べて単純な構造を有する。磁気素子８２は、該磁気素子８２で駆動される電流によってプログラムされるので、ＳＴＴ−ＭＲＡＭ７０はより優れたセル拡張性を有し、メモリセル８０の書込電流も小さい。それゆえ、ＳＴＴ−ＭＲＡＭ７０は、隣接するメモリセルへの書込み擾乱の問題を抱えることがなく、また、高い記憶密度で小さなセルサイズを実現しなければならないという問題を抱えることがない。

ＳＴＴ−ＭＲＡＭ７０は利点を有するが、それでもＳＴＴ−ＭＲＡＭ７０はより大きいメモリに組み入れられなければならないことを当業者は認識する。メモリをより高密度の用途にし、好ましくは高速用途にすることが望まれている。

本発明は、磁気メモリを提供するための方法およびシステムを提供する。方法およびシステムは、磁気メモリセル、ローカルワードライン、グローバルワードライン、ビットライン、およびソースラインを設けることを含む。複数の磁気メモリセルの各々は、磁気素子と、この磁気素子に接続された選択デバイスとを含む。磁気素子は、第１の方向に磁気素子を介して駆動される第１の書込電流と、第２の方向に磁気素子を介して駆動される第２の書込電流とによってプログラムされる。複数のローカルワードラインは、複数の磁気メモリセルの第１の部分の選択デバイスに接続されている。一実施形態においては、選択デバイスのゲートがローカルワードラインの一部である。ローカルワードラインの各々は第１の抵抗率を有する。複数のグローバルワードラインの各々は、複数のローカルワードラインの一部分に対応し、第１の抵抗率よりも低い第２の抵抗率を有する。複数のビットラインは、複数の磁気メモリセルの各々の磁気素子に接続されている。複数のソースラインは、複数の磁気メモリセルの各々の選択デバイスに接続されている。複数のソースラインの各々は、複数の磁気メモリセルの第２の部分に対応しており、第１の書込電流と第２の書込電流とを伝導する。複数の磁気メモリセルの第２の部分は、２以上の磁気メモリセルを含む。

本発明は、特定部品と特定絶縁デバイスを含む磁気素子を有する磁気記憶セルなどの一定の部品とを有する特定磁気メモリに関連して説明される。本発明が他の部品および／または追加部品を有する磁気メモリの使用との整合性を保つことを当業者は容易に認識する。また、本発明による方法およびシステムは、単一磁気記憶セルからの読み出し、単一磁気記憶セルへの書き込み、または単一磁気記憶セルの提供に関連して説明される。しかしながら、この方法およびシステムは実質的に複数の磁気記憶セルからの並列読み出し、複数の磁気記憶セルへの並列書き込み、および／または複数の磁気記憶セルの提供にも拡張されることを当業者は容易に認識する。最後に、本発明は、一定のメモリに関連して説明される。しかしながら、本発明は、本発明と矛盾しないメモリおよび他のデバイスにも適合することを当業者は容易に認識する。たとえば、本発明は、行、列、および行または列と連携する特定部品を含むアレイに関連して説明される。しかしながら、行および列は互換性がありうるか、または特定部品が他の構造と連携されうるか、あるいはこの両方であることを当業者は容易に認識する。

本発明に従って方法およびシステムをさらに具体的に説明する。図４は、本発明による磁気メモリ１００の一実施形態の一部分を示している。磁気メモリ１００はＳＴＴ−ＭＲＡＭである。磁気メモリ１００は、ｍ行およびｊ列を含むアレイに配列された磁気メモリセル１１０を含む。ｊとｍの値は変化してもよく、さらに一般に、メモリアーキテクチャ設計に依存してもよい。明確にするために１個の磁気メモリセル１００のみが示される。各磁気メモリセル１１０は、スピン移動および選択デバイス１１４を使用してプログラムされる磁気素子１１２を含む。また、磁気素子１１２はその磁気素子１１２を流れる読出電流を駆動することによって読み取られる。したがって、磁気素子１１２は磁気素子８２に類似している。好ましい実施形態において、磁気素子１１２はスピン移動効果を使用して書き込まれるように構成されるＭＴＪである。選択デバイス１１４は、好ましくはＮＭＯＳトランジスタであり、ドレイン１１６、ソース１１８、およびゲート１２０を含む。

磁気メモリ１００は、ビットライン１２２−ｉ（ただし、ｉは０〜ｊ−１）、ワードライン１２４−ｘおよび１２６−ｘ（ただし、ｘは０〜ｍ−１）、導体１２８、基準ライン１３０、コネクタ１３２、ソースライン１３４、ビットラインセレクタ１３６、プリチャージ回路１３８、書込制御ドライバ１４０、読出センス増幅器１４２、および基準選択ライン１４４を含む。プリチャージ回路１３８はビットラインセレクタ１３６とビットライン１２２−ｉとの間に接続されるものとして示されているが、他の実施形態において、ビットラインセレクタ１３６はビットライン１２２−ｉとプリチャージ回路１３８との間に接続されてもよい。このような実施形態において、プリチャージ回路１３８は、ビットラインセレクタ１３６と部品１４０，１４２との間に接続されてもよい。基準ライン１３０は、基準電圧を発生し、たとえば、磁気メモリセル１１０に類似したセルを含む。ワードライン１２４−ｘは、好ましくは金属であるグローバルワードライン１２４−ｘである。ワードライン１２６−ｘは、好ましくはポリシリコンであるローカルワードライン１２６−ｘである。したがって、グローバルワードライン１２４−ｘの抵抗率は、ローカルワードライン１２６−ｘの抵抗率よりも小さい。各ローカルワードライン１２６−ｘは、好ましくは、ワードラインストラップ１２８を使用してグローバルワードライン１２４−ｘに接続される。

磁気メモリ１００において、各選択デバイス１１４のゲート１２０は、ローカルワードライン１２６−ｘに接続される。磁気メモリセル１１０の磁気素子１１２は、ビットライン１２２−ｉに接続される。好ましい実施形態において、ブロックにおける選択デバイス１１４のすべてのソース１１８は、好ましくはライン１３２などの導体を使用してソースライン１３４に結合される。グローバルワードライン１２４−ｘは、ワードラインストラップ１２８のビアまたはコンタクト（明示せず）によってローカルワードライン１２６−ｘに接続される。グローバルワードライン１２４−ｘは、低抵抗を有する金属線であることが好ましい。対照的に、ローカルワードライン１２６−ｘは、比較的高い抵抗を有するポリシリコンであることが好ましい。すなわち、グローバルワードライン１２４−ｘの抵抗率は、ローカルワードライン１２６−ｘの抵抗率よりも小さいことが好ましい。特に、ローカルワードライン１２６−ｘの抵抗とグローバルワードライン１２４−ｘの抵抗との比は、１００よりも大きいことが好ましい。

電源ライン（図４には明示せず）およびウェルコンタクト（図４には明示せず）は、ワードラインストラップ１２８内に位置することが好ましい。その結果として、電源電圧ＶＤＤおよびグランドは、メモリ１００の各ブロックに供給される。

磁気メモリ１００において、ソースライン１３４は、書込制御ドライバ１４０に直接接続される。書込動作中、共通ソースラインは、ロジック「０」または「１」のいずれが書き込まれているかに応じて、書込制御ドライバ１４０によってローまたはハイに駆動される。読出動作中、書込制御ドライバ１４０は、ソースライン１３４をグランドに接続する。さらに、読出動作中、読出センス増幅器１４２は選択されたビットライン１２２から信号を受け取る。

磁気メモリ１００はいくつかの利点を有する。磁気素子１１２の状態はその磁気素子を流れる電流を駆動することによって変えられるので、より局所的な現象が採用される。したがって、書込み擾乱に起因する問題を排除し得る。共通ソースライン１３４を使用するので、磁気メモリによって利用される面積を削減し得る。さらに、共通ソースラインは書込制御ドライバ１４０に直接接続され、書込制御ドライバ１４０は以下で説明するようにソースライン１３４に適当な電圧を設定する。したがって、共通ソースライン１３４は、書込データに応じてローまたはハイになるとともに、読出動作中にはグランドに接続される。結果として、トランジスタをメモリセルと書込ドライバとの間のスイッチとして使用ことを回避し得る。これによって、「込み入った」領域が減少し、アレイの実装がかなり容易になる。さらに、グローバルワードライン１２４−ｘとローカルワードライン１２６−ｘとを組み合せると、ローカルワードライン１２６−ｘの遅延に対する最大抵抗を減らすことによって、ローカルワードライン１２６−ｘの立上り／立下り時間が短縮する。したがって、磁気メモリ１００は、利用面積が小さくなり、高密度の用途に適するようになり、また、高速化が可能である。このように、磁気メモリ１００は、書込み擾乱、より高い記憶密度、より優れたメモリセル拡張性、面積利用効率の改善、およびアクセス時間の高速化に起因する問題を低減し得る。

図５は、本発明に従って磁気メモリをプログラムする方法２００の一実施形態を示すフローチャートである。方法２００は磁気メモリ１００に関連して説明される。さらに、ステップの流れとして説明されるが、ステップの少なくとも一部は、同時である場合を含む、あるいは異なる順序で実行されてもよいことを当業者は認識する。なお、ビットライン１２２−（ｊ−１）、グローバルワードライン１２４−（ｍ−１）、およびローカルワードライン１２６−（ｍ−１）の交差点に対応する磁気メモリセル１１０は書き込み用に選択されるものとする。

ステップ２０２において、書込動作中、ローカルワードライン１２６−（ｍ−１）は、ハイに設定される。結果として、選択トランジスタ１１４がアクティブにされる。ステップ２０４において、ビットラインセレクタ１３６は、ビットライン１２２−（ｊ−１）を選択する。また、ステップ２０６において、書込動作中、基準選択ライン１４４は、ローに保持されて基準ライン１３０をディスエーブルにする。ステップ２０８において、書込動作用のデータが書込制御ドライバ１４０に提供される。したがって、ステップ２１０において、書込制御ドライバは、選択された磁気メモリセルを介して、選択されたビットライン１２２−（ｊ−１）からソースライン１３４に、あるいはソースライン１３４からビットライン１２２−（ｊ−１）に書込電流を駆動する。なお、ステップ２１０において、ソースライン１３４は高電圧または低電圧のいずれに保たれてもよく、それに応じてビットライン１２２−（ｊ−１）は低電圧または高電圧に保たれる。

図６は、本発明に従って磁気メモリを読み取る方法２２０の一実施形態を示すフローチャートである。方法２２０は、磁気メモリ１００に関連して説明される。なお、ステップの流れとして説明されるが、ステップの少なくとも一部は、同時である場合を含む、あるいは異なる順序で実行されてもよいことを当業者は認識する。ここでは、ビットライン１２２−（ｊ−１）、グローバルワードライン１２４−（ｍ−１）、およびローカルワードライン１２６−（ｍ−１）の交差点に対応する磁気メモリセル１１０は書き込み用に選択されるものと仮定する。

ステップ２２２において、読出動作中、少なくともビットライン１２２−（ｊ−１）は、プリチャージ回路１３８を使用して高電圧にプリチャージされる。ステップ２２４において、ソースライン１３４は、書込制御ドライバ１４０を使用してグランドに設定される。ステップ２２６において、対応するローカルワードライン１２６−（ｍ−１）は、ハイに設定される。ステップ２２８において、対応するビットライン１２２−（ｊ−１）は、ビットラインセレクタを用いて選択される。なお、ステップ２２８は、列アドレスデコーダ（図示せず）からの信号を使用してビットラインセレクタ１３６を制御することを含む。したがって、好ましい実施形態において電流は、ビットライン１２２−（ｊ−１）から、選択された磁気メモリセル１１０を通って、グランドに接続されたソースライン１３４に流れる。ステップ２３０において、この電流は、読出センス増幅器１４２に供給される。また、ステップ２３２によって、基準値が生成されて読出センス増幅器１４２に供給される。なお、ステップ２３２は、好ましくは、基準選択ライン１４４を使用して基準ライン１３０を選択することと、基準ライン１３０を使用して基準電流を生成することを含む。ステップ２３４において、磁気メモリセル１１０によって生成された電流は、基準信号と比較される。なお、ステップ２３４は、好ましくは、読出センス増幅器１４２を使用して実行され、この読出センス増幅器１４２は、ビットライン電流と基準ライン電流との差に従ってデータを出力する。

したがって、磁気メモリ１００は、方法２００および２２０を使用してプログラムされて読み取られる。その結果として、磁気メモリ１００の利点が実現される。
前述のように、ビットライン１２２−ｉは、読出動作中にプリチャージされる。図７は、本発明によるプリチャージ回路１３８’の一実施形態の略図である。プリチャージ回路１３８’は、図４に示された１つまたは複数のプリチャージ回路１３８に使用される。図７を再び参照すると、プリチャージ回路１３８’は、入力１５０、出力１５４、ＮＭＯＳトランジスタ１５２を含み、イネーブルライン１５６によってイネーブルにされる。好ましい実施形態において、各ビットライン１２２−ｉは関連するプリチャージ回路１３８を有し、プリチャージ回路１３８はプリチャージ回路１３８’として実装される。あるいは、ビットラインセレクタは、ビットラインとプリチャージ回路１３８／１３８’との間に置かれてもよい。選択されたグローバルワードライン１２４−ｘがハイに立ち上がる前に、プリチャージ回路１３８’は、ビットライン１２２−ｉを入力１５０に供給された電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}にプリチャージするか、もしくはビットライン１２２−ｉをカットオフされる。電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}は、Ｖ_ＤＤまたはＶ_ＤＤの半分などのいかなる電圧であってもよい。この電圧の選択は読出センス増幅器１４２の要件に依存してもよい。

一般に、プリチャージ動作の考えられる制御方法としては２つある。第１の方法は、単にすべてのプリチャージ回路１３８／１３８’に、イネーブルライン１５６により提供された共通プリチャージ制御信号を供給することである。このような実施形態において、プリチャージ制御信号はハイであり、すべてのビットライン１２２−ｉはトランジスタ１５２によってＶ_{ｐｒｅｃｈａｒｇｅ}にプリチャージされる。選択されたグローバルワードライン１２４−ｘがその最終電圧に立ち上がる前に、イネーブルライン１５６に提供されるプリチャージ制御信号はローになりカットオフされる。この方式を採用することはより単純である。第２の方法は、各メモリセル１１０をビットラインセレクタ１３６の関連ビットライン選択に接続することである。読出動作前に、読み出し用の選択されたビットライン１２２−ｉのみがライン１５６上で提供されるプリチャージ制御信号によって電圧Ｖ_{ｐｒｅｃｈａｒｇｅ}に充電される。他の選択されないプリチャージ回路１３８／１３８’はカットオフされる。この方式は比較的複雑であるが、読み出し中に利用する電力を低減し得る。

図８は、本発明によるビットラインセレクタ１３６’の一実施形態の略図である。ビットラインセレクタ１３６’は、図４のビットラインセレクタ１３６に使用される。図４および８を参照すると、ビットラインセレクタ１３６’は、書込動作時に書込制御ドライバ１４０に、あるいは読出動作時に読出センス増幅器１４２にどのビットライン１２２−ｉを接続するかを選択する。ビットラインセレクタ１３６において、ｊ個のトランジスタ対１６０−ｉ，１６２−ｉがある。ここで、ｉは０〜ｊ−１である。一方のトランジスタ１６２−ｉはＰ型トランジスタであるが、他方のトランジスタ１６０−ｉはＮ型トランジスタである。しかし、別の実施形態において、トランジスタの型を反対にしてもよい。さらに、トランジスタ対１６０−ｉ，１６２−ｉに対応するｊ対のビット選択ライン１６４−ｉ，１６６−ｉがある。ここで、ｉは０〜ｊ−１である。選択ライン１６４−ｉ，１６６−ｉは、列デコーダ（図示せず）からの相補信号を伝導する。選択ライン１６４−ｉ，１６６−ｉに基づいて、ビットラインセレクタ１３６’は所望のビットライン１２２−ｉをイネーブルにする。したがって、ビットラインセレクタ１３６’は書込動作と読出動作に使用される。

図９は、本発明によるビットラインセレクタ１３６’’の別の実施形態の略図である。ビットラインセレクタ１３６’’は、図４のビットラインセレクタ１３６に使用可能である。図４および９を参照すると、ビットラインセレクタ１３６’’は、書込動作時に書込制御ドライバ１４０に、あるいは読出動作時に読出センス増幅器１４２にどのビットライン１２２−ｉを接続するかを選択する。ビットラインセレクタ１３６において、ｊ個のトランジスタ対１６０−ｉ’があり、ここで、ｉは０〜ｊ−１である。トランジスタ１６０−ｉ’は、各々がＮ型（ＮＭＯＳ）トランジスタであってもよい。しかし、別の実施形態において、トランジスタ１６０−ｉ’はＰ型（ＰＭＯＳ）であってもよい。さらに、トランジスタ１６０−ｉ’に対応するｊビット選択ライン１６４−ｉ’があり、ここで、ｉは０〜ｊ−１である。選択ライン１６４−ｉ’は列デコーダ（図示せず）からの信号を伝導する。選択ライン１６４−ｉ’に基づいて、ビットラインセレクタ１３６’’は所望のビットライン１２２−ｉをイネーブルにする。Ｎ型デバイス１６０−ｉ’のみが採用されるので、ｊ選択ライン１６４−ｉ’のみが必要である。このため、利用する面積をより低減し得る。しかしながら、十分な内部電源電圧Ｖ_ＤＤをビットライン１２２−ｉに印加するために、選択ライン１６４−ｉ’、すなわちトランジスタ１６０−ｉ’のゲートには高い電圧が印加されている。このように、ビットラインセレクタ１３６’または１３６’’を使用した磁気メモリ１００が利用される。

図１０は、本発明による磁気ランダムアクセスメモリ３００の一実施形態の略図である。ＳＴＴ−ＭＲＡＭ３００は、図４に示されたメモリ１００に類似したメモリブロック１００’を含む。同図には、グローバルワードライン３０２、ローカルワードライン３０４、ワードラインデコーダ３０６、列アドレスデコーダ３０８、データバス３１０、および行アドレスプリデコーダ３１２も示されている。グローバルワードライン３０２およびローカルワードライン３０４は、それぞれグローバルワードライン１２４−ｘおよびローカルワードライン１２６−ｘに対応する。図示された実施形態において、各ブロックは、１データビットをデータバス３１０に提供するか、または１データビットをデータバス３１０から受信する。なお、データバス３１０は単方向であってもよいし、双方向であってもよい。グローバルワードライン３０２はワードラインデコーダ３０６に接続される。ワードラインデコーダ３０６は、行アドレスプリデコーダ３１２から入力を受け取る。ワードラインデコーダ３０６は、読出動作または書込動作に対してメモリ３００にアクセスするためのリクエストが受信されると、グローバルワードライン３０２、つまりはローカルワードライン３０４の１つをハイに設定してこれを選択する。さらに、列アドレスデコーダ３０８は、各メモリブロック１００’の対応するビットセレクタ（図１０に明示せず）について選択信号の１つを選択する。こうして、各メモリブロック１００’のビットライン（図示せず）がイネーブルにされる。その結果として、ワードライン３０２，３０４に対応するメモリセルのすべて（図示せず）と、各メモリブロック１００’の選択されたビットラインとは、実質的に同時にアクセスされる。データは、動作モードに応じて、実質的に同時に書き込まれてもよく、また読み出されてもよい。動作後、選択されたワードライン３０２，３０４と選択された選択信号とは、グランド電位に立ち下がる。よってメモリアレイのアクセス動作が終了する。このように、磁気メモリ３００を使用すると磁気メモリ１００の利点が得られる。なお、複数のビットが並列に書き込まれてもよい。

図１１は、本発明に従って磁気メモリを提供する方法３５０の一実施形態を示すフローチャートである。方法３５０は、磁気メモリ１００に関連して説明される。なお、ステップの流れとして説明されるが、ステップの少なくとも一部は、同時である場合を含む、あるいは異なる順序で実行されてもよいことを当業者は認識する。

ステップ３５２において、磁気メモリセル１１０が設けられる。すなわち、ステップ３５２は磁気素子１１２および選択デバイス１１４を設けることを含む。ステップ３５４において、ローカルワードライン１２６−ｘが設けられる。また、ステップ３５６において、グローバルワードライン１２４−ｘが設けられる。なお、ステップ３５４，３５６は、ローカルワードライン１２６−ｘが第１の抵抗率を有し、グローバルワードライン１２４−ｘが第１の抵抗率よりも低い第２の抵抗率を有するようにすることを含む。また、ステップ３５４，３５６は、ローカルワードライン１２６−ｘをグローバルワードライン１２４−ｘに接続することを含む。ステップ３５８において、ビットライン１２２−ｉが設けられる。このステップ３５８は、ビットライン１２２−ｉを対応する磁気素子１２２に接続することを含む。ステップ３６０において、ソースライン１３４が設けられる。なお、ステップ３６０は、ステップ３５２、３５４、２５６、および３５８の一部またはすべてに先立って終了してもよい。また、ステップ３６０は、ブロック内の磁気記憶セル１１０の各々の選択デバイス１１４のソース１１８をソースラインに接続することを含む。メモリ１００の製造はこれで終了する。このように、方法３５０を使用すると、磁気メモリ１００および／または３００を提供してこれらによる利点を得ることができる。

したがって、磁気メモリ１００，３００と方法２００、２２０、および３５０は、書込み擾乱、より高い記憶密度、より優れたメモリセル拡張性、面積利用効率の改善、およびアクセス時間の高速化に起因する問題が少なくなる可能性のある磁気メモリを提供する。

改善された特性を有する磁気メモリを提供し使用する方法およびシステムについて開示するが、本発明は、図示された実施形態に基づいて説明されており、実施形態の変形形態がありうること、およびそのような変形形態も本発明の思想および範囲に含まれることを当業者は容易に認識する。したがって、特許請求の範囲の思想および範囲から逸脱することなく当業者は多くの変更形態を実施することができる。

従来の磁気ＲＡＭメモリの一部分の概略図である。 従来の磁気ＲＡＭメモリのより全体部分の概略図である。 磁気素子によって駆動される電流を利用して書き込まれる磁気メモリの一部分の概略図である。 スイッチングにおいてスピン移動を利用した本発明による磁気メモリの一部分の一実施形態の略図である。 本発明に従って磁気メモリをプログラムする方法の一実施形態を示すフローチャートである。 本発明に従って磁気メモリを読み取る方法の一実施形態を示すフローチャートである。 本発明によるプリチャージ回路の一実施形態の概略図である。 本発明によるビットラインセレクタの一実施形態の概略図である。 本発明によるビットラインセレクタの別の実施形態の概略図である。 本発明による磁気ランダムアクセスメモリの一実施形態の概略図である。 本発明に従って磁気メモリを提供する方法の一実施形態を示すフローチャートである。

Claims (11)

1. 磁気メモリであって、
   行及び列に配置された複数の磁気メモリセルであって、各々が磁気素子と該磁気素子に接続された選択デバイスとを含み、前記磁気素子が第１の方向に前記磁気素子を介して駆動される第１の書込電流と第２の方向に前記磁気素子を介して駆動される第２の書込電流とによってプログラムされる前記複数の磁気メモリセルと、
   前記複数の磁気メモリセルの行方向に配置された第１の部分の前記選択デバイスに接続されており、各々が第１の抵抗率を有する複数のローカルワードラインと、
   各々が前記複数のローカルワードラインの一部分に対応し、かつ前記第１の抵抗率よりも低い第２の抵抗率を有する複数のグローバルワードラインと、
   前記複数の磁気メモリセルの各々の前記磁気要素に接続された複数のビットラインと、
   前記複数の磁気メモリセルの各々の前記選択デバイスに接続された複数のソースラインであって、前記複数のソースラインの各々が、前記複数の磁気メモリセルの列方向に配置された第２の部分に対応し、前記第１の書込電流と前記第２の書込電流を伝導し、前記複数の磁気メモリセルの前記第２の部分が２以上の磁気メモリセルを含む、前記複数のソースラインと、
   前記複数のソースラインに直接接続され、書込動作中に前記複数のソースラインの各々に電圧を印加し、読出動作中に前記複数のソースラインの各々をグランドに接続するように構成された書込制御ドライバと、
   前記複数のビットラインに接続され、前記複数のビットラインの少なくとも１つの選択されたビットラインをプリチャージ読出電圧に充電する複数のプリチャージ回路と、
   前記複数のビットラインに接続され、前記少なくとも１つの選択されたビットラインを選択するための少なくとも１つのビットラインセレクタと、
   を備え、
   前記複数のビットラインおよび前記複数のソースラインは、列方向と対応するように配置されている、磁気メモリ。
2. 前記選択デバイスは、ソースとゲートとを有するトランジスタである、請求項１に記載の磁気メモリ。
3. 前記複数の磁気メモリセルの前記第２の部分の前記トランジスタのソースは前記ソースラインに接続されている、請求項２に記載の磁気メモリ。
4. 前記複数のローカルワードラインは前記複数の磁気メモリセルの前記第１の部分の各々の前記ゲートに接続されている、請求項２に記載の磁気メモリ。
5. 前記ローカルワードラインはポリシリコンを含む、請求項１に記載の磁気メモリ。
6. 前記グローバルワードラインは金属を含む、請求項５に記載の磁気メモリ。
7. 前記複数のローカルワードラインの各々は、導体ビアまたはコンタクトを使用して前記複数のグローバルワードラインの少なくとも１つに接続されている、請求項６に記載の磁気メモリ。
8. 前記少なくとも１つのビットラインセレクタは前記複数のビットラインに対応する複数のトランジスタ対を含み、各トランジスタ対は第１のソースおよび第１のドレインを有するＮ型デバイスと第２のソースおよび第２のドレインを有するＰ型デバイスとを含み、前記第１のソースは前記第２のソースに接続され、前記第１のドレインは前記第２のドレインに接続されている、請求項１に記載の磁気メモリ。
9. 前記少なくとも１つのビットラインセレクタは前記複数のビットラインの各々に対応するトランジスタを含む、請求項１に記載の磁気メモリ。
10. 磁気メモリであって、
    行及び列に配置された複数の磁気メモリセルであって、各々が磁気素子と該磁気素子に接続されたトランジスタとを含む複数の磁気メモリセルであって、前記磁気素子が第１の方向に前記磁気素子を介して駆動される第１の書込電流と第２の方向に前記磁気素子を介して駆動される第２の書込電流とによってプログラムされ前記トランジスタが、ソース、ドレイン、およびゲートを有し、前記ドレインが前記磁気素子に接続されている前記複数の磁気メモリセルと、
    前記複数の磁気メモリセルの行方向に沿って配置された第１の部分の前記トランジスタのゲートに接続されており、各々がポリシリコンを含みかつ第１の抵抗率を有する複数のローカルワードラインと、
    各々が前記複数のローカルワードラインの一部分に対応し、金属を含み、かつ前記第１の抵抗率よりも低い第２の抵抗率を有する複数のグローバルワードラインと、
    前記複数の磁気メモリセルの各々の前記磁気素子に接続された複数のビットラインと、
    前記複数の磁気メモリセルの各々の前記トランジスタに接続された複数のソースラインであって、前記複数のソースラインの各々が、前記複数の磁気メモリセルの列方向に沿って配置された第２の部分に対応し、前記第１の書込電流と前記第２の書込電流を伝導し、前記複数の磁気メモリセルの前記第２の部分が２以上の磁気メモリセルを含む、前記複数のソースラインと、
    前記複数のソースラインに直接接続され、書込動作中に前記複数のソースラインの各々に電圧を印加し、読出動作中に前記複数のソースラインの各々をグランドに接続するように構成された書込制御ドライバと、
    前記複数のビットラインに接続され、前記複数のビットラインの少なくとも１つの選択されたビットラインをプリチャージ読出電圧に充電する複数のプリチャージ回路と、
    前記複数のビットラインに接続され、前記少なくとも１つの選択されたビットラインを選択するための少なくとも１つのビットラインセレクタと、
    を備え、
    前記複数のビットラインおよび前記複数のソースラインは、列方向と対応するように配置されている、磁気メモリ。
11. 行及び列に配置された複数の磁気メモリセルと複数のビットラインと複数の基準ラインとを含む磁気メモリを利用する方法であって、前記複数の磁気メモリセルの各々が磁気素子と該磁気素子に接続された選択デバイスとを含み、前記磁気素子が第１の方向に前記磁気素子を介して駆動される第１の書込電流と第２の方向に前記磁気素子を介して駆動される第２の書込電流とによってプログラムされ、前記複数のビットラインが前記複数の磁気メモリセルの各々の前記磁気素子に接続され、複数のソース線が前記複数の磁気メモリセルの各々の前記選択デバイスに接続され、前記複数のビット線および前記複数のソース線は列方向に対応するように配置され、当該磁気メモリを利用する方法が、
    複数のビット線に接続された複数のプリチャージ回路の少なくとも一つを用いて前記複数の磁気メモリセルのうちの少なくとも１つの所望の磁気メモリセルに対応する前記複数のビットラインの少なくとも１つをプリチャージすること、
    前記複数のソースラインに直接接続された前記書込制御ドライバを用いて前記複数のソースラインをグランドに設定することであって、前記複数のソースラインの各々は前記複数の磁気メモリセルの列方向に沿って配置された一部分に対応し、該複数の磁気メモリセルの該一部分が前記少なくとも１つの所望の磁気メモリセルを含む、前記ソースラインをグランドに設定すること、
    前記少なくとも１つの所望の磁気メモリセルに対応する複数のローカルワードラインの少なくとも１つをハイに設定することであって、前記複数のローカルワードラインが前記複数の磁気メモリセルの行方向に沿って配置された第１の部分の前記選択デバイスに接続されており、前記複数のローカルワードラインの各々が第１の抵抗率を有するとともに複数のグローバルワードラインの１つに結合されており、前記複数のグローバルワードラインの各々が前記複数のローカルワードラインの一部分に対応し、かつ前記第１の抵抗率よりも低い第２の抵抗率を有する、前記複数のローカルワードラインの少なくとも１つをハイに設定すること、
    前記複数のビット線に接続された少なくとも一つのビットラインセレクタを用いて前記少なくとも１つの所望の磁気メモリセルに対応する前記複数のビットラインの前記少なくとも１つを選択すること、
    前記少なくとも１つの所望の磁気メモリセルからの読出電流を基準信号と比較すること、
    を備える、方法。

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