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KR102397231B1 - 기억 장치 및 제어 방법 - Google Patents

기억 장치 및 제어 방법 Download PDF

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KR102397231B1
KR102397231B1 KR1020197016877A KR20197016877A KR102397231B1 KR 102397231 B1 KR102397231 B1 KR 102397231B1 KR 1020197016877 A KR1020197016877 A KR 1020197016877A KR 20197016877 A KR20197016877 A KR 20197016877A KR 102397231 B1 KR102397231 B1 KR 102397231B1
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하루히코 데라다
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 기억 장치는, 제1 방향으로 연신하고, 복수의 제1 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 제2 방향으로 연신하고, 복수의 제3 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 복수의 제1 메모리 셀을 갖는 제1 기억부와, 복수의 제1 선택선 중 1 이상의 선택선에, 제1 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 복수의 제2 선택선 중 1 이상의 선택선에, 제1 및 제2 선택 전압 중 제1 전압과는 상이한 제2 전압을 인가하는 제1 선택선 구동부와, 복수의 제3 선택선 중 1 이상의 선택선에, 제1 및 제2 선택 전압 중 제3 전압을 인가함과 함께, 복수의 제4 선택선 중 1 이상의 선택선에, 제1 및 제2 선택 전압 중 제3 전압과는 상이한 제4 전압을 인가하는 제2 선택선 구동부를 구비한다.

Description

기억 장치 및 제어 방법
본 개시는, 데이터를 기억하는 기억 장치, 및 그와 같은 기억 장치의 제어 방법에 관한 것이다.
근년, 예를 들어 플래시 메모리에 비해 보다 고속으로 데이터 액세스를 행할 수 있는, 저항 변화형 메모리를 사용한 불휘발성 메모리 디바이스가 주목받고 있다. 예를 들어, 특허문헌 1에는, 복수의 메모리 셀에 대해서 동일한 데이터를 동시에 기입하는 기억 장치가 개시되어 있다.
일본 특허공개 제2006-323924호 공보
그런데, 기억 장치에서는, 예를 들어 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성이 높은 것이 요망되고 있으며, 더 한층의 신뢰성의 향상이 기대되고 있다.
신뢰성을 높일 수 있는 기억 장치 및 제어 방법을 제공하는 것이 바람직하다.
본 개시의 일 실시 형태에 있어서의 기억 장치는, 제1 기억부와, 제1 선택선 구동부와, 제2 선택선 구동부를 구비하고 있다. 제1 기억부는, 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 복수의 제1 배선 중 어느 하나 및 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 것이다. 제1 선택선 구동부는, 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 복수의 제2 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압과는 상이한 제2 전압을 인가하는 것이다. 제2 선택선 구동부는, 복수의 제3 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제3 전압을 인가함과 함께, 복수의 제4 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제3 전압과는 상이한 제4 전압을 인가하는 것이다.
본 개시의 일 실시 형태에 있어서의 제어 방법은, 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 복수의 제1 배선 중 어느 하나 및 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 제1 기억부에 대해서, 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 복수의 제2 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압과는 상이한 제2 전압을 인가하고, 복수의 제3 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제3 전압을 인가함과 함께, 복수의 제4 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제3 전압과는 상이한 제4 전압을 인가하는 것이다.
본 개시의 일 실시 형태에 있어서의 기억 장치 및 제어 방법에서는, 제1 기억부의 복수의 제1 선택선 중 1 이상의 선택선에, 제1 전압이 인가되고, 복수의 제2 선택선 중 1 이상의 선택선에, 제2 전압이 인가된다. 또한, 제1 기억부의 복수의 제3 선택선 중 1 이상의 선택선에, 제3 전압이 인가되고, 복수의 제4 선택선 중 1 이상의 선택선에, 제4 전압이 인가된다. 제1 전압은, 제1 선택 전압 및 제2 선택 전압 중 한쪽의 전압으로 설정되고, 제2 전압은, 제1 선택 전압 및 제2 선택 전압 중 제1 전압과는 상이한 전압으로 설정된다. 마찬가지로, 제3 전압은, 제1 선택 전압 및 제2 선택 전압 중 한쪽의 전압으로 설정되고, 제4 전압은, 제1 선택 전압 및 제2 선택 전압 중 제3 전압과는 상이한 전압으로 설정된다.
본 개시의 일 실시 형태에 있어서의 기억 장치 및 제어 방법에 의하면, 복수의 제1 선택선 중 1 이상의 선택선에 제1 전압을 인가함과 함께, 복수의 제2 선택선 중 1 이상의 선택선에 제1 전압과는 상이한 제2 전압을 인가하고, 복수의 제3 선택선 중 1 이상의 선택선에 제3 전압을 인가함과 함께, 복수의 제4 선택선 중 1 이상의 선택선에 제3 전압과는 상이한 제4 전압을 인가하였으므로, 신뢰성을 높일 수 있다. 또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니라, 본 개시 중에 기재된 어느 효과가 있어도 된다.
도 1은, 본 개시의 일 실시 형태에 따른 기억 장치의 일 구성예를 나타내는 블록도이다.
도 2는, 제1 실시 형태에 따른 메모리 어레이 유닛의 일 구성예를 나타내는 구성도이다.
도 3은, 도 2에 도시한 메모리 어레이의 일 구성예를 나타내는 사시도이다.
도 4는, 도 2에 도시한 메모리 셀의 일 구성예를 나타내는 회로도이다.
도 5는, 도 4에 도시한 기억 소자의 일 특성예를 나타내는 특성도이다.
도 6은, 도 2에 도시한 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 7은, 도 2에 도시한 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 8은, 도 2에 도시한 메모리 어레이 유닛에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 9a는, 도 6에 도시한 행 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 9b는, 도 7에 도시한 열 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 10은, 도 2에 도시한 메모리 어레이 유닛에 있어서의 리셋 동작의 일례를 나타내는 설명도이다.
도 11a는, 도 6에 도시한 행 선택선 구동부에 있어서의 리셋 동작의 일례를 나타내는 설명도이다.
도 11b는, 도 7에 도시한 열 선택선 구동부에 있어서의 리셋 동작의 일례를 나타내는 설명도이다.
도 12는, 도 2에 도시한 메모리 어레이 유닛에 있어서의 센스 동작의 일례를 나타내는 설명도이다.
도 13a는, 도 6에 도시한 행 선택선 구동부에 있어서의 센스 동작의 일례를 나타내는 설명도이다.
도 13b는, 도 7에 도시한 열 선택선 구동부에 있어서의 센스 동작의 일례를 나타내는 설명도이다.
도 14는, 비교예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 15는, 비교예에 따른 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 16은, 비교예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 17은, 도 2에 도시한 메모리 어레이 유닛에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 18a는, 도 6에 도시한 행 선택선 구동부에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 18b는, 도 7에 도시한 열 선택선 구동부에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 19는, 도 2에 도시한 메모리 어레이 유닛에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 20a는, 도 6에 도시한 행 선택선 구동부에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 20b는, 도 7에 도시한 열 선택선 구동부에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 21은, 비교예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 22는, 변형예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 23은, 변형예에 따른 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 24는, 다른 변형예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 25는, 다른 변형예에 따른 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 26a는, 도 24에 도시한 행 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 26b는, 도 25에 도시한 열 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 27은, 다른 변형예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 28은, 도 27에 도시한 구동부의 형성 영역을 나타내는 설명도이다.
도 29는, 다른 변형예에 따른 기억 장치의 일 구성예를 나타내는 구성도이다.
도 30은, 다른 변형예에 따른 메모리 어레이 유닛의 일 구성예를 나타내는 구성도이다.
도 31a는, 도 30에 도시한 행 선택선 구동부의 디코더의 일 구성예를 나타내는 회로도이다.
도 31b는, 도 30에 도시한 행 선택선 구동부의 다른 디코더의 일 구성예를 나타내는 회로도이다.
도 32는, 도 31a에 도시한 디코더의 일 동작예를 나타내는 설명도이다.
도 33은, 다른 비교예에 따른 디코더의 일 구성예를 나타내는 회로도이다.
도 34는, 다른 변형예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 35는, 다른 변형예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 36은, 도 34에 도시한 행 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 37은, 다른 변형예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 38은, 도 34에 도시한 행 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 39는, 다른 변형예에 따른 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 40은, 다른 변형예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 41은, 도 39에 도시한 열 선택선 구동부에 있어서의 세트 동작의 일례를 나타내는 설명도이다.
도 42는, 다른 변형예에 따른 메모리 어레이 유닛에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 43은, 도 39에 도시한 열 선택선 구동부에 있어서의 세트 동작의 다른 동작예를 나타내는 설명도이다.
도 44는, 제2 실시 형태에 따른 메모리 어레이 유닛의 일 구성예를 나타내는 구성도이다.
도 45는, 도 44에 도시한 메모리 어레이의 일 구성예를 나타내는 사시도이다.
도 46은, 도 44에 도시한 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 47은, 도 44에 도시한 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 48은, 변형예에 따른 행 선택선 구동부의 일 구성예를 나타내는 회로도이다.
도 49는, 변형예에 따른 열 선택선 구동부의 일 구성예를 나타내는 회로도이다.
이하, 본 개시의 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제1 실시 형태(2개의 기억층 L0, L1을 갖는 예)
2. 제2 실시 형태(4개의 기억층 L0 내지 L3을 갖는 예)
<1. 제1 실시 형태>
[구성예]
도 1은, 일 실시 형태에 따른 기억 장치(기억 장치(1))의 일 구성예를 나타내는 것이다. 기억 장치(1)는, 저항 변화형의 기억 소자를 사용하여 데이터를 기억하는, 불휘발성의 기억 장치이다. 또한, 본 개시의 실시 형태에 따른 기억 장치의 제어 방법은, 본 실시 형태에 의해 구현화되므로, 함께 설명한다.
기억 장치(1)는, 컨트롤러(99)로부터의 지시에 기초하여, 데이터의 기입 동작 또는 데이터의 판독 동작을 선택적으로 행하는 것이다. 이 컨트롤러(99)는, 호스트(도시생략)로부터의 요구에 따라서, 기억 장치(1)에 대해서, 데이터의 기입 동작 또는 데이터의 판독 동작을 지시한다. 구체적으로는, 컨트롤러(99)는, 기억 장치(1)에 대해서, 데이터의 기입 동작을 지시하는 경우에는, 데이터의 기입을 지시하는 커맨드 신호 CMD, 어드레스 신호 ADR, 및 데이터 신호 DT를 공급한다. 이 경우에는, 기억 장치(1)는, 어드레스 신호 ADR이 나타내는 어드레스에, 데이터 신호 DT가 나타내는 데이터를 기입한다. 또한, 컨트롤러(99)는, 기억 장치(1)에 대해서, 데이터의 판독 동작을 지시하는 경우에는, 데이터의 판독을 지시하는 커맨드 신호 CMD 및 어드레스 신호 ADR을 공급한다. 이 경우에는, 기억 장치(1)는, 어드레스 신호 ADR이 나타내는 어드레스로부터 데이터를 판독하여, 판독한 데이터를 데이터 신호 DT로서 컨트롤러(99)에 공급하도록 되어 있다.
기억 장치(1)는, 인터페이스 회로 IF와, 복수의 뱅크 BK(이 예에서는 4개의 뱅크 BK1 내지 BK4)를 구비하고 있다. 복수의 뱅크 BK의 각각은, 복수의 메모리 어레이 유닛 MAU와, 마이크로컨트롤러 MCON을 갖고 있다. 기억 장치(1)는, 이 예에서는, 1매의 반도체 기판에 형성된, 소위 반도체 메모리 다이이다.
인터페이스 회로 IF는, 컨트롤러(99)와 통신을 행함과 함께, 각 뱅크 BK의 마이크로컨트롤러 MCON을 조정하는 것이다.
각 뱅크 BK에 있어서, 복수의 메모리 어레이 유닛 MAU의 각각은, 후술하는 바와 같이, 복수의 메모리 셀 MC를 포함하는 메모리 어레이 MA를 갖는 것이다. 복수의 메모리 어레이 유닛 MAU는, 반도체 기판에 있어서 매트릭스 형상으로 배치되어 있다. 각 메모리 어레이 유닛 MAU는, 2비트 단위로 액세스 가능하게 구성된 것이다. 마이크로컨트롤러 MCON은, 인터페이스 회로 IF로부터의 제어 신호에 기초하여, 복수의 메모리 어레이 유닛 MAU의 동작을 제어하는 것이다. 마이크로컨트롤러 MCON은, 각 메모리 어레이 유닛 MAU에 액세스할 때, 2비트 단위로 액세스할 수 있도록 되어 있다.
예를 들어, 각 메모리 어레이 유닛 MAU의 기억 용량을 8M 비트로 하고, 각 뱅크 BK에 메모리 어레이 유닛 MAU를 약 1000개(1k=32×32) 마련한 경우에는, 각 뱅크 BK의 기억 용량은 약 8G비트로 된다. 따라서, 이 예에서는, 기억 장치(1)의 기억 용량을, 32G비트로 할 수 있다. 이 경우, 예를 들어 컨트롤러(99)는, 2k비트 단위로 기억 장치(1)에 액세스할 수 있다. 인터페이스 회로 IF는, 이 컨트롤러(99)로부터의 지시에 기초하여, 1 액세스에 대해서 1개의 뱅크 BK를 선택한다. 선택된 뱅크 BK의 마이크로컨트롤러 MCON은, 1k개의 메모리 어레이 유닛 MAU의 각각에 대해서 2비트 단위로 액세스한다. 이와 같이 하여, 컨트롤러(99)는, 기억 장치(1)에 대해서 2k비트 단위로 데이터를 기입하고, 또는 기억 장치(1)로부터 2k비트 단위로 데이터를 판독할 수 있도록 되어 있다.
도 2는, 메모리 어레이 유닛 MAU의 일 구성예를 나타내는 것이다. 메모리 어레이 유닛 MAU는, 메모리 어레이 MA와, 어레이 구동부 AD를 갖고 있다. 이 예에서는, 설명의 편의상, 메모리 어레이 유닛 MAU의 기억 용량을 32비트로 하고 있다.
메모리 어레이 MA는, 복수의 행 선택선 RL(이 예에서는 8개의 행 선택선 RL0 내지 RL7)과, 복수의 열 선택선 CL(이 예에서는 4개의 열 선택선 CL0 내지 CL3)과, 복수의 메모리 셀 MC(이 예에서는 32개의 메모리 셀 MC0 내지 MC31)를 갖고 있다. 행 선택선 RL0 내지 RL7의 일단부 및 열 선택선 CL0 내지 CL3의 일단부는 어레이 구동부 AD에 접속된다. 메모리 셀 MC0 내지 MC31은, 도 2에 있어서, 행 선택선 RL0 내지 RL7과 열 선택선 CL0 내지 CL3의 사이에 32개의 교점에 대응하여 마련되어 있다.
또한, 이 예에서는, 8개의 행 선택선 RL0 내지 RL7 및 4개의 열 선택선 CL0 내지 CL3을 마련함으로써, 32(=8×4)개의 메모리 셀 MC를 형성하였다. 예를 들어, 상술한 바와 같이, 메모리 어레이 유닛 MAU의 기억 용량을 8M 비트로 하는 경우에는, 예를 들어 4k개의 행 선택선 RL과, 2k개의 열 선택선 CL을 형성함으로써, 8M(=2k×4k)개의 메모리 셀 MC를 형성할 수 있다.
도 3은, 메모리 어레이 MA의 일 구성예를 나타내는 것이다. 메모리 어레이 MA는, 소위 크로스 포인트형의 메모리 어레이이다. 행 선택선 RL0 내지 RL7은, 반도체의 기판면 S에 평행한 XY면 내에 있어서, X 방향으로 연신하도록 형성된다. 또한, 열 선택선 CL0 내지 CL3은, 이 XY면 내에 있어서, Y 방향으로 연신하도록 형성된다. 행 선택선 RL0 내지 RL3은, 동일한 층에 형성되고, 그 위의 층에 열 선택선 CL0 내지 CL3이 형성된다. 그리고, 열 선택선 CL0 내지 CL3이 형성된 층의 위의 층에, 행 선택선 RL4 내지 RL7이 형성된다. 이와 같이, 메모리 어레이 MA에서는, 행 선택선 RL이 형성된 층과, 열 선택선 CL이 형성된 층이, 교대로 배치된다.
4개의 행 선택선 RL0 내지 RL3이 형성된 층과 4개의 열 선택선 CL0 내지 CL3이 형성된 층 사이의 기억층 L0에는, 16(=4×4)개의 메모리 셀 MC(MC0 내지 MC15)가 형성되어 있다. 마찬가지로, 4개의 열 선택선 CL0 내지 CL3이 형성된 층과 4개의 행 선택선 RL4 내지 RL7이 형성된 층 사이의 기억층 L1에는, 16(=4×4)개의 메모리 셀 MC(MC16 내지 MC31)가 형성되어 있다.
도 4는, 메모리 셀 MC의 일 구성예를 나타내는 것이다. 메모리 셀 MC는, 기억 소자 VR과, 선택 소자 SE와, 단자 TU, TL을 갖고 있다.
기억 소자 VR은, 저항 변화형의 기억 소자이며, 양단간에 인가되는 전압의 전압차의 극성에 따라서, 가역적으로 저항 상태 RS가 변화하는 것이다. 바꿔 말하면, 기억 소자 VR은, 양단간에 흐르는 전류의 방향에 따라서, 가역적으로 저항 상태 RS가 변화하도록 되어 있다. 기억 소자 VR은, 예를 들어 이온원층 및 저항 변화층이 적층된 것을 사용할 수 있다. 기억 소자 VR의 일단부는, 메모리 셀 MC의 단자 TU에 접속되고, 타단부는 선택 소자 SE의 일단부에 접속된다.
도 5는, 기억 소자 VR의 저항값의 분포를 모식적으로 나타내는 것이다. 기억 소자 VR은, 식별 가능한 2개의 저항 상태 RS(고저항 상태 HRS 및 저저항 상태 LRS)를 취할 수 있다. 이 예에서는, 고저항 상태 HRS는, 데이터 "0"에 대응지어지고, 저저항 상태 LRS는, 예를 들어 데이터 "1"에 대응지어져 있다. 즉, 기억 소자 VR은, 1비트의 데이터를 기억하는 기억 소자로서 기능한다. 이하, 고저항 상태 HRS로부터 저저항 상태 LRS로 변화시키는 것을 "세트"라 칭하고, 저저항 상태 LRS로부터 고저항 상태 HRS로 변화시키는 것을 "리셋"이라 칭한다.
선택 소자 SE(도 4)는, 쌍방향 다이오드 특성을 갖는 것이다. 구체적으로는, 선택 소자 SE는, 양단간에 인가되는 전압의 전압차의 절댓값이 소정의 전압차보다도 큰 경우에 도통 상태(온 상태)로 되고, 전압차의 절댓값이 소정의 전압차보다도 작은 경우에 비도통 상태(오프 상태)로 되는 것이다. 선택 소자 SE의 일단부는 기억 소자 VR의 타단부에 접속되고, 타단부는 메모리 셀 MC의 TL 단자에 접속된다.
단자 TU는, 그 메모리 셀 MC가 형성된 기억층 위의 선택선에 접속되는 단자이며, 단자 TL은, 그 메모리 셀 MC가 형성된 기억층 아래의 선택선에 접속되는 단자이다. 구체적으로는, 도 3에 도시한 바와 같이, 기억층 L0에 형성된 메모리 셀 MC(메모리 셀 MC0 내지 MC15)에서는, 단자 TU는, 열 선택선 CL0 내지 CL3 중 어느 하나에 접속되고, 단자 TL은, 행 선택선 RL0 내지 RL3 중 어느 하나에 접속된다. 마찬가지로, 기억층 L1에 형성된 메모리 셀 MC(메모리 셀 MC16 내지 MC31)에서는, 단자 TU는, 행 선택선 RL4 내지 RL7 중 어느 하나에 접속되고, 단자 TL은, 열 선택선 CL0 내지 CL3 중 어느 하나에 접속된다. 상술한 바와 같이, 단자 TU는 기억 소자 VR의 일단부에 접속되고, 단자 TL은 선택 소자 SE의 타단부에 접속된다. 바꿔 말하면, 메모리 셀 MC에서는, 도 3에 도시한 바와 같이, 기억층 L0, L1 중 어느 하나에 형성되어 있는지에 관계없이, 기억 소자 VR이 선택 소자 SE의 상층에 형성되도록 되어 있다.
이와 같이, 기억 장치(1)에서는, 각 기억층에 있어서, 적층 순서가 동일하기 때문에, 비용을 삭감할 수 있음과 함께, 품질을 높일 수 있다. 즉, 예를 들어 기억층 L0에서는 기억 소자 VR을 선택 소자 SE의 상층에 형성하고, 기억층 L1에서는 선택 소자 SE를 기억 소자 VR의 상층에 형성한 경우에는, 제조 공정이 복잡해질 우려가 있으며, 또한, 기억층 L0에 형성된 메모리 셀 MC의 특성과 기억층 L1에 형성된 메모리 셀 MC의 특성의 사이에 특성차가 발생할 우려가 있다. 한편, 기억 장치(1)에서는, 각 기억층에 있어서, 적층 순서를 동일하게 하였으므로, 제조 공정을 심플하게 할 수 있어, 비용을 삭감할 수 있다. 또한, 기억층 L0에 형성된 메모리 셀 MC의 특성과 기억층 L1에 형성된 메모리 셀 MC의 특성 사이의 특성차를 억제할 수 있어, 품질을 높일 수 있게 되어 있다.
어레이 구동부 AD(도 2)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 행 선택선 RL0 내지 RL7, 및 열 선택선 CL0 내지 CL3에 대해서 선택적으로 전압을 인가함으로써, 메모리 셀 MC에 대해서 데이터를 기입하거나, 혹은 메모리 셀 MC로부터 데이터를 판독하는 것이다.
어레이 구동부 AD는, 세트 동작 OP1 또는 리셋 동작 OP2를 행함으로써, 메모리 셀 MC에 데이터를 기입한다. 또한, 어레이 구동부 AD는, 센스 동작 OP3을 행함으로써, 메모리 셀 MC에 기억된 데이터를 판독한다.
구체적으로는, 어레이 구동부 AD는, 기억층 L0에 형성된 메모리 셀 MC0 내지 MC15 중 어떤 메모리 셀 MC에 대해서 세트 동작 OP1을 행하는 경우에는, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vpset(예를 들어 6V)를 인가함과 함께, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vnset(예를 들어 0V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 또한, 어레이 구동부 AD는, 기억층 L1에 형성된 메모리 셀 MC16 내지 MC31 중 어떤 메모리 셀 MC에 대해서 세트 동작 OP1을 행하는 경우에는, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vpset(예를 들어 6V)를 인가함과 함께, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vnset(예를 들어 0V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 선택된 메모리 셀 MC에서는, 도 4에 도시한 바와 같이, 단자 TU에 있어서의 전압이 단자 TL에 있어서의 전압보다도 높아지고, 선택 소자 SE가 온 상태로 되어, 단자 TU로부터 단자 TL로 세트 전류 Iset가 흐름으로써, 기억 소자 VR이 세트된다.
또한, 어레이 구동부 AD는, 기억층 L0에 형성된 메모리 셀 MC0 내지 MC15 중 어떤 메모리 셀 MC에 대해서 리셋 동작 OP2를 행하는 경우에는, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vnrst(예를 들어 0V)를 인가함과 함께, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vprst(예를 들어 6V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 또한, 어레이 구동부 AD는, 기억층 L1에 형성된 메모리 셀 MC16 내지 MC31 중 어떤 메모리 셀 MC에 대해서 리셋 동작 OP2를 행하는 경우에는, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vnrst(예를 들어 0V)를 인가함과 함께, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vprst(예를 들어 6V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 선택된 메모리 셀 MC에서는, 도 4에 도시한 바와 같이, 단자 TL에 있어서의 전압이 단자 TU에 있어서의 전압보다도 높아지고, 선택 소자 SE가 온 상태로 되어, 단자 TL로부터 단자 TU로 리셋 전류 Irst가 흐름으로써, 기억 소자 VR이 리셋된다.
또한, 어레이 구동부 AD는, 기억층 L0에 형성된 메모리 셀 MC0 내지 MC15 중 어떤 메모리 셀 MC에 대해서 센스 동작 OP3을 행하는 경우에는, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vpsns(예를 들어 5V)를 인가함과 함께, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vnsns(예를 들어 1V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 또한, 어레이 구동부 AD는, 기억층 L1에 형성된 메모리 셀 MC16 내지 MC31 중 어떤 메모리 셀 MC에 대해서 센스 동작 OP3을 행하는 경우에는, 그 메모리 셀 MC에 관한 행 선택선 RL에 선택 전압 Vpsns(예를 들어 5V)를 인가함과 함께, 그 메모리 셀 MC에 관한 열 선택선 CL에 선택 전압 Vnsns(예를 들어 1V)를 인가함으로써, 그 메모리 셀 MC를 선택한다. 선택된 메모리 셀 MC에서는, 도 4에 도시한 바와 같이, 단자 TU에 있어서의 전압이 단자 TL에 있어서의 전압보다도 높아지고, 단자 TU로부터 단자 TL로 센스 전류 Isns가 흐른다. 그리고, 감지 증폭기(24A, 24B)(후술)가, 이 메모리 셀 MC에 있어서 발생하는 전압을 검출함으로써, 기억 소자 VR의 저항 상태 RS를 판별한다. 센스 동작 OP3에서는, 예를 들어 세트 동작 OP1에 비하여, 단자 TU에 있어서의 전압과 단자 TL에 있어서의 전압의 전압차가 작으므로, 선택 소자 SE가 충분히 온 상태로 되지 않기 때문에, 기억 소자 VR은 세트되지 않는다. 그 결과, 센스 동작 OP3에서는, 기억 소자 VR의 저항 상태 RS가 유지되도록 되어 있다.
또한, 어레이 구동부 AD는, 메모리 셀 MC0 내지 MC31 중 어떤 메모리 셀 MC에 대해서, 세트 동작 OP1, 리셋 동작 OP2 및 센스 동작 OP3의 어느 것도 행하지 않는 경우에는, 그 메모리 셀 MC에 관한 행 선택선 RL에 비선택 전압 Vinh(예를 들어 3V)를 인가함과 함께, 그 메모리 셀 MC에 관한 열 선택선 CL에 비선택 전압 Vinh(예를 들어 3V)를 인가한다. 이에 의해, 그 메모리 셀 MC에서는, 단자 TU, TL에 있어서의 전압이 서로 동등해져서, 선택 소자 SE는 오프 상태가 되고, 전류는 거의 흐르지 않는다. 그 결과, 이 메모리 셀 MC에서는, 기억 소자 VR의 저항 상태 RS가 유지되도록 되어 있다.
어레이 구동부 AD는, 행 선택선 구동부(20)와, 열 선택선 구동부(30)를 갖고 있다. 행 선택선 구동부(20)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 행 선택선 RL0 내지 RL7에 대해서 선택적으로 전압을 인가하는 것이다. 열 선택선 구동부(30)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 열 선택선 CL0 내지 CL3에 대해서 선택적으로 전압을 인가하는 것이다. 이하에, 행 선택선 구동부(20) 및 열 선택선 구동부(30)에 대하여, 상세히 설명한다.
(행 선택선 구동부(20))
도 6은, 행 선택선 구동부(20)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(20)는, 전압 선택 회로(21A, 21B)와, 전류 제한(컴플리언스) 회로(22A, 22B)와, 디코더(23A, 23B)와, 감지 증폭기(24A, 24B)를 갖고 있다. 또한, 행 선택선 구동부(20)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset, Vgrrst, Vgrsns, Vgr0 내지 Vgr7에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgrsetb, Vgrrstb, Vgrsns, Vgr0b 내지 Vgr7b를 각각 생성하는 반전 회로도 갖고 있다. 전압 선택 회로(21A), 전류 제한 회로(22A), 디코더(23A), 및 감지 증폭기(24A)는, 구동부(20A)를 구성하고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(23B), 및 감지 증폭기(24B)는, 구동부(20B)를 구성하고 있다.
전압 선택 회로(21A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset, Vgrrst, Vgrsns에 기초하여, 선택 전압 Vnset, Vprst, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(21A)는, 트랜지스터(201 내지 203)를 갖고 있다. 트랜지스터(201, 203)는, N형의 MOS(Metal Oxide Semiconductor) 트랜지스터이며, 트랜지스터(202)는, P형의 MOS 트랜지스터이다. 트랜지스터(201)의 게이트에는 논리 신호 Vgrset가 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(202)의 게이트에는 논리 신호 Vgrrst의 반전 신호인 논리 신호 Vgrrstb가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N21에 접속된다. 트랜지스터(203)의 게이트에는 논리 신호 Vgrsns가 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N21에 접속된다.
전압 선택 회로(21A)는, 세트 동작 OP1에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrset에 기초하여 선택 전압 Vnset(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(21A)는, 리셋 동작 OP2에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrrst에 따른 저레벨의 논리 신호 Vgrrstb에 기초하여 선택 전압 Vprst(예를 들어 6V)를 출력한다. 또한, 전압 선택 회로(21A)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrsns에 기초하여 선택 전압 Vnsns(예를 들어 1V)를 출력하도록 되어 있다.
전류 제한 회로(22A)는, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vpcmp, Vncmp에 기초하여, 전압 선택 회로(21A)와 디코더(23A)의 사이에 흐르는 전류의 전류값을 제한하는 것이다. 전류 제한 회로(22A)는, 트랜지스터(204, 205)를 갖고 있다. 트랜지스터(204)는, P형의 MOS 트랜지스터이며, 트랜지스터(205)는, N형의 MOS 트랜지스터이다. 트랜지스터(204)의 게이트에는 신호 Vpcmp가 공급되고, 소스는 노드 N21A에 접속되며, 드레인은 노드 N23A에 접속된다. 트랜지스터(205)의 게이트에는 신호 Vncmp가 공급되고, 소스는 노드 N21A에 접속되며, 드레인은 노드 N23A에 접속된다.
전류 제한 회로(22A)는, 세트 동작 OP1에 있어서, 전압 선택 회로(21A)가 선택 전압 Vnset(예를 들어 0V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vncmp에 기초하여, 디코더(23A)로부터 전압 선택 회로(21A)에 흐르는 전류의 전류값이 소정의 전류값(예를 들어 10uA) 이하로 되도록 제한한다. 또한, 전류 제한 회로(22A)는, 리셋 동작 OP2에 있어서, 전압 선택 회로(21A)가 선택 전압 Vprst(예를 들어 6V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 저레벨의 신호 Vpcmp에 기초하여, 전류를 제한하지 않도록 동작한다. 또한, 전류 제한 회로(22A)는, 센스 동작 OP3에 있어서, 전압 선택 회로(21A)가 선택 전압 Vnsns(예를 들어 1V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vncmp에 기초하여, 디코더(23A)로부터 전압 선택 회로(21A)에 흐르는 전류의 전류값이 소정의 전류값(예를 들어 1μA) 이하로 되도록 제한하게 되어 있다.
디코더(23A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0 내지 Vgr3에 기초하여, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압을, 행 선택선 RL0 내지 RL3에 선택적으로 인가하는 것이다. 디코더(23A)는, 트랜지스터(206 내지 213)를 갖고 있다. 트랜지스터(206 내지 213)는, N형의 MOS 트랜지스터이다. 트랜지스터(206)의 게이트에는 논리 신호 Vgr0이 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(207)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(207)의 게이트에는 논리 신호 Vgr0의 반전 신호인 논리 신호 Vgr0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(206)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(208)의 게이트에는 논리 신호 Vgr1의 반전 신호인 논리 신호 Vgr1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(209)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(209)의 게이트에는 논리 신호 Vgr1이 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(208)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(210)의 게이트에는 논리 신호 Vgr2가 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(211)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(211)의 게이트에는 논리 신호 Vgr2의 반전 신호인 논리 신호 Vgr2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(210)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(212)의 게이트에는 논리 신호 Vgr3의 반전 신호인 논리 신호 Vgr3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(213)의 드레인 및 행 선택선 RL3에 접속된다. 트랜지스터(213)의 게이트에는 논리 신호 Vgr3이 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(212)의 드레인 및 행 선택선 RL3에 접속된다.
감지 증폭기(24A)는, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vsaen에 기초하여, 메모리 셀 MC의 저항 상태 RS를 판정하는 것이다. 감지 증폭기(24A)는, 차동 증폭기를 구성하는 것이다. 감지 증폭기(24A)는, 트랜지스터(214 내지 218)를 갖고 있다. 트랜지스터(214 내지 216)는, N형의 MOS 트랜지스터이며, 트랜지스터(217, 218)는, P형의 MOS 트랜지스터이다. 트랜지스터(214)의 게이트에는 신호 Vsaen이 공급되고, 드레인은 트랜지스터(215, 216)의 소스에 접속되며, 소스에는 전압 Vss가 공급된다. 이 트랜지스터(214)는, 차동 증폭기의 전류원으로서 기능한다. 트랜지스터(215)의 게이트에는 전압 Vref가 공급되고, 드레인은 트랜지스터(217)의 드레인에 접속되며, 소스는 트랜지스터(216)의 소스 및 트랜지스터(214)의 드레인에 접속된다. 트랜지스터(216)의 게이트는 노드 N23A에 접속되고, 드레인은 트랜지스터(218)의 드레인 및 트랜지스터(217, 218)의 게이트에 접속되며, 소스는 트랜지스터(215)의 소스 및 트랜지스터(214)의 드레인에 접속된다. 트랜지스터(215, 216)는, 차동 증폭기의 차동쌍 트랜지스터로서 기능한다. 트랜지스터(217)의 게이트는 트랜지스터(218)의 게이트 및 트랜지스터(216, 218)의 드레인에 접속되고, 소스에는 전압 Vpp가 공급되며, 드레인은 트랜지스터(215)의 드레인에 접속된다. 트랜지스터(218)의 게이트는 트랜지스터(217)의 게이트 및 트랜지스터(216, 218)의 드레인에 접속되고, 소스에는 전압 Vpp가 공급되며, 드레인은 트랜지스터(217, 218)의 게이트 및 트랜지스터(216)의 드레인에 접속된다. 트랜지스터(217, 218)는, 차동 증폭기의 능동 부하로서 기능한다.
감지 증폭기(24A)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vsaen에 기초하여, 트랜지스터(214)가 전류원으로서 기능하고, 노드 N23A에 있어서의 전압과 전압 Vref를 비교함으로써 신호 SAout0을 생성한다. 그리고, 감지 증폭기(24A)는, 이 신호 SAout0을 마이크로컨트롤러 MCON에 공급한다. 또한, 감지 증폭기(24A)는, 센스 동작 OP3을 행하지 않는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 저레벨인 신호 Vsaen에 기초하여, 트랜지스터(214)가 오프 상태로 된다. 이에 의해, 감지 증폭기(24A)는 소비 전력을 저감할 수 있게 되어 있다.
전압 선택 회로(21B)는, 전압 선택 회로(21A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset, Vgrrst, Vgrsns에 기초하여, 선택 전압 Vpset, Vnrst, Vpsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(21B)는, 트랜지스터(221 내지 223)를 갖고 있다. 트랜지스터(221, 223)는, P형의 MOS 트랜지스터이며, 트랜지스터(222)는, N형의 MOS 트랜지스터이다. 트랜지스터(221)의 게이트에는 논리 신호 Vgrset의 반전 신호인 논리 신호 Vgrsetb가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(222)의 게이트에는 논리 신호 Vgrrst가 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(223)의 게이트에는 논리 신호 Vgrsns의 반전 신호인 논리 신호 Vgrsnsb가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N21B에 접속된다.
전압 선택 회로(21B)는, 세트 동작 OP1에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrset에 따른 저레벨의 논리 신호 Vgrsetb에 기초하여 선택 전압 Vpset(예를 들어 6V)를 출력한다. 또한, 전압 선택 회로(21B)는, 리셋 동작 OP2에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrrst에 기초하여 선택 전압 Vnrst(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(21B)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgrsns에 따른 저레벨의 논리 신호 Vgrsnsb에 기초하여 선택 전압 Vpsns(예를 들어 5V)를 출력하도록 되어 있다.
전류 제한 회로(22B)는, 전류 제한 회로(22A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vpcmp, Vncmp에 기초하여, 전압 선택 회로(21B)와 디코더(23B)의 사이에 흐르는 전류의 전류값을 제한하는 것이다. 전류 제한 회로(22B)의 구성은, 전류 제한 회로(22A)의 구성과 마찬가지이다. 전류 제한 회로(22B)는, 트랜지스터(224, 225)를 갖고 있다. 트랜지스터(224, 225)는, 전류 제한 회로(22A)의 트랜지스터(204, 205)에 각각 대응하고 있다.
전류 제한 회로(22B)는, 세트 동작 OP1에 있어서, 전압 선택 회로(21B)가 선택 전압 Vpset(예를 들어 6V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vpcmp에 기초하여, 전압 선택 회로(21B)로부터 디코더(23B)에 흐르는 전류의 전류값이 소정의 전류값(예를 들어 10μA) 이하로 되도록 제한한다. 또한, 전류 제한 회로(22B)는, 리셋 동작 OP2에 있어서, 전압 선택 회로(21B)가 선택 전압 Vnrst(예를 들어 0V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 신호 Vncmp에 기초하여, 전류를 제한하지 않도록 동작한다. 또한, 전류 제한 회로(22B)는, 센스 동작 OP3에 있어서, 전압 선택 회로(21B)가 선택 전압 Vpsns(예를 들어 5V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vpcmp에 기초하여, 전압 선택 회로(21B)로부터 디코더(23B)에 흐르는 전류의 전류값이 소정의 전류값(예를 들어 1μA) 이하로 되도록 제한하도록 되어 있다.
디코더(23B)는, 디코더(23A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr4 내지 Vgr7에 기초하여, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압을, 행 선택선 RL4 내지 RL7에 선택적으로 인가하는 것이다. 디코더(23B)는, 트랜지스터(226 내지 233)를 갖고 있다. 트랜지스터(226 내지 233)는, N형의 MOS 트랜지스터이다. 트랜지스터(226)의 게이트에는 논리 신호 Vgr4가 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(227)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(227)의 게이트에는 논리 신호 Vgr4의 반전 신호인 논리 신호 Vgr4b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(226)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(228)의 게이트에는 논리 신호 Vgr5의 반전 신호인 논리 신호 Vgr5b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(229)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(229)의 게이트에는 논리 신호 Vgr5가 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(228)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(230)의 게이트에는 논리 신호 Vgr6이 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(231)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(231)의 게이트에는 논리 신호 Vgr6의 반전 신호인 논리 신호 Vgr6b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(230)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(232)의 게이트에는 논리 신호 Vgr7의 반전 신호인 논리 신호 Vgr7b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(233)의 드레인 및 행 선택선 RL7에 접속된다. 트랜지스터(233)의 게이트에는 논리 신호 Vgr7이 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(232)의 드레인 및 행 선택선 RL7에 접속된다.
감지 증폭기(24B)는, 감지 증폭기(24A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vsaen에 기초하여, 메모리 셀 MC의 저항 상태 RS를 판정하는 것이다. 감지 증폭기(24B)의 구성은, 감지 증폭기(24A)의 구성과 마찬가지이다. 감지 증폭기(24B)는, 트랜지스터(234 내지 238)를 갖고 있다. 트랜지스터(234 내지 238)는, 감지 증폭기(24A)의 트랜지스터(214 내지 218)에 각각 대응하고 있다.
감지 증폭기(24B)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vsaen에 기초하여, 트랜지스터(234)가 전류원으로서 기능하고, 노드 N23B에 있어서의 전압과 전압 Vref를 비교함으로써 신호 SAout1을 생성한다. 그리고, 감지 증폭기(24B)는, 이 신호 SAout1을 마이크로컨트롤러 MCON에 공급한다. 또한, 감지 증폭기(24B)는, 센스 동작 OP3을 행하지 않는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 저레벨인 신호 Vsaen에 기초하여, 트랜지스터(234)가 오프 상태로 된다. 이에 의해, 감지 증폭기(24B)는 소비 전력을 저감할 수 있도록 되어 있다.
(열 선택선 구동부(30))
도 7은, 열 선택선 구동부(30)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(30)는, 전압 선택 회로(31A, 31B)와, 디코더(32A, 32B)를 갖고 있다. 또한, 열 선택선 구동부(30)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1, Vgc0 내지 Vgc3에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgcset0b, Vgcset1b, Vgcrst0b, Vgcrst1b, Vgcsns0b, Vgcsns1b, Vgc0b 내지 Vgc3b를 각각 생성하는 반전 회로도 갖고 있다. 전압 선택 회로(31A) 및 디코더(32A)는, 구동부(30A)를 구성하고, 전압 선택 회로(31B) 및 디코더(32B)는, 구동부(30B)를 구성한다.
전압 선택 회로(31A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(31A)는, 트랜지스터(301 내지 306)를 갖고 있다. 트랜지스터(301, 303, 305)는 P형의 MOS 트랜지스터이며, 트랜지스터(302, 304, 306)는 N형의 MOS 트랜지스터이다. 트랜지스터(301)의 게이트에는 논리 신호 Vgcset0의 반전 신호인 논리 신호 Vgcset0b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(302)의 게이트에는 논리 신호 Vgcset1이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(303)의 게이트에는 논리 신호 Vgcrst1의 반전 신호인 논리 신호 Vgcrst1b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(304)의 게이트에는 논리 신호 Vgcrst0이 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(305)의 게이트에는 논리 신호 Vgcsns0의 반전 신호인 논리 신호 Vgcsns0b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(306)의 게이트에는 논리 신호 Vgcsns1이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N32A에 접속된다.
전압 선택 회로(31A)는, 세트 동작 OP1에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcset0에 따른 저레벨의 논리 신호 Vgcset0b에 기초하여 선택 전압 Vpset(예를 들어 6V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcset1에 기초하여 선택 전압 Vnset(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(31A)는, 리셋 동작 OP2에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcrst1에 따른 저레벨의 논리 신호 Vgcrst1b에 기초하여 선택 전압 Vprst(예를 들어 6V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcrst0에 기초하여 선택 전압 Vnrst(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(31A)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcsns0에 따른 저레벨의 논리 신호 Vgcsns0b에 기초하여 선택 전압 Vpsns(예를 들어 5V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcsns1에 기초하여 선택 전압 Vnsns(예를 들어 1V)를 출력하도록 되어 있다.
디코더(32A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0, Vgc1에 기초하여, 전압 선택 회로(31A)로부터 공급된 선택 전압을, 열 선택선 CL0, CL1에 선택적으로 인가하는 것이다. 디코더(32A)는, 트랜지스터(307 내지 310)를 갖고 있다. 트랜지스터(307 내지 310)는, N형의 MOS 트랜지스터이다. 트랜지스터(307)의 게이트에는 논리 신호 Vgc0이 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(308)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(308)의 게이트에는 논리 신호 Vgc0의 반전 신호인 논리 신호 Vgc0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(307)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(309)의 게이트에는 논리 신호 Vgc1의 반전 신호인 논리 신호 Vgc1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(310)의 드레인 및 열 선택선 CL1에 접속된다. 트랜지스터(310)의 게이트에는 논리 신호 Vgc1이 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(309)의 드레인 및 열 선택선 CL1에 접속된다.
전압 선택 회로(31B)는, 전압 선택 회로(31A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(31B)는, 트랜지스터(321 내지 326)를 갖고 있다. 트랜지스터(321, 323, 325)는 P형의 MOS 트랜지스터이며, 트랜지스터(322, 324, 326)는 N형의 MOS 트랜지스터이다. 트랜지스터(321)의 게이트에는 논리 신호 Vgcset1의 반전 신호인 논리 신호 Vgcset1b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(322)의 게이트에는 논리 신호 Vgcset0이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(323)의 게이트에는 논리 신호 Vgcrst0의 반전 신호인 논리 신호 Vgcrst0b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(324)의 게이트에는 논리 신호 Vgcrst1이 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(325)의 게이트에는 논리 신호 Vgcsns1의 반전 신호인 논리 신호 Vgcsns1b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(326)의 게이트에는 논리 신호 Vgcsns0이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N32B에 접속된다.
전압 선택 회로(31B)는, 세트 동작 OP1에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcset1에 따른 저레벨의 논리 신호 Vgcset1b에 기초하여 선택 전압 Vpset(예를 들어 6V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcset0에 기초하여 선택 전압 Vnset(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(31B)는, 리셋 동작 OP2에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcrst0에 따른 저레벨의 논리 신호 Vgcrst0b에 기초하여 선택 전압 Vprst(예를 들어 6V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcrst1에 기초하여 선택 전압 Vnrst(예를 들어 0V)를 출력한다. 또한, 전압 선택 회로(31B)는, 센스 동작 OP3에 있어서, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcsns1에 따른 저레벨의 논리 신호 Vgcsns1b에 기초하여 선택 전압 Vpsns(예를 들어 5V)를 출력하거나, 혹은 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 논리 신호 Vgcsns0에 기초하여 선택 전압 Vnsns(예를 들어 1V)를 출력하도록 되어 있다.
디코더(32B)는, 디코더(32A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc2, Vgc3에 기초하여, 전압 선택 회로(31B)로부터 공급된 선택 전압을, 열 선택선 CL2, CL3에 선택적으로 인가하는 것이다. 디코더(32B)는, 트랜지스터(327 내지 330)를 갖고 있다. 트랜지스터(327 내지 330)는, N형의 MOS 트랜지스터이다. 트랜지스터(327)의 게이트에는 논리 신호 Vgc2가 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(328)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(328)의 게이트에는 논리 신호 Vgc2의 반전 신호인 논리 신호 Vgc2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(327)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(329)의 게이트에는 논리 신호 Vgc3의 반전 신호인 논리 신호 Vgc3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(330)의 드레인 및 열 선택선 CL3에 접속된다. 트랜지스터(330)의 게이트에는 논리 신호 Vgc3이 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(329)의 드레인 및 열 선택선 CL3에 접속된다.
이 구성에 의해, 어레이 구동부 AD의 행 선택선 구동부(20)는, 후술하는 바와 같이, 예를 들어 세트 동작 OP1에 있어서, 행 선택선 RL0 내지 RL3 중 어느 하나에 대해서 선택 전압 Vnset(예를 들어 0V)를 인가함과 함께, 행 선택선 RL4 내지 RL7 중 어느 하나에 대해서 선택 전압 Vpset(예를 들어 6V)를 인가한다. 그리고, 어레이 구동부 AD의 열 선택선 구동부(30)는, 세트 동작 OP1에 있어서, 열 선택선 CL0 또는 열 선택선 CL1에 대해서 선택 전압 Vpset(예를 들어 6V) 및 선택 전압 Vnset(예를 들어 0V) 중 한쪽을 인가함과 함께, 열 선택선 CL2 또는 열 선택선 CL3에 대해서, 선택 전압 Vpset 및 선택 전압 nset 중 다른 쪽을 인가한다. 이에 의해, 메모리 어레이 MA에서는, 32개의 메모리 셀 MC 중 2개의 메모리 셀 MC의 기억 소자 VR이 선택된다. 그 때, 메모리 어레이 유닛 MAU에는, 서로 다른 2개의 전류 경로가 형성된다. 리셋 동작 OP2나, 센스 동작 OP3에 대해서도 마찬가지이다. 이에 의해, 기억 장치(1)에서는, 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성을 높일 수 있도록 되어 있다.
여기서, 메모리 어레이 MA는, 본 개시에 있어서의 「제1 기억부」의 일 구체예에 대응한다. 행 선택선 RL0 내지 RL3은, 본 개시에 있어서의 「복수의 제1 선택선」의 일 구체예에 대응하고, 행 선택선 RL4 내지 RL7은, 본 개시에 있어서의 「복수의 제2 선택선」의 일 구체예에 대응한다. 열 선택선 CL0, CL1은, 본 개시에 있어서의 「복수의 제3 선택선」의 일 구체예에 대응하고, 열 선택선 CL2, CL3은, 본 개시에 있어서의 「복수의 제4 선택선」의 일 구체예에 대응한다. 행 선택선 구동부(20)는, 본 개시에 있어서의 「제1 선택선 구동부」의 일 구체예에 대응한다. 구동부(20A)는, 본 개시에 있어서의 「제1 구동부」의 일 구체예에 대응하고, 구동부(20B)는, 본 개시에 있어서의 「제2 구동부」의 일 구체예에 대응한다. 열 선택선 구동부(30)는, 본 개시에 있어서의 「제2 선택선 구동부」의 일 구체예에 대응한다. 구동부(30A)는, 본 개시에 있어서의 「제3 구동부」의 일 구체예에 대응하고, 구동부(30B)는, 본 개시에 있어서의 「제4 구동부」의 일 구체예에 대응한다. 예를 들어 선택 전압 Vpset는, 본 개시에 있어서의 「제1 선택 전압」의 일 구체예에 대응하고, 선택 전압 Vnset는, 본 개시에 있어서의 「제2 선택 전압」의 일 구체예에 대응한다.
디코더(23A)는, 본 개시에 있어서의 「제1 전압 인가부」의 일 구체예에 대응한다. 트랜지스터(206, 209, 210, 213)는, 본 개시에 있어서의 「복수의 제1 스위치」의 일 구체예에 대응한다. 논리 신호 Vgr0, Vgr0b, Vgr1, Vgr1b, Vgr2, Vgr2b, Vgr3, Vgr3b는, 본 개시에 있어서의 「제1 선택 신호」의 일 구체예에 대응한다. 전압 선택 회로(21A)는, 본 개시에 있어서의 「제1 공급부」의 일 구체예에 대응한다. 디코더(23B)는, 본 개시에 있어서의 「제2 전압 인가부」의 일 구체예에 대응한다. 트랜지스터(226, 229, 230, 233)는, 본 개시에 있어서의 「복수의 제2 스위치」의 일 구체예에 대응한다. 논리 신호 Vgr4, Vgr4b, Vgr5, Vgr5b, Vgr6, Vgr6b, Vgr7, Vgr7b는, 본 개시에 있어서의 「제2 선택 신호」의 일 구체예에 대응한다. 전압 선택 회로(21B)는, 본 개시에 있어서의 「제2 공급부」의 일 구체예에 대응한다. 디코더(32A)는, 본 개시에 있어서의 「제3 전압 인가부」의 일 구체예에 대응한다. 트랜지스터(307, 310)는, 본 개시에 있어서의 「복수의 제3 스위치」의 일 구체예에 대응한다. 논리 신호 Vgc0, Vgc0b, Vgc1, Vgc1b는, 본 개시에 있어서의 「제3 선택 신호」의 일 구체예에 대응한다. 전압 선택 회로(31A)는, 본 개시에 있어서의 「제3 공급부」의 일 구체예에 대응한다. 디코더(32B)는, 본 개시에 있어서의 「제4 전압 인가부」의 일 구체예에 대응한다. 트랜지스터(327, 330)는, 본 개시에 있어서의 「복수의 제4 스위치」의 일 구체예에 대응한다. 논리 신호 Vgc2, Vgc2b, Vgc3, Vgc3b는, 본 개시에 있어서의 「제4 선택 신호」의 일 구체예에 대응하는 전압 선택 회로(31B)는, 본 개시에 있어서의 「제4 공급부」의 일 구체예에 대응한다.
[동작 및 작용]
계속해서, 본 실시 형태의 기억 장치(1)의 동작 및 작용에 대하여 설명한다.
(전체 동작 개요)
우선, 도 1, 2를 참조하여, 기억 장치(1)의 전체 동작 개요를 설명한다. 인터페이스 회로 IF(도 1)는, 컨트롤러(99)와 통신을 행함과 함께, 각 뱅크 BK의 마이크로컨트롤러 MCON을 조정한다. 각 뱅크 BK에 있어서, 마이크로컨트롤러 MCON은, 인터페이스 회로 IF로부터의 제어 신호에 기초하여, 복수의 메모리 어레이 유닛 MAU의 동작을 제어한다. 각 메모리 어레이 유닛 MAU에 있어서, 어레이 구동부 AD의 행 선택선 구동부(20)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 행 선택선 RL0 내지 RL7에 대해서 선택적으로 전압을 인가한다. 어레이 구동부 AD의 열 선택선 구동부(30)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 열 선택선 CL0 내지 CL3에 대해서 선택적으로 전압을 인가한다. 어레이 구동부 AD는, 세트 동작 OP1 또는 리셋 동작 OP2를 행함으로써, 메모리 셀 MC에 데이터를 기입한다. 또한, 어레이 구동부 AD는, 센스 동작 OP3을 행함으로써, 메모리 셀 MC에 기억된 데이터를 판독한다.
(상세 동작)
이하에, 메모리 어레이 유닛 MAU에 있어서의 31개의 메모리 셀 MC 중 2개의 메모리 셀 MC(이 예에서는 메모리 셀 MC6, MC25)를 선택했을 때의, 세트 동작 OP1, 리셋 동작 OP2, 및 센스 동작 OP3에 대하여, 상세히 설명한다.
(세트 동작 OP1)
도 8은, 2개의 메모리 셀 MC6, MC25에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 8에 있어서, 선택 전압 Vpset(이 예에서는 6V)가 인가된 선택선을 굵은 실선으로 나타내고, 선택 전압 Vnset(이 예에서는 0V)가 인가된 선택선을 굵은 파선으로 나타내며, 비선택 전압 Vinh(이 예에서는 3V)가 인가된 선택선을 가는 실선으로 나타낸다. 전압 VCL0 내지 VCL3은, 열 선택선 CL0 내지 CL3의 전압을 각각 나타내고, 전압 VRL0 내지 VRL7은, 행 선택선 RL0 내지 RL7의 전압을 각각 나타낸다.
도 9a, 9b는, 세트 동작 OP1에 있어서의 어레이 구동부 AD의 동작을 모식적으로 나타내는 것으로, 도 9a는, 행 선택선 구동부(20)의 동작을 나타내고, 도 9b는, 열 선택선 구동부(30)의 동작을 나타낸다. 도 9a에 있어서, 전압 선택 회로(21A, 21B)의 각 트랜지스터, 디코더(23A, 23B)의 각 트랜지스터, 감지 증폭기(24A)의 트랜지스터(214) 및 감지 증폭기(24B)의 트랜지스터(234)를, 그 트랜지스터의 동작 상태를 나타내는 스위치를 사용하여 나타내고 있다. 마찬가지로, 도 9b에 있어서, 전압 선택 회로(31A, 31B)의 각 트랜지스터 및 디코더(32A, 32B)의 각 트랜지스터를, 그 트랜지스터의 동작 상태를 나타내는 스위치를 사용하여 나타내고 있다.
도 8의 예에서는, 행 선택선 구동부(20)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL6에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL5, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 9a에 도시한 바와 같이, 행 선택선 구동부(20)의 전압 선택 회로(21A)에서는, 트랜지스터(201)가 온 상태로 됨과 함께, 트랜지스터(202, 203)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 한편, 전압 선택 회로(21B)에서는, 트랜지스터(221)가 온 상태로 됨과 함께, 트랜지스터(222, 223)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다. 즉, 행 선택선 구동부(20)에서는, 트랜지스터(201)의 게이트에는 논리 신호 Vgrset가 공급되고, 트랜지스터(221)의 게이트에는 논리 신호 Vgrset의 반전 신호인 논리 신호 Vgrsetb가 공급되기 때문에, 논리 신호 Vgrset를 고레벨로 함으로써, 트랜지스터(201, 221)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(21A, 21B)는, 세트 동작 OP1에 있어서 사용하는 2개의 선택 전압 Vpset, Vnset 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(23A)에서는, 트랜지스터(207, 209, 211, 212)가 온 상태로 됨과 함께, 트랜지스터(206, 208, 210, 213)가 오프 상태로 된다. 그 결과, 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(23B)에서는, 트랜지스터(227, 228, 230, 232)가 온 상태로 됨과 함께, 트랜지스터(226, 229, 231, 233)가 오프 상태로 된다. 그 결과, 디코더(23B)는, 행 선택선 RL6에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 행 선택선 RL4, RL5, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 이 세트 동작 OP1에서는, 감지 증폭기(24A)의 트랜지스터(214) 및 감지 증폭기(24B)의 트랜지스터(234)는 모두 오프 상태이다.
또한, 도 9b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)에서는, 트랜지스터(302)가 온 상태로 됨과 함께, 트랜지스터(301, 303 내지 306)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 한편, 전압 선택 회로(31B)에서는, 트랜지스터(321)가 온 상태로 됨과 함께, 트랜지스터(322 내지 326)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다. 즉, 열 선택선 구동부(30)에서는, 트랜지스터(302)의 게이트에는 논리 신호 Vgcset1이 공급되고, 트랜지스터(321)의 게이트에는 논리 신호 Vgcset1의 반전 신호인 논리 신호 Vgcset1b가 공급되기 때문에, 논리 신호 Vgcset1을 고레벨로 함으로써, 트랜지스터(302, 321)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(31A, 31B)는, 세트 동작 OP1에 있어서 사용하는 2개의 선택 전압 Vpset, Vnset 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(32A)에서는, 트랜지스터(308, 310)가 온 상태로 됨과 함께, 트랜지스터(307, 309)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(31A)로부터 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(32B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 그 결과, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU에서는, 도 8에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 2개의 메모리 셀 MC6, MC25가 선택된다.
메모리 셀 MC6은, 기억층 L0에 형성된 메모리 셀 MC이므로, 열 선택선 CL2에 인가된 선택 전압 Vpset(이 예에서는 6V)가 메모리 셀 MC6의 단자 TU에 공급되고, 행 선택선 RL1에 인가된 선택 전압 Vnset(이 예에서는 0V)가 메모리 셀 MC6의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC6에서는, 도 4에 도시한 바와 같이, 단자 TU로부터 단자 TL을 향해서 세트 전류 Iset(세트 전류 Iset1)가 흐르고, 기억 소자 VR이 세트된다. 이 세트 전류 Iset1은, 도 8, 9a, 9b에 도시한 바와 같이, 전압 선택 회로(31B), 디코더(32B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로 흐른다.
한편, 메모리 셀 MC25는, 기억층 L1에 형성된 메모리 셀 MC이므로, 행 선택선 RL6에 인가된 선택 전압 Vpset(이 예에서는 6V)가 메모리 셀 MC25의 단자 TU에 공급되고, 열 선택선 CL1에 인가된 선택 전압 Vnset(이 예에서는 0V)가 메모리 셀 MC25의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC25에서는, 단자 TU로부터 단자 TL을 향해 세트 전류 Iset(세트 전류 Iset2)가 흐르고, 기억 소자 VR이 세트된다. 이 세트 전류 Iset2는, 도 8, 9a, 9b에 도시한 바와 같이, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(23B), 행 선택선 RL6, 메모리 셀 MC25, 열 선택선 CL1, 디코더(32A), 전압 선택 회로(31A)의 순으로 흐른다.
이와 같이, 메모리 어레이 유닛 MAU에서는, 2개의 메모리 셀 MC(이 예에서는 MC6, MC25)에 대해서, 동시에 세트 동작 OP1을 행할 수 있다. 그 때, 메모리 어레이 유닛 MAU에는, 도 8, 9a, 9b에 도시한 바와 같이, 서로 다른 2개의 전류 경로가 형성된다.
또한, 이 예에서는, 메모리 셀 MC6, MC25에 대해서 세트 동작 OP1을 행하는 예로 설명하였다. 이 대신에, 예를 들어 메모리 셀 MC5, MC26에 대해서 세트 동작 OP1을 행하는 경우에는, 열 선택선 구동부(30)는, 열 선택선 CL1에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 구체적으로는, 열 선택선 구동부(30)(도 7)에 있어서, 마이크로컨트롤러 MCON으로부터 고레벨의 논리 신호 Vgcset0이 공급되면, 트랜지스터(301, 322)가 온 상태로 되므로, 전압 선택 회로(31A)는 선택 전압 Vpset를 출력하고, 전압 선택 회로(31B)는 선택 전압 Vnset를 출력한다. 그리고, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(31A)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가한다. 이와 같이 하여, 어레이 구동부 AD는, 메모리 셀 MC5, MC26에 대해서 세트 동작 OP1을 행할 수 있다.
메모리 어레이 유닛 MAU에서는, 이하에 나타내는 2개의 조건을 충족하는 2개의 메모리 셀 MC에 대해서, 동시에 액세스할 수 있다. 제1 조건은, 2개의 메모리 셀 MC 중 한쪽이 행 선택선 RL0 내지 RL3 중 어느 하나에 접속되고, 다른 쪽이 행 선택선 RL4 내지 RL7 중 어느 하나에 접속되어 있는 것이다. 바꿔 말하면, 2개의 메모리 셀 MC 중 한쪽이 기억층 L1에 형성되고, 다른 쪽이 기억층 L2에 형성되어 있는 것이다. 또한, 제2 조건은, 2개의 메모리 셀 MC 중 한쪽이 열 선택선 CL0, CL1 중 어느 하나에 접속되고, 다른 쪽이 열 선택선 CL2, CL3 중 어느 하나에 접속되어 있는 것이다. 기억 장치(1)에서는, 2개의 메모리 셀 MC가 이들 2개의 조건을 충족하는 한, 그 2개의 메모리 셀 MC에 대해서 동시에 액세스할 수 있다.
(리셋 동작 OP2)
도 10은, 2개의 메모리 셀 MC6, MC25에 대해서 리셋 동작 OP2를 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 11a, 11b는, 리셋 동작 OP2에 있어서의 어레이 구동부 AD의 동작을 모식적으로 나타내는 것으로, 도 11a는, 행 선택선 구동부(20)의 동작을 나타내고, 도 11b는, 열 선택선 구동부(30)의 동작을 나타낸다. 도 10에 있어서, 선택 전압 Vprst(이 예에서는 6V)가 인가된 선택선을 굵은 실선으로 나타내고, 선택 전압 Vnrst(이 예에서는 0V)가 인가된 선택선을 굵은 파선으로 나타낸다.
도 10의 예에서는, 행 선택선 구동부(20)는, 행 선택선 RL1에 대해서 선택 전압 Vprst(이 예에서는 6V)를 인가하고, 행 선택선 RL6에 대해서 선택 전압 Vnrst(이 예에서는 0V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL5, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL1에 대해서 선택 전압 Vprst(이 예에서는 6V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vnrst(이 예에서는 0V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 11a에 도시한 바와 같이, 행 선택선 구동부(20)의 전압 선택 회로(21A)에서는, 트랜지스터(202)가 온 상태로 됨과 함께, 트랜지스터(201, 203)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21A)는, 선택 전압 Vprst(이 예에서는 6V)를 출력한다. 한편, 전압 선택 회로(21B)에서는, 트랜지스터(222)가 온 상태로 됨과 함께, 트랜지스터(221, 223)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21B)는, 선택 전압 Vnrst(이 예에서는 0V)를 출력한다. 즉, 행 선택선 구동부(20)에서는, 트랜지스터(202)의 게이트에는 논리 신호 Vgrrst의 반전 신호인 논리 신호 Vgrrstb가 공급되고, 트랜지스터(222)의 게이트에는 논리 신호 Vgrrst가 공급되기 때문에, 논리 신호 Vgrrst를 고레벨로 함으로써, 트랜지스터(202, 222)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(21A, 21B)는, 리셋 동작 OP2에 있어서 사용하는 2개의 선택 전압 Vprst, Vnrst 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vprst(이 예에서는 6V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(23B)는, 행 선택선 RL6에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vnrst(이 예에서는 0V)를 인가하고, 행 선택선 RL4, RL5, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 11b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)에서는, 트랜지스터(303)가 온 상태로 됨과 함께, 트랜지스터(301, 302, 304 내지 306)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31A)는, 선택 전압 Vprst(이 예에서는 6V)를 출력한다. 한편, 전압 선택 회로(31B)에서는, 트랜지스터(324)가 온 상태로 됨과 함께, 트랜지스터(321 내지 323, 325, 326)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31B)는, 선택 전압 Vnrst(이 예에서는 0V)를 출력한다. 즉, 열 선택선 구동부(30)에서는, 트랜지스터(303)의 게이트에는 논리 신호 Vgcrst1의 반전 신호인 논리 신호 Vgcrst1b가 공급되고, 트랜지스터(324)의 게이트에는 논리 신호 Vgcrst1이 공급되기 때문에, 논리 신호 Vgcrst1을 고레벨로 함으로써, 트랜지스터(303, 324)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(31A, 31B)는, 리셋 동작 OP2에 있어서 사용하는 2개의 선택 전압 Vprst, Vnrst 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(31A)로부터 공급된 선택 전압 Vprst(이 예에서는 6V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vnrst(이 예에서는 0V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU에서는, 도 10에 도시한 바와 같이, 리셋 동작 OP2의 대상으로서, 2개의 메모리 셀 MC6, MC25가 선택된다.
메모리 셀 MC6은, 기억층 L0에 형성된 메모리 셀 MC이므로, 열 선택선 CL2에 인가된 선택 전압 Vnrst(이 예에서는 0V)가 메모리 셀 MC6의 단자 TU에 공급되고, 행 선택선 RL1에 인가된 선택 전압 Vprst(이 예에서는 6V)가 메모리 셀 MC6의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC6에서는, 도 4에 도시한 바와 같이, 단자 TL로부터 단자 TU를 향해서 리셋 전류 Irst(리셋 전류 Irst1)가 흐르고, 기억 소자 VR이 리셋된다. 이 리셋 전류 Irst1은, 도 10, 11a, 11b에 도시한 바와 같이, 전압 선택 회로(21A), 전류 제한 회로(22A), 디코더(23A), 행 선택선 RL1, 메모리 셀 MC6, 열 선택선 CL2, 디코더(32B), 전압 선택 회로(31B)의 순으로 흐른다.
한편, 메모리 셀 MC25는, 기억층 L1에 형성된 메모리 셀 MC이므로, 행 선택선 RL6에 인가된 선택 전압 Vnrst(이 예에서는 0V)가 메모리 셀 MC25의 단자 TU에 공급되고, 열 선택선 CL1에 인가된 선택 전압 Vprst(이 예에서는 6V)가 메모리 셀 MC25의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC25에서는, 단자 TL로부터 단자 TU를 향해서 리셋 전류 Irst(리셋 전류 Irst2)가 흐르고, 기억 소자 VR이 리셋된다. 이 리셋 전류 Irst2는, 도 10, 11a, 11b에 도시한 바와 같이, 전압 선택 회로(31A), 디코더(32A), 열 선택선 CL1, 메모리 셀 MC25, 행 선택선 RL6, 디코더(23B), 전류 제한 회로(22B), 전압 선택 회로(21B)의 순으로 흐른다.
이와 같이, 메모리 어레이 유닛 MAU에서는, 2개의 메모리 셀 MC(이 예에서는 MC6, MC25)에 대해서, 동시에 리셋 동작 OP2를 행할 수 있다. 그 때, 메모리 어레이 유닛 MAU에는, 도 10, 11a, 11b에 도시한 바와 같이, 서로 다른 2개의 전류 경로가 형성된다.
(센스 동작 OP3)
도 12는, 2개의 메모리 셀 MC6, MC25에 대해서 센스 동작 OP3을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 13a, 13b는, 센스 동작 OP3에 있어서의 어레이 구동부 AD의 동작을 모식적으로 나타내는 것으로, 도 13a는, 행 선택선 구동부(20)의 동작을 나타내고, 도 13b는, 열 선택선 구동부(30)의 동작을 나타낸다. 도 12에 있어서, 선택 전압 Vpsns(이 예에서는 5V)가 인가된 선택선을 굵은 실선으로 나타내고, 선택 전압 Vnsns(이 예에서는 1V)가 인가된 선택선을 굵은 파선으로 나타낸다.
도 12의 예에서는, 행 선택선 구동부(20)는, 행 선택선 RL1에 대해서 선택 전압 Vnsns(이 예에서는 1V)를 인가하고, 행 선택선 RL6에 대해서 선택 전압 Vpsns(이 예에서는 5V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL5, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL1에 대해서 선택 전압 Vnsns(이 예에서는 1V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vpsns(이 예에서는 5V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 13a에 도시한 바와 같이, 행 선택선 구동부(20)의 전압 선택 회로(21A)에서는, 트랜지스터(203)가 온 상태로 됨과 함께, 트랜지스터(201, 202)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21A)는, 선택 전압 Vnsns(이 예에서는 1V)를 출력한다. 한편, 전압 선택 회로(21B)에서는, 트랜지스터(223)가 온 상태로 됨과 함께, 트랜지스터(221, 222)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21B)는, 선택 전압 Vpsns(이 예에서는 5V)를 출력한다. 즉, 행 선택선 구동부(20)에서는, 트랜지스터(203)의 게이트에는 논리 신호 Vgrsns가 공급되고, 트랜지스터(223)의 게이트에는 논리 신호 Vgrsns의 반전 신호인 논리 신호 Vgrsnsb가 공급되기 때문에, 논리 신호 Vgrsns를 고레벨로 함으로써, 트랜지스터(203, 223)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(21A, 21B)는, 센스 동작 OP3에 있어서 사용하는 2개의 선택 전압 Vpsns, Vnsns 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnsns(이 예에서는 1V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(23B)는, 행 선택선 RL6에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpsns(이 예에서는 5V)를 인가하고, 행 선택선 RL4, RL5, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 13b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)에서는, 트랜지스터(306)가 온 상태로 됨과 함께, 트랜지스터(301 내지 305)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31A)는, 선택 전압 Vnsns(이 예에서는 1V)를 출력한다. 한편, 전압 선택 회로(31B)에서는, 트랜지스터(325)가 온 상태로 됨과 함께, 트랜지스터(321 내지 324, 326)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31B)는, 선택 전압 Vpsns(이 예에서는 5V)를 출력한다. 즉, 열 선택선 구동부(30)에서는, 트랜지스터(306)의 게이트에는 논리 신호 Vgcsns1이 공급되고, 트랜지스터(325)의 게이트에는 논리 신호 Vgcsns1의 반전 신호인 논리 신호 Vgcsns1b가 공급되기 때문에, 논리 신호 Vgcsns1을 고레벨로 함으로써, 트랜지스터(306, 325)는 동시에 온 상태로 된다. 그 결과, 전압 선택 회로(31A, 31B)는, 센스 동작 OP3에 있어서 사용하는 2개의 선택 전압 Vpsns, Vnsns 중, 서로 다른 전압을 각각 출력한다.
그리고, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(31A)로부터 공급된 선택 전압 Vnsns(이 예에서는 1V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpsns(이 예에서는 5V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU에서는, 도 12에 도시한 바와 같이, 센스 동작 OP3의 대상으로서, 2개의 메모리 셀 MC6, MC25가 선택된다.
메모리 셀 MC6은, 기억층 L0에 형성된 메모리 셀 MC이므로, 열 선택선 CL2에 인가된 선택 전압 Vpsns(이 예에서는 5V)가 메모리 셀 MC6의 단자 TU에 공급되고, 행 선택선 RL1에 인가된 선택 전압 Vnsns(이 예에서는 1V)가 메모리 셀 MC6의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC6에서는, 도 4에 도시한 바와 같이, 단자 TU로부터 단자 TL을 향해서 센스 전류 Isns(센스 전류 Isns1)가 흐른다. 이 센스 전류 Isns1은, 도 12, 13a, 13b에 도시한 바와 같이, 전압 선택 회로(31B), 디코더(32B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로 흐른다.
한편, 메모리 셀 MC25는, 기억층 L1에 형성된 메모리 셀 MC이므로, 행 선택선 RL6에 인가된 선택 전압 Vpsns(이 예에서는 5V)가 메모리 셀 MC25의 단자 TU에 공급되고, 열 선택선 CL1에 인가된 선택 전압 Vnsns(이 예에서는 1V)가 메모리 셀 MC25의 단자 TL에 공급된다. 그 결과, 메모리 셀 MC25에서는, 단자 TU로부터 단자 TL을 향해서 센스 전류 Isns(센스 전류 Isns2)가 흐른다. 이 센스 전류 Isns2는, 도 12, 13a, 13b에 도시한 바와 같이, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(23B), 행 선택선 RL6, 메모리 셀 MC25, 열 선택선 CL1, 디코더(32A), 전압 선택 회로(31A)의 순으로 흐른다.
이와 같이, 메모리 어레이 유닛 MAU에서는, 2개의 메모리 셀 MC(이 예에서는 MC6, MC25)에 대해서, 동시에 센스 동작 OP3을 행할 수 있다. 그 때, 메모리 어레이 유닛 MAU에는, 도 12, 13a, 13b에 도시한 바와 같이, 서로 다른 2개의 전류 경로가 형성된다.
이 센스 동작 OP3에 있어서, 도 13a에 도시한 바와 같이, 행 선택선 구동부(20)의 감지 증폭기(24A)에서는, 트랜지스터(214)의 게이트에, 아날로그 전압인 신호 Vsaen이 공급된다. 이에 의해, 트랜지스터(214)가 전류원으로서 기능하고, 감지 증폭기(24A)는, 노드 N23A에 있어서의 전압과 전압 Vref를 비교함으로써 신호 SAout0을 생성한다. 이 신호 SAout0은, 메모리 셀 MC6의 기억 소자 VR의 저항 상태 RS에 따른 것이다. 즉, 이상의 설명에서는, 설명의 편의상, 행 선택선 RL1의 전압은 1V로 하였지만, 실제로는, 전류 제한 회로(22A)가 디코더(23A)로부터 전압 선택 회로(21A)에 흐르는 전류의 전류값을 제한하고 있기 때문에, 행 선택선 RL1의 전압은, 메모리 셀 MC6의 기억 소자 VR의 저항 상태 RS에 따른, 1V보다도 높은 전압이 된다. 따라서, 감지 증폭기(24A)는, 노드 N23A에 있어서의 전압과 전압 Vref를 비교함으로써, 메모리 셀 MC6에 기억된 데이터를 판독할 수 있다.
마찬가지로, 감지 증폭기(24B)에서는, 트랜지스터(234)의 게이트에, 아날로그 전압인 신호 Vsaen이 공급된다. 이에 의해, 감지 증폭기(24B)는, 노드 N23B에 있어서의 전압과 전압 Vref를 비교함으로써 신호 SAout1을 생성한다. 이 신호 SAout1은, 메모리 셀 MC25의 기억 소자 VR의 저항 상태 RS에 따른 것이다. 즉, 이상의 설명에서는, 설명의 편의상, 행 선택선 RL6의 전압은 5V로서 설명하였지만, 실제로는, 전류 제한 회로(22B)가 전압 선택 회로(21B)로부터 디코더(23B)로 흐르는 전류의 전류값을 제한하고 있기 때문에, 행 선택선 RL6의 전압은, 메모리 셀 MC25의 기억 소자 VR의 저항 상태 RS에 따른, 5V보다도 낮은 전압이 된다. 따라서, 감지 증폭기(24B)는, 노드 N23B에 있어서의 전압과 전압 Vref를 비교함으로써, 메모리 셀 MC25에 기억된 데이터를 판독할 수 있다.
이와 같이, 기억 장치(1)에서는, 행 선택선 구동부(20)를 2계통의 구동부(20A, 20B)를 사용하여 구성하고, 이들 2계통의 구동부(20A, 20B)가, 서로 다른 선택 전압을 출력하도록 하였다. 또한, 열 선택선 구동부(30)를 2계통의 구동부(30A, 30B)를 사용하여 구성하고, 이들 2계통의 구동부(30A, 30B)가, 서로 다른 선택 전압을 출력하도록 하였다. 이에 의해, 기억 장치(1)에서는, 2개의 메모리 셀 MC에 동시에 액세스할 수 있다. 특히, 기억 장치(1)에서는, 2개의 메모리 셀 MC에 액세스할 때, 서로 다른 2개의 전류 경로가 형성된다. 이에 의해, 기억 장치(1)에서는, 이하에 설명하는 비교예와 비교하여, 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성을 높일 수 있다.
또한, 기억 장치(1)에서는, 디코더(23A)는, 도 3, 6에 도시한 바와 같이, 동일한 층에 형성된 행 선택선 RL0 내지 RL3을 구동하도록 하였다. 이에 의해, 디코더(23A)에 선택 전압을 공급하는 전압 선택 회로(21A)는, 선택 전압 Vpset, Vnrst, Vpsns를 출력하지 않아도 되기 때문에, 트랜지스터의 수를 삭감할 수 있다. 즉, 행 선택선 RL0 내지 RL3은, 기억층 L0에 기억된 16개의 메모리 셀 MC0 내지 MC15의 단자 TL에 접속된다. 따라서, 디코더(23A)는, 행 선택선 RL0 내지 RL3 중 선택된 메모리 셀 MC에 관한 행 선택선 RL에 대해서, 세트 동작 OP1에서는 선택 전압 Vnset를 인가하고, 리셋 동작 OP2에서는 선택 전압 Vprst를 인가하며, 센스 동작 OP3에서는, 선택 전압 Vnsns를 인가한다. 즉, 디코더(23A)는, 선택된 메모리 셀 MC에 관한 행 선택선 RL에 대해서, 선택 전압 Vpset, Vnrst, Vpsns를 인가하는 일은 없다. 따라서, 전압 선택 회로(21A)는, 선택 전압 Vpset, Vnrst, Vpsns를 출력하지 않아도 되기 때문에, 6개의 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns를 출력하는 전압 선택 회로(31A, 31B)(도 7)에 비하여, 트랜지스터의 수를 삭감할 수 있다. 마찬가지로, 디코더(23B)는, 도 3, 6에 도시한 바와 같이, 동일한 층에 형성된 행 선택선 RL4 내지 RL7을 구동하도록 하였으므로, 전압 선택 회로(21B)는, 선택 전압 Vnset, Vprst, Vnsns를 출력하지 않아도 되기 때문에, 트랜지스터의 수를 삭감할 수 있다.
(비교예)
다음으로, 비교예에 따른 기억 장치(1R)에 대하여 설명한다. 기억 장치(1R)는, 행 선택선 구동부를 1계통의 구동부를 사용하여 구성함과 함께, 열 선택선 구동부를 1계통의 구동부를 사용하여 구성한 것이다. 기억 장치(1R)는, 본 실시 형태의 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAUR을 갖고 있다. 메모리 어레이 유닛 MAUR은, 본 실시 형태의 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(20R)와, 열 선택선 구동부(30R)를 갖고 있다.
도 14는, 행 선택선 구동부(20R)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(20R)는, 전압 선택 회로(21R)와, 전류 제한 회로(22R)와, 디코더(23R)와, 감지 증폭기(24R)를 갖고 있다. 또한, 행 선택선 구동부(20R)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1, Vgr0 내지 Vgr7에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgrset0b, Vgrset1b, Vgrrst0b, Vgrrst1b, Vgrsns0b, Vgrsns1b, Vgr0b 내지 Vgr7b를 각각 생성하는 반전 회로도 갖고 있다.
전압 선택 회로(21R)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(21R)는, 트랜지스터(251 내지 256)를 갖고 있다. 트랜지스터(251, 253, 255)는 P형의 MOS 트랜지스터이며, 트랜지스터(252, 254, 256)는 N형의 MOS 트랜지스터이다. 트랜지스터(251)의 게이트에는 논리 신호 Vgrset1의 반전 신호인 논리 신호 Vgcset1b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N21R에 접속된다. 트랜지스터(252)의 게이트에는 논리 신호 Vgrset0이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N21R에 접속된다. 트랜지스터(253)의 게이트에는 논리 신호 Vgrrst0의 반전 신호인 논리 신호 Vgrrst0b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N21R에 접속된다. 트랜지스터(254)의 게이트에는 논리 신호 Vgrrst1이 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N21R에 접속된다. 트랜지스터(255)의 게이트에는 논리 신호 Vgrsns1의 반전 신호인 논리 신호 Vgrsns1b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N21R에 접속된다. 트랜지스터(256)의 게이트에는 논리 신호 Vgrsns0이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N21R에 접속된다.
전류 제한 회로(22R)는, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vpcmp, Vncmp에 기초하여, 전압 선택 회로(21R)와 디코더(23R)의 사이에 흐르는 전류의 전류값을 제한하는 것이다. 전류 제한 회로(22R)는, 트랜지스터(257, 258)를 갖고 있다. 트랜지스터(257)는, P형의 MOS 트랜지스터이며, 트랜지스터(258)는, N형의 MOS 트랜지스터이다. 트랜지스터(257)의 게이트에는 신호 Vpcmp가 공급되고, 소스는 노드 N21R에 접속되며, 드레인은 노드 N23R에 접속된다. 트랜지스터(258)의 게이트에는 신호 Vncmp가 공급되고, 소스는 노드 N21R에 접속되며, 드레인은 노드 N23R에 접속된다.
전류 제한 회로(22R)는, 세트 동작 OP1에 있어서, 전압 선택 회로(21R)가 선택 전압 Vpset(예를 들어 6V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vpcmp에 기초하여, 전압 선택 회로(21R)로부터 디코더(23R)로 흐르는 전류의 전류값이 소정의 전류값(예를 들어 10μA) 이하로 되도록 제한한다. 또한, 전류 제한 회로(22R)는, 세트 동작 OP1에 있어서, 전압 선택 회로(21R)가 선택 전압 Vnset(예를 들어 0V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vncmp에 기초하여, 디코더(23R)로부터 전압 선택 회로(21R)로 흐르는 전류의 전류값이 소정의 전류값(예를 들어 10μA) 이하로 되도록 제한한다. 또한, 전류 제한 회로(22R)는, 리셋 동작 OP2에 있어서, 전압 선택 회로(21R)가 선택 전압 Vprst(예를 들어 6V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 저레벨의 신호 Vpcmp에 기초하여, 전류를 제한하지 않도록 동작한다. 또한, 전류 제한 회로(22R)는, 리셋 동작 OP2에 있어서, 전압 선택 회로(21R)가 선택 전압 Vnrst(예를 들어 0V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 고레벨의 신호 Vncmp에 기초하여, 전류를 제한하지 않도록 동작한다. 또한, 전류 제한 회로(22R)는, 센스 동작 OP3에 있어서, 전압 선택 회로(21R)가 선택 전압 Vpsns(예를 들어 5V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vpcmp에 기초하여, 전압 선택 회로(21R)로부터 디코더(23R)로 흐르는 전류의 전류값이 소정의 전류값(예를 들어 1μA) 이하로 되도록 제한한다. 또한, 전류 제한 회로(22R)는, 센스 동작 OP3에 있어서, 전압 선택 회로(21R)가 선택 전압 Vnsns(예를 들어 1V)를 출력하는 경우에는, 마이크로컨트롤러 MCON으로부터 공급된 아날로그 전압인 신호 Vncmp에 기초하여, 디코더(23R)로부터 전압 선택 회로(21R)로 흐르는 전류의 전류값이 소정의 전류값(예를 들어 1μA) 이하로 되도록 제한하도록 되어 있다.
디코더(23R)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0 내지 Vgr7에 기초하여, 전압 선택 회로(21R)로부터 전류 제한 회로(22R)를 통해 공급된 선택 전압을, 행 선택선 RL0 내지 RL7에 선택적으로 인가하는 것이다. 디코더(23R)는, 트랜지스터(259 내지 274)를 갖고 있다. 트랜지스터(259 내지 274)는, N형의 MOS 트랜지스터이다. 트랜지스터(259)의 게이트에는 논리 신호 Vgr0이 공급되고, 소스는 노드 N23R에 접속되며, 드레인은 트랜지스터(260)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(260)의 게이트에는 논리 신호 Vgr0의 반전 신호인 논리 신호 Vgr0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(259)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(261)의 게이트에는 논리 신호 Vgr1의 반전 신호인 논리 신호 Vgr1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(262)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(262)의 게이트에는 논리 신호 Vgr1이 공급되고, 소스는 노드 N23R에 접속되고, 드레인은 트랜지스터(261)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(263 내지 274)에 대해서도 마찬가지이다.
감지 증폭기(24R)는, 감지 증폭기(24A, 24B)(도 6)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 신호 Vsaen에 기초하여, 메모리 셀 MC의 저항 상태 RS를 판정하는 것이다. 감지 증폭기(24R)의 구성은, 감지 증폭기(24A, 24B)의 구성과 마찬가지이다. 감지 증폭기(24R)는, 트랜지스터(275 내지 279)를 갖고 있다. 트랜지스터(275 내지 279)는, 예를 들어 감지 증폭기(24A)의 트랜지스터(214 내지 218)에 각각 대응하고 있다.
도 15는, 열 선택선 구동부(30R)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(30R)는, 전압 선택 회로(31R)와, 디코더(32R)를 갖고 있다. 또한, 열 선택선 구동부(30R)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1, Vgc0 내지 Vgc3에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgcset0b, Vgcset1b, Vgcrst0b, Vgcrst1b, Vgcsns0b, Vgcsns1b, Vgc0b 내지 Vgc3b를 각각 생성하는 반전 회로도 갖고 있다.
전압 선택 회로(31R)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(31R)의 구성은, 전압 선택 회로(31A)(도 7)의 구성과 마찬가지이다. 전압 선택 회로(31R)는, 트랜지스터(351 내지 356)를 갖고 있다. 트랜지스터(351 내지 356)는, 전압 선택 회로(31A)의 트랜지스터(301 내지 306)에 각각 대응하고 있다. 트랜지스터(351 내지 356)의 드레인은 노드 N32R에 접속되어 있다.
디코더(32R)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0 내지 Vgc3에 기초하여, 전압 선택 회로(31R)로부터 공급된 선택 전압을, 열 선택선 CL0 내지 CL3에 선택적으로 인가하는 것이다. 디코더(32R)는, 트랜지스터(357 내지 364)를 갖고 있다. 트랜지스터(357 내지 364)는, N형의 MOS 트랜지스터이다. 트랜지스터(357)의 게이트에는 논리 신호 Vgc0이 공급되고, 소스는 노드 N32R에 접속되며, 드레인은 트랜지스터(358)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(358)의 게이트에는 논리 신호 Vgc0의 반전 신호인 논리 신호 Vgc0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(357)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(359)의 게이트에는 논리 신호 Vgc1의 반전 신호인 논리 신호 Vgc1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(360)의 드레인 및 열 선택선 CL1에 접속된다. 트랜지스터(360)의 게이트에는 논리 신호 Vgc1이 공급되고, 소스는 노드 N32R에 접속되며, 드레인은 트랜지스터(359)의 드레인 및 열 선택선 CL1에 접속된다. 트랜지스터(361 내지 364)에 대해서도 마찬가지이다.
도 16은, 2개의 메모리 셀 MC5, MC6에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 16에 있어서, 선택 전압 Vpset(이 예에서는 6V)가 인가된 선택선을 굵은 실선으로 나타내고, 선택 전압 Vnset(이 예에서는 0V)가 인가된 선택선을 굵은 파선으로 나타낸다.
이 예에서는, 행 선택선 구동부(20R)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 나머지 행 선택선 RL0, RL2 내지 RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30R)는, 열 선택선 CL1, CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 그 결과, 메모리 어레이 유닛 MAUR에서는, 도 16에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 2개의 메모리 셀 MC5, MC6이 선택된다.
이때, 전압 선택 회로(31R), 디코더(32R), 열 선택선 CL1, 메모리 셀 MC5, 행 선택선 RL1, 디코더(23R), 전류 제한 회로(22R), 전압 선택 회로(21R)의 순으로, 메모리 셀 MC5의 기억 소자 VR을 세트하기 위한 세트 전류 Iset(세트 전류 Iset1)가 흐른다. 또한, 전압 선택 회로(31R), 디코더(32R), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23R), 전류 제한 회로(22R), 전압 선택 회로(21R)의 순으로, 메모리 셀 MC6의 기억 소자 VR을 세트하기 위한 세트 전류 Iset(세트 전류 Iset2)가 흐른다. 따라서, 행 선택선 RL1이나, 전압 선택 회로(31R), 전류 제한 회로(22R) 및 전압 선택 회로(21R)에, 2개의 메모리 셀 MC를 세트시키기 위한 전류가 흐르기 때문에, 보다 큰 전압 강하가 발생하여, 메모리 셀 MC5, MC6의 기억 소자 VR을 충분히 세트할 수 없을 우려가 있다. 또한, 예를 들어 프로세스 변동에 의해, 메모리 셀 MC5, MC6의 특성에 변동이 발생한 경우에는, 메모리 셀 MC5, MC6 중 한쪽에 전류가 집중해서 흐를 우려가 있다. 이 경우에는, 메모리 셀 MC5, MC6의 다른 쪽 기억 소자 VR이 충분히 세트되지 않을 우려가 있다. 또한, 이 예에서는, 세트 동작 OP1에 대하여 설명하였지만, 리셋 동작 OP2에 대해서도 마찬가지이다. 이와 같이, 비교예에 따른 기억 장치(1R)에서는, 데이터의 기입 동작의 신뢰성이 저하될 우려가 있다.
한편, 본 실시 형태에 따른 기억 장치(1)에서는, 행 선택선 구동부(20)를 2계통의 구동부(20A, 20B)를 사용하여 구성하고, 이들 2계통의 구동부(20A, 20B)가, 서로 다른 선택 전압을 출력하도록 하였다. 또한, 열 선택선 구동부(30)를 2계통의 구동부(30A, 30B)를 사용하여 구성하고, 이들 2계통의 구동부(30A, 30B)가, 서로 다른 선택 전압을 출력하도록 하였다. 이에 의해, 메모리 어레이 유닛 MAU에서는, 세트 동작 OP1(예를 들어 도 8, 9a, 9b) 및 리셋 동작 OP2(예를 들어 도 10, 11a, 11b)에 있어서, 2개의 메모리 셀 MC에 동시에 액세스할 때, 서로 다른 2개의 전류 경로가 형성된다. 이에 의해, 예를 들어 1개의 회로, 1개의 행 선택선 RL, 1개의 열 선택선 CL 등에 2개의 메모리 셀 MC에 관한 전류가 흐르는 경우가 없기 때문에, 전압 강하를 억제할 수 있어, 기입 에러가 발생할 우려를 저감시킬 수 있다.
또한, 기억 장치(1)에서는, 메모리 어레이 유닛 MAU에서는, 센스 동작 OP3 (예를 들어 도 12, 13a, 13b)에 있어서, 2개의 메모리 셀 MC에 동시에 액세스할 때, 서로 다른 2개의 전류 경로가 형성되기 때문에, 마찬가지로 전압 강하를 억제할 수 있어, 판독 에러가 발생할 우려를 저감할 수 있다.
이와 같이, 기억 장치(1)에서는, 전압 강하를 억제할 수 있기 때문에, 기입 에러나 판독 에러가 발생할 우려를 저감할 수 있다. 그 결과, 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성을 높일 수 있다.
또한, 기억 장치(1)에서는, 이와 같이 신뢰성을 높일 수 있기 때문에, 데이터의 기입 동작에 있어서의 기입 지연 시간을 짧게 할 수 있다. 그 결과, 기입 동작에 있어서의 데이터 전송 속도를 빠르게 할 수 있다. 또한, 판독 전류를 증가시킴으로써, 데이터의 판독 동작에 있어서의 판독 지연 시간을 짧게 할 수 있다. 그 결과, 판독 동작에 있어서의 데이터 전송 속도를 빠르게 할 수 있다. 또한, 예를 들어 메모리 셀 MC를 미세화하거나, 혹은 적층 수를 증가시킴으로써, 1비트당 비용을 삭감할 수 있다.
[효과]
이상과 같이 본 실시 형태에서는, 행 선택선 구동부를 2계통의 구동부를 사용하여 구성하고, 이들 2계통의 구동부가, 서로 다른 선택 전압을 출력하도록 함과 함께, 열 선택선 구동부를 2계통의 구동부를 사용하여 구성하고, 이들 2계통의 구동부가 서로 다른 선택 전압을 출력하도록 하였다. 이에 의해, 2개의 메모리 셀에 동시에 액세스할 때, 서로 다른 2개의 전류 경로가 형성되므로, 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성을 높일 수 있다. 또한, 이와 같이 신뢰성을 높일 수 있기 때문에, 예를 들어 데이터의 기입 동작이나 데이터의 판독 동작에 있어서의 데이터 전송 속도를 높일 수 있거나, 혹은 1비트당 비용을 삭감할 수 있다.
[변형예 1-1]
상기 실시 형태에서는, 2개의 메모리 셀 MC에 동시에 액세스하였지만, 항상 2개의 메모리 셀 MC에 동시에 액세스하지 않아도 된다. 예를 들어, 필요에 따라 1개의 메모리 셀 MC만에 액세스할 수 있도록 해도 되고, 필요에 따라 3개 이상의 메모리 셀 MC에도 동시에 액세스할 수 있도록 해도 된다. 이하에, 본 변형예에 대하여 상세히 설명한다.
도 17은, 1개의 메모리 셀 MC(이 예에서는, 메모리 셀 MC6)에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 18a, 18b는, 세트 동작 OP1에 있어서의 어레이 구동부 AD의 동작을 모식적으로 나타내는 것으로, 도 18a는, 행 선택선 구동부(20)의 동작을 나타내고, 도 18b는, 열 선택선 구동부(30)의 동작을 나타낸다. 도 17, 18a, 18b는, 상기 실시 형태에 따른 도 8, 9a, 9b에 각각 대응하는 것이다.
도 17의 예에서는, 행 선택선 구동부(20)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 나머지 행 선택선 RL0, RL2 내지 RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 나머지 열 선택선 CL0, CL1, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 18a에 도시한 바와 같이, 행 선택선 구동부(20)의 전압 선택 회로(21A)에서는, 트랜지스터(201)가 온 상태로 됨과 함께, 트랜지스터(202, 203)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 한편, 전압 선택 회로(21B)에서는, 트랜지스터(221)가 온 상태로 됨과 함께, 트랜지스터(222, 223)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다.
그리고, 디코더(23A)에서는, 트랜지스터(207, 209, 211, 212)가 온 상태로 됨과 함께, 트랜지스터(206, 208, 210, 213)가 오프 상태로 된다. 그 결과, 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(23B)에서는, 트랜지스터(227, 228, 231, 232)가 온 상태로 됨과 함께, 트랜지스터(226, 229, 230, 233)가 오프 상태로 된다. 즉, 상기 실시 형태의 예(도 9a)에서는, 트랜지스터(230)를 온 상태로 함과 함께 트랜지스터(231)를 오프 상태로 하였지만, 본 변형예(도 18a)에서는, 트랜지스터(231)를 온 상태로 함과 함께 트랜지스터(230)를 오프 상태로 하고 있다. 그 결과, 디코더(23B)는, 4개의 행 선택선 RL4 내지 RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 18b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)에서는, 트랜지스터(302)가 온 상태로 됨과 함께, 트랜지스터(301, 303 내지 306)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 한편, 전압 선택 회로(31B)에서는, 트랜지스터(321)가 온 상태로 됨과 함께, 트랜지스터(322 내지 326)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(31B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다.
그리고, 디코더(32A)에서는, 트랜지스터(308, 309)가 온 상태로 됨과 함께, 트랜지스터(307, 310)가 오프 상태로 된다. 즉, 상기 실시 형태의 예(도 9b)에서는, 트랜지스터(310)를 온 상태로 함과 함께 트랜지스터(309)를 오프 상태로 하였지만, 본 변형예(도 18b)에서는, 트랜지스터(309)를 온 상태로 함과 함께 트랜지스터(310)를 오프 상태로 하고 있다. 그 결과, 디코더(32A)는, 2개의 열 선택선 CL0, CL1에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(32B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 그 결과, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU에서는, 도 17에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 1개의 메모리 셀 MC6이 선택된다. 그리고, 메모리 어레이 유닛 MAU에서는, 도 17, 18a, 18b에 도시한 바와 같이, 전압 선택 회로(31B), 디코더(32B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로, 세트 전류 Iset(세트 전류 Iset1)가 흐른다.
다음으로, 3개 이상의 메모리 셀 MC에 동시에 액세스하는 경우의 예에 대하여, 상세히 설명한다.
도 19는, 6개의 메모리 셀 MC(이 예에서는, 메모리 셀 MC6, MC7, MC10, MC11, MC21, MC25)에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 20a, 20b는, 세트 동작 OP1에 있어서의 어레이 구동부 AD의 동작을 모식적으로 나타내는 것으로, 도 20a는, 행 선택선 구동부(20)의 동작을 나타내고, 도 20b는, 열 선택선 구동부(30)의 동작을 나타낸다. 도 19, 20a, 20b는, 상기 실시 형태에 따른 도 8, 9a, 9b에 각각 대응하는 것이다.
도 19의 예에서는, 행 선택선 구동부(20)는, 행 선택선 RL1, RL2에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL5, RL6에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL3, RL4, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL2, CL3에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하며, 나머지 열 선택선 CL0에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 20a에 도시한 바와 같이, 행 선택선 구동부(20)의 디코더(23A)에서는, 트랜지스터(207, 209, 210, 212)가 온 상태로 됨과 함께, 트랜지스터(206, 208, 211, 213)가 오프 상태로 된다. 그 결과, 디코더(23A)는, 행 선택선 RL1, RL2에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(23B)에서는, 트랜지스터(227, 229, 230, 232)가 온 상태로 됨과 함께, 트랜지스터(226, 228, 231, 233)가 오프 상태로 된다. 그 결과, 디코더(23B)는, 행 선택선 RL5, RL6에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 행 선택선 RL4, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 20b에 도시한 바와 같이, 열 선택선 구동부(30)의 디코더(32A)에서는, 트랜지스터(308, 310)가 온 상태로 됨과 함께, 트랜지스터(307, 309)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 열 선택선 CL1에 대해서, 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(32B)에서는, 트랜지스터(327, 330)가 온 상태로 됨과 함께, 트랜지스터(328, 329)가 오프 상태로 된다. 그 결과, 디코더(32B)는, 열 선택선 CL2, CL3에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU에서는, 도 19에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 6개의 메모리 셀 MC6, MC7, MC10, MC11, MC21, MC25가 선택된다. 이때, 열 선택선 CL1에는, 메모리 셀 MC21에 관한 세트 전류 Iset5 및 메모리 셀 MC25에 관한 세트 전류 Iset6의 합계 전류가 흐르고, 열 선택선 CL2에는 메모리 셀 MC6에 관한 세트 전류 Iset1 및 메모리 셀 MC10에 관한 세트 전류 Iset3의 합계 전류가 흐르며, 열 선택선 CL3에는 메모리 셀 MC7에 관한 세트 전류 Iset2 및 메모리 셀 MC11에 관한 세트 전류 Iset4의 합계 전류가 흐른다. 또한, 행 선택선 RL1에는 세트 전류 Iset1, Iset2의 합계 전류가 흐르고, 행 선택선 RL2에는 세트 전류 Iset3, Iset4의 합계 전류가 흐르고, 행 선택선 RL5에는 세트 전류 Iset5가 흐르며, 행 선택선 RL6에는 세트 전류 Iset6이 흐른다.
이 경우에는, 상기 실시 형태에 있어서의 세트 동작 OP1(도 8, 9a, 9b)과 같은 2개의 메모리 셀 MC를 선택하는 경우에 비하여, 예를 들어 행 선택선 RL1, RL2 및 열 선택선 CL1 내지 CL3에 의해 큰 전압 강하가 발생할 수 있지만, 예를 들어 기입 에러를 허용할 수 있는 레벨이면, 이와 같이 동작시켜도 된다.
즉, 예를 들어 상기 비교예에 따른 기억 장치(1R)를 사용하여, 6개의 메모리 셀 MC에 세트 동작 OP1을 행하는 경우에는, 예를 들어 도 21에 도시한 바와 같이, 메모리 셀 MC5 내지 MC7, MC9 내지 MC11을 선택할 수 있다. 이때, 열 선택선 CL1에는, 메모리 셀 MC5에 관한 세트 전류 Iset1 및 메모리 셀 MC9에 관한 세트 전류 Iset4의 합계 전류가 흐르고, 열 선택선 CL2에는 메모리 셀 MC6에 관한 세트 전류 Iset2 및 메모리 셀 MC10에 관한 세트 전류 Iset5의 합계 전류가 흐르며, 열 선택선 CL3에는 메모리 셀 MC7에 관한 세트 전류 Iset3 및 메모리 셀 MC11에 관한 세트 전류 Iset6의 합계 전류가 흐른다. 또한, 행 선택선 RL1에는 세트 전류 Iset1 내지 Iset3의 합계 전류가 흐르고, 행 선택선 RL2에는 세트 전류 Iset4 내지 Iset6의 합계 전류가 흐른다. 이 예에서는, 이와 같이, 예를 들어 행 선택선 RL1에 3개의 메모리 셀 MC5, MC6, MC7에 관한 전류가 흐르고, 예를 들어 행 선택선 RL2에 3개의 메모리 셀 MC9, MC10, MC11에 관한 전류가 흐르기 때문에, 큰 전압 강하가 발생할 우려가 있다. 한편, 기억 장치(1)(도 19)에서는, 예를 들어 행 선택선 RL1에 2개의 메모리 셀 MC5, MC6에 관한 전류가 흐른다.
이와 같이, 기억 장치(1)에서는, 3개 이상의 메모리 셀 MC에 동시에 액세스하는 경우에도, 1개의 행 선택선 RL이나 1개의 열 선택선 CL에 흐르는 전류량을 억제할 수 있기 때문에, 데이터의 기입 동작이나 데이터의 판독 동작의 신뢰성을 높일 수 있다.
[변형예 1-2]
상기 실시 형태에서는, 행 선택선 구동부(20)는, 행 선택선 RL0 내지 RL7 중 선택하지 않은 행 선택선 RL에 비선택 전압 Vinh(예를 들어 3V)를 인가하고, 열 선택선 구동부(30)는, 열 선택선 CL0 내지 CL3 중 선택하지 않은 열 선택선 CL에 비선택 전압 Vihn(예를 들어 3V)를 인가하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 선택하지 않은 행 선택선 RL 및 열 선택선 CL을 플로팅 상태로 해도 된다. 이하에, 본 변형예에 따른 기억 장치(1A)에 대하여 상세히 설명한다.
기억 장치(1A)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU1을 갖고 있다. 메모리 어레이 유닛 MAU1은, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(40) 및 열 선택선 구동부(50)를 포함하는 어레이 구동부 AD1을 갖고 있다.
도 22는, 행 선택선 구동부(40)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(40)는, 디코더(43A, 43B)를 갖고 있다. 이 디코더(43A)는, 상기 실시 형태에 따른 디코더(23A)(도 6)로부터, 4개의 트랜지스터(207, 208, 211, 212)를 생략한 것이며, 마찬가지로, 디코더(43B)는, 상기 실시 형태에 따른 디코더(23B)(도 6)로부터, 4개의 트랜지스터(227, 228, 231, 232)를 생략한 것이다. 전압 선택 회로(21A), 전류 제한 회로(22A), 디코더(43A), 및 감지 증폭기(24A)는, 구동부(40A)를 구성하고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(43B), 및 감지 증폭기(24B)는, 구동부(40B)를 구성한다.
도 23은, 열 선택선 구동부(50)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(50)는, 디코더(52A, 52B)를 갖고 있다. 이 디코더(52A)는, 상기 실시 형태에 따른 디코더(32A)(도 7)로부터, 2개의 트랜지스터(308, 309)를 생략한 것이며, 마찬가지로, 디코더(52B)는, 상기 실시 형태에 따른 디코더(32B)(도 7)로부터, 2개의 트랜지스터(328, 329)를 생략한 것이다. 전압 선택 회로(31A) 및 디코더(52A)는, 구동부(50A)를 구성하고, 전압 선택 회로(31B) 및 디코더(52B)는, 구동부(50B)를 구성한다.
이와 같이 구성함으로써, 기억 장치(1A)에서는, 트랜지스터의 수를 삭감할 수 있다. 본 변형예는, 행 선택선 RL의 개수 및 열 선택선 CL의 개수가 많을수록 효과적이다.
[변형예 1-3]
상기 실시 형태에서는, 도 6에 도시한 바와 같이, 행 선택선 구동부(20)의 전압 선택 회로(21A, 21B)가 선택 전압을 디코더(23A, 23B)에 공급함과 함께, 도 7에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A, 31B)가 선택 전압을 디코더(32A, 32B)에 공급하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 예를 들어 전압 선택 회로(31A, 31B)를 생략하고, 전압 선택 회로(21A, 21B)가 선택 전압을 디코더(23A, 23B) 및 디코더(32A, 32B)에 공급해도 되고, 전압 선택 회로(21A, 21B)를 생략하고, 전압 선택 회로(31A, 31B)가 선택 전압을 디코더(23A, 23B) 및 디코더(32A, 32B)에 공급해도 된다. 이하에, 전압 선택 회로(21A, 21B)가 선택 전압을 디코더(23A, 23B) 및 디코더(32A, 32B)에 공급하는 예에 대하여 상세히 설명한다.
본 변형예에 따른 기억 장치(1B)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU2를 갖고 있다. 메모리 어레이 유닛 MAU2는, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(60) 및 열 선택선 구동부(70)를 포함하는 어레이 구동부 AD2를 갖고 있다.
도 24는, 행 선택선 구동부(60)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(60)는, 전압 선택 회로(21A, 21B)를 갖고 있다. 전압 선택 회로(21A)는, 선택 전압을 열 선택선 구동부(70)에도 공급하도록 되어 있으며, 전압 선택 회로(21B)는, 선택 전압을 열 선택선 구동부(70)에도 공급하도록 되어 있다. 전압 선택 회로(21A), 전류 제한 회로(22A), 디코더(23A) 및 감지 증폭기(24A)는, 구동부(60A)를 구성하고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(23B), 및 감지 증폭기(24B)는, 구동부(60B)를 구성한다.
도 25는, 열 선택선 구동부(70)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(70)는, 트랜지스터(71 내지 74)를 갖고 있다. 또한, 열 선택선 구동부(70)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgsw, Vgc0 내지 Vgc3에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgswb, Vgc0b 내지 Vgc3b를 각각 생성하는 반전 회로도 갖고 있다.
트랜지스터(71)의 게이트에는 논리 신호 Vgsw의 반전 신호인 논리 신호 Vgswb가 공급되고, 소스는 전압 선택 회로(21A)의 노드 N21A에 접속되며, 드레인은 노드 N32A에 접속된다. 트랜지스터(72)의 게이트에는 논리 신호 Vgsw의 반전 신호인 논리 신호 Vgswb가 공급되고, 소스는 전압 선택 회로(21B)의 노드 N21B에 접속되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(73)의 게이트에는 논리 신호 Vgsw가 공급되고, 소스는 전압 선택 회로(21A)의 노드 N21A에 접속되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(74)의 게이트에는 논리 신호 Vgsw가 공급되고, 소스는 전압 선택 회로(21B)의 노드 N21B에 접속되며, 드레인은 노드 N32A에 접속된다. 디코더(32A)는 구동부(70A)를 구성하고, 디코더(32B)는 구동부(70B)를 구성한다.
여기서, 트랜지스터(71 내지 74)를 포함하는 회로는, 본 개시에 있어서의 「제5 공급부」의 일 구체예에 대응한다. 논리 신호 Vgsw, Vgswb는, 본 개시에 있어서의 「제5 선택 신호선」의 일 구체예에 대응한다.
다음으로, 도 8에 도시한 경우와 마찬가지로, 2개의 메모리 셀 MC6, MC25에 대해서 세트 동작 OP1을 행하는 경우에 있어서의 어레이 구동부 AD2의 동작에 대하여 설명한다.
도 26a, 26b는, 세트 동작 OP1에 있어서의 어레이 구동부 AD2의 동작을 모식적으로 나타내는 것으로, 도 26a는, 행 선택선 구동부(60)의 동작을 나타내고, 도 26b는, 열 선택선 구동부(70)의 동작을 나타낸다.
이 예에서는, 도 8에 도시한 바와 같이, 행 선택선 구동부(60)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL6에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL5, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(70)는, 열 선택선 CL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 26a에 도시한 바와 같이, 행 선택선 구동부(60)의 전압 선택 회로(21A)에서는, 트랜지스터(201)가 온 상태로 됨과 함께, 트랜지스터(202, 203)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 그리고, 전압 선택 회로(21A)는, 이 선택 전압 Vnset(이 예에서는 0V)를, 전류 제한 회로(22A)를 통해 디코더(23A)에 공급함과 함께, 열 선택선 구동부(70)에 공급한다. 한편, 전압 선택 회로(21B)에서는, 트랜지스터(221)가 온 상태로 됨과 함께, 트랜지스터(222, 223)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(21B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다. 그리고, 전압 선택 회로(21B)는, 이 선택 전압 Vpset(이 예에서는 6V)를, 전류 제한 회로(22B)를 통해 디코더(23B)에 공급함과 함께, 열 선택선 구동부(70)에 공급한다.
디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(23B)는, 행 선택선 RL6에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 행 선택선 RL4, RL5, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 26b에 도시한 바와 같이, 열 선택선 구동부(70)에서는, 트랜지스터(71, 72)가 온 상태로 됨과 함께, 트랜지스터(73, 74)가 오프 상태로 된다. 이에 의해, 디코더(32A)에는, 전압 선택 회로(21A)가 출력한 선택 전압 Vnset(예를 들어 0V)가 공급되고, 디코더(32B)에는, 전압 선택 회로(21B)가 출력한 선택 전압 Vpset(예를 들어 6V)가 공급된다.
그리고, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(21A)로부터 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(21B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU2에서는, 도 8에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 2개의 메모리 셀 MC6, MC25가 선택된다.
또한, 이 예에서는, 메모리 셀 MC6, MC25에 대해서 세트 동작 OP1을 행하는 예로 설명하였다. 이 대신에, 예를 들어 메모리 셀 MC5, MC26에 대해서 세트 동작 OP1을 행하는 경우에는, 열 선택선 구동부(70)에 있어서, 트랜지스터(73, 74)를 온 상태로 함과 함께, 트랜지스터(71, 72)를 오프 상태로 한다. 이에 의해, 디코더(32A)에는, 행 선택선 구동부(60)의 전압 선택 회로(21B)가 출력한 선택 전압 Vpset(예를 들어 6V)가 공급되고, 디코더(32B)에는, 행 선택선 구동부(60)의 전압 선택 회로(21A)가 출력한 선택 전압 Vnset(예를 들어 0V)가 공급된다. 이에 의해, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(21B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(21A)로부터 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 이와 같이 하여, 어레이 구동부 AD2는, 메모리 셀 MC5, MC26에 대해서 세트 동작 OP1을 행할 수 있다.
이와 같이 구성함으로써, 기억 장치(1B)에서는, 트랜지스터의 수를 삭감할 수 있다.
[변형예 1-4]
상기 실시 형태에서는, 도 3, 6에 도시한 바와 같이, 행 선택선 구동부(20)의 디코더(23A)는, 동일한 층에 형성된 행 선택선 RL0 내지 RL3을 구동하고, 디코더(23B)는, 동일한 층에 형성된 행 선택선 RL4 내지 RL7을 구동하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 예를 들어 각 디코더는, 행 선택선 RL0 내지 RL7 중 서로 다른 층에 형성된 행 선택선 RL을 구동해도 된다. 이하에, 본 변형예에 따른 기억 장치(1C)에 대하여 상세히 설명한다.
기억 장치(1C)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU3을 갖고 있다. 메모리 어레이 유닛 MAU3은, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(80) 및 열 선택선 구동부(30)를 포함하는 어레이 구동부 AD3을 갖고 있다.
도 27은, 행 선택선 구동부(80)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(80)는, 전압 선택 회로(81A, 81B)와, 디코더(83A, 83B)를 갖고 있다. 또한, 행 선택선 구동부(80)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1, Vgr0 내지 Vgr7에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgrset0b, Vgrset1b, Vgrrst0b, Vgrrst1b, Vgrsns0b, Vgrsns1b, Vgr0b 내지 Vgr7b를 각각 생성하는 반전 회로도 갖고 있다.
전압 선택 회로(81A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 즉, 상기 실시 형태의 예(도 6)에서는, 전압 선택 회로(21A)는, 3개의 선택 전압 Vnset, Vprst, Vnsns 중 어느 하나를 출력하였지만, 본 변형예(도 27)에서는, 전압 선택 회로(81A)는, 6개의 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하고 있다. 전압 선택 회로(81A)는, 트랜지스터(201P, 201N, 202P, 202N, 203P, 203N)를 갖고 있다. 트랜지스터(201P, 202P, 203P)는 P형의 MOS 트랜지스터이며, 트랜지스터(201N, 202N, 203N)는 N형의 MOS 트랜지스터이다. 트랜지스터(201P)의 게이트에는 논리 신호 Vgrset1의 반전 신호인 논리 신호 Vgcset1b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(201N)의 게이트에는 논리 신호 Vgrset0이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(202P)의 게이트에는 논리 신호 Vgrrst0의 반전 신호인 논리 신호 Vgrrst0b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(202N)의 게이트에는 논리 신호 Vgrrst1이 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(203P)의 게이트에는 논리 신호 Vgrsns1의 반전 신호인 논리 신호 Vgrsns1b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N21A에 접속된다. 트랜지스터(203N)의 게이트에는 논리 신호 Vgrsns0이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N21A에 접속된다.
디코더(83A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0, Vgr1, Vgr4, Vgr5에 기초하여, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압을, 행 선택선 RL0, RL1, RL4, RL5에 선택적으로 인가하는 것이다. 즉, 상기 실시 형태의 예(도 6)에서는, 디코더(23A)는, 논리 신호 Vgr0 내지 Vgr3에 기초하여, 선택 전압을, 행 선택선 RL0 내지 RL3에 선택적으로 인가하였지만, 본 변형예(도 27)에서는, 디코더(83A)는, 논리 신호 Vgr0, Vgr1, Vgr4, Vgr5에 기초하여, 선택 전압을, 행 선택선 RL0, RL1, RL4, RL5에 선택적으로 인가하고 있다. 디코더(83A)에 있어서, 트랜지스터(210)의 게이트에는 논리 신호 Vgr4가 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(211)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(211)의 게이트에는 논리 신호 Vgr4의 반전 신호인 논리 신호 Vgr4b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(210)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(212)의 게이트에는 논리 신호 Vgr5의 반전 신호인 논리 신호 Vgr5b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(213)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(213)의 게이트에는 논리 신호 Vgr5가 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 트랜지스터(212)의 드레인 및 행 선택선 RL5에 접속된다.
전압 선택 회로(81B)는, 전압 선택 회로(81A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하는 것이다. 전압 선택 회로(81B)는, 트랜지스터(221P, 221N, 222P, 222N, 223P, 223N)를 갖고 있다. 트랜지스터(221P, 222P, 223P)는 P형의 MOS 트랜지스터이며, 트랜지스터(221N, 222N, 223N)는 N형의 MOS 트랜지스터이다. 트랜지스터(221P)의 게이트에는 논리 신호 Vgrset0의 반전 신호인 논리 신호 Vgcset0b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(221N)의 게이트에는 논리 신호 Vgrset1이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(222P)의 게이트에는 논리 신호 Vgrrst1의 반전 신호인 논리 신호 Vgrrst1b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(222N)의 게이트에는 논리 신호 Vgrrst0이 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(223P)의 게이트에는 논리 신호 Vgrsns0의 반전 신호인 논리 신호 Vgrsns0b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N21B에 접속된다. 트랜지스터(223N)의 게이트에는 논리 신호 Vgrsns1이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N21B에 접속된다.
디코더(83B)는, 디코더(83A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr2, Vgr3, Vgr6, Vgr7에 기초하여, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압을, 행 선택선 RL2, RL3, RL6, RL7에 선택적으로 인가하는 것이다. 디코더(83B)에 있어서, 트랜지스터(226)의 게이트에는 논리 신호 Vgr2가 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(227)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(227)의 게이트에는 논리 신호 Vgr2의 반전 신호인 논리 신호 Vgr2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(226)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(228)의 게이트에는 논리 신호 Vgr3의 반전 신호인 논리 신호 Vgr3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(229)의 드레인 및 행 선택선 RL3에 접속된다. 트랜지스터(229)의 게이트에는 논리 신호 Vgr3이 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(228)의 드레인 및 행 선택선 RL3에 접속된다.
전압 선택 회로(81A), 전류 제한 회로(22A), 디코더(83A), 및 감지 증폭기(24A)는, 구동부(80A)를 구성하고, 전압 선택 회로(81B), 전류 제한 회로(22B), 디코더(83B), 및 감지 증폭기(24B)는, 구동부(80B)를 구성한다. 구동부(80A)는, 예를 들어 도 28에 도시한 바와 같이, 기판면 S에 있어서의, 행 선택선 RL0, RL1, RL4, RL5의 아래의 영역 SA에 형성된다. 마찬가지로, 구동부(80B)는, 기판면 S에 있어서의, 행 선택선 RL2, RL3, RL6, RL7의 아래의 영역 SB에 형성된다. 이에 의해, 기억 장치(1C)에서는, 행 선택선 구동부(80)와, 행 선택선 RL0 내지 RL8 사이의 배선을 심플하게 할 수 있다.
[변형예 1-5]
상기 실시 형태에서는, 도 1, 2에 도시한 바와 같이, 각 메모리 어레이 유닛 MAU에 있어서, 행 선택선 구동부(20) 및 열 선택선 구동부(30)가, 그 메모리 어레이 유닛 MAU의 메모리 어레이 MA를 구동하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 예를 들어 행 선택선 구동부(20)의 구동부(20A)가, 서로 다른 메모리 어레이 유닛 MAU에 있어서의 2개의 메모리 어레이 MA를 구동해도 되고, 구동부(20B)가, 서로 다른 메모리 어레이 유닛 MAU에 있어서의 2개의 메모리 어레이 MA를 구동해도 된다. 마찬가지로, 열 선택선 구동부(30)의 구동부(30A)가, 서로 다른 메모리 어레이 유닛 MAU에 있어서의 2개의 메모리 어레이 MA를 구동해도 되고, 구동부(30B)가, 서로 다른 메모리 어레이 유닛 MAU에 있어서의 2개의 메모리 어레이 MA를 구동해도 된다. 이하에, 일례를 들어, 본 변형예에 대하여 설명한다.
도 29는, 본 변형예에 따른 기억 장치(1D)의 일 구성예를 나타내는 것이다. 이 예에서는, 구동부(30A)는, 2개의 메모리 어레이 MA(예를 들어 (n-1)번째의 메모리 어레이 MA(n-1)과 n번째의 메모리 어레이 MA(n))의 열 선택선 CL0, CL1을 구동하고 있다. 또한, 구동부(30B)는, 2개의 메모리 어레이 MA(예를 들어 n번째의 메모리 어레이 MA(n)과 (n+1)번째의 메모리 어레이 MA(n+1))의 열 선택선 CL2, CL3을 구동하고 있다. 이에 의해, 예를 들어 (n-1)번째의 메모리 어레이 MA(n-1)과 n번째의 메모리 어레이 MA(n)에 있어서, 열 선택선 CL0, CL1 중 동일한 열 선택선 CL에 동일한 선택 전압이 인가된다. 마찬가지로, 예를 들어 n번째의 메모리 어레이 MA(n)과 (n+1)번째의 메모리 어레이 MA(n+1)에 있어서, 열 선택선 CL2, CL3 중 동일한 열 선택선 CL에 동일한 선택 전압이 인가된다. 이와 같이 구성함으로써, 기억 장치(1D)에서는, 열 선택선 구동부(30)의 수를 저감시킬 수 있다. 또한, 이 예에서는, 본 기술을 열 선택선 구동부(30)의 구동부(30A, 30B)에 적용하였지만, 마찬가지로 행 선택선 구동부(20)의 구동부(20A, 20B)에 적용해도 된다.
[변형예 1-6]
상기 실시 형태에서는, 행 선택선 구동부(20)의 디코더(23A)는, 도 6에 도시한 바와 같이, 예를 들어 트랜지스터(206, 209, 210, 213)를 선택적으로 온 상태로 함으로써, 선택 전압을 행 선택선 RL0 내지 RL3에 선택적으로 인가하고, 디코더(23B)는, 예를 들어 트랜지스터(226, 229, 230, 233)를 선택적으로 온 상태로 함으로써, 선택 전압을 행 선택선 RL4 내지 RL7에 선택적으로 인가하였지만, 이것에 한정되는 것은 아니다. 이하에, 본 변형예에 따른 기억 장치(1E)에 대하여 상세히 설명한다. 기억 장치(1E)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU5를 갖고 있다.
도 30은, 메모리 어레이 유닛 MAU5의 일 구성예를 나타내는 것이다. 메모리 어레이 유닛 MAU5는, 메모리 어레이 MA5와, 어레이 구동부 AD5를 갖고 있다.
메모리 어레이 MA5는, 복수의 행 선택선 RL(이 예에서는 16개의 행 선택선 RL0 내지 RL15)과, 복수의 열 선택선 CL(이 예에서는 4개의 열 선택선 CL0 내지 CL3)과, 복수의 메모리 셀 MC(이 예에서는 64개의 메모리 셀 MC0 내지 MC63)를 갖고 있다. 상기 실시 형태에 따른 메모리 어레이 MA(도 3)와 마찬가지로, 메모리 셀 MC0 내지 MC31은 기억층 L0에 형성되고, 메모리 셀 MC32 내지 MC63은 기억층 L1에 형성된다.
어레이 구동부 AD5는, 행 선택선 구동부(100)와, 열 선택선 구동부(30)를 갖고 있다. 행 선택선 구동부(100)는, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 행 선택선 RL0 내지 RL15에 대해서 선택적으로 전압을 인가하는 것이다. 행 선택선 구동부(100)는, 상기 실시 형태에 따른 행 선택선 구동부(20)(도 6)와 마찬가지로, 전압 선택 회로(21A, 21B)와, 전류 제한 회로(22A, 22B)와, 디코더(103A, 103B)와, 감지 증폭기(24A, 24B)를 갖고 있다. 또한, 행 선택선 구동부(100)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0 내지 Vgr7, Vgr11 내지 Vgr14에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgr0b 내지 Vgr7b, Vgr11b 내지 Vgr14b를 각각 생성하는 반전 회로도 갖고 있다.
도 31a는, 디코더(103A)의 일 구성예를 나타내는 것이다. 디코더(103A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0 내지 Vgr3, Vgr11, Vgr12에 기초하여, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압을, 행 선택선 RL0 내지 RL7에 선택적으로 인가하는 것이다. 디코더(103A)는, 트랜지스터(401 내지 420)를 갖고 있다. 트랜지스터(401 내지 420)는, N형의 MOS 트랜지스터이다. 트랜지스터(401)의 게이트에는 논리 신호 Vgr11이 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 노드 N401에 접속된다. 트랜지스터(402)의 게이트에는 논리 신호 Vgr11의 반전 신호인 논리 신호 Vgr11b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 노드 N401에 접속된다. 트랜지스터(403)의 게이트에는 논리 신호 Vgr12의 반전 신호인 논리 신호 Vgr12b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 노드 N404에 접속된다. 트랜지스터(404)의 게이트에는 논리 신호 Vgr12가 공급되고, 소스는 노드 N23A에 접속되며, 드레인은 노드 N404에 접속된다.
트랜지스터(405)의 게이트에는 논리 신호 Vgr0이 공급되고, 소스는 노드 N401에 접속되며, 드레인은 트랜지스터(406)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(406)의 게이트에는 논리 신호 Vgr0의 반전 신호인 논리 신호 Vgr0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(405)의 드레인 및 행 선택선 RL0에 접속된다. 트랜지스터(407)의 게이트에는 논리 신호 Vgr1의 반전 신호인 논리 신호 Vgr1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(408)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(408)의 게이트에는 논리 신호 Vgr1이 공급되고, 소스는 노드 N401에 접속되며, 드레인은 트랜지스터(407)의 드레인 및 행 선택선 RL1에 접속된다. 트랜지스터(409)의 게이트에는 논리 신호 Vgr2가 공급되고, 소스는 노드 N401에 접속되며, 드레인은 트랜지스터(410)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(410)의 게이트에는 논리 신호 Vgr2의 반전 신호인 논리 신호 Vgr2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(409)의 드레인 및 행 선택선 RL2에 접속된다. 트랜지스터(411)의 게이트에는 논리 신호 Vgr3의 반전 신호인 논리 신호 Vgr3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(412)의 드레인 및 행 선택선 RL3에 접속된다. 트랜지스터(412)의 게이트에는 논리 신호 Vgr3이 공급되고, 소스는 노드 N401에 접속되며, 드레인은 트랜지스터(411)의 드레인 및 행 선택선 RL3에 접속된다.
트랜지스터(413)의 게이트에는 논리 신호 Vgr0이 공급되고, 소스는 노드 N404에 접속되며, 드레인은 트랜지스터(414)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(414)의 게이트에는 논리 신호 Vgr0의 반전 신호인 논리 신호 Vgr0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(413)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(415)의 게이트에는 논리 신호 Vgr1의 반전 신호인 논리 신호 Vgr1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(416)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(416)의 게이트에는 논리 신호 Vgr1이 공급되고, 소스는 노드 N404에 접속되며, 드레인은 트랜지스터(415)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(417)의 게이트에는 논리 신호 Vgr2가 공급되고, 소스는 노드 N404에 접속되며, 드레인은 트랜지스터(418)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(418)의 게이트에는 논리 신호 Vgr2의 반전 신호인 논리 신호 Vgr2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(417)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(419)의 게이트에는 논리 신호 Vgr3의 반전 신호인 논리 신호 Vgr3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(420)의 드레인 및 행 선택선 RL7에 접속된다. 트랜지스터(420)의 게이트에는 논리 신호 Vgr3이 공급되고, 소스는 노드 N404에 접속되며, 드레인은 트랜지스터(419)의 드레인 및 행 선택선 RL7에 접속된다.
도 31b는, 디코더(103B)의 일 구성예를 나타내는 것이다. 디코더(103B)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr4 내지 Vgr7, Vgr13, Vgr14에 기초하여, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압을, 행 선택선 RL8 내지 RL15에 선택적으로 인가하는 것이다. 디코더(103B)의 구성은, 디코더(103A)의 구성과 마찬가지이다. 디코더(103B)는, 트랜지스터(421 내지 440)를 갖고 있다. 트랜지스터(421 내지 440)는, 디코더(103A)의 트랜지스터(401 내지 420)에 각각 대응하고 있다.
도 32는, 노드 N23A에 공급된 선택 전압(이 예에서는 선택 전압 Vpset)을 행 선택선 RL0에 인가하는 경우의 디코더(103A)의 일 동작예를 나타내는 것이다. 이 경우, 디코더(103A)에서는, 트랜지스터(401, 403)가 온 상태로 됨과 함께, 트랜지스터(402, 404)가 오프 상태로 된다. 이에 의해, 노드 N401에 선택 전압 Vpset가 공급되고, 노드 N404에 비선택 전압 Vinh가 공급된다.
또한, 트랜지스터(405, 407, 410, 411)가 온 상태로 됨과 함께, 트랜지스터(406, 408, 409, 412)가 오프 상태로 된다. 이에 의해, 디코더(103A)는, 노드 N401에 공급된 선택 전압 Vpset를 행 선택선 RL0에 인가함과 함께, 비선택 전압 Vinh를 행 선택선 RL1 내지 RL3에 인가한다.
또한, 트랜지스터(413, 415, 418, 419)가 온 상태로 됨과 함께, 트랜지스터(414, 416, 417, 420)가 오프 상태로 된다. 트랜지스터(415 내지 420)에 대해서도 마찬가지이다. 이에 의해, 디코더(103B)는, 비선택 전압 Vinh를 행 선택선 RL4 내지 RL7에 인가한다.
즉, 예를 들어 트랜지스터(405, 413)의 게이트에는 동일한 논리 신호 Vgr0이 공급되기 때문에, 트랜지스터(413)는 트랜지스터(405)와 마찬가지로 온 상태로 되고, 예를 들어 트랜지스터(406, 414)의 게이트에는 동일한 논리 신호 Vgr0b가 공급되기 때문에, 트랜지스터(414)는 트랜지스터(406)와 마찬가지로 오프 상태로 된다. 노드 N401에는 선택 전압 Vpset가 공급되어 있기 때문에, 온 상태인 트랜지스터(405)는, 이 선택 전압 Vpset를 행 선택선 RL0에 공급한다. 즉, 노드 N23A에 공급된 선택 전압은, 2개의 트랜지스터(401, 405)를 통해 행 선택선 RL0에 공급된다. 한편, 노드 N404에는 비선택 전압 Vinh가 공급되어 있기 때문에, 온 상태인 트랜지스터(413)는, 이 비선택 전압 Vinh를 행 선택선 RL4에 공급한다.
이와 같이 구성함으로써, 기억 장치(1E)에서는, 마이크로컨트롤러 MCON과 어레이 구동부 AD5 사이의 배선의 개수를 적게 할 수 있다. 즉, 예를 들어 도 33에 도시한 디코더(103AR)와 같이 구성한 경우에는, 마이크로컨트롤러 MCON으로부터 8개의 논리 신호 Vgr0 내지 Vgr7이 디코더(103AR)에 공급된다. 한편, 본 변형예에 따른 디코더(103A)(도 31a)에서는, 마이크로컨트롤러 MCON으로부터 6개의 논리 신호 Vgr0 내지 Vgr3, Vgr11, Vgr12가 디코더(103A)에 공급된다. 디코더(103B)에 대해서도 마찬가지이다. 본 변형예는, 행 선택선 RL의 개수가 많을수록 효과적이다. 그 결과, 기억 장치(1E)에서는, 마이크로컨트롤러 MCON과 어레이 구동부 AD5 사이의 배선의 개수를 적게 할 수 있다. 또한, 이 예에서는, 본 기술을 행 선택선 구동부(20)에 적용하였지만, 열 선택선 구동부(30)에 적용해도 된다.
[변형예 1-7]
상기 실시 형태에서는, 도 6에 도시한 바와 같이, 행 선택선 구동부(20)는, 논리 신호 Vgr0 내지 Vgr7에 기초하여, 선택 전압을 행 선택선 RL0 내지 RL7에 선택적으로 인가하였지만, 이것에 한정되는 것은 아니며, 이 대신에, 예를 들어 행 선택선 구동부는, 논리 신호 Vgr0 내지 Vgr3에 기초하여, 선택 전압을 행 선택선 RL0 내지 RL7에 선택적으로 인가해도 된다. 이하에, 본 변형예에 따른 기억 장치(1F)에 대하여 상세히 설명한다.
기억 장치(1F)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU6을 갖고 있다. 메모리 어레이 유닛 MAU6은, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(120) 및 열 선택선 구동부(30)를 포함하는 어레이 구동부 AD6을 갖고 있다.
도 34는, 행 선택선 구동부(120)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(120)는, 디코더(123B)를 갖고 있다. 또한, 행 선택선 구동부(120)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset, Vgrrst, Vgrsns, Vgr0 내지 Vgr3에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgrsetb, Vgrrstb, Vgrsnsb, Vgr0b 내지 Vgr3b를 각각 생성하는 반전 회로도 갖고 있다.
디코더(123B)는, 디코더(23A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0 내지 Vgr3에 기초하여, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압을, 행 선택선 RL4 내지 RL7에 선택적으로 인가하는 것이다. 즉, 상기 실시 형태의 예(도 6)에서는, 디코더(23B)는, 논리 신호 Vgr4 내지 Vgr7에 기초하여, 선택 전압을 행 선택선 RL4 내지 RL7에 선택적으로 인가하였지만, 본 변형예(도 34)에서는, 디코더(123B)는, 논리 신호 Vgr0 내지 Vgr3에 기초하여, 선택 전압을 행 선택선 RL4 내지 RL7에 선택적으로 인가하고 있다. 트랜지스터(226)의 게이트에는 논리 신호 Vgr0이 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(227)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(227)의 게이트에는 논리 신호 Vgr0의 반전 신호인 논리 신호 Vgr0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(226)의 드레인 및 행 선택선 RL4에 접속된다. 트랜지스터(228)의 게이트에는 논리 신호 Vgr1의 반전 신호인 논리 신호 Vgr1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(229)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(229)의 게이트에는 논리 신호 Vgr1이 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(228)의 드레인 및 행 선택선 RL5에 접속된다. 트랜지스터(230)의 게이트에는 논리 신호 Vgr2가 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(231)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(231)의 게이트에는 논리 신호 Vgr2의 반전 신호인 논리 신호 Vgr2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(230)의 드레인 및 행 선택선 RL6에 접속된다. 트랜지스터(232)의 게이트에는 논리 신호 Vgr3의 반전 신호인 논리 신호 Vgr3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(233)의 드레인 및 행 선택선 RL7에 접속된다. 트랜지스터(233)의 게이트에는 논리 신호 Vgr4가 공급되고, 소스는 노드 N23B에 접속되며, 드레인은 트랜지스터(232)의 드레인 및 행 선택선 RL7에 접속된다.
전압 선택 회로(21A), 전류 제한 회로(22A), 디코더(23A) 및 감지 증폭기(24A)는, 구동부(120A)를 구성하고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(123B) 및 감지 증폭기(24B)는, 구동부(120B)를 구성한다.
도 35는, 2개의 메모리 셀 MC6, MC21에 대하여 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 36은, 세트 동작 OP1에 있어서의 행 선택선 구동부(120)의 동작을 나타낸다. 열 선택선 구동부(30)의 동작은, 도 9b와 마찬가지이다.
이 예에서는, 행 선택선 구동부(120)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL5에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL4, RL6, RL7에 대하여 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 열 선택선 CL0, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 36에 도시한 바와 같이, 행 선택선 구동부(120)의 디코더(23A)에서는, 트랜지스터(207, 209, 211, 212)가 온 상태로 됨과 함께, 트랜지스터(206, 208, 210, 213)가 오프 상태로 된다. 그 결과, 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(123B)에서는, 트랜지스터(227, 229, 231, 232)가 온 상태로 됨과 함께, 트랜지스터(226, 228, 230, 233)가 오프 상태로 된다. 즉, 예를 들어 트랜지스터(209, 229)의 게이트에는 동일한 논리 신호 Vgr1이 공급되기 때문에, 트랜지스터(229)는 트랜지스터(209)와 마찬가지로 온 상태로 되고, 예를 들어 트랜지스터(208, 228)의 게이트에는 동일한 논리 신호 Vgr1b가 공급되기 때문에, 트랜지스터(228)는 트랜지스터(208)와 마찬가지로 오프 상태로 된다. 그 결과, 디코더(123B)는, 행 선택선 RL5에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 행 선택선 RL4, RL6, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 9b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력하고, 전압 선택 회로(31B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다. 그리고, 디코더(32A)에서는, 트랜지스터(308, 310)가 온 상태로 됨과 함께, 트랜지스터(307, 309)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 열 선택선 CL1에 대해서, 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 그 결과, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU6에서는, 도 35에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 2개의 메모리 셀 MC6, MC21이 선택된다. 이에 의해, 메모리 어레이 유닛 MAU6에서는, 전압 선택 회로(31B), 디코더(32B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로, 세트 전류 Iset(세트 전류 Iset1)가 흐르고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(123B), 행 선택선 RL5, 메모리 셀 MC21, 열 선택선 CL1, 디코더(32A), 전압 선택 회로(31A)의 순으로, 세트 전류 Iset(세트 전류 Iset2)가 흐른다.
도 37은, 1개의 메모리 셀 MC6에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 38은, 세트 동작 OP1에 있어서의 행 선택선 구동부(120)의 동작을 나타낸다. 열 선택선 구동부(30)의 동작은, 도 18b와 마찬가지이다.
이 예에서는, 행 선택선 구동부(120)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL5에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL4, RL6, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(30)는, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 나머지 열 선택선 CL0, CL1, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 38에 도시한 바와 같이, 행 선택선 구동부(120)의 디코더(23A)는, 행 선택선 RL1에 대해서, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL0, RL2, RL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(123B)는, 행 선택선 RL5에 대해서, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 행 선택선 RL4, RL6, RL7에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 도 18b에 도시한 바와 같이, 열 선택선 구동부(30)의 전압 선택 회로(31A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력하고, 전압 선택 회로(31B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다. 그리고, 디코더(32A)에서는, 트랜지스터(308, 309)가 온 상태로 됨과 함께, 트랜지스터(307, 310)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 2개의 열 선택선 CL0, CL1에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다. 또한, 디코더(32B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 그 결과, 디코더(32B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(31B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU6에서는, 도 37에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 1개의 메모리 셀 MC6이 선택된다. 이에 의해, 메모리 어레이 유닛 MAU6에서는, 전압 선택 회로(31B), 디코더(32B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로, 세트 전류 Iset(세트 전류 Iset1)가 흐른다.
이와 같이 구성함으로써, 기억 장치(1F)에서는, 마이크로컨트롤러 MCON과 어레이 구동부 AD6 사이의 배선의 개수를 적게 할 수 있다. 본 변형예는, 행 선택선 RL의 개수가 많을수록 효과적이다. 또한, 이 예에서는, 본 기술을 행 선택선 구동부(20)에 적용하였지만, 열 선택선 구동부(30)에 적용해도 된다.
또한, 본 기술을 행 선택선 구동부(20) 및 열 선택선 구동부(30)의 양쪽에 적용해도 된다. 이하에, 본 변형예에 따른 기억 장치(1G)에 대하여 상세히 설명한다.
기억 장치(1G)는, 상기 실시 형태에 따른 기억 장치(1)(도 1)와 마찬가지로, 메모리 어레이 유닛 MAU7을 갖고 있다. 메모리 어레이 유닛 MAU7은, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU(도 2)와 마찬가지로, 행 선택선 구동부(120) 및 열 선택선 구동부(130)를 포함하는 어레이 구동부 AD7을 갖고 있다.
도 39는, 열 선택선 구동부(130)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(130)는, 전압 선택 회로(131A, 131B)와, 디코더(132B)를 갖고 있다. 또한, 열 선택선 구동부(130)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0, Vgc1에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgc0b, Vgc1b를 각각 생성하는 반전 회로도 갖고 있다.
전압 선택 회로(131A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0b, Vgcset1, Vgcrst0, Vgcrst1b, Vgcsns0b, Vgcsns1, Vgcinh0에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 및 비선택 전압 Vinh 중 어느 하나를 출력하는 것이다. 즉, 상기 실시 형태(도 7)에서는, 전압 선택 회로(31A)는, 6개의 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1에 기초하여, 6개의 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 중 어느 하나를 출력하였지만, 본 변형예(도 39)에서는, 전압 선택 회로(131A)는, 7개의 논리 신호 Vgcset0b, Vgcset1, Vgcrst0, Vgcrst1b, Vgcsns0b, Vgcsns1, Vgcinh0에 기초하여, 6개의 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 및 비선택 전압 Vinh 중 어느 하나를 출력하고 있다. 전압 선택 회로(131A)는, 트랜지스터(311)를 갖고 있다. 트랜지스터(311)는, N형의 MOS 트랜지스터이다. 트랜지스터(311)의 게이트에는 논리 신호 Vgcinh0이 공급되고, 소스에는 비선택 전압 Vinh가 공급되며, 드레인은 노드 N32A에 접속되어 있다.
전압 선택 회로(131B)는, 전압 선택 회로(131A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset2b, Vgcset3, Vgcrst2, Vgcrst3b, Vgcsns2b, Vgcsns3, Vgcinh1에 기초하여, 선택 전압 Vpset, Vnset, Vprst, Vnrst, Vpsns, Vnsns 및 비선택 전압 Vinh 중 어느 하나를 출력하는 것이다. 전압 선택 회로(131B)는, 트랜지스터(331)를 갖고 있다. 트랜지스터(331)는, N형의 MOS 트랜지스터이다. 트랜지스터(331)의 게이트에는 논리 신호 Vgcinh1이 공급되고, 소스에는 비선택 전압 Vinh가 공급되며, 드레인은 노드 N32B에 접속되어 있다. 트랜지스터(321)의 게이트에는 논리 신호 Vgcset2의 반전 신호인 논리 신호 Vgcset2b가 공급되고, 소스에는 선택 전압 Vpset(예를 들어 6V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(322)의 게이트에는 논리 신호 Vgcset3이 공급되고, 소스에는 선택 전압 Vnset(예를 들어 0V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(323)의 게이트에는 논리 신호 Vgcrst3의 반전 신호인 논리 신호 Vgcrst3b가 공급되고, 소스에는 선택 전압 Vprst(예를 들어 6V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(324)의 게이트에는 논리 신호 Vgcrst2가 공급되고, 소스에는 선택 전압 Vnrst(예를 들어 0V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(325)의 게이트에는 논리 신호 Vgcsns2의 반전 신호인 논리 신호 Vgcsns2b가 공급되고, 소스에는 선택 전압 Vpsns(예를 들어 5V)가 공급되며, 드레인은 노드 N32B에 접속된다. 트랜지스터(326)의 게이트에는 논리 신호 Vgcsns3이 공급되고, 소스에는 선택 전압 Vnsns(예를 들어 1V)가 공급되며, 드레인은 노드 N32B에 접속된다.
디코더(132B)는, 디코더(32A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0, Vgc1에 기초하여, 전압 선택 회로(31B)로부터 공급된 선택 전압을, 열 선택선 CL2, CL3 중 어느 하나에 인가하는 것이다. 즉, 상기 실시 형태의 예(도 7)에서는, 디코더(32B)는, 논리 신호 Vgc2, Vgc3에 기초하여, 선택 전압을 열 선택선 CL2, CL3에 선택적으로 인가하였지만, 본 변형예(도 39)에서는, 디코더(132B)는, 논리 신호 Vgc0, Vgc1에 기초하여, 선택 전압을 열 선택선 CL2, CL3에 선택적으로 인가하고 있다. 트랜지스터(327)의 게이트에는 논리 신호 Vgc0이 공급되고, 소스는 노드 N32B에 접속되고, 드레인은 트랜지스터(328)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(328)의 게이트에는 논리 신호 Vgc0의 반전 신호인 논리 신호 Vgc0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(327)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(329)의 게이트에는 논리 신호 Vgc1의 반전 신호인 논리 신호 Vgc1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(330)의 드레인 및 열 선택선 CL3에 접속된다. 트랜지스터(330)의 게이트에는 논리 신호 Vgc1이 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(329)의 드레인 및 열 선택선 CL3에 접속된다.
전압 선택 회로(131A) 및 디코더(32A)는, 구동부(130A)를 구성하고, 전압 선택 회로(131B) 및 디코더(132B)는, 구동부(130B)를 구성한다.
도 40은, 2개의 메모리 셀 MC6, MC20에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 41은, 세트 동작 OP1에 있어서의 열 선택선 구동부(130)의 동작을 나타낸다. 행 선택선 구동부(120)의 동작은, 도 36과 마찬가지이다.
이 예에서는, 행 선택선 구동부(120)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL5에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL4, RL6, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(130)는, 열 선택선 CL0에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 열 선택선 CL1, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 41에 도시한 바와 같이, 열 선택선 구동부(130)의 전압 선택 회로(131A)에서는, 트랜지스터(302)가 온 상태로 됨과 함께, 트랜지스터(301, 303 내지 306, 311)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(131A)는, 선택 전압 Vnset(이 예에서는 0V)를 출력한다. 한편, 전압 선택 회로(131B)에서는, 트랜지스터(321)가 온 상태로 됨과 함께, 트랜지스터(322 내지 326, 331)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(131B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다.
그리고, 디코더(32A)에서는, 트랜지스터(307, 309)가 온 상태로 됨과 함께, 트랜지스터(308, 310)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 열 선택선 CL1에 대해서, 전압 선택 회로(131A)로부터 공급된 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 열 선택선 CL0에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(132B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 즉, 예를 들어 트랜지스터(307, 327)에는 동일한 논리 신호 Vgc0이 공급되기 때문에, 트랜지스터(327)는 트랜지스터(307)와 마찬가지로 온 상태로 되고, 예를 들어 트랜지스터(308, 328)에는 동일한 논리 신호 Vgc0b가 공급되기 때문에, 트랜지스터(328)는 트랜지스터(308)와 마찬가지로 오프 상태로 된다. 그 결과, 디코더(132B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(131B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU7에서는, 도 40에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 2개의 메모리 셀 MC6, MC20이 선택된다. 이에 의해, 메모리 어레이 유닛 MAU7에서는, 전압 선택 회로(131B), 디코더(132B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로, 세트 전류 Iset(세트 전류 Iset1)가 흐르고, 전압 선택 회로(21B), 전류 제한 회로(22B), 디코더(123B), 행 선택선 RL5, 메모리 셀 MC20, 열 선택선 CL0, 디코더(32A), 전압 선택 회로(131A)의 순으로, 세트 전류 Iset(세트 전류 Iset2)가 흐른다.
도 42는, 1개의 메모리 셀 MC6에 대해서 세트 동작 OP1을 행하는 경우의 동작을 모식적으로 나타내는 것이다. 도 43은, 세트 동작 OP1에 있어서의 열 선택선 구동부(130)의 동작을 나타낸다. 행 선택선 구동부(120)의 동작은, 도 38과 마찬가지이다.
이 예에서는, 행 선택선 구동부(120)는, 행 선택선 RL1에 대해서 선택 전압 Vnset(이 예에서는 0V)를 인가하고, 행 선택선 RL5에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하며, 나머지 행 선택선 RL0, RL2 내지 RL4, RL6, RL7에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다. 또한, 열 선택선 구동부(130)는, 열 선택선 CL2에 대해서 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 나머지 열 선택선 CL0, CL1, CL3에 대해서 비선택 전압 Vinh(이 예에서는 3V)를 인가하고 있다.
이때, 도 43에 도시한 바와 같이, 열 선택선 구동부(130)의 전압 선택 회로(131A)에서는, 트랜지스터(311)가 온 상태로 됨과 함께, 트랜지스터(301 내지 306)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(131A)는, 비선택 전압 Vinh(이 예에서는 3V)를 출력한다. 한편, 전압 선택 회로(131B)에서는, 트랜지스터(321)가 온 상태로 됨과 함께, 트랜지스터(322 내지 326, 331)가 오프 상태로 된다. 이에 의해, 전압 선택 회로(131B)는, 선택 전압 Vpset(이 예에서는 6V)를 출력한다.
그리고, 디코더(32A)에서는, 트랜지스터(307, 309)가 온 상태로 됨과 함께, 트랜지스터(308, 310)가 오프 상태로 된다. 그 결과, 디코더(32A)는, 열 선택선 CL0, CL1에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
또한, 디코더(132B)에서는, 트랜지스터(327, 329)가 온 상태로 됨과 함께, 트랜지스터(328, 330)가 오프 상태로 된다. 그 결과, 디코더(132B)는, 열 선택선 CL2에 대해서, 전압 선택 회로(131B)로부터 공급된 선택 전압 Vpset(이 예에서는 6V)를 인가하고, 열 선택선 CL3에 대해서, 비선택 전압 Vinh(이 예에서는 3V)를 인가한다.
그 결과, 메모리 어레이 유닛 MAU7에서는, 도 42에 도시한 바와 같이, 세트 동작 OP1의 대상으로서, 1개의 메모리 셀 MC6이 선택된다. 이에 의해, 메모리 어레이 유닛 MAU7에서는, 전압 선택 회로(31B), 디코더(132B), 열 선택선 CL2, 메모리 셀 MC6, 행 선택선 RL1, 디코더(23A), 전류 제한 회로(22A), 전압 선택 회로(21A)의 순으로, 세트 전류 Iset(세트 전류 Iset1)가 흐른다.
이와 같이 구성함으로써, 기억 장치(1G)에서는, 마이크로컨트롤러 MCON과 어레이 구동부 AD7 사이의 배선의 개수를 적게 할 수 있다. 본 변형예는, 행 선택선 RL 및 열 선택선 CL의 개수가 많을수록 효과적이다.
[그 밖의 변형예]
또한, 이들의 변형예 중 2 이상을 조합해도 된다.
<2. 제2 실시 형태>
다음으로, 제2 실시 형태에 따른 기억 장치(2)에 대하여 설명한다. 본 실시 형태는, 메모리 어레이에 있어서의 기억층의 수가, 상기 제1 실시 형태와 상이한 것이다. 또한, 상기 제1 실시 형태에 따른 기억 장치(1)와 실질적으로 동일한 구성 부분에는 동일한 부호를 부여하고, 적절히 설명을 생략한다. 도 1에 도시한 바와 같이, 기억 장치(2)는, 메모리 어레이 유닛 MAU10을 갖고 있다.
도 44는, 메모리 어레이 유닛 MAU10의 일 구성예를 나타내는 것이다. 메모리 어레이 유닛 MAU10은, 메모리 어레이 MA10과, 어레이 구동부 AD10을 갖고 있다.
메모리 어레이 MA10은, 8개의 행 선택선 RL0 내지 RL7과, 4개의 행 선택선 RL10 내지 RL13과, 8개의 열 선택선 CL0 내지 CL7과, 64개의 메모리 셀 MC0 내지 MC63을 갖고 있다. 행 선택선 RL0 내지 RL7의 일단부 및 열 선택선 CL0 내지 CL4의 일단부는 어레이 구동부 AD10에 접속된다. 행 선택선 RL0 내지 RL3의 타단부는, 행 선택선 RL10 내지 RL13의 일단부에 접속된다.
도 45는, 메모리 어레이 MA10의 일 구성예를 나타내는 것이다. 행 선택선 RL0 내지 RL7, RL10 내지 RL13은, XY면 내에 있어서, X 방향으로 연신하도록 형성된다. 또한, 열 선택선 CL0 내지 CL7은, XY면 내에 있어서, Y 방향으로 연신하도록 형성된다. 행 선택선 RL0 내지 RL3은, 동일한 층에 형성되고, 그 위의 층에 열 선택선 CL0 내지 CL3이 형성되고, 그 위의 층에 행 선택선 RL4 내지 RL7이 형성되고, 그 위의 층에 열 선택선 CL4 내지 CL7이 형성되며, 그 위의 층에, 행 선택선 RL10 내지 RL13이 형성된다. 이와 같이, 메모리 어레이 MA10에서는, 행 선택선 RL이 형성된 층과, 열 선택선 CL이 형성된 층이, 교대로 배치된다.
4개의 행 선택선 RL0 내지 RL3이 형성된 층과 4개의 열 선택선 CL0 내지 CL3이 형성된 층 사이의 기억층 L0에는, 16(=4×4)개의 메모리 셀 MC(MC0 내지 MC15)가 형성되어 있다. 마찬가지로, 4개의 열 선택선 CL0 내지 CL3이 형성된 층과 4개의 행 선택선 RL4 내지 RL7이 형성된 층 사이의 기억층 L1에는, 16(=4×4)개의 메모리 셀 MC(MC16 내지 MC31)가 형성되고, 4개의 행 선택선 RL4 내지 RL7이 형성된 층과 4개의 열 선택선 CL4 내지 CL7이 형성된 층 사이의 기억층 L2에는, 16(=4×4)개의 메모리 셀 MC(MC32 내지 MC47)가 형성되며, 4개의 열 선택선 CL4 내지 CL7이 형성된 층과 4개의 행 선택선 RL10 내지 RL13이 형성된 층 사이의 기억층 L3에는, 16(=4×4)개의 메모리 셀 MC(MC48 내지 MC63)가 형성되어 있다.
기억층 L0에 형성된 메모리 셀 MC(메모리 셀 MC0 내지 MC15)에서는, 단자 TU는, 열 선택선 CL0 내지 CL3 중 어느 하나에 접속되고, 단자 TL은, 행 선택선 RL0 내지 RL3 중 어느 하나에 접속된다. 마찬가지로, 기억층 L1에 형성된 메모리 셀 MC(메모리 셀 MC16 내지 MC31)에서는, 단자 TU는, 행 선택선 RL4 내지 RL7 중 어느 하나에 접속되고, 단자 TL은, 열 선택선 CL0 내지 CL3 중 어느 하나에 접속된다. 또한, 기억층 L2에 형성된 메모리 셀 MC(메모리 셀 MC32 내지 MC47)에서는, 단자 TU는, 열 선택선 CL4 내지 CL7 중 어느 하나에 접속되고, 단자 TL은, 행 선택선 RL4 내지 RL7 중 어느 하나에 접속된다. 또한, 기억층 L3에 형성된 메모리 셀 MC(메모리 셀 MC48 내지 MC63)에서는, 단자 TU는, 행 선택선 RL10 내지 RL13 중 어느 하나에 접속되고, 단자 TL은, 열 선택선 CL4 내지 CL7 중 어느 하나에 접속된다. 바꿔 말하면, 메모리 셀 MC에서는, 기억층 L0 내지 L3 중 어느 기억층에 형성되어 있는지에 관계없이, 기억 소자 VR이 선택 소자 SE의 상층에 형성되도록 되어 있다.
어레이 구동부 AD10(도 44)은, 마이크로컨트롤러 MCON으로부터의 지시에 기초하여, 행 선택선 RL0 내지 RL7 및 열 선택선 CL0 내지 CL7에 대해서 선택적으로 전압을 인가함으로써, 메모리 셀 MC에 대해서 데이터를 기입하거나, 혹은 메모리 셀 MC로부터 데이터를 판독하는 것이다. 어레이 구동부 AD10은, 행 선택선 구동부(140)와, 열 선택선 구동부(150)를 갖고 있다.
도 46은, 행 선택선 구동부(140)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(140)는, 전압 선택 회로(81A, 81B)와, 전류 제한 회로(22A, 22B)와, 디코더(23A, 23B)와, 감지 증폭기(24A, 24B)를 갖고 있다. 또한, 행 선택선 구동부(20)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgrset0, Vgrset1, Vgrrst0, Vgrrst1, Vgrsns0, Vgrsns1, Vgr0 내지 Vgr7에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgrset0b, Vgrset1b, Vgrrst0b, Vgrrst1b, Vgrsns0b, Vgrsns1b, Vgr0b 내지 Vgr7b를 각각 생성하는 반전 회로도 갖고 있다. 전압 선택 회로(81A), 전류 제한 회로(22A), 디코더(23A), 및 감지 증폭기(24A)는, 구동부(140A)를 구성하고, 전압 선택 회로(81B), 전류 제한 회로(22B), 디코더(23B), 및 감지 증폭기(24B)는, 구동부(140B)를 구성하고 있다.
도 47은, 열 선택선 구동부(150)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(150)는, 전압 선택 회로(31A, 31B)와, 디코더(152A, 152B)를 갖고 있다. 또한, 열 선택선 구동부(150)는, 도시하지 않았지만, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgcset0, Vgcset1, Vgcrst0, Vgcrst1, Vgcsns0, Vgcsns1, Vgc0 내지 Vgc7에 기초하여, 이들 논리 신호의 반전 신호인 논리 신호 Vgcset0b, Vgcset1b, Vgcrst0b, Vgcrst1b, Vgcsns0b, Vgcsns1b, Vgc0b 내지 Vgc7b를 각각 생성하는 반전 회로도 갖고 있다. 전압 선택 회로(31A) 및 디코더(152A)는, 구동부(150A)를 구성하고, 전압 선택 회로(31B) 및 디코더(152B)는, 구동부(150B)를 구성한다.
디코더(152A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0 내지 Vgc3에 기초하여, 전압 선택 회로(31A)로부터 공급된 선택 전압을, 열 선택선 CL0 내지 CL3에 선택적으로 인가하는 것이다. 디코더(152A)는, 트랜지스터(371 내지 378)를 갖고 있다. 트랜지스터(371 내지 378)는, N형의 MOS 트랜지스터이다. 트랜지스터(371)의 게이트에는 논리 신호 Vgc0이 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(372)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(372)의 게이트에는 논리 신호 Vgc0의 반전 신호인 논리 신호 Vgc0b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(371)의 드레인 및 열 선택선 CL0에 접속된다. 트랜지스터(373)의 게이트에는 논리 신호 Vgc1의 반전 신호인 논리 신호 Vgc1b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(374)의 드레인 및 열 선택선 CL1에 접속된다. 트랜지스터(374)의 게이트에는 논리 신호 Vgc1이 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(373)의 드레인 및 열 선택선 CL1에 접속된다. 트랜지스터(375)의 게이트에는 논리 신호 Vgc2가 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(376)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(376)의 게이트에는 논리 신호 Vgc2의 반전 신호인 논리 신호 Vgc2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(375)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(377)의 게이트에는 논리 신호 Vgc3의 반전 신호인 논리 신호 Vgc3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(378)의 드레인 및 열 선택선 CL3에 접속된다. 트랜지스터(378)의 게이트에는 논리 신호 Vgc3이 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(377)의 드레인 및 열 선택선 CL3에 접속된다.
디코더(152B)는, 디코더(152A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc4 내지 Vgc7에 기초하여, 전압 선택 회로(31B)로부터 공급된 선택 전압을, 열 선택선 CL4 내지 CL7에 선택적으로 인가하는 것이다. 디코더(152B)는, 트랜지스터(391 내지 398)를 갖고 있다. 트랜지스터(391 내지 398)는, N형의 MOS 트랜지스터이다. 트랜지스터(391)의 게이트에는 논리 신호 Vgc4가 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(392)의 드레인 및 열 선택선 CL4에 접속된다. 트랜지스터(392)의 게이트에는 논리 신호 Vgc4의 반전 신호인 논리 신호 Vgc4b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(391)의 드레인 및 열 선택선 CL4에 접속된다. 트랜지스터(393)의 게이트에는 논리 신호 Vgc5의 반전 신호인 논리 신호 Vgc5b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(394)의 드레인 및 열 선택선 CL5에 접속된다. 트랜지스터(394)의 게이트에는 논리 신호 Vgc5가 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(393)의 드레인 및 열 선택선 CL5에 접속된다. 트랜지스터(395)의 게이트에는 논리 신호 Vgc6이 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(396)의 드레인 및 열 선택선 CL6에 접속된다. 트랜지스터(396)의 게이트에는 논리 신호 Vgc6의 반전 신호인 논리 신호 Vgc6b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(395)의 드레인 및 열 선택선 CL6에 접속된다. 트랜지스터(397)의 게이트에는 논리 신호 Vgc7의 반전 신호인 논리 신호 Vgc7b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(398)의 드레인 및 열 선택선 CL7에 접속된다. 트랜지스터(398)의 게이트에는 논리 신호 Vgc7이 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(397)의 드레인 및 열 선택선 CL7에 접속된다.
이상과 같이, 기억 장치(2)에서는, 기억층 L0 내지 L3의 수를 증가시켰으므로, 기억 용량을 높일 수 있어, 1비트당 비용을 삭감할 수 있다.
이상과 같이 본 실시 형태에서는, 기억 용량을 높일 수 있어, 1비트당 비용을 삭감할 수 있다. 그 밖의 효과는, 상기 제1 실시 형태의 경우와 마찬가지이다.
[변형예 2-1]
상기 실시 형태에서는, 도 45 내지 47에 도시한 바와 같이, 행 선택선 구동부(140)의 디코더(23A)는, 동일한 층에 형성된 행 선택선 RL0 내지 RL3을 구동하고, 디코더(23B)는, 동일한 층에 형성된 행 선택선 RL4 내지 RL7을 구동하였다. 또한, 열 선택선 구동부(150)의 디코더(152A)는, 동일한 층에 형성된 열 선택선 CL0 내지 CL3을 구동하고, 디코더(152B)는, 동일한 층에 형성된 열 선택선 CL4 내지 CL7을 구동하였다. 그러나, 이것에 한정되는 것은 아니다. 이하에, 본 변형예에 따른 기억 장치(2A)에 대하여 상세히 설명한다.
기억 장치(2A)는, 상기 실시 형태에 따른 기억 장치(2)와 마찬가지로, 메모리 어레이 유닛 MAU11을 갖고 있다. 메모리 어레이 유닛 MAU11은, 상기 실시 형태에 따른 메모리 어레이 유닛 MAU10(도 44)과 마찬가지로, 행 선택선 구동부(160) 및 열 선택선 구동부(170)를 포함하는 어레이 구동부 AD11을 갖고 있다.
도 48은, 행 선택선 구동부(160)의 일 구성예를 나타내는 것이다. 행 선택선 구동부(160)는, 디코더(83A, 83B)를 갖고 있다.
디코더(83A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr0, Vgr1, Vgr4, Vgr5에 기초하여, 전압 선택 회로(21A)로부터 전류 제한 회로(22A)를 통해 공급된 선택 전압을, 행 선택선 RL0, RL1, RL4, RL5에 선택적으로 인가하는 것이다. 즉, 상기 실시 형태의 예(도 46)에서는, 디코더(23A)는, 논리 신호 Vgr0 내지 Vgr3에 기초하여, 선택 전압을, 행 선택선 RL0 내지 RL3에 선택적으로 인가하였지만, 본 변형예(도 48)에서는, 디코더(83A)는, 논리 신호 Vgr0, Vgr1, Vgr4, Vgr5에 기초하여, 선택 전압을, 행 선택선 RL0, RL1, RL4, RL5에 선택적으로 인가하고 있다.
디코더(83B)는, 디코더(83A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgr2, Vgr3, Vgr6, Vgr7에 기초하여, 전압 선택 회로(21B)로부터 전류 제한 회로(22B)를 통해 공급된 선택 전압을, 행 선택선 RL2, RL3, RL6, RL7에 선택적으로 인가하는 것이다.
도 49는, 열 선택선 구동부(170)의 일 구성예를 나타내는 것이다. 열 선택선 구동부(170)는, 디코더(172A, 172B)를 갖고 있다.
디코더(172A)는, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc0, Vgc1, Vgc4, Vgc5에 기초하여, 전압 선택 회로(31A)로부터 공급된 선택 전압을, 열 선택선 CL0, CL1, CL4, CL5에 선택적으로 인가하는 것이다. 즉, 상기 실시 형태의 예(도 47)에서는, 디코더(152A)는, 논리 신호 Vgc0 내지 Vgc3에 기초하여, 선택 전압을, 열 선택선 CL0 내지 CL3에 선택적으로 인가하였지만, 본 변형예(도 49)에서는, 디코더(172A)는, 논리 신호 Vgc0, Vgc1, Vgc4, Vgc5에 기초하여, 선택 전압을, 열 선택선 CL0, CL1, CL4, CL5에 선택적으로 인가하고 있다. 디코더(172A)에 있어서, 트랜지스터(375)의 게이트에는 논리 신호 Vgc4가 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(376)의 드레인 및 열 선택선 CL4에 접속된다. 트랜지스터(376)의 게이트에는 논리 신호 Vgc4의 반전 신호인 논리 신호 Vgc4b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(375)의 드레인 및 열 선택선 CL4에 접속된다. 트랜지스터(377)의 게이트에는 논리 신호 Vgc5의 반전 신호인 논리 신호 Vgc5b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(378)의 드레인 및 열 선택선 CL5에 접속된다. 트랜지스터(378)의 게이트에는 논리 신호 Vgc5가 공급되고, 소스는 노드 N32A에 접속되며, 드레인은 트랜지스터(377)의 드레인 및 열 선택선 CL5에 접속된다.
디코더(172B)는, 디코더(172A)와 마찬가지로, 마이크로컨트롤러 MCON으로부터 공급된 논리 신호 Vgc2, Vgc3, Vgc6, Vgc7에 기초하여, 전압 선택 회로(31B)로부터 공급된 선택 전압을, 열 선택선 CL2, CL3, CL6, CL7에 선택적으로 인가하는 것이다. 트랜지스터(391)의 게이트에는 논리 신호 Vgc2가 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(392)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(392)의 게이트에는 논리 신호 Vgc2의 반전 신호인 논리 신호 Vgc2b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(391)의 드레인 및 열 선택선 CL2에 접속된다. 트랜지스터(393)의 게이트에는 논리 신호 Vgc3의 반전 신호인 논리 신호 Vgc3b가 공급되고, 소스에는 비선택 전압 Vinh(예를 들어 3V)가 공급되며, 드레인은 트랜지스터(394)의 드레인 및 열 선택선 CL3에 접속된다. 트랜지스터(394)의 게이트에는 논리 신호 Vgc3이 공급되고, 소스는 노드 N32B에 접속되며, 드레인은 트랜지스터(393)의 드레인 및 열 선택선 CL3에 접속된다.
행 선택선 구동부(160)(도 48)에 있어서, 전압 선택 회로(81A), 전류 제한 회로(22A), 디코더(83A) 및 감지 증폭기(24A)는, 구동부(160A)를 구성하고, 전압 선택 회로(81B), 전류 제한 회로(22B), 디코더(83B) 및 감지 증폭기(24B)는, 구동부(160B)를 구성한다. 또한, 열 선택선 구동부(170)(도 49)에 있어서, 전압 선택 회로(31A) 및 디코더(172A)는, 구동부(170A)를 구성하고, 전압 선택 회로(31B) 및 디코더(172B)는, 구동부(170B)를 구성한다. 구동부(160A, 160B) 및 구동부(170A, 170B)는, 기억 장치(1C)(도 28)와 마찬가지로, 기판면에 있어서의 적절한 영역에 배치된다. 이에 의해, 기억 장치(2A)에서는, 어레이 구동부 AD11과, 행 선택선 RL0 내지 RL8 및 열 선택선 CL0 내지 CL7 사이의 배선을 심플하게 할 수 있다.
[변형예 2-2]
상기 실시 형태에서는, 4개의 기억층 L0 내지 L4를 형성하였지만, 이것에 한정되는 것은 아니며, 5층 이상의 기억층을 형성해도 된다.
[변형예 2-3]
상기 실시 형태에 따른 기억 장치(2)에, 상기 제1 실시 형태의 각 변형예를 적용해도 된다.
이상, 몇 개의 실시 형태 및 변형예를 들어 본 기술을 설명하였지만, 본 기술은 이들 실시 형태 등에 한정되지는 않으며, 다양한 변형이 가능하다.
예를 들어, 상기 실시 형태에서는, 선택 전압 Vpset를 선택 전압 Vprst와 동일한 전압으로 함과 함께, 선택 전압 Vnset를 선택 전압 Vnrst와 동일한 전압으로 하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 선택 전압 Vpset를 선택 전압 Vprst와 다른 전압으로 해도 되고, 선택 전압 Vnset를 선택 전압 Vnrst와 다른 전압으로 해도 된다.
또한, 예를 들어 상기 실시 형태에서는, 기억 소자 VR은 식별 가능한 2개의 저항 상태 RS(고저항 상태 HRS 및 저저항 상태 LRS)를 취할 수 있도록 하였지만, 이것에 한정되는 것은 아니며, 이 대신에, 예를 들어 식별 가능한 3개 이상의 저항 상태 RS를 취할 수 있도록 해도 된다.
또한, 예를 들어 상기 실시 형태에서는, 이온원층 및 저항 변화층이 적층된 것을 사용하여 기억 소자 VR을 구성하였지만, 이것에 한정되는 것은 아니다. 이 대신에, 예를 들어 상변화형의 기억 소자를 사용해도 되고, 전이 금속 산화물 등의 저항 변화 소자를 사용해도 된다. 또한, 예를 들어 스핀 주입 자화 반전형(STT; Spin Transfer Torque)의 자기 터널 접합(MTJ; Magnetic Tunnel Junction) 소자를 사용해도 된다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이지 한정되는 것은 아니며, 또 다른 효과가 있어도 된다.
또한, 본 기술은 이하와 같은 구성으로 할 수 있다.
(1) 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 상기 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 상기 복수의 제1 배선 중 어느 하나 및 상기 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 제1 기억부와,
상기 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 상기 복수의 제2 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제1 전압과는 상이한 제2 전압을 인가하는 제1 선택선 구동부와,
상기 복수의 제3 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 제3 전압을 인가함과 함께, 상기 복수의 제4 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제3 전압과는 상이한 제4 전압을 인가하는 제2 선택선 구동부
를 구비한 기억 장치.
(2) 상기 제1 선택선 구동부는,
상기 복수의 제1 선택선 중 상기 1 이상의 선택선에 상기 제1 전압을 인가하는 제1 구동부와,
상기 복수의 제2 선택선 중 상기 1 이상의 선택선에 상기 제2 전압을 인가하는 제2 구동부
를 갖고,
상기 제2 선택선 구동부는,
상기 복수의 제3 선택선 중 상기 1 이상의 선택선에 상기 제3 전압을 인가하는 제3 구동부와,
상기 복수의 제4 선택선 중 상기 1 이상의 선택선에 상기 제4 전압을 인가하는 제4 구동부
를 갖는 상기 (1)에 기재된 기억 장치.
(3) 상기 제1 구동부는, 상기 복수의 제1 선택선에 대응하여 마련된 복수의 제1 스위치를 포함하고, 제1 선택 신호에 기초하여 상기 복수의 제1 스위치를 선택적으로 온 상태로 함으로써, 상기 제1 전압을 상기 복수의 제1 선택선 중 상기 1 이상의 선택선에 인가하는 제1 전압 인가부를 갖고,
상기 제2 구동부는, 상기 복수의 제2 선택선에 대응하여 마련된 복수의 제2 스위치를 포함하고, 제2 선택 신호에 기초하여 상기 복수의 제2 스위치를 선택적으로 온 상태로 함으로써, 상기 제2 전압을 상기 복수의 제2 선택선 중 상기 1 이상의 선택선에 인가하는 제2 전압 인가부를 갖는, 상기 (2)에 기재된 기억 장치.
(4) 상기 제2 선택 신호는, 상기 제1 선택 신호와는 다른 신호인, 상기 (3)에 기재된 기억 장치.
(5) 상기 제1 선택 신호는, 제1 신호를 포함하는 복수의 신호를 갖고,
상기 제2 선택 신호는, 상기 제1 신호를 포함하는 복수의 신호를 갖는, 상기 (3)에 기재된 기억 장치.
(6) 상기 제1 구동부는, 상기 제1 전압 인가부에 상기 제1 전압을 공급하는 제1 공급부를 더 갖고,
상기 제2 구동부는, 상기 제2 전압 인가부에 상기 제2 전압을 공급하는 제2 공급부를 더 갖는, 상기 (3) 내지 (5) 중 어느 한 항에 기재된 기억 장치.
(7) 상기 제1 공급부는, 전압 선택 신호에 기초하여, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 한쪽을 선택하여 상기 제1 전압으로서 출력하는, 상기 (6)에 기재된 기억 장치.
(8) 상기 제1 공급부는, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 고정된 한쪽을 상기 제1 전압으로서 출력하는, 상기 (6)에 기재된 기억 장치.
(9) 상기 제3 구동부는, 상기 복수의 제3 선택선에 대응하여 마련된 복수의 제3 스위치를 포함하며, 제3 선택 신호에 기초하여 상기 복수의 제3 스위치를 선택적으로 온 상태로 함으로써, 상기 제3 전압을 상기 복수의 제3 선택선 중 상기 1 이상의 선택선에 인가하는 제3 전압 인가부를 갖고,
상기 제4 구동부는, 상기 복수의 제4 선택선에 대응하여 마련된 복수의 제4 스위치를 포함하며, 제4 선택 신호에 기초하여 상기 복수의 제4 스위치를 선택적으로 온 상태로 함으로써, 상기 제4 전압을 상기 복수의 제4 선택선 중 상기 1 이상의 선택선에 인가하는 제4 전압 인가부를 갖는, 상기 (3) 내지 (8) 중 어느 한 항에 기재된 기억 장치.
(10) 상기 제4 선택 신호는, 상기 제3 선택 신호와는 다른 신호인, 상기 (9)에 기재된 기억 장치.
(11) 상기 제3 선택 신호는, 제2 신호를 포함하는 복수의 신호를 갖고,
상기 제4 선택 신호는, 상기 제2 신호를 포함하는 복수의 신호를 갖는, 상기 (9)에 기재된 기억 장치.
(12) 상기 제3 구동부는, 상기 제3 전압 인가부에 상기 제3 전압을 공급하는 제3 공급부를 더 갖고,
상기 제4 구동부는, 상기 제4 전압 인가부에 상기 제4 전압을 공급하는 제4 공급부를 더 갖는, 상기 (9) 내지 (11) 중 어느 한 항에 기재된 기억 장치.
(13) 상기 제1 구동부는, 상기 제1 전압 인가부 및 상기 제2 선택선 구동부에 상기 제1 전압을 공급하는 제1 전압 공급부를 더 갖고,
상기 제2 구동부는, 상기 제2 전압 인가부 및 상기 제2 선택선 구동부에 상기 제2 전압을 공급하는 제2 전압 공급부를 더 갖고,
상기 제2 선택선 구동부는, 제5 선택 신호에 기초하여, 상기 제1 전압 공급부로부터 공급된 상기 제1 전압 및 상기 제2 전압 공급부로부터 공급된 상기 제2 전압을, 상기 제3 전압 및 상기 제4 전압으로 하여, 상기 제3 전압 인가부 및 상기 제4 전압 인가부에 선택적으로 공급하는 제5 공급부를 더 갖는, 상기 (9) 내지 (11) 중 어느 한 항에 기재된 기억 장치.
(14) 상기 제1 방향으로 연신하고, 복수의 제5 선택선 및 복수의 제6 선택선을 포함하는 복수의 제3 배선과, 상기 제2 방향으로 연신하고, 복수의 제7 선택선 및 복수의 제8 선택선을 포함하는 복수의 제4 배선과, 각각이, 상기 복수의 제3 배선 중 어느 하나 및 상기 복수의 제4 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제2 메모리 셀을 갖는 제2 기억부를 더 구비하며,
상기 복수의 제8 선택선은, 상기 복수의 제4 선택선에 각각 접속된, 상기 (2) 내지 (13) 중 어느 한 항에 기재된 기억 장치.
(15) 상기 제1 구동부는, 상기 복수의 제1 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 비선택 전압을 인가하고,
상기 제2 구동부는, 상기 복수의 제2 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하고,
상기 제3 구동부는, 상기 복수의 제3 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하고,
상기 제4 구동부는, 상기 복수의 제4 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하는, 상기 (2) 내지 (14) 중 어느 한 항에 기재된 기억 장치.
(16) 상기 비선택 전압은, 상기 제1 선택 전압 및 상기 제2 선택 전압 사이의 전압인, 상기 (15)에 기재된 기억 장치.
(17) 상기 제1 구동부는, 상기 복수의 제1 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
상기 제2 구동부는, 상기 복수의 제2 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
상기 제3 구동부는, 상기 복수의 제3 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
상기 제4 구동부는, 상기 복수의 제4 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하는, 상기 (2) 내지 (14) 중 어느 한 항에 기재된 기억 장치.
(18) 상기 복수의 제1 배선은, 복수의 제1 배선층에 형성되고,
상기 복수의 제2 배선은, 1개 또는 복수의 제2 배선층에 형성되고,
상기 복수의 제1 배선층 및 상기 1개 또는 복수의 제2 배선층은, 교대로 적층되며,
상기 복수의 제1 배선층에 있어서, 상기 복수의 제1 선택선 및 상기 복수의 제2 선택선은, 서로 다른 배선층에 형성되고,
상기 복수의 제1 메모리 셀은, 적층 방향에 있어서, 동일한 방향으로 형성된, 상기 (1) 내지 (6) 중 어느 한 항에 기재된 기억 장치.
(19) 상기 복수의 제1 배선은, 복수의 제1층 배선에 형성되고,
상기 복수의 제2 배선은, 1개 또는 복수의 제2층 배선에 형성되고,
상기 복수의 제1 배선층 및 상기 1개 또는 복수의 제2 배선층은, 교대로 형성되고,
상기 복수의 제1 배선층에 있어서, 상기 복수의 제1 선택선 및 상기 복수의 제2 선택선은, 서로 동일한 배선층에 형성되고,
상기 복수의 제1 메모리 셀은, 적층 방향에 있어서, 동일한 방향에 배치되된, 상기 (1) 내지 (6) 중 어느 한 항에 기재된 기억 장치.
(20) 상기 제1 메모리 셀은, 제1 저항 상태와, 제2 저항 상태를 포함하는, 복수의 식별 가능한 저항 상태를 취할 수 있는 기억 소자를 갖는, 상기 (1) 내지 (19) 중 어느 한 항에 기재된 기억 장치.
(21) 상기 제1 메모리 셀은, 제1 단자와, 제2 단자를 갖고,
상기 제1 단자에 상기 제1 선택 전압이 인가되고, 상기 제2 단자에 상기 제2 선택 전압이 인가되었을 때, 상기 기억 소자의 저항 상태는 상기 제1 저항 상태로 설정되며,
상기 제1 단자에 상기 제2 선택 전압이 인가되고, 상기 제2 단자에 상기 제1 선택 전압이 인가되었을 때, 상기 기억 소자의 저항 상태는 상기 제2 저항 상태로 설정되는, 상기 (20)에 기재된 기억 장치.
(22) 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 상기 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 상기 복수의 제1 배선 중 어느 하나 및 상기 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 제1 기억부에 대해서,
상기 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 상기 복수의 제2 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제1 전압과는 상이한 제2 전압을 인가하고,
상기 복수의 제3 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 제3 전압을 인가함과 함께, 상기 복수의 제4 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제3 전압과는 상이한 제4 전압을 인가하는 제어 방법.
본 출원은, 일본 특허청에 있어서 2016년 12월 26일에 출원된 특허 출원번호 제2016-251416호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면 설계상의 요건이나 다른 요인에 따라서, 다양한 수정, 콤비네이션, 서브 콤비네이션, 및 변경을 상도할 수 있지만, 그들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것임이 이해된다.

Claims (22)

  1. 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 상기 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 상기 복수의 제1 배선 중 어느 하나 및 상기 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 제1 기억부와,
    상기 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 상기 복수의 제2 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제1 전압과는 상이한 제2 전압을 인가하는 제1 선택선 구동부와,
    상기 복수의 제3 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 제3 전압을 인가함과 함께, 상기 복수의 제4 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제3 전압과는 상이한 제4 전압을 인가하는 제2 선택선 구동부
    를 구비한 기억 장치.
  2. 제1항에 있어서,
    상기 제1 선택선 구동부는,
    상기 복수의 제1 선택선 중 상기 1 이상의 선택선에 상기 제1 전압을 인가하는 제1 구동부와,
    상기 복수의 제2 선택선 중 상기 1 이상의 선택선에 상기 제2 전압을 인가하는 제2 구동부
    를 갖고,
    상기 제2 선택선 구동부는,
    상기 복수의 제3 선택선 중 상기 1 이상의 선택선에 상기 제3 전압을 인가하는 제3 구동부와,
    상기 복수의 제4 선택선 중 상기 1 이상의 선택선에 상기 제4 전압을 인가하는 제4 구동부
    를 갖는 기억 장치.
  3. 제2항에 있어서,
    상기 제1 구동부는, 상기 복수의 제1 선택선에 대응하여 마련된 복수의 제1 스위치를 포함하며, 제1 선택 신호에 기초하여 상기 복수의 제1 스위치를 선택적으로 온 상태로 함으로써, 상기 제1 전압을 상기 복수의 제1 선택선 중 상기 1 이상의 선택선에 인가하는 제1 전압 인가부를 갖고,
    상기 제2 구동부는, 상기 복수의 제2 선택선에 대응하여 마련된 복수의 제2 스위치를 포함하며, 제2 선택 신호에 기초하여 상기 복수의 제2 스위치를 선택적으로 온 상태로 함으로써, 상기 제2 전압을 상기 복수의 제2 선택선 중 상기 1 이상의 선택선에 인가하는 제2 전압 인가부를 갖는 기억 장치.
  4. 제3항에 있어서,
    상기 제2 선택 신호는, 상기 제1 선택 신호와는 다른 신호인 기억 장치.
  5. 제3항에 있어서,
    상기 제1 선택 신호는, 제1 신호를 포함하는 복수의 신호를 갖고,
    상기 제2 선택 신호는, 상기 제1 신호를 포함하는 복수의 신호를 갖는 기억 장치.
  6. 제3항에 있어서,
    상기 제1 구동부는, 상기 제1 전압 인가부에 상기 제1 전압을 공급하는 제1 공급부를 더 갖고,
    상기 제2 구동부는, 상기 제2 전압 인가부에 상기 제2 전압을 공급하는 제2 공급부를 더 갖는 기억 장치.
  7. 제6항에 있어서,
    상기 제1 공급부는, 전압 선택 신호에 기초하여, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 한쪽을 선택하여 상기 제1 전압으로서 출력하는 기억 장치.
  8. 제6항에 있어서,
    상기 제1 공급부는, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 고정된 한쪽을 상기 제1 전압으로서 출력하는 기억 장치.
  9. 제3항에 있어서,
    상기 제3 구동부는, 상기 복수의 제3 선택선에 대응하여 마련된 복수의 제3 스위치를 포함하고, 제3 선택 신호에 기초하여 상기 복수의 제3 스위치를 선택적으로 온 상태로 함으로써, 상기 제3 전압을 상기 복수의 제3 선택선 중 상기 1 이상의 선택선에 인가하는 제3 전압 인가부를 갖고,
    상기 제4 구동부는, 상기 복수의 제4 선택선에 대응하여 마련된 복수의 제4 스위치를 포함하고, 제4 선택 신호에 기초하여 상기 복수의 제4 스위치를 선택적으로 온 상태로 함으로써, 상기 제4 전압을 상기 복수의 제4 선택선 중 상기 1 이상의 선택선에 인가하는 제4 전압 인가부를 갖는 기억 장치.
  10. 제9항에 있어서,
    상기 제4 선택 신호는, 상기 제3 선택 신호와는 다른 신호인 기억 장치.
  11. 제9항에 있어서,
    상기 제3 선택 신호는, 제2 신호를 포함하는 복수의 신호를 갖고,
    상기 제4 선택 신호는, 상기 제2 신호를 포함하는 복수의 신호를 갖는 기억 장치.
  12. 제9항에 있어서,
    상기 제3 구동부는, 상기 제3 전압 인가부에 상기 제3 전압을 공급하는 제3 공급부를 더 갖고,
    상기 제4 구동부는, 상기 제4 전압 인가부에 상기 제4 전압을 공급하는 제4 공급부를 더 갖는 기억 장치.
  13. 제9항에 있어서,
    상기 제1 구동부는, 상기 제1 전압 인가부 및 상기 제2 선택선 구동부에 상기 제1 전압을 공급하는 제1 전압 공급부를 더 갖고,
    상기 제2 구동부는, 상기 제2 전압 인가부 및 상기 제2 선택선 구동부에 상기 제2 전압을 공급하는 제2 전압 공급부를 더 갖고,
    상기 제2 선택선 구동부는, 제5 선택 신호에 기초하여, 상기 제1 전압 공급부로부터 공급된 상기 제1 전압 및 상기 제2 전압 공급부로부터 공급된 상기 제2 전압을, 상기 제3 전압 및 상기 제4 전압으로 하여, 상기 제3 전압 인가부 및 상기 제4 전압 인가부에 선택적으로 공급하는 제5 공급부를 더 갖는 기억 장치.
  14. 제2항에 있어서,
    상기 제1 방향으로 연신하고, 복수의 제5 선택선 및 복수의 제6 선택선을 포함하는 복수의 제3 배선과, 상기 제2 방향으로 연신하고, 복수의 제7 선택선 및 복수의 제8 선택선을 포함하는 복수의 제4 배선과, 각각이, 상기 복수의 제3 배선 중 어느 하나 및 상기 복수의 제4 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제2 메모리 셀을 갖는 제2 기억부를 더 구비하며,
    상기 복수의 제8 선택선은, 상기 복수의 제4 선택선에 각각 접속된 기억 장치.
  15. 제2항에 있어서,
    상기 제1 구동부는, 상기 복수의 제1 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 비선택 전압을 인가하고,
    상기 제2 구동부는, 상기 복수의 제2 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하고,
    상기 제3 구동부는, 상기 복수의 제3 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하고,
    상기 제4 구동부는, 상기 복수의 제4 선택선 중 상기 1 이상의 선택선 이외의 선택선에, 상기 비선택 전압을 인가하는 기억 장치.
  16. 제15항에 있어서,
    상기 비선택 전압은, 상기 제1 선택 전압 및 상기 제2 선택 전압 사이의 전압인 기억 장치.
  17. 제2항에 있어서,
    상기 제1 구동부는, 상기 복수의 제1 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
    상기 제2 구동부는, 상기 복수의 제2 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
    상기 제3 구동부는, 상기 복수의 제3 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하고,
    상기 제4 구동부는, 상기 복수의 제4 선택선 중 상기 1 이상의 선택선 이외의 선택선을 플로팅으로 하는 기억 장치.
  18. 제1항에 있어서,
    상기 복수의 제1 배선은, 복수의 제1 배선층에 형성되고,
    상기 복수의 제2 배선은, 1개 또는 복수의 제2 배선층에 형성되고,
    상기 복수의 제1 배선층 및 상기 1개 또는 복수의 제2 배선층은, 교대로 적층되며,
    상기 복수의 제1 배선층에 있어서, 상기 복수의 제1 선택선 및 상기 복수의 제2 선택선은, 서로 다른 배선층에 형성되고,
    상기 복수의 제1 메모리 셀은, 적층 방향에 있어서, 기판면에 대해 수직 방향으로 형성된 기억 장치.
  19. 제1항에 있어서,
    상기 복수의 제1 배선은, 복수의 제1 배선층에 형성되고,
    상기 복수의 제2 배선은, 1개 또는 복수의 제2 배선층에 형성되고,
    상기 복수의 제1 배선층 및 상기 1개 또는 복수의 제2 배선층은, 교대로 형성되고,
    상기 복수의 제1 배선층에 있어서, 상기 복수의 제1 선택선 및 상기 복수의 제2 선택선은, 서로 동일한 배선층에 형성되고,
    상기 복수의 제1 메모리 셀은, 적층 방향에 있어서, 기판면에 대해 수직 방향으로 배치된 기억 장치.
  20. 제1항에 있어서,
    상기 제1 메모리 셀은, 제1 저항 상태와, 제2 저항 상태를 포함하는, 복수의 식별 가능한 저항 상태를 취할 수 있는 기억 소자를 갖는 기억 장치.
  21. 제20항에 있어서,
    상기 제1 메모리 셀은, 제1 단자와, 제2 단자를 갖고,
    상기 제1 단자에 상기 제1 선택 전압이 인가되며, 상기 제2 단자에 상기 제2 선택 전압이 인가되었을 때, 상기 기억 소자의 저항 상태는 상기 제1 저항 상태로 설정되고,
    상기 제1 단자에 상기 제2 선택 전압이 인가되며, 상기 제2 단자에 상기 제1 선택 전압이 인가되었을 때, 상기 기억 소자의 저항 상태는 상기 제2 저항 상태로 설정되는 기억 장치.
  22. 제1 방향으로 연신하고, 복수의 제1 선택선 및 복수의 제2 선택선을 포함하는 복수의 제1 배선과, 상기 제1 방향과 교차하는 제2 방향으로 연신하고, 복수의 제3 선택선 및 복수의 제4 선택선을 포함하는 복수의 제2 배선과, 각각이, 상기 복수의 제1 배선 중 어느 하나 및 상기 복수의 제2 배선 중 어느 하나의 사이에 끼워 설치된 복수의 제1 메모리 셀을 갖는 제1 기억부에 대해서,
    상기 복수의 제1 선택선 중 1 이상의 선택선에, 제1 선택 전압 및 제2 선택 전압 중 제1 전압을 인가함과 함께, 상기 복수의 제2 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제1 전압과는 상이한 제2 전압을 인가하고,
    상기 복수의 제3 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 제3 전압을 인가함과 함께, 상기 복수의 제4 선택선 중 1 이상의 선택선에, 상기 제1 선택 전압 및 상기 제2 선택 전압 중 상기 제3 전압과는 상이한 제4 전압을 인가하는 제어 방법.
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