KR20100082046A

KR20100082046A - 비동기식 멀티비트 ｏｔｐ 메모리 셀, 비동기식 멀티비트 ｏｔｐ 메모리 장치, 비동기식 멀티비트 ｏｔｐ 메모리 장치의 프로그램 방법 및 독출 방법

Info

Publication number: KR20100082046A
Application number: KR1020090001335A
Authority: KR
Inventors: 김영희
Original assignee: 창원대학교 산학협력단
Priority date: 2009-01-08
Filing date: 2009-01-08
Publication date: 2010-07-16

Abstract

본 발명은 OTP 메모리 셀 및 OTP 메모리 장치에 관한 것으로, 특히 셀 어레이가 차지하는 레이아웃 면적을 줄이기 위해 하나의 셀에 멀티비트의 데이터를 저장하기 위한 비동기식 멀티비트 OTP 메모리 셀 및 비동기식 멀티비트 OTP 메모리 장치에 관한 것이다.

본 발명에 따른 비동기식 멀티비트 OTP 메모리 셀 및 비동기식 멀티비트 OTP 메모리 장치에 의하면, 하나의 OTP 셀에 n-비트의 데이터를 저장할 수 있으므로 셀당 프로그램이 가능한 비트 수가 증가하는 경우 OTP 메모리 장치의 전체 레이아웃의 면적을 감소시킬 수 있는 효과가 있다.

OTP 메모리 장치, 비동기식, 멀티비트 OTP 셀, 안티퓨즈

Description

비동기식 멀티비트 ＯＴＰ 메모리 셀, 비동기식 멀티비트 ＯＴＰ 메모리 장치, 비동기식 멀티비트 ＯＴＰ 메모리 장치의 프로그램 방법 및 독출 방법{Asynchronous multi-bit OTP memory cell and asynchronous multi-bit OTP memory device, programming method and read out method of the same}

정보를 저장하기 위해 사용되는 메모리는 크게 휘발성 메모리(Volatile memory)와 비휘발성 메모리(Nonvolatile memory)의 두 종류로 나눌 수 있으며, 비휘발성 메모리는 한차례만 프로그램이 가능한 롬(One-Programmable ROM)과 반복하여 프로그램이 가능한 롬(Reprogrammable ROM)으로 크게 분류할 수 있다.

이 중 한 차례만 프로그램이 가능한 롬(One-Programmable ROM)은 소자 생산단계인 금속층 형성 공정(metalization)의 마스크(mask)에 적합한 정보를 담은 회로를 작성하여 제작하는 마스크 롬(Mask ROM)과 사용자의 요구에 따라 금속 퓨 즈(metal fuse)를 선택적으로 끊거나 안티퓨즈(Anti-fuse)를 선택적으로 연결함으로써 정보를 입력하는 OTP 롬(One-Time Programmable ROM)으로 나눌 수 있다.

일반적으로 이동기기, 자동차 전장 부품 등에 사용되는 주제어부, 전원집적회로(Power IC), 디스플레이 구동회로(Display Driver IC), 씨모스 이미지 센서(CMOS Image Sensor) 등의 프로그램 메모리(program memory)에는 저면적이고 추가 공정이 필요 없으며, 게이트 산화물에 고전압을 인가하여 절연을 파괴시키는 메카니즘(gate oxide breakdown mechanism)에 의해 전기적으로 쇼트(short)시켜 프로그램하는 안티퓨즈(antifuse) 방식의 OTP(One-Time Programmable) 메모리가 많이 사용되고 있다.

기존의 OTP 메모리는 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 고전압 저지 트랜지스터(High Voltage Blocking Transistor) 및 엑세스 트랜지스터(Access Transistor)로 구성된 3-Tr. OTP 셀을 가지는 메모리와 고전압 저지 트랜지스터를 제외한 2-Tr. OTP 셀을 가지는 메모리로 나누어 지며, 한 개의 셀당 1 비트(single bit)의 데이타를 저장한다.

도 1은 종래의 1 비트 3-Tr. OTP 메모리 셀을 설명하는 도면이다.

도 1에 도시된 바와 같이 종래의 1 비트 3-Tr. OTP 메모리 셀(100)은 안티퓨즈(antifuse) 형태의 NMOS 커패시터(110)와 고전압 저지 트랜지스터(120) 및 액세스 트랜지스터(130)로 구성된다.

프로그램 모드 시 안티퓨즈인 NMOS 커패시터(110)의 게이트(Gate)에 VPP(=6V)의 고전압이 인가되고 고전압 저지 트랜지스터(120)의 게이트 노드에는 V_G-BT전압이 인가된다. 선택된 셀에 프로그램을 하기 위해서는 선택된 워드라인(Word-Line, 이하 'WL'라 한다.)에 VDD 전압을 인가하고, 비트라인(Bit-Line, 이하 'BL'라 한다.)에 0V의 전압을 인가하면 안티퓨즈인 NMOS 커패시터(110)의 게이트 산화물(gate-oxide)에 항복전압(breakdown voltage) 이상의 고전압이 걸려 안티퓨즈인 NMOS 커패시터(110)의 게이트 산화물이 파괴되어 전기적으로 쇼트가 된다.

그러나 프로그램 되어 지지 않는 셀의 경우에는 고전압 저지 트랜지스터(120)의 게이트 노드(VG-BT)와 WL의 전압이 VDD 레벨로 인가되고 BL의 전압을 VDD 레벨의 전압으로 인가하여 엑세스 트랜지스터(130)의 동작을 차단(OFF)하거나, WL의 전압을 0V로 인가하게 되면 엑세스 트랜지스터(130)의 동작이 차단되어 안티퓨즈 형태의 NMOS 커패시터(110)가 파괴되지 않는다.

독출 모드 시에는 안티퓨즈 형태의 NMOS 커패시터(110)의 게이트에 VDD 레벨의 전압이 인가된다. 프로그램 되어 진 셀의 경우에는, 안티퓨즈 형태의 NMOS 커패시터(110)의 게이트 산화물이 파괴되어 저항 성분으로 변하게 되고 VPP 노드와 BL 사이에 전류 패스(Current Path)를 형성한다. BL을 통해 흐르는 전류는 BL 감지 증폭기를 통해 출력된다.

프로그램 되어 지지 않은 셀의 경우에는 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 기존의 NMOS 커패시터의 형태를 유지함으로써 VPP 노드와 BL 사이에 전류가 흐르지 않게된다.

도 1에 도시된 종래의 1 비트 3-Tr. OTP 메모리 셀의 프로그램 모드에서 현재 선택되어 프로그램하고자 하는 셀 이외에, 이전에 이미 프로그램되어 게이트산화물이 파괴된 안티퓨즈를 가지고 있는 셀이 존재하는 경우 WL과 BL은 0V이고, 이러한 셀의 안티퓨즈에 VPP의 고전압이 인가되면 VPP 전압이 액세스 트랜지스터의 드레인 노드에 전달되면서 GIDL(Gate-Induced Drain Leakage) 현상에 의해 누설전류가 흐르게 된다.

따라서, VPP 레벨의 전압을 분배하여 고전압 저지 트랜지스터(120)의 게이트에 인가하여 줌으로써, 고전압 저지 트랜지스터(120)의 게이트와 드레인의 전압차를 줄여주어 GIDL(Gate-Induced Drain Leakage) 현상에 의한 누설전류를 감소시킬 필요가 있으므로 고전압 저지 트랜지스터(120)가 부가적으로 필요하여 셀의 전체 레이아웃의 면적이 커지는 단점이 있다.

도 2는 종래의 2-Tr. OTP 메모리의 셀 어레이를 설명하는 도면이고 표 1은 도 2에 따른 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스를 나타낸다.

도 2에 도시된 종래의 2-Tr. OTP 메모리 셀의 프로그램 모드 시, 셀A(Cell A)가 선택되어진 경우, 워드라인(WL0)에 VPP/2(=3.5V)의 전압을 인가하고 게이트라인(GL0)에 VPP(=7V)의 전압을 인가하며, 비트라인(BL0)에 0V를 인가함으로써 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물을 파괴하여 게이트라인(GL0)과 비트라인(BL0)에 전류 패스를 형성함으로써, 셀A(Cell A)가 프로그램 된다.

한편, 프로그램 모드 시, 셀C(Cell C), 셀D(Cell D)와 같이 선택되어지지 않은 셀의 경우에는, 워드라인(WL7)에 0V를 인가하고 게이트라인(GL7)에 VPP/2(=3.5V)의 전압을 인가한 상태에서 비트라인(BL0, BL1)을 플로팅시키면 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램되지 않게 된다.

독출 모드 시에는, 프로그램 되어 진 셀A와 같은 경우, 게이트라인(GL0)과 워드라인(WL0)에 VDD(=1.8V)전압을 인가하고 비트라인(BL0)에 0V의 전압을 인가하면 프로그램 되어 진 셀을 통해 전류가 흐름으로써 비트라인 감지 회로(Sensing Circuit)에서 전류를 감지하여 데이터를 출력하게 된다.

셀B, 셀C, 셀D와 같은 경우에는 프로그램 시 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 NMOS 커패시터 형태를 유지함으로써 셀을 통한 전류 패스가 형성되지 않아 전류가 흐르지 않게 된다.

살펴본 바와 같이 기존의 2-Tr. OTP 메모리에서는 프로그램 모드 시에는 선택되어진 안티퓨즈 형태 NMOS 커패시터의 게이트 전압인 GL 전압을 VPP(=7V) 레벨로 인가하고, 선택되어 지지 않은 GL의 전압은 VPP/2(=3.5V) 레벨로 인가하며, 읽기 모드 시에는 GL의 전압을 VDD(=1.8V) 레벨로 인가해야 하므로 VPP, VPP/2, VDD의 세 종류의 전압이 필요하게 된다.

한편, 기존의 3-Tr. OTP 메모리 셀을 사용한 메모리와 2-Tr. OTP 메모리 셀을 사용한 메모리의 경우, 데이터를 출력할 때 기존의 비휘발성 메모리에 사용되는 전류 센싱(Current Sensing) 방식의 감지 증폭기를 사용한다. 그러나 기존의 전류 센싱 방식의 감지 증폭기는 BL에 흐르는 전류를 바이어스전압(Vbias)을 통해 만들어준 기준 전류와 비교하여 정보를 저장하는 방식으로, 기준 전류를 만들어 주기 위한 추가적인 바이어스전압(Vbias) 공급 회로를 필요로 하는 문제가 있다.

도 3은 종래의 1 비트 2Tr. OTP 메모리 셀을 설명하는 도면이다.

도 3에 도시된 종래의 2-Tr. OTP 메모리 셀(300)은 안티퓨즈 형태의 저전압(Low Voltage) NMOS 커패시터(320)와 5V NMOS 엑세스 트랜지스터(310) 및 ESD 보호를 위한 한 개의 NMOS 트랜지스터(330)로 구성된다.

이러한 종래의 1 비트 2Tr. OTP 메모리 셀의 경우 프로그램 모드에서 입력 데이터가 0일 때, 소스라인(SL)의 전압이 어드레스 신호에 의해 선택된 셀에 승압 전압(VPPE)이 인가되어 안티퓨즈 형태 NMOS 커패시터(320)의 게이트 산화물이 파괴되면서 프로그램된다. 또한 입력 데이터가 1일 경우에는, 모든 셀의 소스라인(SL)에 VDD 전압을 인가하고 비트라인(BL)에는 0V의 전압을 인가하여 프로그램 한다.

이러한 종래의 1 비트 2Tr. OTP 메모리 셀의 경우에는 프로그램 모드 시 한 개의 셀에 1 비트의 데이터만이 저장되므로, OTP 메모리의 용량이 증가하게 되면 전체 레이아웃 면적이 증가하게 되는 단점이 있다.

본 발명의 목적은, 셀 어레이가 차지하는 면적을 줄이기 위해 한 개의 셀에 n-비트의 데이터를 저장할 수 있는 비동기식 멀티비트 OTP 메모리 셀을 제공하는 데 있다.

본 발명의 다른 목적은 상기 비동기식 멀티비트 OTP 메모리 셀로 구성되는 OTP 메모리 셀 어레이를 포함하는 비동기식 멀티비트 OTP 메모리 장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 셀은, 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터, 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터, 그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터, 일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 소스라인에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN)가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터 및 일단자가 상기 엔모스 커패시터의 일단에 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치는 적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 선택신호 라인에 각각 연결되는 적어도 둘 이상의 비동기식 멀티비트 OTP 메모리 셀들이 배치되는 OTP 메모리 셀 어레이, 상기 OTP 메모리 장치의 프로그램 모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들을 발생시키는 제어부, 상기 모드제어신호에 응답하여 제1전압(VPP)을 제2전압(VPPE) 또는 제3전압(VDD)으로 스위칭하여 상기 OTP 메모리 셀 어레이에 공급하는 전원 스위치 회로, 로우 어드레스신호를 디코딩하는 로우 디코더, 상기 모드제어신호 및 디코딩된 로우 어드레스 신호에 응답하여 상기 적어도 둘 이상의 프로그램 워드라인 및 적어도 둘 이상의 독출 워드라인을 구동하는 워드라인 구동회로, 칼럼 어드레스신호를 디코딩하는 칼럼 디코더, 상기 모드제어신호 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동하는 소스라인 구동회로, 상기 모드제어신호 및 디코딩된 칼럼 어드레스 신호에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성하는 소스라인 스위치 인에이블 회로 및 상기 모드 제어 신호에 응답하여 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭회로를 구비하는 것을 특징으로 한다.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법은, 상기 소스라인에 접지 전압을 인가하는 단계, 상기 반전된 프로그램 워드라인에 접지전압을 인가하는 단계, 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온 시키는 단계 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 한다.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치의 독출 방법은, 상기 소스라인에 접지 전압을 인가하는 단계, 상기 독출 워드라인에 제3전압(VDD)을 인가하는 단계, 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온시키는 단계 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 프로그램된 데이터를 상기 엔모스 독출 트랜지스터를 거쳐 상기 비트라인을 통해 독출하는 단계를 구비하는 것을 특징으로 한다.

본 발명에 따른 비동기식 멀티비트 OTP 메모리 장치에 의하면, 하나의 OTP 셀에 n-비트의 데이터를 저장할 수 있으므로 셀당 프로그램이 가능한 비트 수가 증가하는 경우 OTP 메모리 장치의 전체 레이아웃의 면적을 감소시킬 수 있는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.

도 4는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.

도 4를 참조하면, 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치(400)는, 32 rows x 9 columns x 4bits의 OTP 메모리 셀 어레이(410), 제어부(420), 전원 스위치 회로(430), 로우 디코더(440), 워드라인 구동회로(450), 칼럼 디코더(460), 소스라인 구동회로(470), 소스라인 스위치 인에이블 회로(480) 및 독출 데이터 감지 증폭회로(490)를 구비한다.

상기 OTP 메모리 셀 어레이(410)는 적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 스위치 인에이블 신호 라인에 각각 연결 되는 적어도 둘 이상의 비동기식 OTP 메모리 셀들이 배치된다.

상기 제어부(420)는 상기 OTP 메모리 장치(400)의 프로그램모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들(GPM_ENb, WWLb, RWL, RD_EN...)을 발생시킨다.

상기 전원 스위치 회로(430)는 상기 모드제어신호에 응답하여 동작 모드에 따라 내부 프로그램 전압인 제1전압(VPP)을 프로그램 모드에서는 제2전압(VPPE)으로 스위칭하고, 독출 모드에서는 제3전압(VDD)으로 스위칭하여 공급해 준다.

상기 로우 디코더(440)는 로우 어드레스신호(RA[4:0])를 디코딩하여 디코딩된 로우 어드레스 신호(RA10)들을 생성한다.

상기 워드라인 구동회로(450)는 상기 모드제어신호 중 워드라인 인에이블 프로그램 신호(WLEN_PGM), 반전된 워드라인 인에이블 독출 신호(WLENb_RD) 및 디코딩된 로우 어드레스 신호(RA10)에 응답하여 상기 적어도 둘 이상의 반전된 프로그램 워드라인 신호(WWLb) 및 적어도 둘 이상의 독출 워드라인 신호(RWL)를 구동한다.

상기 칼럼 디코더(460)는 칼럼 어드레스신호(CA[1:0])를 디코딩하여 4개의 소스라인 스위치 인에이블 신호인 SL_SW_EN[3:0] 중 하나의 소스라인 스위치 인에이블 신호(SL_SW_EN)를 선택하는 디코딩된 어드레스 신호(CA10[3:0])를 생성한다.

상기 소스라인 구동회로(470)는 상기 모드제어신호 중 프로그램신호(PROGRAM) 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동한다.

상기 소스라인 스위치 인에이블 회로(480)는 상기 모드제어신호 중 프로그램신호(PROGRAM) 및 디코딩된 칼럼 어드레스 신호(CA10[3:0])에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성한다.

상기 독출 데이터 감지 증폭회로(490)는 상기 모드 제어 신호 중 프리차아지신호(PRECHARGE)에 응답하여 데이터 라인을 감지 증폭한다.

본 발명에 따른 비동기식 멀티 비트 OTP 메모리의 주요 특징은 표 2과 같다.

도 5는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리의 셀을 설명하는 도면이다.

도 5에 도시된 바와 같이 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리의 셀은 PMOS 프로그램 트랜지스터(11), NMOS 독출 트랜지스터(12), 적어도 둘 이상의 NMOS 커패시터(13 ~ 16), 적어도 둘 이상의 NMOS 선택 트랜지스터(17 ~ 20) 및 ESD 보호용 NMOS 트랜지스터(21)를 구비한다.

상기 PMOS 프로그램 트랜지스터(11)는 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결된다.

상기 NMOS 독출 트랜지스터(12)는 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인(BL)이 그 드레인에 연결된다.

상기 적어도 둘 이상의 NMOS 커패시터(13 ~ 16)는 각각 그 일단이 상기 NMOS 독출 트랜지스터(12)의 소스단자 및 상기 PMOS 트랜지스터(11)의 드레인 단자에 공통으로 연결된다.

상기 적어도 둘 이상의 NMOS 선택 트랜지스터(17 ~ 20)는 일 단자가 상기 NMOS 커패시터(13 ~ 16)의 다른 일 단자에 각각 연결되고 다른 일단자가 소스라인(SL)에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN[0] ~ SL_SW_EN[3])가 각각 인가된다.

상기 ESD 보호용 NMOS 트랜지스터(21)는 일단자가 상기 NMOS 커패시터(13 ~ 16)의 일 단자에 연결되고 다른 일 단자가 상기 NMOS 선택 트랜지스터(17 ~ 20)의 다른 일 단자에 연결되며 게이트에 접지전압(VSS)이 인가된다.

표 3은 본 발명에 따른 비동기식 멀티비트 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스 전압(Bias voltage) 조건을 보여준다.

표 3을 참고하면, 프로그램모드에서 선택된 반전된 프로그램 워드라인 신호(WWLb)는 0V를 유지하고, 선택되지 않은 반전된 프로그램 워드라인 신호(WWLb)는 VPP를 유지한다. 또한 선택된 셀에서 프로그램된 안티퓨즈는 프로그램 데이터인 DIN에 로직(logic) '0'이 인가된 경우이고, 프로그램되지 않은 안티퓨즈는 프로그램 데이터인 DIN에 로직(logic) '1'이 인가된 경우이다.

기존의 3Tr. OTP 메모리 셀은 프로그램모드에서 먼저 프로그램된 셀에서 액세스 트랜지스터의 게이트 전압이 0V, 소스노드인 소스라인(SL) 전압이 0V, 드레인 노드 전압이 VPP인 경우 GIDL 현상에 의한 누설전류를 줄이기 위해 고전압 저지 트랜지스터를 사용하였으나 본 발명에서는 5V 정도의 중간 전압 트랜지스터를 사용함으로써 누설 전류를 10pA 이하 정도로 줄여 고전압 저지 트랜지스터를 제거하였다.

도 4, 도 5 및 표3을 참조하여 본 발명에 따른 비동기식 멀티 비트 OTP 메모리 장치의 동작을 살펴보면 다음과 같다.

프로그램 모드(Program mode)인 경우 프로그램 데이터인 DIN[8:0]은 SL[8:0]을 통해 OTP 셀에 프로그램 된다. 소스라인 구동회로(470)는 프로그램 데이터인 DIN이 '0'인 경우 소스라인(SL)의 전압을 접지전압(VSS)으로 구동하고, 로우 어드레스인 RA[4:0]에 의해 인에이블 되는 반전된 프로그램 워드라인 신호(WWLb) 및 칼럼 어드레스(column address)인 CA[1:0]에 의해 선택되는 소스라인 스위치 인에이블 신호(SL_SW_EN)에 의해 안티퓨즈 형태의 NMOS 커패시터(13 ~ 16) 중 하나의 안티퓨즈 양단에 제1전압(VPP)이 인가되면서 브레이크다운(breakdown)에 의해 프로그램이 된다. DIN이 '1'인 경우 소스라인(SL)의 전압을 제1전압(VPP)으로 구동하고 안티퓨즈는 오픈(open) 상태를 유지한다.

한편 독출 모드(read mode)인 경우 SL[8:0]은 0V로 구동되고, 도 5에 도시된 4개의 NMOS 선택 트랜지스터(17 ~ 20) 중 인에이블 되는 NMOS 선택 트랜지스터에 의해 선택된 안티퓨즈의 이진 정보가 NMOS 독출 트랜지스터(12)를 통해 비트라인(BL)으로 전달된다.

비트라인(BL)으로 전달된 안티퓨즈의 이진 정보는 독출 데이터 감지 증폭회로(490)를 통해 출력 포트(DOUT[8:0] port)로 출력된다.

도 6은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 전원 스위치 회로를 나타내는 도면이다.

도 6을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 전원 스위치 회로(430)는, 반전된 프로그램 인에이블 신호(PGM_ENb)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(31), 반전된 프로그램 인에이블 신호(PGM_ENb)의 반전 신호가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터(32), 제2전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(32)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(31)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(33), 제2전압(VPPE)이 그 소스에 연결되고 제1 엔모스 트랜지스터(31)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(32)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(34), 제2전압(VPPE)에 의해 구동되고 제2 엔모스 트랜지스터(32)의 드레인이 그 입력에 연결되는 제1 인버터(36), 제2전압(VPPE)에 의해 구동되고 제1 인버터(36)의 출력을 입력하는 제2 인버터(37), 제2전압(VPPE)이 그 소스에 연결되고 제1 인버터(36)의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터(38), 제3전압(VDD)이 그 소스에 연결되고 제1 인버터(36)의 출력이 그 게이트에 연결되고 제3 피모스 트랜지스터(38)의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터(39), 반전된 프로그램 인에이블 신호(PGM_ENb)를 입력하여 반전시키는 제3 인버터(35)를 포함한다. 제3 피모스 트랜지스터(38)와 제4 피모스 트랜지스터(39)의 출력(VPP)은 OTP 메모리 셀 어레이의 워드라인(WWL)에 연결된다.

프로그램 모드 시에는 반전된 프로그램 인에이블 신호(PGM_ENb)는 0V로 인에이블 되고, 이때 제2 엔모스 트랜지스터(32)가 턴온된다. 제2 엔모스 트랜지스터(32)의 드레인 노드의 신호는 제1 인버터(36) 및 제2 인버터(37)를 거쳐 제3 피모스 트랜지스터(38) 및 제4 피모스 트랜지스터(39)에 전달된다. 따라서 제3 피모스 트랜지스터(38)는 턴온되고 제4 피모스 트랜지스터(39)는 턴오프되어, VPP 노드에서는 전원 스위치 회로(430)의 외부에서 인가되는 제2전압(VPPE) 레벨의 전압이 출력된다.

한편 독출 모드 시에는 반전된 프로그램 인에이블 신호(PGM_ENb)는 제3전압(VDD) 레벨이 되고, 이때는 역으로, 제3 피모스 트랜지스터(38)는 턴 오프(off) 되고 제4 피모스 트랜지스터(39)는 턴 온(on) 되어 VPP 노드에서는 제3전압(VDD) 레벨의 전압이 출력된다.

상기의 결과는 표3에 도시된 바와 같다.

도 7은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 워드라인 구동회로를 나타내는 도면이다.

도 7을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 워드라인 구동회로(450)는, 로우 어드레스 신호(RA10, RA432)를 입력하는 제1 낸드게이트(41), 워드라인 인에이블 프로그램 신호(WLEN_PGM) 및 반전된 워드라인 인에이블 프로그램 신호(WLENb_PGM)에 응답하여 제1 낸드게이트(41)의 출력을 전달하는 제1 전송 게이트(42), 제3전압(VDD)이 그 소스에 연결되고 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 그 게이트에 연결되고 제1 전송 게이트(42)의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터(43), 제1 전송 게이트(42)의 출력을 입력하는 제2 인버터(44), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(42)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(45), 접지 전압(VSS)이 그 소스에 연결되고 제2 인버터(44)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(46), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(46)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(45)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(47), 제1전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(45)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(46)의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터(48), 제1전압(VPP)에 의해 구동되고 제1 엔모스 트랜지스터(45)의 드레인이 그 입력 단자에 연결되고 반전된 프로그램 워드라인 신호(WWLb)가 그 출력 단자에 연결되는 제3 인버터(49), 및 제1 낸드게이트(41)의 출력과 반전된 워드라인 인에이블 독출 신호(WLENb_RD)를 입력받고 독출 워드라인 신호(RWL)가 그 출력단자에 연결되는 제1 노아게이트(50)를 포함한다.

프로그램 모드 시에는 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 하이로 되면서 로우 어드레스인 RA[4:0]를 디코딩 하므로 선택되는 반전된 프로그램 워드라인 신호(WWLb)만 0V로 구동되고 선택되지 않은 반전된 프로그램 워드라인 신호(WWLb)는 제1전압(VPP)을 유지한다.

따라서 선택된 반전된 프로그램 워드라인 신호(WWLb)에 0V가 인가되는 경우 도 5에 도시된 PMOS 프로그램 트랜지스터(11)가 턴온 되어 안티퓨즈 형태의 NMOS 커패시터(13 ~ 16) 중 하나의 안티퓨즈 일단에 제1전압(VPP)이 인가되고, 이에 따라 안티퓨즈가 브로큰(broken)되어 프로그램 된다.

독출 모드 시에는 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 로우로 되면서 PMOS 프로그램 트랜지스터(11)가 턴 오프 되며, 반전된 워드라인 인에이블 독출 신호(WLENb_RD)가 로우로 되어 선택된 독출 워드라인 신호(RWL)만 제1전압(VPP)으로 구동되고 선택되지 않은 독출 워드라인 신호(RWL)는 0V를 유지한다.

따라서 선택된 독출 워드라인 신호(RWL)에 의해 도 5에 도시된 NMOS 독출 트랜지스터(12)가 턴온 되어 선택된 안티퓨즈의 이진 정보가 NMOS 독출 트랜지스터(12)를 통해 비트라인(BL)으로 전달된다.

도 8은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 소스라인 구동회로를 나타내는 도면이다.

도 8을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 소스라인 구동회로(470)는, 프로그램 신호(PGM)를 입력받는 제1인버터(51), 제1인버터(51)의 출력을 입력받는 제2인버터(52), 프로그램 신호(PGM) 및 반전된 프로그램 신호(PGMb)에 응답하여 DIN 신호를 전달하는 제1전송게이트(53), 접지 전압(VSS)이 그 소스에 연결되고 반전된 프로그램 신호(PGMb)가 그 게이트에 연결되고 제1 전송 게이트(53)의 출력이 그 드레인에 연결되는 제1 엔모스 트랜지스터(54), 제1전송게이트(53)의 출력을 입력하는 제3 인버터(59), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(53)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(55), 접지 전압(VSS)이 그 소스에 연결되고 제3인버터(59)의 출력이 그 게이트에 연결되는 제3 엔모스 트랜지스터(56), 제1전압(VPP)이 그 소스에 연결되고 제3 엔모스 트랜지스터(56)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(55)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(57), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(55)의 드레인이 그 게이트에 연결되고 제3 엔모스 트랜지스터(56)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(58) 및 제1전압(VPP)에 의해 구동되고 제2 엔모스 트랜지스터(55)의 드레인이 그 입력 단자에 연결되고 소스라인(SL)이 그 출력 단자에 연결되는 제4인버터(60)를 포함한다.

상기 소스라인 구동회로는 프로그램 모드에서 입력데이터(Input Data) DIN이 로우(low)인 경우 선택되는 소스라인 구동회로는 접지전압(VSS)을 출력하여 소스라인(SL)을 구동하므로 안티퓨즈인 NMOS 커패시터 양단에 제1전압(VPP)을 공급하여 안티퓨즈인 NMOS 커패시터를 브로큰 시킨다. 그러나 DIN이 하이(high)인 경우 선택되는 소스라인 구동회로는 제1전압(VPP)을 출력하여 소스라인(SL)을 구동하므로 안티퓨즈는 브로큰(broken)되지 않는다.

한편, 독출 모드에서는 PROGRAM 신호가 로우 상태이므로 제1 엔모스 트랜지스터(54)가 턴온되고, 이에 따라 제3 엔모스 트랜지스터(56) 및 제1 피모스 트랜지스터(57)가 턴온되며, SL 노드에서는 접지전압(VSS)을 출력하여 선택되는 소스라인(SL)을 구동한다.

도 9는 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 소스라인 스위치 인에이블 회로를 나타내는 도면이다.

도 9를 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 소스라인 스위치 인에이블 회로(480)는, 프로그램 신호(PGM)와 칼럼 어드레스 신호(CA10)를 입력받는 제1낸드게이트(61), 독출 인에이블 신호(RD_EN)와 칼럼 어드레스 신호(CA10)를 입력받는 제2낸드게이트(62), 제1낸드게이트(61)와 제2낸드게이트(62)의 출력을 입력받는 제3낸드게이트(63), 접지 전압(VSS)이 그 소스에 연결되고 제3낸드게이트(63)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(64), 제3낸드게이트(63)의 출력을 입력받는 제1인버터(68), 접지 전압(VSS)이 그 소스에 연결되고 제1인버터(68)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(65), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(65)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(64)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(66), 제1전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(64)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(65)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(67) 및 제1전압(VPP)에 의해 구동되고 제1 엔모스 트랜지스터(64)의 드레인이 그 입력 단자에 연결되고 소스라인 스위치 인에이블 신호(SL_SW_EN)를 출력하는 제2인버터(69)를 포함한다.

도 9에 도시된 소스라인 스위치 인에이블 회로(480)에 의하면. 디코딩한 칼럼 어드레스 신호(CA10)가 하이인 소스라인 스위치 인에이블 신호(SL_SW_EN)만 제1전압(VPP)으로 되고, 나머지 3개의 소스라인 스위치 인에이블 신호(SL_SW_EN)는 0V가 된다.

즉, 도 9에 도시된 소스라인 스위치 인에이블 회로(480)는 4개의 소스라인 스위치 인에이블 신호(SL_SW_EN[0] ~ SL_SW_EN[3]) 중 어느 하나만을 선택하기 위한 회로이다.

도 10은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 독출 데이터 감지 증폭 회로를 나타내는 도면이다.

도 10을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 독출 데이터 감지 증폭 회로(490)는, 프리차아지신호(PRECHARGE)를 입력하는 제1인버터(71), 제3전압(VDD)이 그 소스에 연결되고 제1인버터(71)의 출력이 그 게이트에 연결되고 비트라인(BL)이 그 드레인에 연결되는 제1 피모스 트랜지스터(72), 비트라인(BL)이 그 소스에 연결되고 독출 인에이블 신호(RD_EN)가 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제1 엔모스 트랜지스터(73), 제3전압(VDD)이 그 소스에 연결되고 제1인버터(71)의 출력이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제2 피모스 트랜지스터(74), 제3전압(VDD)이 그 소스에 연결되고 반전된 데이터라인 로드신호(DLINE_LOADb)가 그 게이트에 연결되고 데이터라인(DLINE)이 그 드레인에 연결되는 제3 피모스 트랜지스터(75), 반전된 센싱 인에이블 신호(SAENb)를 입력하는 제2인버터(76), 제3전압(VDD)이 그 소스에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되는 제4 피모스 트랜지스터(77), 제4 피모스 트랜지스터(77)의 드레인이 그 소스에 연결되고 반전된 센싱 인에이블 신호(SAENb)가 그 게이트에 연결되는 제5 피모스 트랜지스터(78), 제5 피모스 트랜지스터(78)의 드레인이 그 드레인에 연결되고 제2 인버터(76)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(79), 제2 엔모스 트랜지스터(79)의 소스가 그 드레인에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제3 엔모스 트랜지스터(80), 그리고 제2 엔모스 트랜지스터(79)의 드레인을 래치하여 독출 데이터 감지 증폭 회로의 출력 신호(DOUT)로 출력하는 래치(81)를 포함한다.

본 발명의 일실시예에 따른 OTP 메모리 장치의 OTP 메모리는 바이트 단위로 프로그램되고 바이트 단위로 독출된다. 본 발명에 따른 OTP 메모리 장치에서는 독출 모드에서 종래의 전류감지증폭기(current sense amplifier) 대신 도 10에 도시된 형태의 증폭회로를 사용하여 회로를 단순화시켰다.

독출 모드에서 제1 엔모스 트랜지스터(73)의 스위치는 온(on)되어 비트라인(BL)과 데이터 라인(DLINE)이 전기적으로 연결되며, 독출 워드라인 신호(RWL)가 활성화되기 이전에 쇼트 펄스(short pulse)의 프리차아지신호(PRECHARGE)에 의해 제1 피모스 트랜지스터(72)와 제2 피모스 트랜지스터(74)가 온(on)되어 비트라인(BL)과 데이터 라인(DLINE)은 모두 제3전압(VDD)으로 프리차아징(precharging) 된다.

독출 워드라인 신호(RWL)가 활성화(activation)되면서 안티퓨즈가 '1'로 프로그램된 셀에 연결된 데이터 라인(DLINE)은 제3전압(VDD)을 유지하는 반면, 안티퓨즈가 '0'으로 프로그램된 셀은 안티퓨즈가 브로큰(broken)되어 있으므로 데이터 라인(DLINE)을 0V로 방전시키게 된다.

데이터 라인(DLINE)에 독출 데이터(read data)가 충분히 develop된 뒤 반전된 센싱 인에이블 신호(SAENb)가 0V로 인에이블 되면 클락 반전기 타입(clocked inverter-type)의 감지증폭회로(sense amplifier)는 데이터 라인(DLINE)의 제3전압(VDD) 또는 0V를 감지하여 독출 데이터(read data)를 DOUT으로 출력한다.

큰 임피던스를 갖는 PMOS 풀업 로드 트랜지스터인 제3 피모스 트랜지스터(75)는 독출 워드라인 신호(RWL)가 선택되어 있는 동안 온(on) 되어 '1'의 데이터를 독출하는 경우 오프 리키지 커런트(OFF leakage current)에 의해 데이터 라인(DLINE)이 방전되지 않도록 데이터 라인(DLINE)을 제3전압(VDD)로 풀업(pull-up)시키는 로드(load)로 작용한다.

도 11은 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 독출 모드에서의 시뮬레이션 결과를 나타내는 도면이다.

도 11을 참고하면, 독출 신호(READ)가 들어올 때, 프리차아지 신호(PRECHARGE)에 의해 데이터 라인(DLINE)과 비트라인(BL)은 제3전압(VDD)으로 프리차아지된다. 비트라인(BL)이 프리차아지된 후 워드라인(WL)이 활성화되면서 비트라인(BL)에 셀의 데이터가 전달되고 반전된 센싱 인에이블 신호(SAENb)에 의해 데이터 라인(DLINE)의 독출 데이터(read data)가 감지되어 DOUT 노드로 출력된다.

도 12는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 레이아웃 도면이다.

본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치에서는, 한 개의 셀에 n-비트의 데이터를 저장하는 비동기식 멀티 비트 OTP 셀을 사용하고, 클락 반전기 타입의 감지 증폭기를 사용하여 감지 증폭기의 회로를 단순화 함으로써 OTP 메모리의 셀 어레이가 차지하는 전체 레이아웃의 면적을 감소시켰다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 종래의 1 비트 3-Tr. OTP 메모리 셀을 나타내는 도면이다.

도 2는 종래의 1 비트 2-Tr. OTP 메모리 셀의 어레이를 나타내는 도면이다.

도 3은 종래의 1 비트 2Tr. OTP 메모리 셀을 나타내는 도면이다.

도 4는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.

도 5는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 셀을 나타내는 도면이다.

도 6은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 전원 스위치 회로를 나타내는 도면이다.

도 7은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 워드라인 구동회로를 나타내는 도면이다.

도 8은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 소스라인 구동회로를 나타내는 도면이다.

도 9는 도 4의 비동기식 멀티비트 OTP 메모리 장치의 소스라인 스위치 인에이블 회로를 나타내는 도면이다.

도 10은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 독출 데이터 감지 증폭 회로를 나타내는 도면이다.

도 11은 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 독출 모드에서의 시뮬레이션 결과를 나타내는 도면이다.

도 12는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 레이아웃 도면이다.

Claims

반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터;

독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터;

그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터;

일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 소스라인에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN)가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터; 및

일단자가 상기 엔모스 커패시터의 일단에 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일 단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 셀.
제 1항에 있어서, 상기 적어도 둘 이상의 엔모스 선택 트랜지스터는,

상기 소스라인 스위치 인에이블 신호(SL_SW_EN)에 응답하여 어느 하나의 엔모스 선택 트랜지스터만이 턴온 되고 다른 엔모스 선택 트랜지스터는 턴오프 되는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 셀.
OTP 메모리 장치에 있어서,

적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 스위치 인에이블 신호 라인에 각각 연결되는 적어도 둘 이상의 비동기식 멀티비트 OTP 메모리 셀들이 배치되는 OTP 메모리 셀 어레이;

상기 OTP 메모리 장치의 프로그램 모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들을 발생시키는 제어부;

상기 모드제어신호에 응답하여 제1전압(VPP)을 제2전압(VPPE) 또는 제3전압(VDD)으로 스위칭하여 상기 OTP 메모리 셀 어레이에 공급하는 전원 스위치 회로;

로우 어드레스신호를 디코딩하는 로우 디코더;

상기 모드제어신호 및 디코딩된 로우 어드레스 신호에 응답하여 상기 적어도 둘 이상의 프로그램 워드라인 및 적어도 둘 이상의 독출 워드라인을 구동하는 워드라인 구동회로;

칼럼 어드레스신호를 디코딩하는 칼럼 디코더;

상기 모드제어신호 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동하는 소스라인 구동회로;

상기 모드제어신호 및 디코딩된 칼럼 어드레스 신호에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성하는 소스라인 스위치 인에이블 회로; 및

상기 모드 제어 신호에 응답하여 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭회로를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 비동기식 멀티비트 OTP 메모리 셀은,

상기 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 상기 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터;

상기 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터;

그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터;

일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 상기 소스라인에 각각 연결되며 게이트에 소스라인 스위치 이에이블 신호가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터; 및

일단자가 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 전원 스위치 회로는

반전된 프로그램 인에이블 신호(PGM_ENb)가 그 게이트에 연결되고 접지 전 압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터;

반전된 프로그램 인에이블 신호(PGM_ENb)의 반전 신호가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터;

제2전압(VPPE)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 제2전압(VPPE)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 제2전압(VPPE)에 의해 구동되고 상기 제2 엔모스 트랜지스터의 드레인이 그 입력에 연결되는 제1 인버터;

상기 제2전압(VPPE)에 의해 구동되고 상기 제1 인버터의 출력을 입력하는 제2 인버터;

상기 제2전압(VPPE)이 그 소스에 연결되고 상기 제1 인버터의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터;

제3전압(VDD)이 그 소스에 연결되고 상기 제1 인버터의 출력이 그 게이트에 연결되고 상기 제3 피모스 트랜지스터의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터; 및

반전된 프로그램 인에이블 신호(PGM_ENb)를 입력하여 반전시키는 제3 인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 5항에 있어서, 상기 전원 스위치 회로는

상기 제1전압(VPP)을 프로그램 모드에서는 제2전압(VPPE)으로 스위칭하고, 독출 모드에서는 제3전압(VDD)으로 스위칭하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 워드라인 구동회로는,

로우 어드레스 신호(RA10, RA432)를 입력하는 제1 낸드게이트;

워드라인 인에이블 프로그램 신호(WLEN_PGM) 및 반전된 워드라인 인에이블 프로그램 신호(WLENb_PGM)에 응답하여 상기 제1 낸드게이트의 출력을 전달하는 제1 전송 게이트;

상기 제3전압(VDD)이 그 소스에 연결되고 상기 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 그 게이트에 연결되고 상기 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 제1 전송 게이트의 출력을 입력하는 제2 인버터;

접지전압(VSS)이 그 소스에 연결되고 상기 제1 전송 게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터;

접지전압(VSS)이 그 소스에 연결되고 상기 제2 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드 레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터;

상기 제1전압(VPP)에 의해 구동되고 상기 제1 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 상기 프로그램 워드라인(WWLb)이 그 출력 단자에 연결되는 제3 인버터; 및

상기 제1 낸드게이트의 출력과 반전된 워드라인 인에이블 독출 신호(WLENb_RD)를 입력받고 독출 워드라인 신호(RWL)가 그 출력단자에 연결되는 제1 노아게이트를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 소스라인 구동회로는,

프로그램 신호(PGM)를 입력받는 제1인버터;

상기 제1인버터(51)의 출력을 입력받는 제2인버터;

상기 프로그램 신호(PGM) 및 반전된 프로그램 신호(PGMb)에 응답하여 데이터입력신호(DIN)를 전달하는 제1전송게이트;

접지전압(VSS)이 그 소스에 연결되고 상기 반전된 프로그램 신호(PGMb)가 그 게이트에 연결되고 상기 제1 전송 게이트의 출력이 그 드레인에 연결되는 제1 엔모스 트랜지스터;

상기 제1전송게이트(53)의 출력을 입력하는 제3 인버터;

접지전압(VSS)이 그 소스에 연결되고 상기 제1 전송 게이트의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터;

접지전압(VSS)이 그 소스에 연결되고 상기 제3인버터의 출력이 그 게이트에 연결되는 제3 엔모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제3 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제3 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 제1전압(VPP)에 의해 구동되고 상기 제2 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 상기 소스라인(SL)이 그 출력 단자에 연결되는 제4인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 소스라인 스위치 인에이블 회로는,

프로그램 신호(PGM)와 디코딩된 칼럼 어드레스 신호(CA10)를 입력받는 제1낸드게이트;

독출 인에이블 신호(RD_EN)와 상기 디코딩된 칼럼 어드레스 신호(CA10)를 입력받는 제2낸드게이트;

상기 제1낸드게이트(61)와 상기 제2낸드게이트의 출력을 입력받는 제3낸드게이트;

접지전압(VSS)이 그 소스에 연결되고 상기 제3낸드게이트의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터;

상기 제3낸드게이트의 출력을 입력받는 제1인버터;

접지전압(VSS)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 제1전압(VPP)이 그 소스에 연결되고 상기 제1 엔모스 트랜지스터의 드레인이 그 게이트에 연결되고 상기 제2 엔모스 트랜지스터의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터; 및

상기 제1전압(VPP)에 의해 구동되고 상기 제1 엔모스 트랜지스터의 드레인이 그 입력 단자에 연결되고 소스라인 스위치 인에이블 신호(SL_SW_EN)를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 3항에 있어서, 상기 독출데이터 감지증폭 회로는,

프리차아지신호(PRECHARGE)를 입력하는 제1인버터;

상기 제3전압(VDD)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이 트에 연결되고 상기 비트라인(BL)이 그 드레인에 연결되는 제1 피모스 트랜지스터;

상기 비트라인(BL)이 그 소스에 연결되고 독출 인에이블 신호(RD_EN)가 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제1 엔모스 트랜지스터;

제3전압(VDD)이 그 소스에 연결되고 상기 제1인버터의 출력이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제2 피모스 트랜지스터;

제3전압(VDD)이 그 소스에 연결되고 반전된 데이터라인 로드신호(DLINE_LOADb)가 그 게이트에 연결되고 데이터라인(DLINE)이 그 드레인에 연결되는 제3 피모스 트랜지스터;

반전된 센싱 인에이블 신호(SAENb)를 입력하는 제2인버터;

제3전압(VDD)이 그 소스에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되는 제4 피모스 트랜지스터;

상기 제4 피모스 트랜지스터의 드레인이 그 소스에 연결되고 반전된 센싱 인에이블 신호(SAENb)가 그 게이트에 연결되는 제5 피모스 트랜지스터;

상기 제5 피모스 트랜지스터(78)의 드레인이 그 드레인에 연결되고 상기 제2 인버터의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터;

상기 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되고 접지전압(VSS)이 그 소스에 연결되는 제3 엔모스 트랜지스터; 및

상기 제2 엔모스 트랜지스터의 드레인을 래치하여 독출 데이터 감지 증폭 회 로의 출력 신호(DOUT)로 출력하는 래치를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 10항에 있어서, 상기 독출데이터 감지증폭 회로는,

상기 독출 인에이블 신호(RD_EN) 및 프로그램 신호(PGM)에 응답하여 상기 비트라인(BL)과 데이터 라인(DLINE)을 선택적으로 연결시키고, 상기 프리차아지신호(PRECHARGE), 상기 반전된 데이터라인 로드신호(DLINE_LOADb) 및 상기 반전된 센싱 인에이블 신호(SAENb)에 응답하여 데이터 라인을 감지 증폭하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치.
제 4항의 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법에 있어서,

상기 소스라인에 접지 전압을 인가하는 단계;

상기 반전된 프로그램 워드라인에 접지전압을 인가하는 단계;

소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온 시키는 단계; 및

상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법.
제 4항의 비동기식 멀티비트 OTP 메모리 장치의 독출 방법에 있어서,

상기 소스라인에 접지 전압을 인가하는 단계;

상기 독출 워드라인에 제3전압(VDD)을 인가하는 단계;

소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온시키는 단계; 및

상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 프로그램된 데이터를 상기 엔모스 독출 트랜지스터를 거쳐 상기 비트라인을 통해 독출하는 단계를 구비하는 것을 특징으로 하는 비동기식 멀티비트 OTP 메모리 장치의 독출 방법.