JP6352493B2

JP6352493B2 - 半導体記憶装置

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Publication number: JP6352493B2
Application number: JP2017097022A
Authority: JP
Inventors: 信三佐久間
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2017-05-16
Filing date: 2017-05-16
Publication date: 2018-07-04
Anticipated expiration: 2032-12-19
Also published as: JP2017142880A

Description

本発明は半導体記憶装置に関し、特に強誘体キャパシタをメモリセル内に有する強誘電体メモリに関する。

近年、携帯電話、ＰＤＡ、デジタルカメラ等に代表される携帯端末の市場の発展が著しく、これに伴い不揮発性メモリの需要が拡大している。強誘電体メモリは、強誘電体キャパシタの分極を利用して二値化データを記録するメモリであり、不揮発性メモリの中でも低消費電力であり且つ高速リード／ライトが出来るメモリとして注目を浴びている。強誘電体メモリには１つの選択トランジスタと１つの強誘電体キャパシタで１ビットのデータを記憶する１Ｔ１Ｃ型と、２つの選択トランジスタと２つの強誘電体キャパシタで１ビットのデータを相補的に記憶する２Ｔ２Ｃ型とが知られている。

例えば特許文献１には、同一ビット線に接続する複数のメモリセルの各々に対応して複数のリファレンスセルの各々が個別に配置され、各メモリセルと、各メモリセルに対応する各リファレンスセルとがワード線とセルプレート線とを共有した構成を有する１Ｔ１Ｃ型強誘電体メモリが記載されている。このような１Ｔ１Ｃ型の構成によれば、メモリセルの占有面積を２Ｔ２Ｃ型よりも小さくすることが可能となる。

特開２００２−１５５６２号公報

図１（ａ）は、従来の１Ｔ１Ｃ型の強誘電体メモリを構成するメモリセルアレイ２００の構成を示す等価回路図、図１（ｂ）は、メモリセルアレイ２００の半導体チップ上におけるレイアウト図、図１（ｃ）は図１（ｂ）における１ｃ−１ｃ線に沿った断面図である。なお、図１（ｂ）および図１（ｃ）では、ビット線ＢＬ０およびＢＬ１を省略している。図１には、各々が、トランジスタ１１と強誘電体キャパシタ１２とにより構成される４つのメモリセルｍｃ００、ｍｃ０１、ｍｃ０２およびｍｃ０３を含むメモリセルアレイ２００が示されている。各メモリセルｍｃ００〜ｍｃ０３を構成するトランジスタ１１は、それぞれ、互いに異なるワード線ＷＬ０、ＷＬ１、ＷＬ２およびＷＬ３に接続されている。メモリセルｍｃ００およびｍｃ０２を構成するトランジスタ１１の出力端は、共通のビット線ＢＬ０に接続され、メモリセルｍｃ０１およびｍｃ０３を構成するトランジスタ１１の出力端は、共通のビット線ＢＬ１に接続されている。また、メモリセルｍｃ００およびｍｃ０１を構成する強誘電体キャパシタ１２は、共通のプレート線ＰＬ０に接続され、メモリセルｍｃ０２およびｍｃ０３を構成する強誘電体キャパシタ１２は、共通のプレート線ＰＬ１に接続されている。このように、従来の１Ｔ１Ｃ型の強誘電体メモリでは、互いに異なるワード線に接続された複数のメモリセルがプレート線を共有しているものが一般的である。

このような構成を有する１Ｔ１Ｃ型のメモリセルアレイ２００にデータの書き込みを行う場合には、いずれかのワード線に所定の選択電圧を印加することによってメモリセルを選択し、当該ワード線に接続されたメモリセルに接続されるビット線とプレート線に書込電圧を印加して強誘電体キャパシタを正方向または負方向に分極させることによりデータ“１”または“０”を書き込む。一方、各メモリセルに記憶されたデータの読み出しを行う場合には、いずれかのワード線に所定の選択電圧を印加することによってワード線を選択した後、当該ワード線に接続されたメモリセルに接続されるプレート線に所定の読出電圧を印加する。これにより、強誘電体キャパシタ１２に蓄積された電荷をビット線上に流出させ、ビット線上に電圧を発生させる。ここで、ビット線上に流出する電荷の量は、強誘電体キャパシタの分極方向に依存するため、ビット線上に現れる電圧を読み取ることで、データ“０”および“１”を判別することができる。

例えば、メモリセルｍｃ０１に記憶されたデータの読出しを行う場合、ワード線ＷＬ０に所定の選択電圧を印加することによってメモリセルｍｃ０１のトランジスタ１１をオン状態とし、プレート線ＰＬ０に所定の読出電圧を印加する。これにより、メモリセルｍｃ０１の強誘電体キャパシタ１２に蓄積された電荷をビット線ＢＬ１上に読み出すことができる。この時、データの読み出し対象とされていないメモリセルｍｃ００の強誘電体キャパシタの一方の端子にもプレート線ＰＬ０を介して読出電圧が印加される。しかしながら、ワード線ＷＬ１は非選択状態とされ、メモリセルｍｃ００のトランジスタ１１はオフ状態とされているので、メモリセルｍｃ００の強誘電体キャパシタ１２に蓄積された電荷がビット線ＢＬ０上に流出することはない。このように、互いに異なるワード線に接続された複数のメモリセルがプレート線を共有する構成を有する従来の強誘電体メモリでは、ワード線の選択によって任意のメモリセルからデータを読み出す。

ここで、メモリセルｍｃ０１にアクセスするためにプレート線ＰＬ０に読出電圧を印加するとアクセス対象とされていないメモリセルｍｃ００の強誘電体キャパシタ１２の端子間に電位差が生じる。これは、各メモリセルのトランジスタ１１と強誘電体キャパシタ１２とが接続するノードに接合容量（対地容量）が存在することに起因する。強誘電体キャパシタ１２の端子間に電位差が生じると、強誘電体キャパシタ１２の分極状態が変動し、記憶したデータが破壊されるおそれがある。このように、互いに異なるワード線に接続された複数のメモリセルがプレート線を共有する構成では、プレート線を共有する一方のメモリセルにアクセスすると、アクセス対象とされない他方のメモリセルに記憶されたデータを劣化させるという問題が生じる。

また、従来のメモリセルアレイ２００は、４つのメモリセルｍｃ００〜ｍｃ０３が、それぞれ互いに異なるワード線ＷＬ０〜ＷＬ３に接続され、２本のワード線に対して１本のプレート線が設けられているので、レイアウトは必然的に図１（ｂ）に示すような構成となる。すなわち、メモリセルｍｃ００およびｍｃ０２のトランジスタ１１を形成する活性領域ＡＣ１、メモリセルｍｃ０１のトランジスタ１１を形成する活性領域ＡＣ２およびメモリセルｍｃ０３のトランジスタ１１を形成する活性領域ＡＣ３が、千鳥状に配列され、ワード線ＷＬ０は活性領域ＡＣ１を回避するように配置され、ワード線ＷＬ１およびＷＬ２は活性領域ＡＣ２およびＡＣ３を回避するように配置され、ワード線ＷＬ３は活性領域ＡＣ１を回避するように配置される。このため、例えば、ワード線ＷＬ０〜ＷＬ３は、それぞれ、活性領域ＡＣ１〜ＡＣ３を互いに絶縁分離する素子分離領域（フィールド領域）上を通過するように配置される。つまり、従来のレイアウトでは、互いに隣接する活性領域Ａ２とＡ３の間に２本のワード線ＷＬ１およびＷＬ２を通過させる必要があり、活性領域Ａ２と活性領域Ａ３との間の距離を十分に確保する必要がある。より具体的には、ワード線ＷＬ１およびＷＬ２の配線幅、ワード線ＷＬ１とＷＬ２との間隔、ワード線ＷＬ１と活性領域ＡＣ２との間隔、ワード線ＷＬ２と活性領域Ａ２との間隔が、それぞれ所定の設計ルールを満たすことができるように、活性領域Ａ２およびＡ３は、これらの間に十分な長さの間隙を隔てて離間している必要がある。このように、従来の１Ｔ１Ｃ型の強誘電体メモリにおいては、隣接する活性領域の間を２本のワード線が通過するレイアウトとなるので、隣接する活性領域間の距離を短くすることが困難であり、メモリセルの配置効率が悪く、これによってチップサイズの縮小化が困難なものとなっていた。

本発明は、上記した点に鑑みてなされたものであり、データ読み出し時において、アクセス対象とされないメモリセルにおけるデータの破壊を防止するとともに、メモリセルの配置効率を改善することを可能とする半導体記憶装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体記憶装置は、互いに素子分離領域を隔てて第１の方向に配列された複数の活性領域と、前記複数の活性領域の各々を跨ぐように前記第１の方向に伸長する少なくとも１本のワード線と、前記複数の活性領域内にそれぞれ設けられ、前記ワード線をゲート電極とする複数のスイッチング素子と、前記活性領域毎に設けられて、対応する活性領域内に設けられた前記複数のスイッチング素子のうち、前記ワード線を共有するスイッチング素子の各々の入力端に電気的に接続された複数の強誘電体と、各々が、前記複数の強誘電体のいずれかに電気的に接続され且つ前記第１の方向に伸長する複数のプレート線と、各々が、前記活性領域毎に設けられて、対応する活性領域内に設けられたスイッチング素子の出力端に電気的接続され且つ前記第１の方向と交差する第２の方向に伸長する複数のビット線と、を含む。

本発明に係る半導体記憶装置によれば、データ読み出し時において、アクセス対象とされないメモリセルにおけるデータの破壊を防止することができる。また、本発明に係る半導体記憶装置によれば、メモリセルの配置効率を改善することができ、チップサイズの縮小を図ることが可能となる。

図１（ａ）は、従来の１Ｔ１Ｃ型の強誘電体メモリを構成するメモリセルアレイの構成を示す等価回路図、図１（ｂ）は、該メモリセルアレイの半導体チップ上におけるレイアウト図、図１（ｃ）は、図１（ｂ）における１ｃ−１ｃ線に沿った断面図である。本発明の実施形態に係る半導体記憶装置１の回路構成図である。本発明の実施形態に係る半導体記憶装置におけるデータ書き込み時における動作を示すタイムチャートである。本発明の実施形態に係る半導体記憶装置におけるデータ読み出し時における動作を示すタイムチャートである。図５（ａ）は、本発明の実施形態に係るメモリセルアレイのレイアウト図、図５（ｂ）は、図５（ａ）における５ｂ−５ｂ線に沿った断面図、図５（ｃ）は、図５（ａ）における５ｃ−５ｃ線に沿った断面図である。図５（ａ）のレイアウト図に対応するメモリセルの等価回路図である。本発明の実施形態に係るメモリセルアレイの構成を示す図である。図８（ａ）は、従来のメモリセルアレイの構成を示す図、図８（ａ）は、従来のメモリセルアレイの構成を示す図である。図９（ａ）は、本発明の他の実施形態に係るメモリセルアレイの等価回路図、図９（ｂ）は、該メモリセルアレイのレイアウト図である。図１０（ａ）は、本発明の他の実施形態に係るメモリセルアレイの等価回路図、図１０（ｂ）は、該メモリセルアレイのレイアウト図である。本発明の他の実施形態に係るデータ読み出し時における動作を示すタイムチャートである。図１２（ａ）は、本発明の他の実施形態に係るメモリセルアレイの等価回路図、図１２（ｂ）は、該メモリセルアレイのレイアウト図である。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面において同一または対応する構成要素には同一の参照符号を付与している。

[第１の実施形態]
図２は、本発明の第１の実施形態に係る半導体記憶装置１の回路構成図である。半導体記憶装置１は、１つのトランジスタと１つの強誘電体キャパシタとで１ビットのデータを記憶する１Ｔ１Ｃ型の強誘電体メモリである。半導体記憶装置１は、複数のビット線ＢＬ０〜ＢＬ３と、ビット線ＢＬ０〜ＢＬ３と交差する方向に伸長する複数のワード線ＷＬ０〜ＷＬ３と、同じくビット線ＢＬ０〜ＢＬ３と交差する方向に伸長する複数のプレート線ＰＬ０〜ＰＬ７と、を含んでいる。ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との各交差部には、スイッチング素子としてのトランジスタ１１とトランジスタ１１の入力端に接続された強誘電体キャパシタ１２とにより構成されるメモリセルｍｃ００〜ｍｃ１５が設けられており、これらの複数のメモリセルｍｃ００〜ｍｃ１５によってメモリセルアレイ１００が構成されている。なお、図２では、１６個のメモリセルｍｃ０１〜ｍｃ１５を含むメモリセルアレイ１００が示されているが、メモリセルの数は所望の記憶容量を確保するべく適宜増減してもよい。ビット線、ワード線およびプレート線の数は、メモリセルの数に応じて適宜変更される。

各トランジスタ１１の制御端（ゲート端子）は対応するワード線に接続され、各トランジスタ１１の出力端は対応するビット線に接続されている。例えば、メモリセルｍｃ００のトランジスタ１１の制御端および出力端は、それぞれ、ワード線ＷＬ０およびビット線ＢＬ０に接続されている。メモリセルｍｃ０１のトランジスタ１１の制御端および出力端は、それぞれ、ワード線ＷＬ０およびビット線ＢＬ１に接続されている。メモリセルｍｃ０４のトランジスタ１１の制御端および出力端は、それぞれ、ワード線ＷＬ１およびビット線ＢＬ０に接続されている。メモリセルｍｃ０５のトランジスタ１１の制御端および出力端は、それぞれ、ワード線ＷＬ１およびビット線ＢＬ１に接続されている。

本発明の実施形態に係る半導体記憶装置１においては、１本のワード線に対して２本のプレート線が設けられている。すなわち、ワード線ＷＬ０に対してプレート線ＰＬ０およびＰＬ１が設けられ、ワード線ＷＬ０を共有するメモリセルｍｃ００〜ｍｃ０３の強誘電体キャパシタ１２は、プレート線ＰＬ０またはＰＬ１に接続されている。また、ワード線ＷＬ１に対してプレート線ＰＬ２およびＰＬ３が設けられ、ワード線ＷＬ１を共有するメモリセルｍｃ０４〜ｍｃ０７の強誘電体キャパシタ１２は、プレート線ＰＬ２またはＰＬ３に接続されている。また、ワード線ＷＬ２に対してプレート線ＰＬ４およびＰＬ５が設けられ、ワード線ＷＬ２を共有するメモリセルｍｃ０８〜ｍｃ１１の強誘電体キャパシタ１２は、プレート線ＰＬ４またはＰＬ５に接続されている。また、ワード線ＷＬ３に対してプレート線ＰＬ６およびＰＬ７が設けられ、ワード線ＷＬ３を共有するメモリセルｍｃ１２〜ｍｃ１５の強誘電体キャパシタ１２は、プレート線ＰＬ６またはＰＬ７に接続されている。

本実施形態では、共通のワード線に接続され且つ互いに隣接するビット線に接続された２つのメモリセルの強誘電体キャパシタ１２は、互いに異なるプレート線に接続されている。換言すれば、共通のワード線に接続された複数のメモリセルにおいて、当該ワード線に対応する第１のプレート線に接続されたメモリセルと第２のプレート線に接続されたメモリセルとが交互に配置されている。また、第１のプレート線に接続されたメモリセルの数と第２のプレート線に接続されたメモリセルの数は同一とされている。

例えば、ワード線ＷＬ０に接続され且つ互いに隣接するビット線ＢＬ０およびＢＬ１に接続されたメモリセルｍｃ００およびｍｃ０１の強誘電体キャパシタ１２は、それぞれプレート線ＰＬ１およびＰＬ０に接続されている。また、ワード線ＷＬ０に接続され且つ互いに隣接するビット線ＢＬ２およびＢＬ３に接続されたメモリセルｍｃ０２およびｍｃ０３の強誘電体キャパシタ１２は、それぞれプレート線ＰＬ１およびＰＬ０に接続されている。

ビット線ＢＬ０〜ＢＬ３は、それぞれ、センスアンプ３０に接続されている。センスアンプ３０は、各ビット線上に読み出された電圧を増幅する回路である。本実施形態では、互いに隣接するビット線ＢＬ０およびＢＬ１で１つのセンスアンプ３０を共有し、ビット線ＢＬ２およびＢＬ３で他の１つのセンスアンプ３０を共有している。

また、ビット線ＢＬ０〜ＢＬ３は、それぞれ、ビット線選択スイッチ３２を介して入出力バッファ３６に接続されている。ビット線選択スイッチ３２は、ビット線デコーダ３８から供給されるビット線の選択信号に応じてオン状態となるトランジスタ等のスイッチング素子を含んで構成されている。ビット線デコーダ３８は、図示しないコントロール回路から供給されるアドレス信号に応じてビット線を選択するための選択信号を生成してこれをビット線選択スイッチ３２に供給する。ビット線選択スイッチ３２のトランジスタがオン状態となることにより、当該トランジスタに接続されたビット線が選択状態となる。各メモリセルへのデータの書き込みおよび各メモリセルからのデータの読み出しは、選択されたビット線を介して行われる。入出力バッファ３６は、半導体記憶装置１に書き込むべき書き込みデータおよびメモリセルから読み出された読み出しデータを一時的に保持しておくためのデータ記憶回路である。

また、ビット線ＢＬ０〜ＢＬ３は、それぞれ、電圧印加回路３９に接続されている。電圧印加回路３９は、データの読み出し時において、データの読み出しがなされていないビット線の各々に例えば接地電位を印加することによって、当該ビット線の電位を固定する。

ワード線ＷＬ０〜ＷＬ３は、それぞれ、ワード線デコーダ４０に接続されている。ワード線デコーダ４０は、データの書き込み時および読み出し時において、図示しないコントロール回路から供給されるアドレス信号に応じてワード線ＷＬ０〜ＷＬ３に選択電圧を印加する。各メモリセルのトランジスタ１１は、各ワード線を介して供給される選択電圧に応じてオン状態となり、当該メモリセルへのアクセスが可能となる。

プレート線ＰＬ０〜ＰＬ７は、それぞれ、プレート線駆動回路５０に接続されている。プレート線駆動回路５０は、データの書き込み時においては、データの書き込み対象となるメモリセルに接続されたプレート線に書き込みデータに応じた所定の書込電圧を印加する。一方、プレート線駆動回路５０は、データの読み出し時においては、データの読み出し対象となるメモリセルに接続されたプレート線に読出電圧を印加する。更にプレート線駆動回路５０は、データの読み出し時においては、選択されたワード線に接続されたメモリセルのうち、データの読み出し対象とされないメモリセルに接続されたプレート線に例えば接地電位を印加する。

なお、入出力バッファ３６、ビット線デコーダ３８、電圧印加回路３９、ワード線デコーダ４０およびプレート線駆動回路５０は、これらを統括的に制御する図示しないコントロール回路から供給される制御信号およびアドレス信号に応じて動作するように構成され、これらが協働して動作することによって各メモリセルｍｃ００〜ｍｃ１５に対してデータの書き込みおよび読み出しが行われる。また、センスアンプ３０、ビット線選択スイッチ３２、入出力バッファ３６、ビット線デコーダ３８は、本発明におけるデータ読み出し手段に対応する。

以下に、本発明の実施形態に係る半導体記憶装置１におけるデータ書き込み時の動作について説明する。図３は、データ書き込み時におけるワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、プレート線ＰＬ０〜ＰＬ７の状態を例示したタイムチャートである。

図３に示す例では、ワード線ＷＬ０〜ＷＬ３が順次選択され、メモリセルｍｃ００、ｍｃ０１、ｍｃ０４、ｍｄ０５、ｍｃ０８、ｍｃ０９、ｍｃ１２、ｍｃ１３にデータ“１”を書き込み、メモリセルｍｃ０２、ｍｃ０３、ｍｃ０６、ｍｄ０７、ｍｃ１０、ｍｃ１１、ｍｃ１４、ｍｃ１５にデータ“０”を書き込む場合が示されている。ワード線ＷＬ０が選択されることによりワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０３のトランジスタ１１がそれぞれオン状態となる。ワード線ＷＬ０が選択されている間、ビット線ＢＬ０〜ＢＬ３にはＢＬ０，ＢＬ２もしくはＢＬ１、ＢＬ３の何れかにハイレベルまたはローレベルの書込電圧が印加される。ビット線ＢＬ０およびＢＬ２にハイレベルまたはローレベルの書込電圧が印加されている間、プレート線駆動回路５０はプレート線ＰＬ１に書込電圧を印加する。これにより、メモリセルｍｃ００およびｍｃ０２の強誘電体キャパシタ１２に書き込みデータに応じた極性の電圧が印加され、メモリセルｍｃ００およびｍｃ０２にデータが書き込まれる。

例えば、メモリセルｍｃ００にデータ“０”を書き込む場合には、ワード線ＷＬ０を選択した状態でビット線ＢＬ０に接地電位を印加するとともにプレート線ＰＬ１に電源電位ＶＤＤを印加することにより強誘電体キャパシタ１２を負方向に分極させる。一方、メモリセルｍｃ００にデータ“１”を書き込む場合には、ワード線ＷＬ０を選択した状態でビット線ＢＬ０に電源電位ＶＤＤを印加するとともにプレート線ＰＬ１に接地電位を印加することにより強誘電体キャパシタ１２を正方向に分極させる。なお、プレート線およびビット線に印加する電位は、必ずしも電源電位ＶＤＤである必要はない。図３に示す例では、プレート線ＰＬ１がハイレベルからローレベルに遷移した後においても、ビット線ＢＬ０がハイレベルを維持しているので、メモリセルｍｃ００は正方向に分極され、メモリセルｍｃ００にデータ“１”の書き込みがなされる。一方、ワード線ＷＬ０の選択期間中においてビット線ＢＬ２はローレベルを維持しているので、プレート線ＰＬ１への書込電圧の印加に伴ってメモリセルｍｃ０２は負方向に分極され、メモリセルｍｃ０２にデータ“０”の書き込みがなされる。

一方、ワード線ＷＬ０の選択期間中において、ビット線ＢＬ１およびＢＬ３にハイレベルまたはローレベルの書込電圧が印加されている間、プレート線駆動回路５０はプレート線ＰＬ０に書込電圧を印加する。これにより、メモリセルｍｃ０１およびｍｃ０３の強誘電体キャパシタ１２に書き込みデータに応じた極性の電圧が印加され、メモリセルｍｃ０１およびｍｃ０３にデータが書き込まれる。図３に示す例では、プレート線ＰＬ０がハイレベルからローレベルに遷移した後においても、ビット線ＢＬ１がハイレベルを維持しているので、メモリセルｍｃ０１は正方向に分極され、メモリセルｍｃ０１にデータ“１”の書き込みがなされる。一方、ワード線ＷＬ０の選択期間中においてビット線ＢＬ３はローレベルを維持しているので、プレート線ＰＬ０への書込電圧の印加に伴ってメモリセルｍｃ０３は負方向に分極され、メモリセルｍｃ０３にデータ“０”の書き込みがなされる。

ワード線ＷＬ１〜ＷＬ３の選択期間においても上記と同様のシーケンスでビット線ＢＬ０〜ＢＬ３およびプレート線ＰＬ２〜ＰＬ７に書込電圧が印加され、各メモリセルにデータの書き込みが行われる。すなわち、ワード線ＷＬ１の選択期間にメモリセルｍｃ０４〜ｍｃ０７に順次データの書き込みが行われ、ワード線ＷＬ２の選択期間にメモリセルｍｃ０８〜ｍｃ１１に順次データの書き込みが行われ、ワード線ＷＬ３の選択期間にメモリセルｍｃ１２〜ｍｃ１５に順次データの書き込みが行われる。

以下に、半導体記憶装置１におけるデータ読み出し時の動作について説明する。図４は、データ読み出し時におけるワード線ＷＬ０〜ＷＬ３、ビット線ＢＬ０〜ＢＬ３、プレート線ＰＬ０〜ＰＬ７の状態を例示したタイムチャートである。

図４に示す例では、各メモリセルｍｃ００〜ｍｃ１５にデータ“１”が記録されており、ワード線ＷＬ０〜ＷＬ３が順次選択された場合が示されている。ワード線ＷＬ０が選択されると、ワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０３のトランジスタ１１がそれぞれオン状態となる。ワード線ＷＬ０が選択されている間、プレート線駆動回路５０は、プレート線ＰＬ１およびＰＬ０に順次読出電圧を印加する。

プレート線ＰＬ１に読出電圧が印加されると、プレート線ＰＬ１に接続されたメモリセルｍｃ００およびｍｃ０２の強誘電体キャパシタ１２からそれらの分極状態に応じた量の電荷がそれぞれビット線ＢＬ０およびＢＬ２上に流出する。すなわち、メモリセルｍｃ００およびｍｃ０２に記憶されたデータに応じた大きさの電圧が、それぞれ、ビット線ＢＬ０およびＢＬ２上に同時に現れる。ビット線ＢＬ０およびＢＬ２上に現れた電圧は、センスアンプ３０で増幅された後、ビット線選択スイッチ３２によって順次選択されて入出力バッファ３６に供給される。これにより、メモリセルｍｃ００およびｍｃ０２に記憶されたデータが外部に読み出される。

また、プレート線駆動回路５０は、プレート線ＰＬ１に読出電圧を印加している間、プレート線ＰＬ０に接地電位を印加する。一方、電圧印加回路３９は、プレート線ＰＬ１に読出電圧が印加されている間、ビット線ＢＬ１およびＢＬ３に接地電位を印加する。すなわち、ワード線ＷＬ０の選択期間において、メモリセルｍｃ００およびｍｃ０２からデータの読み出しが行われている間、データの読み出し対象とされていないメモリセルｍｃ０１およびｍｃ０３の強誘電体キャパシタ１２の両端に接地電位が印加される。強誘電体キャパシタ１２の両端が互いに同じ電位に固定されることで、強誘電体キャパシタ１２の分極状態がノイズ等の外乱によって変動してしまうことを防止することができる。なお、本実施形態では、データの読み出し対象とされていないメモリセルの強誘電体キャパシタ１２の両端に接地電位を印加する場合を例示したが、強誘電体キャパシタ１２の両端を同電位とすればよく、電源電位または中間電位を印加してもよい。また、半導体記憶装置１がノイズ等の外乱が問題とはならない環境で使用される場合には、データの読み出し対象とされていないメモリセルの強誘電体キャパシタ１２の両端の電位を固定することを要しない。

一方、ワード線ＷＬ０の選択期間において、プレート線駆動回路５０によってプレート線ＰＬ０に読出電圧が印加されると、プレート線ＰＬ０に接続されたメモリセルｍｃ０１およびｍｃ０３の強誘電体キャパシタ１２からそれらの分極状態に応じた量の電荷がそれぞれビット線ＢＬ１およびＢＬ３上に流出する。すなわち、メモリセルｍｃ０１およびｍｃ０３に記憶されたデータに応じた大きさの電圧が、それぞれ、ビット線ＢＬ１およびＢＬ３上に同時に現れる。ビット線ＢＬ１およびＢＬ３上に現れた電圧は、センスアンプ３０で増幅された後、ビット線選択スイッチ３２によって順次選択されて入出力バッファ３６に供給される。これにより、メモリセルｍｃ０１およびｍｃ０３に記憶されたデータが外部に読み出される。

また、プレート線駆動回路５０は、プレート線ＰＬ０に読出電圧を印加している間、プレート線ＰＬ１に接地電位を印加する。一方、電圧印加回路３９は、プレート線ＰＬ０に読出電圧が印加されている間、ビット線ＢＬ０およびＢＬ２に接地電位を印加する。すなわち、ワード線ＷＬ０の選択期間において、メモリセルｍｃ０１およびｍｃ０３からデータの読み出しが行われている間、データの読み出し対象とされていないメモリセルｍｃ００およびｍｃ０２の強誘電体キャパシタ１２の両端には接地電位が印加され、これらのメモリセルｍｃ００およびｍｃ０２におけるノイズ等に起因する分極状態の変動が防止される。このようにして、ワード線ＷＬ０の選択期間にメモリセルｍｃ００〜ｍｃ０３に記憶されたデータが順次読み出される。

ワード線ＷＬ１〜ＷＬ３の選択期間においても上記と同様のシーケンスでプレート線ＰＬ０２〜ＰＬ７に読出電圧が印加され、各メモリセルに記憶されたデータの読み出しが行われる。すなわち、ワード線ＷＬ１の選択期間にメモリセルｍｃ０４〜ｍｃ０７から順次データの読み出しが行われ、ワード線ＷＬ２の選択期間にメモリセルｍｃ０８〜ｍｃ１１から順次データの読み出しが行われ、ワード線ＷＬ３の選択期間にメモリセルｍｃ１２〜ｍｃ１５から順次データの読み出しが行われる。

このように、本発明の実施形態に係る半導体記憶装置１では、例えば、1本のワード線ＷＬ０に対して２本のプレート線ＰＬ０およびＰＬ１が設けられているので、ワード線ＷＬ０を選択するとともにプレート線ＰＬ０およびＰＬ１のいずれかを選択することで、ワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０３のうちの一部メモリセルからデータの読み出しを行うことが可能となる。すなわち、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行うことができ、データの読み出し対象とされないメモリセルに対しては読出電圧の印加を回避することができる。このように、本発明の実施形態に係る半導体記憶装置１によれば、データ読み出し時において、アクセス対象とされないメモリセル（強誘電体キャパシタ）に電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。

また、本発明の実施形態に係る半導体記憶装置１によれば、選択状態にあるメモリセルのうち、データの読み出し対象とされないメモリセルの強誘電体キャパシタ１２の両端にはビット線およびプレート線を介して接地電位が印加され、当該強誘電体キャパシタの両端が同電位に固定されるので、メモリセルに保持されたデータをより確実に保護することが可能となる。

また、本発明の実施形態に係る半導体記憶装置１では、１つのワード線に対応する２つのプレート線を順次選択することによって隣接する２つのビット線には交互にデータが読み出されるので、隣接する２つのビット線で１つのセンスアンプ３０を共有することができる。これにより、各ビット線毎にセンスアンプが必要となる従来の半導体記憶装置と比較してセンスアンプの数を減らすことができ、チップサイズの縮小を図ることが可能となる。

以下に、本発明の第１の実施形態に係る半導体記憶装置１を構成するメモリセルアレイ１００の半導体チップ上におけるレイアウトについて説明する。図５（ａ）は、半導体記憶装置１を構成するメモリセルアレイ１００の半導体チップ上におけるレイアウトを示す平面図、図５（ｂ）は、図５（ａ）における５ｂ−５ｂ線に沿った断面図、図５（ｃ）は、図５（ａ）における５ｃ−５ｃ線に沿った断面図である。図６は、図５（ａ）のレイアウト図に対応するメモリセル１００の等価回路図である。

図５（ａ）および図６には、８個のメモリセルｍｃ００〜ｍｃ０７が示されている。各メモリセルｍｃ００〜ｍｃ０７を構成するトランジスタ１１は、半導体層を含む活性領域ＡＣ１〜ＡＣ４内に形成されている。ビット線を共有する２つのトランジスタ１１は、１つの活性領域内に形成されている。すなわち、ビット線ＢＬ０を共有するメモリセルｍｃ００およびｍｃ０４を構成する２つのトランジスタ１１が活性領域ＡＣ１に形成され、ビット線ＢＬ１を共有するメモリセルｍｃ０１およびｍｃ０５を構成する２つのトランジスタ１１が活性領域ＡＣ２に形成され、ビット線ＢＬ２を共有するメモリセルｍｃ０２およびｍｃ０６を構成する２つのトランジスタ１１が活性領域ＡＣ３に形成され、ビット線ＢＬ３を共有するメモリセルｍｃ０３およびｍｃ０７を構成する２つのトランジスタ１１が活性領域ＡＣ４に形成されている。また、活性領域ＡＣ１〜ＡＣ４は、ＳｉＯ_２等の絶縁体からなる絶縁分離領域を隔てて図中Ｙ方向に配列されている。活性領域ＡＣ１〜ＡＣ４は、互いに略同一のサイズを有する図中Ｘ方向を長手方向とする矩形形状を有しており、各々のＹ方向と平行な辺が同一線上に位置するように整列した状態で配置されている。

活性領域ＡＣ１〜ＡＣ４には、それぞれ、２つのソース領域１１１と、これら２つのソース領域１１１の中央に設けられた共通のドレイン領域１１２とが形成されている。ソース領域１１１およびドレイン領域１１２は、各活性領域Ａ１〜ＡＣ４の長手方向（Ｘ方向）に沿って並んでいる。

活性領域ＡＣ１〜ＡＣ４上には、これらを跨ぐようにＹ方向に沿って直線的に伸長するワード線ＷＬ０およびＷＬ１が設けられている。ワード線ＷＬ０およびＷＬ１は、それぞれ、活性領域ＡＣ１〜ＡＣ４のソース領域１１１とドレイン領域１１２の間に配置されている。ワード線ＷＬ０およびＷＬ１は、各トランジスタ１１のゲート電極として機能し、例えばポリシリコン等の導電体により構成される。

各活性領域ＡＣ１〜ＡＣ４の両端に配置されたソース領域１１１の各々は、タングステン（Ｗ）等によって構成されるコンタクトプラグ１１３を介して強誘電体キャパシタ１２に電気的に接続されている。強誘電体キャパシタ１２は、ワード線ＷＬ０およびＷＬ１の上方に設けられており、例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_ｘ）および白金（Ｐｔ）を積層した下部電極と、下部電極上に設けられたチタン酸ジルコン酸鉛（PZT: Pb(Zr,Ti)O₃）またはタンタル酸ストロンチウムビスマス（SBT：SrBi₂Ta₂O₉）等の強誘電体と、強誘電体上に設けられた例えば、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ_ｘ）および白金（Ｐｔ）を積層した上部電極と、により構成される。

強誘電体キャパシタ１２は、コンタクト部１１５を介してＡｌ等からなるプレート線ＰＬ０〜ＰＬ３に接続されている。プレート線ＰＬ０およびＰＬ１は、ビット線コンタクト１１６の左側に設けられており、メモリセルｍｃ００〜ｍｃ０３の各強誘電体キャパシタ１２とコンタクト部１１５を介して電気的に接続され、図中Ｙ方向に伸長している。プレート線ＰＬ０は、メモリセルｍｃ０１およびｍｃ０３の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ１は、メモリセルｍｃ００およびｍｃ０２の強誘電体キャパシタ１２と電気的に接続されている。一方、プレート線ＰＬ２およびＰＬ３は、ビット線コンタクト１１６の右側に設けられており、メモリセルｍｃ０４〜ｍｃ０７の各強誘電体キャパシタ１２とコンタクト部１１５を介して電気的に接続され、図中Ｙ方向に伸長している。プレート線ＰＬ２は、メモリセルｍｃ０４およびｍｃ０６の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ３は、メモリセルｍｃ０５およびｍｃ０７の強誘電体キャパシタ１２と電気的に接続されている。

活性領域ＡＣ１〜ＡＣ４の各ドレイン領域１１２は、それぞれ、タングステン（Ｗ）等によって構成されるビット線コンタクト１１６を介してビット線ＢＬ０〜ＢＬ３に電気的に接続されている。ビット線ＢＬ０〜ＢＬ３は、それぞれ、プレート線ＰＬ０〜ＰＬ３の上方に設けられ、ワード線ＷＬ０〜ＷＬ３およびプレート線ＰＬ０〜ＰＬ３の各々と交差するように図中のＸ方向に沿って伸長している。なお、ワード線ＷＬ０〜ＷＬ３、プレート線ＰＬ０〜ＰＬ３およびビット線ＢＬ０〜ＢＬ３は、層間絶縁膜によって互いに絶縁されている。

このように、本発明の実施形態に係る半導体記憶装置１では、Ｙ方向に並ぶ活性領域ＡＣ１〜ＡＣ４を含んで構成されるメモリセルｍｃ００〜ｍｃ０３がワード線ＷＬ０を共有すると共にメモリセルｍｃ０４〜ｍｃ０７がワード線ＷＬ１を共有する構成としたので、活性領域ＡＣ１〜ＡＣ４を跨ぐようにワード線ＷＬ０およびＷＬ１を直線的に伸長させることが可能となる。すなわち、本実施形態に係る半導体記憶装置１によれば、図１（ｂ）に示す従来のレイアウトのように、ワード線ＷＬ０およびＷＬ１が活性領域の間を通過するようなレイアウトとする必要がなくなるので、活性領域間の距離を従来よりも短くすることができる。これにより、メモリセルの配置効率を大幅に改善することができ、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。

ところで、本発明の実施形態に係る半導体記憶装置１を構成するメモリセルアレイ１００は、図７に示すように、複数のサブアレイ６０で構成されている。サブアレイ６０は、例えば、２５６本のワード線と８本のビット線と、これらの各交差部に設けられた２０４８個のメモリセルと、ワード線１本に対して２本の割合で設けられた合計５１２本のプレート線と、を含んでいる。なお、サブアレイ６０内に形成されるビット線、ワード線、プレート線およびメモリセルの数は、上記したものに限定されるものではない。

互いに隣接するサブアレイ６０の間の領域には、プレート線を駆動するプレート線駆動回路等が設けられている。このように、メモリセルアレイ１００を複数のサブアレイ６０に分割した場合には、サブアレイ６０の外周領域６０ｂの近傍における回路密度が、内周領域６０ａにおける回路密度よりも低くなることに起因して、外周領域６０ｂ内に形成されるメモリセルは、エッチング形状が崩れやすく、特性が安定しない場合が多い。このため、サブアレイ６０の外周領域６０ｂに形成されるメモリセルは、有効なメモリセルとして機能させることは見込まれておらず、メモリセルとしての機能が無効化されたダミーセルとして形成される。ダミーセルは、例えばワード線、ビット線およびプレート線とのコンタクトを形成しないことにより無効化される。例えば、サブアレイ６０の最外周から３本目までのビット線の各々およびサブアレイ６０の最外周から３本目までのワード線の各々に接続されるメモリセルがダミーセルとされる。

ここで、本発明の実施形態に係る半導体記憶装置１によれば、上記したように１本のワード線に対して２本のプレート線が設けられているので、１本のワード線に接続された複数のメモリセルからデータを読み出す際に、２本のプレート線を順次選択することで２回に分けてデータを読み出すことが可能となる。従って、１本または２本のワード線に対して１本のプレート線が設けられ、１本のワード線に接続された複数のメモリセルから１回でデータを読み出す従来の半導体記憶装置よりも１本のワード線に接続できるメモリセルの数を２倍とすることが可能となる。図８（ａ）は、上記した従来の半導体記憶装置におけるサブアレイ内に形成された任意の１本のワード線ＷＬに接続された８個のメモリセルｍｃおよびこれらのメモリセルｍｃの外側に形成された合計６個のダミーセルｄｃを例示したものである。図８（ｂ）は、本発明の実施形態に係る半導体記憶装置１におけるサブアレイ内に形成された任意の１本のワード線ＷＬに接続された１６個（従来の２倍）のメモリセルｍｃおよびこれらのメモリセルｍｃの外側に形成された合計６個のダミーセルｄｃを例示したものである。

このように、従来の構成では例えば８個のメモリセルｍｃに対して６個のダミーセルｄｃが設けられる。これに対して本発明の実施形態に係る半導体記憶装置１では、１６個のメモリセルｍｃに対して６個のダミーセルｄｃが設けられる。すなわち、本発明に係る半導体記憶装置１によれば、ダミーセルｄｃに対する有効なメモリセルｍｃの数を従来よりも多くすることが可能となり、有効なメモリセルの面積占有率を高めることができるので、チップサイズの縮小することが可能となる。

[第２の実施形態]
図９（ａ）は、本発明の第２の実施形態に係る半導体記憶装置を構成するメモリセルアレイ１０１の等価回路図、図９（ｂ）は、メモリセルアレイ１０１の半導体チップ上におけるレイアウト図である。上記した第１の実施形態に係るメモリセルアレイ１００は、ワード線を共有する複数のメモリセルのうち、第１のプレート線（例えばプレート線ＰＬ０）に接続されたメモリセルと、第２のプレート線（例えばプレート線ＰＬ１）に接続されたメモリセルとがビット線の並ぶ方向に交互に配置された構成を有するものであった。これに対して本発明の第２の実施形態に係るメモリセルアレイ１０１は、ワード線を共有する複数のメモリセルのうち、第１のプレート線に接続されたメモリセルがビット線の並ぶ方向に２個連続で配置され、第２のプレート線に接続されたメモリセルがビット線の並ぶ方向に２個連続で配置されている。そして、第１のプレート線に接続された互いに隣接する２つのメモリセルと、第２のプレート線に接続された互いに隣接するメモリセルとが交互に配置されている。また、第１のプレート線に接続されたメモリセルの数と、第２のプレート線に接続されたメモリセルの数は、同一とされている。なお、メモリセルアレイ以外の他の構成要素は、上記した第１の実施形態と同様である。以下、本実施形態に係るメモリセルアレイ１０１の第１の実施形態と相違する部分について詳細に説明する。

図９（ａ）および図９（ｂ）には、１６個のメモリセルｍｃ００〜ｍｃ１５を含むメモリセルアレイ１０１が示されている。本実施形態に係るメモリセルアレイ１０１においても上記した第１の実施形態に係るメモリセルアレイ１００と同様、ワード線ＷＬ０に対してプレート線ＰＬ０およびＰＬ１が設けられ、ワード線ＷＬ１に対してプレート線ＰＬ２およびＰＬ３が設けられている。ワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０７は、それぞれ、互いに異なるビット線ＢＬ０〜ＢＬ７に接続されている。ビット線の並ぶ方向に隣接する２つのメモリセルｍｃ００、ｍｃ０１およびｍｃ０４、ｍｃ０５は、それぞれ、プレート線ＰＬ１に接続され、ビット線の並ぶ方向に隣接する２つのメモリセルｍｃ０２、ｍｃ０３およびｍｃ０６、ｍｃ０７は、それぞれ、プレート線ＰＬ０に接続されている。

一方、ワード線ＷＬ１に接続されたメモリセルｍｃ０８〜ｍｃ１５は、それぞれ、互いに異なるビット線ＢＬ０〜ＢＬ７に接続されている。ビット線の並ぶ方向に隣接する２つのメモリセルｍｃ０８、ｍｃ０９およびｍｃ１２、ｍｃ１３は、それぞれ、プレート線ＰＬ２に接続され、ビット線の並ぶ方向に隣接する２つのメモリセルｍｃ１０、ｍｃ１１およびｍｃ１４、ｍｃ１５は、それぞれ、プレート線ＰＬ３に接続されている。

センスアンプ３０ａはビット線ＢＬ０およびＢＬ２に接続され、センスアンプ３０ｂはビット線ＢＬ１およびＢＬ３に接続され、センスアンプ３０ｃはビット線ＢＬ４およびＢＬ６に接続され、センスアンプ３０ｄはビット線ＢＬ５およびＢＬ７に接続されている。

図９（ｂ）に示すように、共通のビット線ＢＬ０に接続されたメモリセルｍｃ００およびｍｃ０８を構成する２つのトランジスタは活性領域ＡＣ１内に形成されている。同様に、共通のビット線ＢＬ１に接続されたメモリセルｍｃ０１およびｍｃ０９を構成する２つのトランジスタは活性領域ＡＣ２内に形成されている。共通のビット線ＢＬ２に接続されたメモリセルｍｃ０２およびｍｃ１０を構成する２つのトランジスタは活性領域ＡＣ３内に形成されている。共通のビット線ＢＬ３に接続されたメモリセルｍｃ０３およびｍｃ１１を構成する２つのトランジスタは活性領域ＡＣ４内に形成されている。共通のビット線ＢＬ４に接続されたメモリセルｍｃ０４およびｍｃ１２を構成する２つのトランジスタは活性領域ＡＣ５内に形成されている。共通のビット線ＢＬ５に接続されたメモリセルｍｃ０５およびｍｃ１３を構成する２つのトランジスタは活性領域ＡＣ６内に形成されている。共通のビット線ＢＬ６に接続されたメモリセルｍｃ０６およびｍｃ１４を構成する２つのトランジスタは活性領域ＡＣ７内に形成されている。共通のビット線ＢＬ７に接続されたメモリセルｍｃ０７およびｍｃ１５を構成する２つトランジスタは活性領域ＡＣ８内に形成されている。

プレート線ＰＬ０およびＰＬ１は、それぞれ、ビット線コンタクト１１６の左側に設けられ、活性領域ＡＣ１〜ＡＣ８の配列方向（図中のＹ方向）に伸長している。プレート線ＰＬ０およびＰＬ１は、メモリセルｍｃ００〜ｍｃ０７の強誘電体キャパシタ１２を構成する各強誘電体とコンタクト部１１７を介して電気的に接続されている。具体的には、プレート線ＰＬ０は、メモリセルｍｃ０２、ｍｃ０３、ｍｃ０６、ｍｃ０７の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ１は、メモリセルｍｃ００、ｍｃ０１、ｍｃ０４、ｍｃ０５の強誘電体キャパシタ１２と電気的に接続されている。

同様に、プレート線ＰＬ２およびＰＬ３は、それぞれ、ビット線コンタクト１１６の右側に設けられ、活性領域ＡＣ１〜ＡＣ８の配列方向（Ｙ方向）に伸長している。プレート線ＰＬ２およびＰＬ３は、メモリセルｍｃ０８〜ｍｃ１５の強誘電体キャパシタ１２を構成する各強誘電体とコンタクト部１１７を介して電気的に接続されている。具体的には、プレート線ＰＬ２は、メモリセルｍｃ０８、ｍｃ０９、ｍｃ１２、ｍｃ１３の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ３は、メモリセルｍｃ１０、ｍｃ１１、ｍｃ１４、ｍｃ１５の強誘電体キャパシタ１２と接続されている。

本実施形態に係る半導体記憶装置では、上記した第１の実施形態と同様、例えばワード線ＷＬ０の選択期間中にプレートＰＬ１およびＰＬ０に順次読出電圧を印加することによりデータの読み出しを行う。プレート線ＰＬ１に読出電圧が印加されると、ビット線ＢＬ０、ＢＬ１、ＢＬ４、ＢＬ５上には、それぞれ、メモリセルｍｃ００、ｍｃ０１、ｍｃ０４、ｍｃ０５に記憶されたデータに応じた電圧が現れる。センスアンプ３０ａ〜３０ｄは、対応するビット線上の電圧を増幅する。一方、プレート線ＰＬ０に読出電圧を印加すると、ビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７上には、それぞれ、メモリセルｍｃ０２、ｍｃ０３、ｍｃ０６、ｍｃ０７に記憶されたデータに応じた電圧が現れるので、センスアンプ３０ａ〜３０ｄは、これらのビット線上の電圧を増幅する。すなわち、上記した第１の実施形態と同様、各センスアンプ３０ａ〜３０ｄに接続された２本ビット線からは、交互にデータが読み出される。

このように、本発明の第２の実施形態に係るメモリセルアレイ１０１の構成によれば、上記した第１の実施形態と同様、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行い、データの読み出し対象とされないメモリセルに対しては読出電圧を印加しないシーケンスとすることができる。すなわち、データ読み出し時において、アクセス対象とされないメモリセル（強誘電体キャパシタ）に電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。

また、本発明の第２の実施形態に係る半導体記憶装置は、各ワード線に対応する２本プレート線と強誘電体とのコンタクトの配列が第１の実施形態と異なり、それ以外は、第１の実施形態と同様のレイアウトとされるので、第１の実施形態と同様、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。

[第３の実施形態]
図１０（ａ）は、本発明の第３の実施形態に係る半導体記憶装置を構成するメモリセルアレイ１０２の等価回路図、図１０（ｂ）は、メモリセルアレイ１０２の半導体チップ上におけるレイアウト図である。上記した第１および第２の実施形態に係るメモリセルアレイ１００および１０１は、１本のワード線に対して２本のプレート線を有するものであった。これに対して第３の実施形態に係るメモリセルアレイ１０２は、１本のワード線に対して４本のプレート線を有する。なお、メモリセルアレイ以外の他の構成要素は、上記した第１の実施形態と同様である。以下、本実施形態に係るメモリセルアレイ１０２の第１の実施形態と相違する部分について説明する。

図１０（ａ）および図１０（ｂ）には、８個のメモリセルｍｃ００〜ｍｃ０７を含むメモリセルアレイ１０２が示されている。ワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０３は、それぞれ、互いに異なるビット線ＢＬ０〜ＢＬ３に接続されると共に、互いに異なるプレート線ＰＬ３〜ＰＬ０に接続されている。一方、ワード線ＷＬ１に接続されたメモリセルｍｃ０４〜ｍｃ０７は、それぞれ、互いに異なるビット線ＢＬ０〜ＢＬ３に接続されると共に、互いに異なるプレート線ＰＬ４〜ＰＬ７に接続されている。なお、図１０（ａ）においては図示されていないが、第１の実施形態と同様、互いに隣接する２つのビット線は共通のセンスアンプが接続されている。例えば、ビット線ＢＬ０とＢＬ１でセンスアンプが共有され、ビット線ＢＬ２とＢＬ３で他の１つのセンスアンプが共有されている。なお、本実施形態の構成によれば、互いに異なるプレート線に接続された４つのメモリセルに接続された４本のビット線が１つのセンスアンプを共有するように構成することも可能である。

図１０（ｂ）に示すように、プレート線ＰＬ０〜ＰＬ３は、それぞれ、ビット線コンタクト１１６の左側に設けられ、活性領域ＡＣ１〜ＡＣ４の配列方向（Ｙ方向）に伸長している。プレート線ＰＬ０〜ＰＬ３は、メモリセルｍｃ００〜ｍｃ０３の強誘電体キャパシタ１２を構成する強誘電体とコンタクト部１１７を介して電気的に接続されている。具体的には、プレート線ＰＬ０は、メモリセルｍｃ０３の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ１は、メモリセルｍｃ０２の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ２は、メモリセルｍｃ０１の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ３は、メモリセルｍｃ００の強誘電体キャパシタ１２と電気的に接続されている。

同様に、プレート線ＰＬ４〜ＰＬ７は、それぞれ、ビット線コンタクト１１６の右側に設けられ、活性領域ＡＣ１〜ＡＣ４の配列方向（Ｙ方向）に伸長している。プレート線ＰＬ４〜ＰＬ７は、メモリセルｍｃ０４〜ｍｃ０７の強誘電体キャパシタ１２を構成する強誘電体とコンタクト部１１７を介して電気的に接続されている。具体的には、プレート線ＰＬ４は、メモリセルｍｃ０４の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ５は、メモリセルｍｃ０５の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ６は、メモリセルｍｃ０６の強誘電体キャパシタ１２と電気的に接続され、プレート線ＰＬ７は、メモリセルｍｃ０７の強誘電体キャパシタ１２と電気的に接続されている。

以下に、本実施形態に係る半導体記憶装置におけるデータ読み出し時の動作について説明する。図１１は、データ読み出し時におけるワード線ＷＬ０およびＷＬ１、ビット線ＢＬ０〜ＢＬ３およびプレート線ＰＬ０〜ＰＬ７の状態を示すタイムチャートである。図１１に示すタイムチャートにおいて、ハイレベルは当該ラインが活性状態（選択状態）にあることを示し、ローレベルは当該ラインが非活性状態（非選択状態）にあることを示している。すなわち、図１１のタイムチャートにおいて示されるハイレベルおよびローレベルは、各ラインに印加される電圧レベルに必ずしも対応しているわけではない。

図１１に示す例では、各メモリセルｍｃ００〜ｍｃ０７にデータ“１”が記録されており、ワード線ＷＬ０およびＷＬ１が順次選択された場合が示されている。ワード線デコーダ４０により、ワード線ＷＬ０が選択されると、ワード線ＷＬ０に接続されたメモリセルｍｃ００〜ｍｃ０３のトランジスタ１１がそれぞれオン状態となる。ワード線ＷＬ０が選択されている間、プレート線駆動回路５０は、例えば、プレート線ＰＬ３、ＰＬ２、ＰＬ１、ＰＬ０の順で各プレート線に読出電圧を印加する。

プレート線ＰＬ３に読出電圧が印加されると、プレート線ＰＬ３に接続されたメモリセルｍｃ００に記憶されたデータに応じた電圧がビット線ＢＬ０上に現れ、センスアンプ３０で増幅された後、入出力バッファ３６に供給される。プレート線ＰＬ３に読出電圧が印加されている間、他のプレート線ＰＬ０〜ＰＬ２に読出電圧は印加されない。

プレート線ＰＬ２に読出電圧が印加されると、プレート線ＰＬ２に接続されたメモリセルｍｃ０１に記憶されたデータに応じた電圧がビット線ＢＬ１上に現れ、センスアンプ３０で増幅された後、入出力バッファ３６に供給される。プレート線ＰＬ２に読出電圧が印加されている間、他のプレート線ＰＬ０、ＰＬ１およびＰＬ３に読出電圧は印加されない。

プレート線ＰＬ１に読出電圧が印加されると、プレート線ＰＬ１に接続されたメモリセルｍｃ０２に記憶されたデータに応じた電圧がビット線ＢＬ２上に現れ、センスアンプ３０で増幅された後、入出力バッファ３６に供給される。プレート線ＰＬ１に読出電圧が印加されている間、他のプレート線ＰＬ０、ＰＬ２およびＰＬ３に読出電圧は印加されない。

プレート線ＰＬ０に読出電圧が印加されると、プレート線ＰＬ０に接続されたメモリセルｍｃ０３に記憶されたデータに応じた電圧がビット線ＢＬ３上に現れ、センスアンプ３０で増幅された後、入出力バッファ３６に供給される。プレート線ＰＬ０に読出電圧が印加されている間、他のプレート線ＰＬ１〜ＰＬ３に読出電圧は印加されない。

同様に、ワード線ＷＬ１の選択期間においては、プレート線駆動回路５０は、例えば、プレート線ＰＬ４、ＰＬ５、ＰＬ６、ＰＬ７の順で各プレート線に読出電圧を印加する。プレート線ＰＬ４への読出電圧の印加に応じてメモリセルｍｃ０４に記憶されたデータが読み出され、プレート線ＰＬ５への読出電圧の印加に応じてメモリセルｍｃ０５に記憶されたデータが読み出され、プレート線ＰＬ６への読出電圧の印加に応じてメモリセルｍｃ０６に記憶されたデータが読み出され、プレート線ＰＬ７への読出電圧の印加に応じてメモリセルｍｃ０７に記憶されたデータが読み出される。データの読み出し対象とされていないメモリセルのプレート線には読出電圧は印加されない。なお、第１の実施形態と同様に、データの読み出し対象とされないメモリセルのプレート線およびビット線にそれぞれ接地電位を印加することによって強誘電体キャパシタの両端子の電位を固定してもよい。

このように、本発明の第３の実施形態に係るメモリセルアレイ１０２の構成によれば、上記した第１の実施形態と同様、共通のワード線に接続された複数のメモリセルのうち、データの読み出し対象となるメモリセルに対してのみプレート線に読出電圧を印加してデータの読み出しを行い、データの読み出し対象とされないメモリセルに対しては読出電圧を印加しないシーケンスとすることができる。すなわち、データ読み出し時において、アクセス対象とされないメモリセル（強誘電体キャパシタ）に読出電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。

また、本実施形態に係るメモリセルアレイ１０２の構成によれば、プレート線の本数が増加している点を除き、上記した第１の実施形態と同様のレイアウトとすることができ、第１の実施形態と同様、従来と比較してチップサイズの大幅な縮小を図ることが可能となる。

また、本実施形態に係るメモリセルアレイ１０２の構成によれば、１本のワード線に対して４本のプレート線が設けられているので、１本のワード線に接続された複数のメモリセルからデータを読み出す際に、４本のプレート線を順次選択することで４回に分けてデータを読み出すことが可能となる。従って、１本または２本のワード線に対して１本のプレート線が設けられ、１本のワード線に接続された複数のメモリセルから１回でデータを読み出す従来のものよりも１本のワード線に接続できるメモリセルの数を従来の４倍とすることが可能となる。従って、ダミーセルに対する有効なメモリセルの数を更に増加させることが可能となり、有効なメモリセルの面積占有率をより高めることができるので、チップサイズの更なる縮小を図ることが可能となる。

なお、本実施形態では、共通のワード線に接続された隣接する４つのメモリセルがそれぞれ異なるプレート線に接続された構成を例示したが、これに限定されるものではない。共通のワード線に接続された複数のメモリセルを４本のプレート線にどのように接続させるかは適宜設定することが可能である。各プレート線に接続されるメモリセルの数が同一であることが好ましい。

図１２（ａ）および１２（ｂ）は、それぞれ、共通のワード線に接続された複数のメモリセルと当該ワード線に対応する４本のプレート線との接続形態を改変した変形例に係るメモリセルアレイ１０２ａの等価回路図およびレイアウト図である。

図１２に示す例では、ワード線ＷＬ０に接続されたメモリセルｍｃ００およびｍｃ０１は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ３に電気的に接続され、メモリセルｍｃ０２およびｍｃ０３は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ２に電気的に接続され、メモリセルｍｃ０４およびｍｃ０５は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ１に電気的接続され、メモリセルｍｃ０６およびｍｃ０７は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ０に電気的に接続されている。一方、ワード線ＷＬ１に接続されたメモリセルｍｃ０８およびｍｃ０９は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ４に電気的に接続され、メモリセルｍｃ１０およびｍｃ１１は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ５に電気的に接続され、メモリセルｍｃ１２およびｍｃ１３は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ６に電気的接続され、メモリセルｍｃ１４およびｍｃ１５は、それぞれ、コンタクト部１１７を介してプレート線ＰＬ７に電気的に接続されている。

このように、共通のワード線に接続された複数のメモリセルと当該ワード線に対応する４本のプレート線との接続形態を改変した場合でも、データ読み出し時において、アクセス対象とされないメモリセル（強誘電体キャパシタ）に読出電圧が印加されることを防止することができる。従って、アクセス対象とされないメモリセルに保持されたデータの破壊を防止することができる。

なお、上記の各実施形態では１本のワード線に対して２本または４本のプレート線を設ける構成を例示したが、１本のワード線に対して３本のプレート線を設けることとしてもよいし、５本以上のプレート線を設けることとしてもよい。１本のワード線に対するプレート線の本数を増加させることにより、１本のワード線に接続できるメモリセルの数を増加させることができ、これにより、ダミーセルに対する有効に機能するメモリセルの数を増加させることができる。従って、チップサイズの更なる縮小を図ることが可能となる。

１半導体記憶装置
１１トランジスタ
１２強誘電体キャパシタ
３０センスアンプ
３８ビット線デコーダ
３９電圧印加回路
４０ワード線デコーダ
５０プレート線駆動回路
ｍｃ００〜ｍｃ１５メモリセル
ＷＬ０〜ＷＬ３ワード線
ＢＬ０〜ＢＬ７ビット線
ＰＬ０〜ＰＬ７プレート線
ＡＣ１〜ＡＣ８活性領域

Claims

互いに素子分離領域を隔てて第１の方向に配列された複数の活性領域と、
前記複数の活性領域の各々を跨ぐように前記第１の方向に伸長する少なくとも１本のワード線と、
前記複数の活性領域内にそれぞれ設けられ、前記ワード線をゲート電極とする複数のスイッチング素子と、
前記活性領域毎に設けられて、対応する活性領域内に設けられた前記複数のスイッチング素子のうち、前記ワード線を共有するスイッチング素子の各々の入力端に電気的に接続された複数の強誘電体と、
各々が、前記複数の強誘電体のいずれかに電気的に接続され且つ前記第１の方向に伸長する複数のプレート線と、
各々が、前記活性領域毎に設けられて、対応する活性領域内に設けられたスイッチング素子の出力端に電気的接続され且つ前記第１の方向と交差する第２の方向に伸長する複数のビット線と、
を含む半導体記憶装置。
前記ワード線は、前記活性領域の各々の上方に設けられ、
前記複数の強誘電体の各々は、前記ワード線の上方に設けられ、
前記複数のプレート線の各々は、前記強誘電体の各々の上方に設けられ、
前記複数のビット線の各々は、前記プレート線の各々の上方に設けられている
請求項１に記載の半導体記憶装置。
前記複数の活性領域は、前記第２の方向における端部が互いに同一直線上に位置するように配列され、
前記ワード線は、前記第１の方向に直線的に伸長している
請求項１または請求項２に記載の半導体記憶装置。
前記複数のプレート線は、第１のプレート線と第２のプレート線を含み、
前記第１のプレート線に接続された強誘電体と前記第２のプレート線に接続された強誘電体とが、前記第１の方向に沿って交互に配置されている
請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
前記第１のプレート線と前記第１のプレート線に接続された強誘電体とのコンタクト部と、前記第２のプレート線と前記第２のプレート線に接続された強誘電体とのコンタクト部とが、前記第１のプレート線と前記第２のプレート線との間に設けられている
請求項４に記載の半導体記憶装置。
前記第１のプレート線及び前記第２のプレート線は、それぞれ、櫛形のパターンを有する
請求項５に記載の半導体記憶装置。
前記複数のプレート線は第１のプレート線と第２のプレート線を含み、
前記第１のプレート線に接続された強誘電体が前記第１の方向に複数連続して配置され、前記第２のプレート線に接続された強誘電体が前記第１の方向に複数連続して配置されている
請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
前記複数のプレート線の数は３以上である
請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
前記複数のプレート線の各々に接続される強誘電体の数は互いに等しい
請求項１から請求項８のいずれか１項に記載の半導体記憶装置。
前記複数の活性領域の各々には、共通のビット線に接続された複数のスイッチング素子が設けられている
請求項１から請求項９のいずれか１項に記載の半導体記憶装置。