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KR100575005B1 - 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치 - Google Patents

공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치 Download PDF

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KR100575005B1
KR100575005B1 KR1020050024076A KR20050024076A KR100575005B1 KR 100575005 B1 KR100575005 B1 KR 100575005B1 KR 1020050024076 A KR1020050024076 A KR 1020050024076A KR 20050024076 A KR20050024076 A KR 20050024076A KR 100575005 B1 KR100575005 B1 KR 100575005B1
Authority
KR
South Korea
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memory cell
bit line
cell array
sense amplifier
bit lines
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KR1020050024076A
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Inventor
윤재만
이충호
박동건
이영택
이철
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

본 발명은 공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치에 대하여 개시된다. 본 발명의 메모리 장치는 모든 워드라인과 비트라인의 교차점에 메모리 셀을 배치하고, 메모리 셀 면적 4F2인 오픈 비트라인 구조에서 4개의 비트라인 피치 마다 하나의 센스 앰프를 배치한다. 하나의 센스 앰프는 그 양쪽의 제1 및 제2 메모리 셀 어레이에 공유되도록 배치한다. 센스 앰프는 제1 메모리 셀 어레이에서 2개 비트라인이 연결되고, 제2 메모리 셀 어레이에서 2개의 비트라인이 연결된다. 센스 앰프는 제1 메모리 셀 어레이의 비트라인을 데이터 라인으로 센싱하는 경우에 데이터 라인과 대각선 방향에 있는 제2 메모리 셀 어레이의 비트라인을 레퍼런스 라인으로 사용한다. 센스 앰프는 서로 대각선 방향에 비트라인들을 1조의 비트라인 쌍으로 센싱하는 데 있어 시분할 방식을 이용한다.
오픈 비트라인, 센스 앰프, 4개 비트라인 피치, 시분할 방식

Description

공유된 오픈 비트라인 센스 앰프 구조를 갖는 메모리 장치{Memory device having shared open bitline sense amplifier architecture}
도 1은 오프 비트라인 방식의 DRAM을 설명하는 도면이다.
도 2는 릴렉스 오픈 비트라인 방식의 DRAM을 설명하는 도면이다.
도 3은 폴디드 비트라인 방식의 DRAM을 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 공유된 오픈 비트라인 센스 앰프 구조를 갖는 DRAM을 설명하는 도면이다.
도 5 내지 도 7은 도 4의 DRAM에서 비트라인들과 센스 앰프들의 연결을 설명하는 도면이다.
도 8은 도 4의 제1 센스 앰프가 연결되는 비트라인 상의 회로들을 설명하는 회로 다이어그램을 나타낸다.
도 9는 도 6의 회로 다이어그램을 배치하는 레이아웃을 설명하는 도면이다.
도 10은 도 4의 DRAM에서 센스 앰프의 동작 순서를 설명하는 도면이다.
도 11는 본 발명의 다른 실시예에 따른 센스 앰프의 센싱 타이밍 다이어그램을 설명하는 도면이다.
도 12은 도 4의 DRAM에서 비트라인들을 등화시키는 동작을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공유된 오픈 비트라인 구조의 센스 앰프를 갖는 메모리 장치에 관한 것이다.
DRAM에서, 1-트랜지스터와 1-커패시터로 구성되는 메모리 셀과 메모리 셀 데이터를 감지 증폭하는 센스 앰프의 배치 방법이 DRAM의 면적 또는 성능을 좌우하는 중요한 설계 항목이다. 센스 앰프를 포함시킨 메모리 셀 어레이의 배치 방법은 크게 오픈 비트라인 방식과 폴디드 비트라인 방식이 있다.
도 1은 오픈(open) 비트라인 방식을 설명하는 도면이다. 이를 참조하면, 오픈 비트라인 방식은 임의의 워드라인(WL)과 비트라인이 교차하는 모든 교점에 메모리 셀(MC)이 배치되어, 메모리 셀의 밀도가 가장 크고 작은 면적의 칩을 얻기 위한 적당한 배치 방법이다. 설계 최소 치수를 F라고 한 경우, 셀 면적을 4F2로 할 수 있다. 그런데, 센스 앰프(SA)의 배치 설계에서는 1 비트라인(BL) 피치(pitch)에 센스 앰프 블록 1 셋트를 두어야 하기 때문에, 센스 앰프의 설계 룰(design rule)이 타이트(tight)해져서 센스 앰프의 레이아웃 설계에 융통성이 없는 문제점이 있다. 또한, 센스 앰프(SA)와 연결되는 비트라인 쌍이 다른 셀 어레이에 있기 때문에, 하나의 셀 어레이로부터 발생되는 잡음은 비트라인 쌍의 한편으로만 영향을 주어, 노이즈(noise)에 약한 단점이 있다.
도 2는 릴렉스 오픈(relax open) 비트라인 방식을 설명하는 도면이다. 이를 참조하면, 릴렉스 오픈 방식에서는 모든 메모리 셀(MC)이 모든 워드라인(WL)과 비트라인(BL)의 교점에 배치되고, 센스 앰프(SA)는 2 비트라인(BL) 피치에 1 셋트 배치된다. 릴렉스 오픈 비트라인 방식은 오픈 비트라인 방식 보다는 센스 앰프(SA)의 레이아웃 설계가 비교적 용이하지만, 충분하다고는 할 수 없다. 또한, 릴렉스 오픈 비트라인 방식은 오픈 비트라인 방식과 마찬가지로 노이즈에 약한 단점이 있다.
도 3은 폴디드(folded) 비트라인 방식을 설명하는 도면이다. 이를 참조하면, 폴디드 비트라인 방식은 4 비트라인 피치에 1개의 센스 앰프(SA)가 배치되기 때문에, 오픈 비트라인 방식 보다 센스 앰프(SA)의 레이아웃 설계가 용이하다. 센스 앰프(SA)와 연결되는 비트라인 쌍이 하나의 셀 어레이에 있기 때문에, 셀 어레이 내에서 발생한 노이즈가 비트라인 쌍의 양쪽에 영향을 주어, 노이즈에 강한 특징이 있다. 그러나, 폴디드 비트라인 방식은 메모리 셀의 면적이 8F2가 되어, 오픈 비트라인 방식에 비해 메모리 셀 면적이 2배가 되고 칩 면적이 증대되는 문제점이 있다.
이처럼, 오픈 비트라인 방식에서는 메모리 셀 어레이가 작아지지만 노이즈에 약하고, 폴디드 비트라인 방식에서는 노이즈에 강하지만 메모리 셀 어레이가 커지는 문제점들이 있다.
DRAM의 대용량화에 따라서, 메모리 셀 어레이 면적을 작게 하는 오픈 비트라인 방식의 메모리 셀 배치 방법이 채택되고 있다. 이 경우, 노이즈 문제를 해결할 수 있는 새로운 센스 앰프 배치 방법이 요구된다.
본 발명의 목적은 오픈 비트라인 구조의 노이즈 문제를 해결하는 센스 앰프를 갖는 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는 복수개의 워드라인들과 비트라인들의 교차점에 메모리 셀들을 배치한 제1 및 제2 메모리 셀 어레이; 및 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치되고, 제1 메모리 셀 어레이의 적어도 2개의 비트라인들이 제1 방향에서 연결되고 제2 메모리 어레이의 적어도 2개의 비트라인들이 제1 방향의 반대 방향인 제2 방향에서 연결되는 센스 앰프를 포함한다.
바람직한 본 발명의 실시예들에 따라, 센스 앰프는 제1 방향의 비트라인 하나와 제1 방향의 비트라인과는 대각선 방향에 존재하는 제2 방향의 비트라인 하나가 1조의 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구성될 수 있다. 센스 앰프와 연결되는 비트라인 쌍들은 시분할 방식으로 센싱되는 것이 적합하다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 메모리 장치는 복수개의 워드라인들과 적어도 4N(N≥1)개의 비트라인들의 교차점에 메모리 셀들을 배치한 제1 내지 제3 메모리 셀 어레이들; 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치되고, 제1 메모리 셀 어레이의 적어도 2N개의 비트라인이 제1 방향에서 연결되고 제2 메모리 셀 어레이의 적어도 2N개의 비트라인이 제1 방향의 반대 방향인 제2 방향에서 연결되는 제1 센스 앰프; 및 제2 메모리 셀 어레이와 제3 메모리 셀 어레이 사이에 배치되고, 제2 메모리 셀 어레이의 나머지 2N개의 비트라인이 제1 방향에서 연결되고 제3 메모리 어레이의 2N개의 비트라인이 제2 방향에서 연결되는 제2 센스 앰프를 포함한다.
더욱 바람직한 본 발명의 실시예들에 따라, 제1 및 제2 센스 앰프는 제1 방향의 비트라인 하나와 제1 방향의 비트라인과는 대각선 방향에 존재하는 제2 방향의 비트라인 하나가 1조의 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구성될 수 있고, 제1 및 제2 센스 앰프와 연결되는 비트라인 쌍들이 시분할 방식으로 센싱되는 것이 적합하다.
상기 목적을 달성하기 위하여, 본 발명의 더욱 다른 일면에 따른 메모리 장치는 복수개의 워드라인들과 순차적인 제1 내지 제4 비트라인들의 교차점에 메모리 셀들을 배치한 제1 내지 제3 메모리 셀 어레이들; 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에 배치되고, 제1 메모리 셀 어레이의 제1 및 제3 비트라인이 제1 방향에서 연결되고 제2 메모리 어레이의 제1 및 제3 비트라인이 제1 방향의 반대 방향인 제2 방향에서 연결되는 제1 센스 앰프; 및 제2 메모리 셀 어레이와 제3 메모리 셀 어레이 사이에 배치되고, 제2 메모리 셀 어레이의 제2 및 제4 비트라인이 제1 방향에서 연결되고 제3 메모리 셀 어레이의 제2 및 제4 비트라인이 제2 방향에서 연결되는 제2 센스 앰프를 포함한다.
더 더욱 바람직한 본 발명의 실시예들에 따라, 제1 센스 앰프는 제1 방향의 제1 비트라인과 제2 방향의 제3 비트라인이 제1 비트라인 쌍을 이루며 제1 방향의 제3 비트라인과 제2 방향의 제1 비트라인이 제2 비트라인 쌍을 이루고, 제2 센스 앰프는 제1 방향의 제2 비트라인과 제2 방향의 제4 비트라인이 제3 비트라인 쌍을 이루며 제1 방향의 제4 비트라인과 제2 방향의 제2 비트라인이 제4 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구성될 수 있다.
메모리 장치는 순차적으로, 제1 센스 앰프에 의해 제1 비트라인 쌍을 센싱하고, 제2 센스 앰프에 의해 제3 비트라인 쌍을 센싱하고, 제1 센스 앰프에 의해 제2 비트라인 쌍을 센싱하고, 그리고 제2 센스 앰프에 의해 제4 비트라인 쌍을 센싱할 수 있다.
또한, 메모리 장치는 제1 센스 앰프에 의해 제1 비트라인 쌍을 센싱하면서 동시에 제2 센스 앰프에 의해 제3 비트라인 쌍을 센싱하고 난 후, 제1 센스 앰프에 의해 제2 비트라인 쌍을 센싱하면서 동시에 제2 센스 앰프에 의해 제4 비트라인 쌍을 센싱할 수 있다.
따라서, 본 발명의 메모리 장치는 모든 워드라인과 비트라인의 교차점에 메모리 셀을 배치하고, 메모리 셀 면적 4F2인 오픈 비트라인 구조에서 4개의 비트라인 피치 마다 하나의 센스 앰프를 배치하고, 하나의 센스 앰프는 그 양쪽의 제1 및 제2 메모리 셀 어레이에 공유되도록 배치할 수 있다. 또한, 4개의 비트라인을 센싱하는 순서에 의해 이접한 비트라인에 의한 노이즈 문제를 해결할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 공유된 오픈 비트라인 센스 앰프 구조를 갖는 DRAM을 설명하는 도면이다. 이를 참조하면, DRAM(400)은 복수개의 셀들이 매트릭스 형태로 배열되는 제1 내지 제3 메모리 셀 어레이들(410A, 410B, 410C)을 포함한다. 제1 내지 3 메모리 셀 어레이(410A, 410B, 410C)에는 모든 워드라인들(WLi, i=0~11)과 비트라인들(BLj, j=0-3)이 교차하는 교점에 1-트랜지스터와 1-커패시터로 구성되는 DRAM 셀(MC)들이 배열된다. 즉, 제1 내지 제3 메모리 셀 어레이(410A, 410B, 410C)는 오픈 비트라인 방식으로 구성된다. 설계 최소 치수를 F라고 하는 경우, 메모리 셀의 면적은 4F2 또는 6F2가 된다.
제1 메모리 셀 어레이(410A)와 제2 메모리 셀 어레이(410B) 사이의 4개 비트라인(BL0-BL3) 피치에 제1 센스 앰프(420)가 배치되고, 제2 메모리 셀 어레이(410B)와 제3 메모리 셀 어레이(410C) 사이의 4개 비트라인(BL0-BL3) 피치에 제2 센스 앰프(430)가 배치된다. 이에 따라, 제1 센스 앰프(420)는 제1 및 제2 메모리 셀 어레이(410A, 410B)에 공유되고, 제2 센스 앰프(430)는 제2 및 제3 메모리 셀 어레이(410B, 410C)에 공유된다.
설명의 편의를 위하여, 제1 메모리 셀 어레이(410A)에 제1 내지 제4 워드라 인(WL0-WL3)이 배치되고, 제2 메모리 셀 어레이(410B)에 제5 내지 제8 워드라인(WL4-WL7)이 배치되고, 제3 메모리 셀 어레이(410C)는 제9 내지 제12 워드라인(WL8-WL11)이 배치되어 있지만, 이에 한정되는 것은 아니고, 복수개의 워드라인들이 배치될 수 있음은 당업자에게 잘 알려져 있다. 또한, 제1 내지 제3 메모리 셀 어레이(410A, 410B, 410C)의 4개 비트라인(BL0-BL3) 피치에 제1 또는 제2 센스 앰프(420, 430)가 배치되어 있지만, 이는 예시적인 것으로 4N(N≥1)개의 비트라인 마다 제1 또는 제2 센스 앰프(420, 430)가 배치될 수 있다.
본 실시예에서는 제1 내지 제3 메모리 셀 어레이(410A, 410B, 410C) 내 4개 비트라인들(BL0-BL3)과 이들과 연결되는 제1 및 제2 센스 앰프(420, 430)를 하나의 레이아웃 배치 단위(440)로 설정한다. 레이아웃 배치 단위(440)를 반복 배치하여 대용량의 DRAM(400)을 구현할 수 있다.
제1 센스 앰프(420) 양측의 제1 및 제2 메모리 셀 어레이(410A, 410B)의 비트라인들(BL0-BL3)이 제1 센스 앰프(420)와 연결된다. 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A)이 제1 센스 앰프(420)의 좌측(이를 "제1 방향"이라 칭한다)에서 연결되고, 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)과 제3 비트라인(BL2B)이 제1 센스 앰프(420)의 우측(이를 제1 방향에 반대되는 "제2 방향"이라 칭한다)에서 연결된다.
제2 센스 앰프(430) 양측의 제2 및 제3 메모리 셀 어레이(410B, 410C)의 비트라인들(BL0-BL3)이 제2 센스 앰프(430)와 연결된다. 제2 메모리 셀 어레이(410B) 의 제2 비트라인(BL1B)과 제4 비트라인(BL3B)이 제2 센스 앰프(430)의 제1 방향에서 연결되고, 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)과 제4 비트라인(BL3C)이 제2 센스 앰프(430)의 제2 방향에서 연결된다.
제1 센스 앰프(420)는 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)을 센싱하는 경우, 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 레퍼런스로 사용한다. 그리고, 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)을 센싱하는 경우, 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 레퍼런스(reference)로 사용한다. 마찬가지로, 제1 센스 앰프(420)는 도 5에 도시된 바와 같이. 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 센싱하는 경우에 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)을 레퍼런스로 사용하고, 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 센싱하는 경우에 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)을 레퍼런스(reference)로 사용한다.
다시 말하여, 제1 센스 앰프(420)는 제1 메모리 셀 어레이(410A)의 하나의 비트라인(BL0A, BL2A)을 데이터 라인으로 센싱하는 경우에, 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제2 메모리 셀 어레이(410B)의 비트라인(BL2B, BL0B)을 레퍼런스 라인으로 사용한다. 그리고, 제1 센스 앰프(420)는 제2 메모리 셀 어레이 (410B)의 하나의 비트라인(BL0B, BL2B)을 데이터 라인으로 센싱하는 경우에, 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제1 메모리 셀 어레이(410A)의 비트라인(BL2A, BL0A)을 레퍼런스 라인으로 사용한다.
제2 센스 앰프(430)는 도 6에 도시된 바와 같이, 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)을 센싱하는 경우에 제3 메모리 셀 어레이(410C)의 제4 비트라인(BL3C)을 레퍼런스로 사용한다. 그리고, 제2 메모리 셀 어레이(410B)의 제4 비트라인(BL3B)을 센싱하는 경우에 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)을 레퍼런스(reference)로 사용한다. 마찬가지로, 제2 센스 앰프(430)는 도 7에 도시된 바와 같이, 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)을 센싱하는 경우에 제2 메모리 셀 어레이(410B)의 제4 비트라인(BL3B)을 레퍼런스로 사용하고, 제3 메모리 셀 어레이(410C)의 제4 비트라인(BL3C)을 센싱하는 경우에 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)을 레퍼런스(reference)로 사용한다.
즉, 제2 센스 앰프(430)는 제2 메모리 셀 어레이(410B)의 하나의 비트라인(BL1B, BL3B)을 데이터 라인으로 센싱하는 경우에, 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제3 메모리 셀 어레이(410C)의 비트라인(BL3C, BL1C)을 레퍼런스 라인으로 사용한다. 그리고, 제2 센스 앰프(430)는 제3 메모리 셀 어레이(410C) 의 하나의 비트라인(BL1C, BL3C)을 데이터 라인으로 센싱하는 경우에, 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제2 메모리 셀 어레이(410B)의 비트라인(BL3B, BL1B)을 레퍼런스 라인으로 사용한다.
도 8은 제1 센스 앰프(420)가 연결되는 비트라인 상의 회로들을 설명하는 회로 다이어그램을 나타낸다. 이를 참조하면, 제1 메모리 셀 어레이(410A)의 제1 및 제3 비트라인들(BL0A, BL2A)과 제2 메모리 셀 어레이(410B)의 제1 및 제3 비트라인들(BL0B, BL2B) 사이에 제1 및 제2 등화 회로들(610, 630), 제1 및 제2 아이소레이션부(620, 640), 칼럼 선택부(650), 그리고 제2 센스 앰프(420)를 포함한다.
제1 등화 회로(610)는 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A) 사이에 연결된다. 제1 등화 회로(610)는 이퀄라이징 신호(EQ)에 응답하여 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A)을 Vcc/2 전압 레벨로 등화시킨다.
제1 아이소레이션부(620)는 제1 아이소레이션 신호(ISO_A)와 제2 아이소레이션 신호(ISO_B)에 응답하여 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A)을 선택적으로 제1 센스 앰프(420)와 연결시킨다. 제1 아이소레이션부(610)는 제1 아이소레이션 트랜지스터(621)와 제2 아이소레이션 트랜지스터(622)를 포함한다. 제1 아이소레이션 트랜지스터(621)는 제1 아이소레이션 신호 (ISO_A)에 응답하여 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)을 제1 센스 앰프(420)의 제1 센싱 노드(421)로 전달한다. 제2 아이소레이션 트랜지스터(622)는 제2 아이소레이션 신호(ISO_B)에 응답하여 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)을 제1 센스 앰프(420)의 제2 센싱 노드(422)로 전달한다.
제2 등화 회로(630)는 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B) 과 제3 비트라인(BL2B) 사이에 연결되고, 이퀄라이징 신호(EQ)에 응답하여 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B) 과 제3 비트라인(BL2B)을 Vcc/2 전압 레벨로 등화시킨다.
제2 아이소레이션부(640)는 제2 아이소레이션 신호(ISO_B)에 응답하여 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 제1 센스 앰프(420)의 제1 센싱 노드(421)로 전달하는 제3 아이소레이션 트랜지스터(641)와, 제1 아이소레이션 신호(ISO_A)에 응답하여 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 제1 센스 앰프(420)의 제2 센싱 노드(422)로 전달하는 제4 아이소레이션 트랜지스터(642)를 포함한다.
제1 센스 앰프(420)는 전원 전압(Vcc)과 제1 센싱 노드(421) 사이에 연결되고 제2 센싱 노드(422)에 게이팅되는 제1 피모스 트랜지스터(423)와, 전원 전압(Vcc)과 제2 센싱 노드(422) 사이에 연결되고 제1 센싱 노드(421)에 게이팅되는 제2 피모스 트랜지스터(424)와, 제1 센싱 노드(421)과 접지 전압(Vss) 사이에 연결되 고 제2 센싱 노드(422)에 게이팅되는 제1 엔모스 트랜지스터(425, 426)와, 제2 센싱 노드(422)와 접지 전압(Vss) 사이에 연결되고 제1 센싱 노드(421)에 게이팅되는 제2 엔모스 트랜지스터(426)를 포함한다.
칼럼 선택부(650)는 칼럼 선택 신호(CSL)에 응답하여 제1 센스 앰프(420)에 의해 센싱된 제1 센싱 노드(421)의 전압 레벨과 제2 센싱 노드(422)의 전압 레벨을 데이터 라인(DIO)으로 전달한다.
이러한 회로 구성에서, 제1 아이소레이션부(620)는 제1 아이소레이션 신호(ISO_A)에 응답하여 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)을 제1 센스 앰프(420)의 제1 센싱 노드(421)로 전달하고, 제2 아이소레이션부(640)는 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 제1 센스 앰프(420)의 제2 센싱 노드(422)로 전달한다. 이에 따라, 제1 센스 앰프(420)는 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱한다.
또한, 제1 아이소레이션부(620)는 제2 아이소레이션 신호(ISO_B)에 응답하여 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)을 제1 센스 앰프(420)의 제2 센싱 노드(422)로 전달하고, 제2 아이소레이션부(640)는 제2 아이소레이션 신호(ISO_B)에 응답하여 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 제1 센스 앰프(420)의 제1 센싱 노드(421)로 전달한다. 이에 따라, 제1 센스 앰프(420)는 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)과 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱한다.
이는 앞서 설명한 바 있는, 제1 메모리 셀 어레이(410A)의 하나의 비트라인(BL0A, BL2A)을 데이터 라인으로 센싱하는 경우에 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제2 메모리 셀 어레이(410B)의 비트라인(BL2B, BL0B)을 레퍼런스 라인으로 사용하고, 제2 메모리 셀 어레이(410B)의 하나의 비트라인(BL0B, BL2B)을 데이터 라인으로 센싱하는 경우에 센싱되는 데이터 라인과는 대각선 방향에 배치되는 제1 메모리 셀 어레이(410A)의 비트라인(BL2A, BL0A)을 레퍼런스 라인으로 사용하는 제1 센스 앰프(420)의 동작과 잘 부합한다.
도 9는 도 8의 회로 다이어그램을 배치하는 레이아웃을 설명하는 도면이다. 이를 참조하면, 제1 메모리 셀 어레이(410A)와 제2 메모리 셀 어레이(410B) 사이의 4개 비트라인(BL0-BL3) 피치에 제1 등화 회로(610) 제1 아이소레이션부(620), 칼럼 선택부(650), 제2 센스 앰프(420), 제2 아이소레이션부(640), 그리고 제2 등화 회로(630)가 배치된다.
도 10은 도 4의 공유된 오픈 비트라인 구조의 센스 앰프의 동작 순서를 설명하는 도면이다. 이를 참조하면, 첫번째로, 제1 센스 앰프(420)에 의해 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱한다(①). 두번째 로, 제2 센스 앰프(430)에 의해 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)과 제3 메모리 셀 어레이(410C)의 제4 비트라인(BL3C)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱한다(②). 세번째로, 제1 센스 앰프(420)에 의해 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL2A)과 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱하고(③), 네번째로, 제2 센스 앰프(430)에 의해 제2 메모리 셀 어레이(410B)의 제4 비트라인(BL3B)과 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)을 각각 데이터 라인 또는 레퍼런스 라인으로 하여 센싱한다(④).
이렇게 센싱 순서를 정하는 이유는 다음과 같다. 첫번째 센싱(①)에서 제1 센스 앰프(420)에 의해 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)이 센싱되어, 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)의 전압 레벨이 전원 전압(Vcc)과 접지 전압(vss)으로 풀스윙되도록 벌어진다(develope). 이에 따라, 제2 메모리 셀 어레이(410B)의 제3 비트라인(BL2B)에 인접한 제2 비트라인(BL1B)과 제 4 비트라인(BL3B)이 커플링되어 노이즈 영향을 받는다.
제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)에 대한 노이즈 영향을 줄이기 위하여, 두번째 센싱(②)에서 제2 센스 앰프(430)에 의해 제2 메모리 셀 어 레이(410B)의 제2 비트라인(BL1B)과 제3 메모리 셀 어레이(410C)의 제4 비트라인(BL3C)을 센싱한다. 두번째 센싱(②)에 의해 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)과 제3 메모리 셀 어레이(410C)의 제4 비트라인(BL3C)의 전압 레벨이 전원 전압(Vcc)과 접지 전압(vss)으로 풀스윙되도록 벌어진다. 이에 따라, 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)에 인접한 제1 비트라인(BL0B)이 커플링되어 노이즈 영향을 받는다.
제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)에 대한 노이즈 영향을 줄이기 위하여, 세번째 센싱(③)에서 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL2B)과 제1 메모리 셀 어레이(410A)의 제3 비트라인(BL3A)이 센싱된다. 이 후, 마지막으로, 제2 센스 앰프(430)에 의해 제2 메모리 셀 어레이(410B)의 제4 비트라인(BL3B)과 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)이 센싱된다.
한편, 앞서 도 8에서 설명한 제1 센스 앰프(420)와 연결되는 제1 및 제2 아이소레이션부(620, 640)와 동일하게, 제2 메모리 셀 어레이(410B)의 제2 및 제4 비트라인(BL1B, BL3B)과 제2 센스 앰프(430) 사이에, 그리고 제2 센스 앰프와 제3 메모리 셀 어레이(410C)의 제2 및 제4 비트라인(BL1C, BL3C) 사이에 제1 및 제2 아이소레이션 신호(ISO_A, ISO_B)에 응답하는 제3 및 제4 아이소레이션부를 배치할 수 있다. 이렇게 되면, 센싱 순서는 도 11에 도시된 바와 같이 t1 시간에서 제1 센싱( ①)과 제2 센싱(②)을 동시에 먼저 행하고 나서, t2 시간에서 제3 센싱(③)과 제4 센싱(④)을 동시에 행할 수도 있다.
도 12는 도 4의 DRAM(400)에서 비트라인들을 등화시키는 동작을 설명하는 도면이다. 도 8의 비트라인 상의 회로 다이어그램과 연계하여 설명하면, 제1 및 제2 아이소레이션부(620, 640)는 제1 및 제2 아이소레이션 신호(ISO_A, ISO_B)의 비활성화에 응답하여 제1 및 제2 아이소레이션 트랜지스터들(621, 622, 641, 642)을 턴오프시킨다. 이에 따라, 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A)이 제1 센스 앰프(420)와 분리되고, 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)과 제3 비트라인(BL2B)이 제1 센스 앰프와 분리된다. 마찬가지로, 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)과 제4 비트라인(BL3B)이 제2 센스 앰프(430)와 분리되고, 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)과 제4 비트라인(BL3C)이 제2 센스 앰프(430)와 분리된다.
제1 센스 앰프(420)와 분리된 제1 메모리 셀 어레이(410A)의 제1 비트라인(BL0A)과 제3 비트라인(BL2A)은 제1 등화 회로(610)에 의해 이퀄라이징 신호(EQ)에 응답하여 Vcc/2 전압 레벨로 등화되고, 제1 센스 앰프와 분리된 제2 메모리 셀 어레이(410B)의 제1 비트라인(BL0B)과 제3 비트라인(BL2B)은 제2 등화 회로(630)에 의해 이퀄라이징 신호(EQ)에 응답하여 Vcc/2 전압 레벨로 등화된다. 또한, 제2 센스 앰프(430)와 분리된 제2 메모리 셀 어레이(410B)의 제2 비트라인(BL1B)과 제4 비트라인(BL3B)과 제3 메모리 셀 어레이(410C)의 제2 비트라인(BL1C)과 제4 비트라인(BL3C)도 이퀄라이징 신호(EQ)에 응답하여 Vcc/2 전압 레벨로 등화된다. 즉, DRAM(400) 내 모든 비트라인들은 이퀄라이징 신호(EQ)에 응답하여 동시에 Vcc/2 전압 레벨로 등화된다.
따라서, 본 발명의 DRAM은 모든 워드라인과 비트라인의 교차점에 메모리 셀을 배치하고, 메모리 셀 면적 4F2인 오픈 비트라인 구조에서 4개의 비트라인 피치 마다 하나의 센스 앰프를 배치하고, 하나의 센스 앰프는 그 양쪽의 제1 및 제2 메모리 셀 어레이에 공유되도록 배치한다. 센스 앰프는 제1 메모리 셀 어레이에서 2개 비트라인이 연결되고, 제2 메모리 셀 어레이에서 2개의 비트라인이 연결된다. 센스 앰프는 제1 메모리 셀 어레이의 비트라인을 데이터 라인으로 센싱하는 경우에 데이터 라인과 대각선 방향에 있는 제2 메모리 셀 어레이의 비트라인을 레퍼런스 라인으로 사용한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 DRAM은 모든 워드라인과 비트라인의 교차점에 메모리 셀을 배치하고, 메모리 셀 면적 4F2인 오픈 비트라인 구조에서 4개의 비트라인 피치 마다 하나의 센스 앰프를 배치하고, 하나의 센스 앰프는 그 양쪽의 제1 및 제2 메모리 셀 어레이에 공유되도록 배치할 수 있다. 또한, 4개의 비트라인을 센싱하는 순서에 의해 이접한 비트라인에 의한 노이즈 문제를 해결할 수 있다.

Claims (15)

  1. 복수개의 워드라인들과 비트라인들의 교차점에 메모리 셀들을 배치한 제1 및 제2 메모리 셀 어레이; 및
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 상기 제1 메모리 셀 어레이의 적어도 2개의 상기 비트라인들이 제1 방향에서 연결되고 상기 제2 메모리 어레이의 적어도 2개의 상기 비트라인들이 상기 제1 방향의 반대 방향인 제2 방향에서 연결되는 센스 앰프를 구비하고,
    상기 센스 앰프는 상기 제1 방향의 비트라인 하나와 상기 제1 방향의 비트라인과는 대각선 방향에 존재하는 상기 제2 방향의 상기 비트라인 하나가 1조의 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구성되고, 상기 센스 앰프와 연결되는 상기 비트라인 쌍들을 시분할 방식으로 센싱하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 비트라인들과 상기 센스 앰프 사이에 연결되는 스위칭 수단들을 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 스위칭 수단은
    상기 센스 앰프에 의해 센싱되는 상기 1조의 비트라인 쌍을 이루는 상기 제1 방향의 비트라인 하나와 상기 제2 방향의 비트라인 하나를 제외한 나머지 비트라인 들을 상기 센스 앰프와 분리시키는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 장치는
    한번에, 상기 제1 메모리 셀 어레이의 상기 적어도 2개의 비트라인들을 등화시키고 상기 제2 메모리 어레이의 적어도 2개의 상기 비트라인들을 등화시키는 등화 회로부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  5. 복수개의 워드라인들과 적어도 4N(N≥1)개의 비트라인들의 교차점에 메모리 셀들을 배치한 제1 내지 제3 메모리 셀 어레이들;
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 상기 제1 메모리 셀 어레이의 적어도 2N개의 상기 비트라인이 제1 방향에서 연결되고 상기 제2 메모리 셀 어레이의 적어도 2N개의 상기 비트라인이 상기 제1 방향의 반대 방향인 제2 방향에서 연결되는 제1 센스 앰프; 및
    상기 제2 메모리 셀 어레이와 상기 제3 메모리 셀 어레이 사이에 배치되고, 상기 제2 메모리 셀 어레이의 나머지 2N개의 상기 비트라인이 상기 제1 방향에서 연결되고 상기 제3 메모리 어레이의 2N개의 상기 비트라인이 상기 제2 방향에서 연결되는 제2 센스 앰프를 구비하고,
    상기 제1 및 제2 센스 앰프는 상기 제1 방향의 비트라인 하나와 상기 제1 방향의 비트라인과는 대각선 방향에 존재하는 상기 제2 방향의 상기 비트라인 하나가 1조의 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구성되고, 상기 센스 앰프와 연결되는 상기 비트라인 쌍들을 시분할 방식으로 센싱하는 것을 특징으로 하는 메모리 장치.
  6. 제5항에 있어서, 상기 메모리 장치는
    상기 비트라인들과 상기 제1 및 제2 센스 앰프 사이에 연결되는 스위칭 수단들을 더 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 스위칭 수단은
    상기 제1 및 제2 센스 앰프에 의해 센싱되는 상기 1조의 비트라인 쌍을 이루는 상기 제1 방향의 비트라인 하나와 상기 제2 방향의 비트라인 하나를 제외한 나머지 비트라인들을 상기 제1 및 제2 센스 앰프와 분리시키는 것을 특징으로 하는 메모리 장치.
  8. 제5항에 있어서, 상기 메모리 장치는
    한번에, 상기 제1 내지 제3 메모리 셀 어레이의 상기 적어도 4N(N≥1)개의 비트라인들을 등화시키는 등화 회로부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제5항에 있어서, 상기 메모리 장치는
    설계 최소 치수를 F라고 하는 경우, 상기 메모리 셀의 면적이 4F2 또는 6F2인 것을 특징으로 하는 메모리 장치.
  10. 복수개의 워드라인들과 순차적인 제1 내지 제4 비트라인들의 교차점에 메모리 셀들을 배치한 제1 내지 제3 메모리 셀 어레이들;
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이 사이에 배치되고, 상기 제1 메모리 셀 어레이의 상기 제1 및 제3 비트라인이 제1 방향에서 연결되고 상기 제2 메모리 셀 어레이의 상기 제1 및 제3 비트라인이 상기 제1 방향의 반대 방향인 제2 방향에서 연결되는 제1 센스 앰프; 및
    상기 제2 메모리 셀 어레이와 상기 제3 메모리 셀 어레이 사이에 배치되고, 상기 제2 메모리 셀 어레이의 상기 제2 및 제4 비트라인이 상기 제1 방향에서 연결되고 상기 제3 메모리 셀 어레이의 상기 제2 및 제4 비트라인이 상기 제2 방향에서 연결되는 제2 센스 앰프를 구비하고,
    상기 제1 센스 앰프는 상기 제1 방향의 상기 제1 비트라인과 상기 제2 방향의 상기 제3 비트라인이 제1 비트라인 쌍을 이루며 상기 제1 방향의 상기 제3 비트라인과 상기 제2 방향의 상기 제1 비트라인이 제2 비트라인 쌍을 이루고, 상기 제2 센스 앰프는 상기 제1 방향의 상기 제2 비트라인과 상기 제2 방향의 상기 제4 비트라인이 제3 비트라인 쌍을 이루며 상기 제1 방향의 상기 제4 비트라인과 상기 제2 방향의 상기 제2 비트라인이 제4 비트라인 쌍을 이루어 오픈 비트라인 방식으로 구 성되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서, 상기 메모리 장치는
    순차적으로, 상기 제1 센스 앰프에 의해 상기 제1 비트라인 쌍을 센싱하고, 상기 제2 센스 앰프에 의해 상기 제3 비트라인 쌍을 센싱하고, 상기 제1 센스 앰프에 의해 상기 제2 비트라인 쌍을 센싱하고, 그리고 상기 제2 센스 앰프에 의해 상기 제4 비트라인 쌍을 센싱하는 것을 특징으로 하는 메모리 장치.
  12. 제10항에 있어서, 상기 메모리 장치는
    상기 제1 센스 앰프에 의해 상기 제1 비트라인 쌍을 센싱하면서 동시에 상기 제2 센스 앰프에 의해 상기 제3 비트라인 쌍을 센싱하고 난 후, 상기 제1 센스 앰프에 의해 상기 제2 비트라인 쌍을 센싱하면서 동시에 상기 제2 센스 앰프에 의해 상기 제4 비트라인 쌍을 센싱하는 것을 특징으로 하는 메모리 장치.
  13. 제10항에 있어서, 상기 메모리 장치는
    제1 아이소레이션 신호에 응답하며, 상기 제1 센스 앰프와 상기 제1 메모리 셀 어레이의 상기 제1 방향의 상기 제1 비트라인 사이에, 그리고 상기 제2 메모리 셀 어레이의 상기 제2 방향의 상기 제3 비트라인 사이에 각각 연결되는 제1 아이소레이션부;
    제2 아이소레이션 신호에 응답하며, 상기 제1 센스 앰프와 상기 제1 메모리 셀 어레이의 상기 제1 방향의 상기 제3 비트라인 사이에, 그리고 상기 제2 메모리 셀 어레이의 상기 제2 방향의 상기 제1 비트라인 사이에 각각 연결되는 제2 아이소레이션부;
    제3 아이소레이션 신호에 응답하며, 상기 제2 센스 앰프와 상기 제2 메모리 셀 어레이의 상기 제1 방향의 상기 제2 비트라인 사이에, 그리고 상기 제3 메모리 셀 어레이의 상기 제2 방향의 상기 제4 비트라인 사이에 각각 연결되는 제3 아이소레이션부; 및
    제4 아이소레이션 신호에 응답하며, 상기 제2 센스 앰프와 상기 제2 메모리 셀 어레이의 상기 제1 방향의 상기 제4 비트라인 사이에, 그리고 상기 제3 메모리 셀 어레이의 상기 제2 방향의 상기 제2 비트라인 사이에 각각 연결되는 제4 아이소레이션부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제10항에 있어서, 상기 메모리 장치는
    제1 아이소레이션 신호에 응답하며, 상기 제1 센스 앰프와 상기 제1 메모리 셀 어레이의 상기 제1 방향의 상기 제1 비트라인 사이에, 그리고 상기 제2 메모리 셀 어레이의 상기 제2 방향의 상기 제3 비트라인 사이에 각각 연결되는 제1 아이소레이션부;
    제2 아이소레이션 신호에 응답하며, 상기 제1 센스 앰프와 상기 제1 메모리 셀 어레이의 상기 제1 방향의 상기 제3 비트라인 사이에, 그리고 상기 제2 메모리 셀 어레이의 상기 제2 방향의 상기 제1 비트라인 사이에 각각 연결되는 제2 아이소 레이션부;
    상기 제1 아이소레이션 신호에 응답하며, 상기 제2 센스 앰프와 상기 제2 메모리 셀 어레이의 상기 제1 방향의 상기 제2 비트라인 사이에, 그리고 상기 제3 메모리 셀 어레이의 상기 제2 방향의 상기 제4 비트라인 사이에 각각 연결되는 제3 아이소레이션부; 및
    상기 제3 아이소레이션 신호에 응답하며, 상기 제2 센스 앰프와 상기 제2 메모리 셀 어레이의 상기 제1 방향의 상기 제4 비트라인 사이에, 그리고 상기 제3 메모리 셀 어레이의 상기 제2 방향의 상기 제2 비트라인 사이에 각각 연결되는 제4 아이소레이션부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  15. 제10항에 있어서, 상기 메모리 장치는
    상기 제1 내지 제3 메모리 셀 어레이 내 상기 제1 내지 제4 비트라인들을 동시에 등화시키는 등화 회로부를 더 구비하는 것을 특징으로 하는 메모리 장치.
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