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KR20200018722A - 강유전 메모리 셀 및 유전 메모리 셀을 포함하는 메모리를 위한 장치 및 방법 - Google Patents

강유전 메모리 셀 및 유전 메모리 셀을 포함하는 메모리를 위한 장치 및 방법 Download PDF

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KR20200018722A
KR20200018722A KR1020207003981A KR20207003981A KR20200018722A KR 20200018722 A KR20200018722 A KR 20200018722A KR 1020207003981 A KR1020207003981 A KR 1020207003981A KR 20207003981 A KR20207003981 A KR 20207003981A KR 20200018722 A KR20200018722 A KR 20200018722A
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KR
South Korea
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memory cell
plate
capacitor
voltage
dielectric
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KR1020207003981A
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Inventor
스콧 제이. 더너
마이클 에이. 쇼어
Original Assignee
마이크론 테크놀로지, 인크.
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Publication date
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Abstract

강유전 메모리 셀들 및 유전 메모리 셀들을 포함하는 메모리를 위한 장치들 및 방법들이 개시된다. 상기 장치는 상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제1 메모리 셀, 상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제2 메모리 셀, 상기 제1 메모리 셀의 상기 제1 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제1 유전 커패시터에 선택 가능하게 연결되는 제1 비트 라인, 상기 제1 메모리 셀의 상기 제2 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제2 유전 커패시터에 선택 가능하게 연결되는 제2 비트 라인, 및 상기 제1 비트 라인 및 상기 제2 비트 라인에 연결되는 감지 증폭기를 포함한다.

Description

강유전 메모리 셀 및 유전 메모리 셀을 포함하는 메모리를 위한 장치 및 방법
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 2진 디바이스들은 보통 논리 "1" 또는 논리 "0"으로 표기되는 두 개의 상태를 갖는다. 그 외 다른 시스템들에서는, 세 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 기기는 메모리 소자에 저장된 정보를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에 상태를 기록 또는 프로그래밍할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전 RAM(FeRAM), 자기 RAM(MRAM), 저항 RAM(RRAM), 플래시 메모리 등을 비롯하여, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스들은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예를 들어, 플래시 메모리는 외부 전원이 없을 때에도 장시간 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM은 외부 전원에 의해 주기적으로 재생되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 바이너리 메모리 디바이스는 예를 들어, 충전 또는 방전된 커패시터를 포함할 수 있다. 그러나, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되게 되어, 저장된 정보가 손실될 수 있다. 휘발성 메모리의 특정한 특징들은 더 빠른 판독 또는 기록 속도와 같은 성능 이점들을 제공할 수 있지만, 주기적인 재생 없이도 데이터를 저장할 수 있는 기능과 같은 비휘발성 메모리의 특징들이 유리할 수 있다.
FeRAM은 유사한 디바이스 아키텍처들을 휘발성 메모리로서 사용할 수 있으나 강유전 커패시터를 저장 디바이스로서 사용함으로 인해 비휘발성 속성들을 가질 수 있다. 그에 따라 FeRAM 디바이스들은 그 외 다른 비휘발성 및 휘발성 메모리 디바이스들에 비해 개선된 성능을 가질 수 있다. 그러나, FeRAM 디바이스들의 동작을 개선하는 것이 바람직하다. 예를 들어, 메모리 셀 감지 동안 개선된 잡음 저항, 보다 컴팩트한 회로들 및 감소된 레이아웃 크기 및 FeRAM 소자들의 동작에 대한 개선된 타이밍을 갖는 것이 바람직할 수 있다.
강유전 메모리 셀들 및 유전 메모리 셀들을 포함하는 메모리를 위한 장치들 및 방법들이 개시된다.
본 개시의 일 양태에서, 장치는 제1 및 제2 메모리 셀들 및 제1 및 제2 비트 라인들을 포함한다. 상기 제1 메모리 셀은 상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함한다. 상기 제2 메모리 셀은 상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함한다. 상기 제1 비트 라인은 상기 제1 메모리 셀의 상기 제1 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제1 유전 커패시터에 선택 가능하게 연결된다. 상기 제2 비트 라인은 상기 제1 메모리 셀의 상기 제2 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제2 유전 커패시터에 선택 가능하게 연결된다.
본 개시의 다른 양태에서, 장치는 제1 및 제2 메모리 셀들 및 제1 및 제2 비트 라인들을 포함한다. 상기 제1 메모리 셀은 논리 값을 나타내는 전하를 저장하도록 구성된 강유전 커패시터를 포함한다. 상기 제2 메모리 셀은 논리 값을 나타내는 전하를 저장하도록 구성된 유전 커패시터를 포함한다. 상기 제1 비트 라인은 상기 제1 메모리 셀의 상기 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 유전 커패시터에 선택 가능하게 연결된다. 상기 제2 비트 라인은 상기 제1 메모리 셀의 상기 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 유전 커패시터에 선택 가능하게 연결된다.
본 개시의 다른 양태에서, 방법은 상보적인 논리 값들을 통해 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계를 포함한다. 상기 방법은 상기 데이터 비트를 감지 증폭기에서 래칭하는 단계, 및 상보적인 논리 값들을 통해 상기 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 더 포함한다.
본 개시의 다른 양태에서, 방법은 상보적인 논리 값들을 통해 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계를 포함한다. 상기 방법은 상기 데이터 비트를 감지 증폭기에서 래칭하는 단계, 및 상보적인 논리 값들을 통해 상기 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 더 포함한다.
본 개시의 다른 양태에서, 방법은 논리 값을 통해 데이터 비트를 나타내는 전하를 저장하도록 구성된 유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계를 포함한다. 상기 방법은 상기 데이터 비트를 감지 증폭기에서 래칭하는 단계, 및 논리 값을 통해 데이터 비트를 나타내는 전하를 저장하도록 구성된 강유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 더 포함한다.
도 1은 본 개시의 다양한 실시 예에 따른 강유전 메모리를 지원하는 예시적인 메모리 어레이의 블록도이다.
도 2a는 본 개시의 일 실시 예에 따른 메모리 셀들의 컬럼을 포함하는 예시적인 회로의 개략도이다.
도 2b는 본 개시의 일 실시 예에 따른 감지 구성요소의 개략도이다.
도 3a 및 도 3b는 본 개시의 다양한 실시 예에 따른 강유전 메모리 셀에 대한 예시적인 비선형 전기적 속성들의 도해들이다.
도 4a는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 4b는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 5a는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 5b는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 6a는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 6b는 본 개시의 일 실시 예에 따른 두 개의 트랜지스터 및 두 개의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 7a 및 도 7b는 본 개시의 일 실시 예에 따라 2T2C DRAM 메모리 셀로부터 2T2C NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도들이다.
도 8a 및 도 8b는 본 개시의 일 실시 예에 따라 2T2C NVRAM 메모리 셀로부터 2T2C DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 예시하는 타이밍도이다.
도 9a는 본 개시의 일 실시 예에 따른 한 개의 트랜지스터 및 한 개의 커패시터를 포함하는 예시적인 메모리 셀들의 개략도이다.
도 9b는 감지 증폭기에 연결되는 두 개의 메모리 셀을 포함하는 예시적인 회로의 개략도이다.
도 9c는 본 개시의 일 실시 예에 따른 하나의 트랜지스터 및 하나의 커패시터를 포함하는 예시적인 메모리 셀들을 도시하는 예시적인 메모리 어레이의 영역의 도식적인 측단면도이다.
도 10a 및 도 10b는 본 개시의 일 실시 예에 따라 1T1C DRAM 메모리 셀로부터 1T1C NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도들이다.
도 11a 및 도 11b는 본 개시의 일 실시 예에 따라 1T1C NVRAM 메모리 셀로부터 1T1C DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도들이다.
도 12는 본 개시의 실시 예에 따른 메모리 셀들의 평면 배열을 포함하는 예시적인 회로를 도시한다.
도 13은 본 개시의 다양한 실시 예에 따른 강유전 메모리를 지원하는 메모리의 블록도이다.
도 14는 본 개시의 다양한 실시 예에 따른 유전 메모리를 지원하는 시스템의 블록도이다.
특정 세부 사항들이 본 개시의 실시 예들에 대한 충분한 이해를 제공하기 위해 아래에 제시된다. 그러나, 해당 기술분야의 통상의 기술자에게 본 개시의 실시 예들이 이러한 특정 세부 사항들 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 여기에 설명된 본 개시의 특정 실시 예들은 예로서 제공되고 본 개시의 범위를 이러한 특정 실시 예들로 제한하는 것으로 사용되지는 않아야 한다. 다른 경우들에서, 주지된 회로들, 제어 신호들, 타이밍 프로토콜들 및 소프트웨어 동작들은 본 개시를 불필요하게 모호하게 하는 것을 회피하기 위해 상세하게 제시되지 않았다.
도 1은 본 개시의 다양한 실시 예에 따른 하이브리드 강유전/유전 메모리를 지원하는 예시적인 메모리 어레이(10)를 도시한다. 메모리 어레이(10)는 전자 메모리 장치라고도 한다. 메모리 어레이(10)는 상이한 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 상태는 상이한 논리 값들을 나타낼 수 있다. 예를 들어, 두 개의 상태를 저장하는 메모리의 경우, 논리 값들은 논리 0 및 논리 1로 표기될 수 있다. 몇몇 경우, 메모리 셀(105)은 둘보다 많은 논리 값을 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태들을 나타내는 전하를 저장하기 위한 복수의 커패시터를 포함할 수 있다. 예를 들어, 충전 및 충전되지 않은 커패시터들은 각각, 두 개의 논리 값을 나타낼 수 있다.
메모리 어레이의 메모리 셀(105)은 강유전 메모리 셀 또는 유전 메모리 셀 중 어느 하나일 수있다. 강유전 메모리 셀은 전원이 꺼질 때 정보를 유지하는 비휘발성 랜덤 액세스 메모리(NVRAM, Non-Volatile Random-Access Memory) 셀로서 구성될 수있다. 유전 메모리 셀은 전원이 인가되는 한 데이터를 유지하는 동적 랜덤 액세스 메모리 셀 (DRAM)로서 구성될 수 있다. 여기서 NVRAM 메모리 셀로도 지칭되는 강유전성 메모리 셀은 대향하는 캐패시터 플레이트들 사이에 강유전 물질을 갖는 하나 이상의 커패시터를 포함할 수 있다. 강유전 커패시터의 전하의 상이한 레벨들은 상이한 논리 값들을 나타낼 수 있다. 여기서 DRAM 메모리 셀로도 지칭되는 유전성 메모리 셀은 대향하는 캐패시터 플레이트들 사이에 유전 물질을 갖는 하나 이상의 커패시터를 포함할 수 있다. 유전 커패시터의 전하의 상이한 레벨들은 상이한 논리 값들을 나타낼 수 있다. 강유전 메모리 셀은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유익한 속성들, 예를 들어, 주기적인 리프레시 동작들 필요 없이 논리 값들의 영구적인 저장 속성을 가질 수 있다. 강유전 메모리 셀은 다른 메모리 아키텍처들에 비해 성능이 개선될 수 있는 유익한 속성들, 예를 들어, 메모리 액세스 동작들의 고속 속성을 가질 수 있다.
판독 및 기록과 같은 동작들은 메모리 셀들(105)에 관해 적절한 액세스 라인들(12) 및 감지 라인들(15)을 활성화 또는 선택함으로써 수행될 수 있다. 액세스 라인들(12)은 워드 라인들(12)로 지칭될 수도 있고 감지 라인들(12)은 디지트 라인들로 지칭될 수도 있다. 워드 라인(12) 또는 디지트 라인(15)을 활성화 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인들(12) 및 디지트 라인들(15)은 전도 물질들로 만들어진다. 예를 들어, 워드 라인들(12) 및 디지트 라인들(15)은 금속들(이를테면 구리, 알루미늄, 금, 텅스텐 등), 금속 합금들, 도핑된 반도체들, 기타 전도 물질들 등으로 만들어질 수 있다. 도 1의 예에 따르면, 워드 라인(12)에는 메모리 셀들(105)의 각 로우가 연결된다. 워드 라인(12)(WLNV)에는 NVRAM 메모리 셀들(105)이 연결된다. 워드 라인(12)(WLD)에는 DRAM 메모리 셀들(105)이 연결된다. 디지트 라인들(15)(BLT 및 BLC)에는 메모리 셀들(105)의 각 컬럼이 연결된다. 각각의 워드 라인들(12) 및 디지트 라인들(15)을 활성화(예를 들어, 워드 라인들(12) 또는 디지트 라인들(15)에 전압을 인가)함으로써, 메모리 셀(105)은 그것들의 교차 지점에서 액세스될 수 있다. 메모리 셀(105)에 액세스하는 것은 메모리 셀(105)을 판독 또는 기록하는 것을 포함할 수 있다. 워드 라인들(12) 및 디지트 라인들(15)의 교차 지점은 메모리 셀의 어드레스로서 지칭될 수 있다.
몇몇 아키텍처에서, 셀의 논리 저장 디바이스, 예를 들어, 커패시터들은 선택 구성요소들에 의해 디지트 라인들과 전기적으로 절연될 수 있다. 워드 라인(12)은 선택 구성요소들에 연결되고 이들을 제어할 수 있다. 예를 들어, 선택 구성요소들은 트랜지스터들일 수 있고 워드 라인(12)은 트랜지스터의 게이트들에 연결될 수 있다. 워드 라인(12)을 활성화시키면 메모리 셀(105)의 커패시터들과 대응하는 디지트 라인(15) 사이가 전기적으로 연결되거나 폐쇄 회로가 된다. 그 다음 디지트 라인들은 메모리 셀(105)을 판독 또는 기록하기 위해 액세스될 수 있다.
메모리 셀들(105)에 액세스하는 것은 로우 디코더(20) 및 컬럼 디코더(30)를 통해 제어될 수 있다. 몇몇 예로, 로우 디코더(20)는 메모리 제어기(40)로부터 로우 어드레스를 수신하고 수신된 로우 어드레스에 기초하여 적절한 워드 라인들(12)을 활성화시킨다. 유사하게, 컬럼 디코더(30)는 메모리 제어기(40)로부터 컬럼 어드레스를 수신하고 적절한 디지트 라인(15)을 활성화시킨다. 예를 들어, 메모리 어레이(10)는 다수의 워드 라인(12) 및 다수의 디지트 라인(15)을 포함할 수 있다. 그에 따라, 워드 라인들(12)(WLNV 및 WLD) 및 디지트 라인들(15)(BLT 및 BLC)을 활성화시킴으로써, 그것의 교차점의 메모리 셀(105)에 액세스될 수 있다.
액세스 시, 메모리 셀(105)은 감지 구성요소(25)에 의해 판독, 또는 감지되어 메모리 셀 (105)의 저장된 상태를 결정할 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후, 메모리 셀(105)의 커패시터들은 대응하는 디지트 라인들(15)로 방전할 수 있다. 커패시터들을 방전시키는 것은 커패시터들에 바이어싱하는 것, 또는 전압을 인가하는 것에 기초할 수 있다. 방전은 디지트 라인들(15)의 전압을 변화시킬 수 있으며, 감지 구성요소(25)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 이를 기준 전압(미도시)과 비교할 수 있다. 예를 들어, 디지트 라인(15)이 기준 전압보다 더 높은 전압을 갖는다면, 감지 구성요소(25)는 메모리 셀 (105)에 저장된 상태가 논리 1인 것으로 결정할 수 있고 그 반대도 마찬가지이다. 감지 구성요소(25)는 신호들의 차이를 검출(예를 들어, 비교) 및 증폭(이는 증폭된 차를 래칭하는 것을 포함할 수 있다)하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 별개의 감지 구성요소(25)가 디지트 라인들(BLT 및 BLC)의 각 쌍에 제공될 수 있다. 그 다음 메모리 셀(105)의 검출된 논리 상태는 컬럼 디코더(30)를 통해 출력(35)으로 출력될 수 있다.
메모리 셀(105)은 관련 워드 라인들(12) 및 디지트 라인들(15)을 활성화시킴으로써 프로그램, 또는 기록될 수 있다. 위에서 논의된 바와 같이, 워드 라인들(12)을 활성화하는 것은 메모리 셀들(105)의 대응하는 로우를 그것들 각각의 디지트 라인들(15)에 연결시킨다. 워드 라인들(12)이 활성화되는 동안 관련 디지트 라인들(15)을 제어함으로써, 메모리 셀(105)에 기록될 수 있다―예를 들어, 논리 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(30)는 메모리 셀들(105)에 기록될 데이터, 예를 들어 입력(35)을 수용할 수 있다. 메모리 셀(105)에는 커패시터 양단에 전압을 인가함으로써 기록될 수 있다. 이 프로세스는 더 상세하게 후술된다.
몇몇 메모리 아키텍처에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하 또는 소거할 수 있고, 원래 논리 상태를 메모리 셀(105)에 복귀시키기 위해 재기록(예를 들어, 복원) 동작들이 수행될 수 있다. 예를 들어, 커패시터들은 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태에 오류가 생길 수 있다. 따라서 논리 상태는 감지 동작 후 재기록될 수 있다. 또한, 워드 라인들(12)을 활성화하면 로우에서의 메모리 셀 모두를 방전시킬 수 있다. 그에 따라, 로우에서의 몇몇 또는 모든 메모리 셀(105)은 재기록되어야 할 수 있다.
메모리 제어기(40)는 로우 디코더(20), 컬럼 디코더(30) 및 감지 구성요소(25)와 같은 다양한 구성요소를 통해 메모리 셀들(105)의 동작(예를 들어, 판독, 기록, 복원 등)을 제어할 수 있다. 메모리 제어기(40)는 원하는 워드 라인들(12) 및 디지트 라인들(15)을 활성화하기 위해 로우 및 컬럼 어드레스 신호들을 생성할 수 있다. 또한 메모리 제어기(40)는 메모리 어레이(10)의 동작 동안 사용되는 다양한 전위를 생성 및 제어할 수도 있다. 일반적으로, 여기서 논의되는 인가 전압의 진폭, 형상, 또는 지속 시간은 조정되거나 바뀔 수 있고 메모리 어레이(10)를 동작시키기 위한 동작마다 상이할 수 있다. 또한, 메모리 어레이(10) 내 하나의, 다수의 또는 모든 메모리 셀(105)에 동시에 액세스될 수 있다. 예를 들어, 모든 메모리 셀(105), 또는 메모리 셀들(105)의 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 메모리 어레이(10)의 다수의 또는 모든 셀에 동시에 액세스될 수 있다.
메모리 어레이의 메모리 셀(105)은 NVRAM 메모리 셀 또는 DRAM 메모리 셀 중 어느 하나일 수있다. 다양한 실시 예에 따르면, DRAM 및 NVRAM 메모리 셀들은 따로 또는 함께 사용될 수 있다. 일부 경우에, DRAM 메모리 셀은 NVRAM 메모리 셀과 쌍을 이루어 DRAM이 정상 동작들 동안 고속 액세스를 제공하고 NVRAM은 비휘발성 저장을 제공하게 된다. 이때, DRAM 셀에 저장된 데이터는 전원 손실 등의 상황에서 대응하는 NVRAM 셀에 백업될 수 있다. 다른 경우에, DRAM 및 NVRAM 메모리 셀은 개별적으로 어드레싱 가능하고 그에 따라 서로 독립적일 수 있다.
도 2a는 본 개시의 일 실시 예에 따른 메모리 셀들의 컬럼을 포함하는 예시적인 회로(200)를 도시한다. 도 2a는 본 개시의 다양한 실시 예에 따른 메모리 셀들(105)을 포함하는 예시적인 회로(200)를 도시한다. 회로(200)는 NVRAM 메모리 셀들(105)(NVMC(0)-NVMC(n)) 및 DRAM 메모리 셀들(DMC(0)-DMC(n))을 포함하며, 여기서 "n"은 어레이 크기에 따른다. 회로(200)는 워드 라인들(WLNV(0)-WLNV(n) 및 WLD(0)-WLD(n)), 디지트 라인들(BLT 및 BLC) 및 감지 구성요소(25)를 더 포함한다. 디지트 라인(BLT)은 감지 구성요소(25)의 감지 노드(A)에 연결되고 디지트 라인(BLC)은 감지 구성요소(25)의 감지 노드(B)에 연결된다. 워드 라인들, 디지트 라인들 및 감지 구성요소는 각각, 도 1을 참조하여 설명된 바와 같은 메모리 셀들(105), 워드 라인들(12), 디지트 라인들(15) 및 감지 구성요소(25)의 예들일 수 있다. 도 2a에는 메모리 셀들(105)의 하나의 컬럼 및 2n개의 로우가 도시되어 있지만, 메모리 어레이는 도시된 것들에 따라 메모리 셀들의 많은 컬럼 및 로우를 포함할 수 있다.
메모리 셀들(105)은 커패시터들 및 선택 구성요소들(도 2a에 도시되지 않음)과 같은 논리 저장 구성요소를 포함할 수 있다. NVRAM 메모리 셀들(NVMC(0)-NVMC(n))에서, 메모리 셀들(105)의 커패시터들은 강유전 커패시터들일 수 있다. DRAM 메모리 셀들(DMC(0)-DMC(n))에서, 메모리 셀들(105)의 커패시터들은 유전 커패시터들일 수 있다. 커패시터들은 디지트 라인들(BLT 및 BLC)에 연결 시 방전될 수 있다. 앞에서 설명된 것 처럼, 메모리 셀(105)의 커패시터들을 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다. 메모리 셀(105)의 선택 구성요소들은 각각의 워드 라인에 의해 활성화될 수 있다. NVRAM 메모리 셀들(NVMC(0)-NVMC(n))은 각각의 워드 라인(WLNV(0)-WLNV(n))에 의해 활성화될 수 있다. DRAM 메모리 셀들(DMC(0)-DMC(n))은 각각의 워드 라인(WLD(0)-WLD(n))에 의해 활성화될 수 있다.
NVRAM 메모리 셀들(NVMC(0)-NVMC(n))은 NVRAM 메모리 셀들의 액세스 동안 사용될 수 있는 플레이트 라인(CPNV(0)-CPNV(n))에 연결될 수 있다. DRAM 메모리 셀들(DMC(0)-DMC(n))은 DRAM 메모리 셀들(105)의 액세스 동안 사용될 수 있는 플레이트 라인(CPD)에 연결될 수 있다. 일부 실시 예에서, 플레이트 라인(CPD)은 정전압에 결부되는 한편, 플레이트 라인들(CPNV(0)-CPNV(n)) 중 하나 이상은 플레이트 라인들(CPNV(0)-CPNV(n))을 상이한 전압들로 구동하는 전압 드라이버에 연결된다. 더 상세하세 후술될 바와 같이, 플레이트 라인들(CPNV(0)-CPNV(n))은 NVRAM 기록 동작의 서로 다른 단계들 동안 서로 다른 전압들로 구동될 수 있다.
메모리 셀(105)의 저장된 상태는 회로(200)에 나타난 다양한 요소를 동작시킴으로써 판독 또는 감지될 수 있다. 메모리 셀(105)은 디지트 라인들(BLT 및 BLC)과 전기 통신할 수 있다. 예를 들어, 아래에서 보다 상세하게 설명될 바와 같이, 메모리 셀(105)의 선택 구성요소들이 비활성화될 때 메모리 셀(105)의 커패시터들이 디지트 라인들(BLT 및 BLC)과 분리될 수 있고, 선택 구성요소들이 활성화될 때 커패시터들이 디지트 라인들(BLT 및 BLC)에 연결될 수 있다. 메모리 셀들(105)의 선택 구성요소들을 활성화시키는 것은 메모리 셀(105)을 선택하는 것으로 지칭될 수 있다. 몇몇 경우, 선택 구성요소들은 트랜지스터들이고 동작은 전압 크기가 트랜지스터들의 임계 전압보다 큰 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 워드 라인들(WLNV 및 WLD)은 선택 구성요소들을 활성화시킬 수 있다. 예를 들어, 워드 라인(WLNV 또는 WLD)에 인가되는 전압이 메모리 셀(105)의 선택 구성요소들의 트랜지스터 게이트에 인가된다. 결과적으로, 선택된 메모리 셀(105)의 커패시터들이 각각 디지트 라인들(BLT 및 BLC)에 연결된다.
워드 라인들(WLNV(0)-WLNV(n))은 각각 메모리 셀들(105)(NVMC(0)-NVMC(n))의 선택 구성요소들과 전기 통신한다. 그에 따라, 각각의 메모리 셀(105)(NVMC)의 워드 라인(WLNV)을 활성화하면 메모리 셀(105)(NVMC)이 활성화될 수 있다. 예를 들어, WLNV(0)을 활성화하면 메모리 셀(NVMC(0))이 활성화되고, WLNV(1)을 활성화하면 메모리 셀(NVMC(1))이 활성화되는 등이다. 워드 라인들(WLD(0)-WLD(n))은 각각 메모리 셀들(105)(DMC(0)-DMC(n))의 선택 구성요소들과 전기 통신한다. 그에 따라, 각각의 메모리 셀(105)(DMC)의 워드 라인(WLD)을 활성화하면 메모리 셀(105)(DMC)이 활성화될 수 있다. 예를 들어, WLD(0)를 활성화하면 메모리 셀(DMC(0))이 활성화되고, WLD(1)을 활성화하면 메모리 셀(DMC(1))이 활성화되는 등이다.
메모리 셀(105)에 의해 저장된 로직 값을 감지하기 위해 워드 라인(WLNV 또는 WLD)이 각각의 메모리 셀(105)을 활성화시키기 위해 바이어싱될 수 있고, 디지트 라인들(BLT 및 BLC)의 전압을 변경하기 위해 디지트 라인들(BLT 및 BLC)에 전압이 인가될 수 있다. 메모리 셀(105)의 활성화는 메모리 셀(105)의 커패시터들 상에 저장된 전하에 기초한 디지트 라인들(BLT 및 BLC)의 전압을 변화시킬 수 있다. 디지트 라인들(BLT 및 BLC)의 전압의 변화는 각각 감지 구성요소(25)의 감지 노드들(A 및 B)을 변화시킬 수 있다. 그 결과로 생성된 디지트 라인들(BLT 및 BLC)의 전압은 각 메모리 셀(105)으 저장된 상태에 의해 나타나는 논리 값을 결정하기 위해 감지 구성요소(25)에 의해 서로 비교될 수 있다.
NVRAM 메모리 셀과 관련하여, 활성화된 메모리 셀(105)의 플레이트 라인(CPNV)을 바이어싱하면 활성화된 메모리 셀(105)의 커패시터들에 걸쳐 전압 차가 발생하여, 커패시터들 상에 저장된 전하를 변화시킬 수 있다. 저장된 전하의 변화의 크기는 각 커패시터의 초기 상태―예를 들어, 저장된 초기 상태가 논리 1 또는 논리 0에 대응되는지 여부에 따를 수 있다. 메모리 셀들(105)의 선택 구성요소들이 워드 라인(WLNV)에 의해 활성화될 때, 플레이트 라인(CPNV)을 바이어싱하는 것에 기인한 저장된 전하의 변화는 메모리 셀(105)의 캐패시터들 상에 저장된 전하에 기초하여 디지트 라인들(BLT 및 BLC)의 전압들을 변화시킬 수 있다. DRAM 메모리 셀과 관련하여, 메모리 셀(105)을 활성화시키면 커패시터들 상에 저장된 전하가 디지트 라인들(BLT 및 BLC)의 전압들을 변화시킬 수 있다. 전술된 바와 같이, 그 결과로 생성된 디지트 라인들(BLT 및 BLC)의 전압은 메모리 셀(105)의 저장된 상태의 논리 값을 결정하는 데 사용될 수 있다.
감지 구성요소(25)는 신호들의 차이를 검출 및 증폭하기 위해(이는 증폭된 차이를 래칭하는 것을 포함할 수 있다) 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 구성요소(25)는 그것의 감지 노드들(예를 들어, 감지 노드들(A 및 B))의 전압을 수신 및 비교하는 감지 증폭기를 포함할 수 있다. 감지 노드들(A 및 B)의 전압들은 각각 디지트 라인들(BLT 및 BLC)의 전압들에 영향을 받을 수 있다. 감지 증폭기 출력(예를 들어, 감지 노드(A))은 그 비교에 기초하여 보다 높거나(예를 들어, 양의) 보다 낮은(예를 들어, 음의 또는 접지) 공급 전압으로 유도될 수 있다. 다른 감지 노드(예를 들어, 감지 노드(B))는 상보적인 전압(예를 들어, 음의 또는 접지 전압에는 양의 공급 전압이 상보적이고, 양의 공급 전압에는 음의 또는 접지 전압이 상보적이다)으로 유도될 수 있다. 예를 들어, 감지 노드(A)가 감지 노드(B)보다 높은 전압을 갖는다면, 감지 증폭기는 감지 노드(A)를 양의 공급 전압으로 유도하고 감지 노드(B)를 음의 또는 접지 전압으로 유도할 수 있다. 감지 구성요소(25)는 감지 증폭기의 상태(예를 들어, 감지 노드(A) 및/또는 감지 노드(B)의 전압들 및/또는 디지트 라인들(BLT 및 BLC)의 전압들)를 래칭할 수 있으며, 이는 메모리 셀(105)의 저장된 상태 및 논리 값(예를 들어, 논리 1)을 결정하기 위해 사용될 수 있다. 대안적으로, 감지 노드(A)가 감지 노드(B)보다 낮은 전압을 갖는다면, 감지 증폭기는 감지 노드(A)를 음의 또는 접지 전압으로 유도하고 감지 노드(B)를 양의 공급 전압으로 유도할 수 있다. 감지 구성요소(25)는 또한 메모리 셀(105)의 저장된 상태 및 논리 값(예를 들어, 논리 0)을 결정하기 위해 감지 증폭기 상태를 래칭할 수 있다.
저장된 상태는 메모리 셀(105)의 논리 값을 나타낼 수 있으며, 이는 그 다음 예를 들어, 도 1을 참조하면 컬럼 디코더(30)를 통해 출력(35)으로 출력될 수 있다. 감지 구성요소(25)가 또한 디지트 라인들(BLT 및 BLC)을 상보적인 전압으로 유도하는 실시 예들에서, 상보적인 전압들은 판독되는 원래 데이터 상태를 복원하기 위해 메모리 셀(105)에 인가될 수 있다. 데이터를 복원함으로써, 별개의 복원 동작이 불필요하다.
특정 메모리 셀(105)은 트랜지스터들(T) 및 커패시터들(C)의 다양한 조합으로 구현될 수 있다. 본 개시의 실시 예에 따라 적절한 구성이 사용될 수 있다. 예를 들어, 특정 메모리 셀(105)은 1T1C, 2T1C, 2T2C, 3T2C, 4T2C 등과 같은 구성들로 구현될 수 있다. 또한, 상이한 메모리 셀들이 임의의 조합 또는 구성들 및 셀 유형들로 서로 적층되거나 쌍을 이룰 수 있다. 예를 들어, 1T1C DRAM 셀은 1T1C NVRAM 셀과 적층되거나 쌍을 이룰 수 있고, 1T1C DRAM 셀은 2T2C NVRAM 셀과 적층되거나 쌍을 이룰 수 있고, 2T2C DRAM 셀은 1T1C NVRAM 셀과 적층되거나 쌍을 이룰 수 있으며, 2T2C DRAM 셀은 2T2C NVRAM 셀과 적층되거나 쌍을 이룰 수 있다.
도 2b는 본 개시의 일 실시 예에 따른 감지 구성요소(25)의 개략도이다. 감지 구성요소(25)는 p형 필드 효과 트랜지스터들(252 및 256) 및 n형 필드 효과 트랜지스터들(262 및 266)을 포함한다. 트랜지스터(256) 및 트랜지스터(266)의 게이트들은 감지 노드(A)에 연결된다. 트랜지스터(252) 및 트랜지스터(262)의 게이트들은 감지 노드(B)에 연결된다. 트랜지스터들(252 및 256), 및 트랜지스터들(262 및 266)은 감지 증폭기를 나타낸다. p형 필드 효과 트랜지스터(258)는 전원(예를 들어, VREAD 전압 전원)에 연결되도록 구성되고 트랜지스터들(252 및 256)의 공통 노드에 연결된다. 트랜지스터(258)는 활성 PSA 신호(예를 들어, 활성 로우 로직)에 의해 활성화된다. n형 필드 효과 트랜지스터(268)는 감지 증폭기 기준 전압(예를 들어, 접지)에 연결되도록 구성되고 트랜지스터들(262 및 266)의 공통 노드에 연결된다. 트랜지스터(268)는 활성 NSA 신호(예를 들어, 활성 하이 로직)에 의해 활성화된다.
동작 시, 감지 증폭기는 PSA 및 NSA 신호들을 활성화시켜 감지 증폭기를 전원의 전압 및 감지 증폭기 기준 전압에 연결시킴으로써 활성화된다. 활성화될 때, 감지 증폭기는 감지 노드들(A 및 B)의 전압들을 비교하고, 감지 노드들(A 및 B)을 상보적인 전압 레벨들로 유도함으로써(예를 들어, 감지 노드(A)를 VREAD로 그리고 감지 노드(B)를 접지로 유도하거나, 감지 노드(A)를 접지로 그리고 감지 노드(B)를 VREAD로 유도함으로써) 전압 차를 증폭시킨다. 감지 노드들(A 및 B)이 상보적인 전압 레벨들로 유도되었을 때, 감지 노드들(A 및 B)의 전압들은 감지 증폭기에 의해 래칭되고 감지 증폭기가 비활성화될 때까지 래칭된 상태로 유지된다.
도 2a를 참조하면, 메모리 셀(105)에 기록하기 위해, 전압이 메모리 셀(105)의 커패시터들 양단에 인가될 수 있다. 다양한 방법이 사용될 수 있다. 몇몇 예에서, 선택 구성요소들은 커패시터들을 디지트 라인들(BLT 및 BLC)에 연결시키기 위해, 각각 워드 라인들(WL)을 통해 활성화될 수 있다. 예를 들어, 전압은 커패시터들 양단에 양의 또는 음의 전압을 인가하기 위해 디지트 라인들(BLT 및 BLC)의 전압을 제어함으로써 메모리 셀(105)의 커패시터들 양단에 인가될 수 있다. 일부 실시 예에서, 상보적인 전압이 예를 들어, 디지트 라인들(BLT 및 BLC) 및 플레이트 라인(CP)을 사용하여 메모리 셀(105)에 기록하기 위해 메모리 셀(105)의 커패시터들에 인가된다. 비제한적인 예로서, 일부 실시 예에서, 제1 논리 값을 메모리 셀(105)에 기록하기 위해 제1 전압이 커패시터의 하나의 플레이트에 인가되고 제1 전압에 상보적인 제2 전압이 커패시터들의 다른 플레이트에 인가되며, 제2 논리 값을 메모리 셀(105)에 기록하기 위해 제2 전압이 커패시터의 하나의 플레이트에 인가되고 제1 전압이 커패시터들의 다른 플레이트에 인가된다.
몇몇 예에서, 감지 후 복원 동작이 수행될 수 있다. 전술된 바와 같이, 감지 동작은 메모리 셀(105)의 원래 저장된 상태를 저하 또는 소거할 수 있다. 감지 후, 상태는 메모리 셀(105)에 다시 기록될 수 있다. 예를 들어, 감지 구성요소(25)는 메모리 셀(105)의 저장된 상태를 결정할 수 있고 그 다음 예를 들어, 디지트 라인들(BLT 및 BLC)을 통해 동일한 상태를 다시 기록할 수 있다.
강유전 물질들은 비선형 분극 속성들을 갖는다. 도 3a 및 도 3b는 본 개시의 다양한 실시 예에 따른 강유전 메모리에 대한 메모리 셀에 대한 이력 곡선들(300-a(도 3a) 및 300-b(도 3b))로 비선형 전기적 속성들의 예들을 도시한다. 이력 곡선들(300-a 및 300-b)은 각각 예시적인 강유전 메모리 셀 기록 및 판독 프로세스를 도시한다. 이력 곡선들(300)은 전압 차(V)의 함수로서 강유전 커패시터(예를 들어,도 2a의 비 휘발성 메모리 셀(NVMC)(105)과 연관된 커패시터) 상에 저장된 전하(Q)를 도시한다.
강유전 물질은 자발적인 전기 분극으로 특징지어진다, 예를 들어, 그것은 전기장이 없을 때에 제로가 아닌 전기 분극을 유지한다. 예시적인 강유전체는 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 지르콘 티탄산 납(PZT) 및 비스무트 탄탈산 스트론튬(SBT)을 포함한다. 여기에 설명되는 강유전 커패시터들은 이러한 또는 그 외 다른 강유전체들을 포함할 수 있다. 강유전 커패시터 내 전기 분극은 강유전체 표면에 순전하를 야기하고 커패시터 단자들을 통해 반대 전하를 끌어당긴다. 그에 따라, 전하가 강유전체 및 커패시터 단자들의 계면에 저장된다. 전기 분극은 외부에서 인가되는 전기장이 없을 때에 비교적 긴 시간, 심지어 무기한으로 유지될 수 있기 때문에, 예를 들어, 휘발성 메모리 어레이들에 채용되는 커패시터들과 비교하여 전하 누설이 상당히 감소될 수 있다. 이는 일부 휘발성 메모리 아키텍처에 대해 상술한 바와 같이 리프레시 동작들을 수행할 필요성을 감소시킬 수 있다.
이력 곡선들(300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전체가 음의 분극을 가질 경우, 양의 전하가 단자에 축적된다. 마찬가지로, 강유전체가 양의 분극을 가질 경우, 음의 전하가 단자에 축적된다. 또한, 이력 곡선들(300)에서의 전압들은 커패시터 양단의 전압 차를 나타내며 방향성을 갖는다는 것을 이해해야 한다. 예를 들어, 양의 전압은 문제의 단자에 양의 전압을 인가하고 제2 단자를 접지(또는 대략 제로 볼트(0V))로 유지함으로써 실현될 수 있다. 음의 전압은 문제의 단자를 접지로 유지하고 제2 단자에 양의 전압을 인가함으로써 인가될 수 있다(예를 들어, 양의 전압들이 인가되어 문제의 단자를 음으로 분극시킨다). 유사하게, 두 개의 양의 전압, 두 개의 음의 전압 또는 양 및 음의 전압들의 임의의 조합이 적절한 커패시터 단자들에 인가되어 이력 곡선들(300)에 도시된 전압 차를 생성할 수 있다.
이력 곡선(300-a)에 도시된 바와 같이, 강유전 물질은 양의 또는 음의 분극을 제로 전압 차로 유지하여, 두 가능한 충전 상태; 충전 상태(305) 및 충전 상태(310)를 초래할 수 있다. 도 3의 예에 따르면, 충전 상태(305)는 논리 0을 나타내고 충전 상태(310)는 논리 1을 나타낸다. 몇몇 예에서, 각각의 전하 상태들의 논리 값들은 이해의 손실 없이 역전될 수 있다.
전압을 인가함으로써, 강유전 물질의 전기 분극, 그리고 그에 따라 커패시터 단자들 상의 전하를 제어함으로써 논리 0 또는 1이 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터 양단에 양의 순전압(315)을 인가하면 충전 상태(305-a)에 도달할 때까지 전하가 축적된다. 전압(315)을 제거하면, 충전 상태(305-a)는 제로 전압 전위의 충전 상태(305)에 도달할 때까지 경로(320)를 따른다. 유사하게, 충전 상태(310)는 음의 순전압(325)을 인가함으로써 기록되며, 이는 충전 상태(310-a)가 된다. 음의 전압(325)을 제거한 후, 충전 상태(310-a)는 제로 전압의 충전 상태(310)에 도달할 때까지 경로(330)를 따른다. 전하 상태들(305 및 310)은 또한 잔류 분극(Pr) 값들로 지칭될 수도 있으며, 이는 외부 바이어스(예를 들어, 전압)를 제거할 때 유지되는 분극(또는 전하)이다.
강유전 커패시터의 저장된 상태를 판독, 또는 감지하기 위해, 전압이 커패시터 양단에 인가될 수 있다. 이에 반응하여, 저장된 전하(Q)가 변화하고, 그 변화의 정도는 초기 전하 상태에 의존하고, 결과적으로 최종 저장된 전하(Q)는 초기에 전하 상태(305-b)가 저장되었는지 또는 전하 상태(310-b)가 저장되었는지 여부에 따른다. 예를 들어, 이력 곡선(300-b)은 두 가능한 저장된 전하 상태(305-b 및 310-b)를 도시한다. 전술된 바와 같이, 전압(335)이 커패시터 양단에 인가될 수 있다. 양의 전압으로 도시되었지만, 전압(335)은 음일 수 있다. 전압(335)에 반응하여, 충전 상태(305-b)가 경로(340)를 따를 수 있다. 마찬가지로, 초기에 충전 상태(310-b)가 저장되었다면, 그것은 경로(345)를 따른다. 충전 상태(305-c) 및 충전 상태(310-c) 의 최종 위치는 구체적인 감지 기법 및 회로망을 비롯하여, 다수의 요인에 따른다.
몇몇 경우, 최종 전하는 메모리 셀에 연결되는 디지트 라인의 고유 커패시턴스에 따를 수 있다. 예를 들어, 커패시터가 디지트 라인에 연결되고 전압(335)이 인가된다면, 디지트 라인의 전압은 그것의 고유 커패시턴스에 기인하여 상승할 수 있다. 따라서 감지 구성요소에서 측정되는 전압은 전압(335)과 동일하지 않을 수 있고 그 대신 디지트 라인의 전압에 따를 수 있다. 그에 따라 이력 곡선(300-b) 상의 최종 충전 상태들(305-c 및 310-c)의 위치는 디지트 라인의 캐패시턴스에 따를 수 있고 부하 라인 분석을 통해 결정될 수 있다. 충전 상태들(305-c 및 310-c)은 디지트 라인 커패시턴스에 대하여 정의될 수 있다. 결과적으로, 커패시터의 전압(360), 전압(350) 또는 전압(355)은 상이할 수 있고 커패시터의 초기 상태에 따를 수 있다.
디지트 라인 전압을 기준 전압과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 디지트 라인 전압은 전압(335)과 커패시터 양단의 최종 전압(360), 전압(350) 또는 전압(355) 간 차이((예를 들어, 전압(335) - 전압(350)) 또는 (예를 들어, 전압(335) - 전압(355)))일 수 있다. 예를 들어, 디지트 라인 전압이 기준 전압보다 높거나 낮을 경우에, 저장된 논리 상태를 결정하기 위해 그 크기가 두 가능한 디지트 라인 전압 사이에 있도록 기준 전압이 생성될 수 있다. 예를 들어, 기준 전압은 두 양((전압(335) - 전압(350)) 또는 (전압(335) - 전압(355)))의 평균일 수 있다. 다른 예에서, 기준 전압은 감지 구성요소의 제1 감지 노드상의 전압을 절연한 다음, 디지트 라인을 통해 감지 구성요소의 제2 감지 노드상의 전압을 변화시키고, 결과적인 제2 감지 노드의 전압을 제1 감지 노드의 절연된 전압과 비교함으로써 제공될 수 있다. 감지 구성요소에 의해 비교 시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮은 것으로 결정될 수 있고, 강유전 메모리 셀의 저장된 논리 값(예를 들어, 논리 0 또는 1)이 결정될 수 있다.
언급된 바와 같이, 특정 메모리 셀(105)은 트랜지스터들(T) 및 커패시터들(C)의 다양한 조합으로 구현될 수 있고 본 개시의 실시 예에 따라 임의의 적절한 구성이 사용될 수 있다. 예를 들어, 특정 메모리 셀(105)은 1T1C, 2T1C, 2T2C, 3T2C, 4T2C 등과 같은 구성들로 구현될 수 있다. 또한, 상이한 메모리 셀들이 임의의 조합 또는 구성들 및 셀 유형들로 서로 적층되거나 쌍을 이룰 수 있다. 본 개시의 실시 예에 따라 메모리 셀들(105)의 동작을 보다 구체적으로 설명하기 위해, 다음 논의는 제한이 아닌 예로서 2T2C 및 1T1C 메모리 셀들을 참조한다. 후술되는 동작들은 메모리 셀(105) 실시 예를 구현하는 데 사용되는 임의의 메모리 셀 구성에 보다 일반적으로 적용될 수 있는 개념들의 구체적인 예들임을 이해해야 한다.
도 4a는 본 개시의 일 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))을 포함하는 예시적인 회로(400)의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 제1 메모리 셀(105(0))의 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 제2 메모리 셀(105(1))의 커패시터들(C1 및 C2)은 유전 커패시터들일 수 있다. 두 개의 메모리 셀(105(0) 및 105(1))의 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다.
선택 구성요소들(T1 및 T2)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인이 선택 구성요소들을 활성화할 수 있다. WLNV(0)는 메모리 셀(105(0))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다. WLD(0)는 메모리 셀(105(1))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다. 커패시터(C1)는 제1 플레이트 및 제2 플레이트를 갖는다. 제1 메모리 셀(105(0))에서, 커패시터(C1)의 제1 플레이트는 플레이트 라인(CPNV(0))에 연결된다. 제2 메모리 셀(105(1))에서는, 커패시터(C1)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 커패시터(C2)는 제1 플레이트 및 제2 플레이트를 갖는다. 제1 메모리 셀(105(0))에서, 커패시터(C2)의 제1 플레이트는 플레이트 라인(CPNV(0))에 연결된다. 제2 메모리 셀(105(1))에서는, 커패시터(C2)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제1 및 제2 메모리 셀들(105(0 및 105(2))에서, 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 연결되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 연결된다. 또한 선택 구성요소(T1)는 디지트 라인(BLT)에 연결되고 선택 구성요소(T2)는 디지트 라인(BLC)에 연결된다.
이를테면 각각의 워드 라인들(예를 들어, 메모리 셀(105(0))의 경우 WLNV(0) 및 메모리 셀(105(1))의 경우 WLD(0))에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트가 각각 디지트 라인들(BLT 및 BLC)에 연결된다. 전술된 바와 같이, 디지트 라인들(BLT 및 BLC)에 연결될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 일부 실시 예에서, 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)하기 위해서는 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BLT 및 BLC) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가될 수 있다. 일부 실시 예에서, 플레이트 라인(CPD)은 정전압에 결부되는 한편, 플레이트 라인들(CPNV)은 플레이트 라인들(CPNV)을 상이한 전압들로 구동하는 전압 드라이버에 연결된다. 플레이트 라인들(CPNV)은 NVRAM 기록 동작의 서로 다른 단계들 동안 서로 다른 전압들로 구동될 수 있다.
도 4b는 본 개시의 일 실시 예에 따른 도 4a의 예시적인 회로(400)를 포함하는 메모리 어레이(10)의 일 부분을 도시한다. 도 4b의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 일부 실시 예에서, 도 4a의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 베이스(미도시)에 의해 지지된다. 베이스(15)는 반도체 물질을 포함할 수 있고; 예를 들어, 단결정질 실리콘을 포함하거나, 기본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 베이스는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 이에 제한되지는 않지만, 반도체 웨이퍼와 같은 벌크 반도체 물질들(단독으로 또는 다른 물질들을 포함하는 집합체들로) 및 반도체 물질 층들(단독으로 또는 다른 물질들을 포함하는 집합체들로)을 비롯한, 반도체 물질을 포함하는 임의의 구성을 의미한다. 용어 "기판(substrate)"은 이에 제한되지는 않지만, 상술한 반도체 기판들을 비롯한 임의의 지지 구조를 지칭한다. 몇몇 적용 예에서, 베이스는 집적 회로 제조와 연관된 하나 이상의 물질을 포함하는 반도체 기판에 대응할 수 있다. 그러한 물질들은, 예를 들어, 내화 금속 물질들, 배리어 물질들, 확산 물질들, 절연체 물질들 등 중 하나 이상을 포함할 수 있다.
메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 4b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1 및 도 2를 참조하여 상술된 유형의 감지 구성요소(25)와 연결될 수 있다. 디지트 라인들(BLT 및 BLC)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다.
메모리 셀(105(0))은 서로에 관해 측면 방향으로 변위된 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위되고 제2 커패시터(T2)는 제2 커패시터(C2)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 플레이트들(114 및 120)은 메모리 셀(150(0))의 제1 및 제2 커패시터들(C1 및 C2) 위에 제공되는 플레이트 라인 구조(CPNV(0))와 연결된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 플레이트 라인 구조(CPNV(0))와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조(CPNV(0))는 제1 플레이트들(114 및 120)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 측면 방향으로 변위되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BLC) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WLNV(0))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다.
제1 반도체 필라(128)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 연결되고, 소스/드레인 영역(138)은 디지트 라인(BLT)과 연결된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)을 포함하고, 반도체 필라(140) 내에 게이트 유전 물질(144)을 따라 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 더 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 연결되고, 소스/드레인 영역(150)은 디지트 라인(BLC)과 연결된다.
메모리 셀(105(1))은 서로에 관해 측면 방향으로 변위된 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위되고 제2 커패시터(T2)는 제2 커패시터(C2)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(115), 제2 플레이트(117) 및 제1 및 제2 플레이트들(115 및 117) 사이 유전 물질(119)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(121), 제2 플레이트(123) 및 제1 및 제2 플레이트들(121 및 123) 사이 유전 물질(125)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(117 및 123)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(115 및 121)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(117 및 123)은 다른 구성들을 가질 수 있고, 제1 플레이트들(115 및 121) 또한 다른 구성들을 가질 수 있다. 일례로, 제1 플레이트들(115 및 121)(플레이트 라인(CPD)에 연결되는)은 용기 형상일 수 있고, 제2 플레이트들(117(소스/드레인 영역(137)을 포함하는 필라(129)에 연결된) 및 123(소스/드레인 영역(149)을 포함하는 필라(141)에 연결된))은 용기 형상의 외측 플레이트들로 연장되는 내측 플레이트들일 수 있다.
제1 플레이트들(115 및 121)은 메모리 셀(105(1))의 제1 및 제2 커패시터들(C1 및 C2) 아래에 제공되는 플레이트 라인 구조(CPD)와 연결된다. 도시된 실시 예에서, 제1 플레이트들(115 및 121)은 플레이트 라인 구조(CPD)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조(CPD)는 제1 플레이트들(115 및 121)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 측면 방향으로 변위되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BLC) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있고, 워드 라인(WLD(0))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(131 및 143)을 포함한다.
제1 반도체 필라(129)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(117)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(141)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(123)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(141)를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(133)을 포함하고, 반도체 필라(129) 내에 게이트 유전 물질(133)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(137 및 139)을 더 포함한다. 소스/드레인 영역(137)은 제1 커패시터(C1)의 제2 플레이트(117)와 연결되고, 소스/드레인 영역(139)은 디지트 라인(BLT)과 연결된다. 제2 트랜지스터(T2)는 게이트 유전 물질(145)을 포함하고, 반도체 필라(141) 내에 게이트 유전 물질(145)을 따라 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(149 및 151)을 더 포함한다. 소스/드레인 영역(149)은 제2 커패시터(C2)의 제2 플레이트(123)와 연결되고, 소스/드레인 영역(151)은 디지트 라인(BLC)과 연결된다.
도시된 실시 예에서, 디지트 라인(BLT 및 BLC)은 서로 공통 수평면에 있다. 디지트 라인들(BLT 및 BLC)을 통해 연장되는 축(159)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 5a는 본 개시의 일 실시 예에 따른 네 개의 메모리 셀(105(0)-105(3))을 포함하는 예시적인 회로(500)의 개략도이다. 도 5b는 본 개시의 일 실시 예에 따른 도 5a의 예시적인 회로(500)를 포함하는 메모리 어레이(10)의 일 부분을 도시한다. 도 5a 및 도 5b의 예시적인 회로(500)는 적층 구성으로 배열된 도 4a 및 도 4b의 예시적인 회로들(400) 중 두 개의 회로를 포함한다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 제1 및 제3 메모리 셀들(105(0) 및 105(2))의 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 제2 및 제4 메모리 셀들(105(1) 및 105(3))의 커패시터들(C1 및 C2)은 유전 커패시터들일 수 있다. 네 개의 메모리 셀(105(0)-105(3))의 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다. 메모리 셀들(105(0) 및 105(1))은 도 4a 및 도 4b와 관련하여 상술한 바와 같이 동작할 수 있다. 유사하게, 메모리 셀들(105(2) 및 105(3))은 도 4a 및 도 4b와 관련하여 상술한 바와 같이 동작할 수 있다. 예시적인 회로(500)의 적층된 구성은 메모리 셀(105(1))을 메모리 셀(105(2))과 분리하는 기능을 하는 절연체, 유전체 또는 다른 적절한 물질을 포함하는 분리층(504)(도 5b에 도시됨)을 포함할 수 있다.
도 6a는 본 개시의 일 실시 예에 따른 네 개의 메모리 셀(105(0)-105(3))을 포함하는 예시적인 회로(600)의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 두 개의 선택 구성요소(T1 및 T2) 및 두 개의 커패시터(C1 및 C2)를 포함한다. 제1 및 제4 메모리 셀들(105(0) 및 105(3))의 커패시터들(C1 및 C2)은 강유전 커패시터들일 수 있다. 제2 및 제3 메모리 셀들(105(1) 및 105(2))의 커패시터들(C1 및 C2)은 유전 커패시터들일 수 있다. 네 개의 메모리 셀(105(0)-105(3))의 선택 구성요소들(T1 및 T2)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 두 개의 트랜지스터 및 두 개의 커패시터(예를 들어, 2T2C)를 포함한다.
선택 구성요소들(T1 및 T2)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인은 선택 구성요소들을 활성화할 수 있다. WLNV(0)는 메모리 셀(105(0))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다. WLD(0)는 메모리 셀(105(1))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다. WLD(1)는 메모리 셀(105(2))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다. WLNV(1)는 메모리 셀(105(3))의 선택 구성요소들(T1 및 T2)을 활성화시킬 수 있다.
커패시터(C1)는 제1 플레이트 및 제2 플레이트를 갖는다. 제1 메모리 셀(105(0))에서, 커패시터(C1)의 제1 플레이트는 플레이트 라인(CPNV(0))에 연결된다. 제2 메모리 셀(105(1))에서는, 커패시터(C1)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제3 메모리 셀(105(2))에서는, 커패시터(C1)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제4 메모리 셀(105(3))에서, 커패시터(C1)의 제1 플레이트는 플레이트 라인(CPNV(1))에 연결된다.
커패시터(C2)는 제1 플레이트 및 제2 플레이트를 갖는다. 제1 메모리 셀(105(0))에서, 커패시터(C2)의 제1 플레이트는 플레이트 라인(CPNV(0))에 연결된다. 제2 메모리 셀(105(1))에서는, 커패시터(C2)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제3 메모리 셀(105(2))에서는, 커패시터(C2)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제4 메모리 셀(105(3))에서, 커패시터(C2)의 제1 플레이트는 플레이트 라인(CPNV(1))에 연결된다.
제1 내지 제4 메모리 셀들(105(0)-105(3))에서, 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 연결되고 커패시터(C2)의 제2 플레이트는 선택 구성요소(T2)에 연결된다. 또한 제1 및 제2 메모리 셀들(105(0) 및 105(1))에서, 선택 구성요소(T1)는 상측 디지트 라인(BLT)에 연결되고 선택 구성요소(T2)는 상측 디지트 라인(BLC)에 연결된다. 또한 제3 및 제4 메모리 셀들(105(2) 및 105(3))에서, 선택 구성요소(T1)는 하측 디지트 라인(BLT)에 연결되고 선택 구성요소(T2)는 하측 디지트 라인(BLC)에 연결된다.
이를테면 각각의 워드 라인들(예를 들어, 메모리 셀(105(0))의 경우 WLNV(0), 메모리 셀(105(1))의 경우 WLD(0), 메모리 셀(105(2))의 경우 WLNV(1) 및 메모리 셀(105(3))의 경우 WLD(1))에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트 및 커패시터(C2)의 제2 플레이트가 각각 디지트 라인들(BLT 및 BLC)에 연결된다. 전술된 바와 같이, 디지트 라인들(BLT 및 BLC)에 연결될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 일부 실시 예에서, 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)하기 위해서는 다양한 전압, 예를 들어, 상보적인 전압들이 디지트 라인들(BLT 및 BLC) 및 플레이트 라인(CP)을 통해 커패시터(C1 및 C2)의 플레이트들에 인가될 수 있다. 일부 실시 예에서, 플레이트 라인(CPD)은 정전압에 결부되는 한편, 플레이트 라인들(CPNV)은 플레이트 라인들(CPNV)을 상이한 전압들로 구동하는 전압 드라이버에 연결된다. 플레이트 라인들(CPNV)은 NVRAM 기록 동작의 서로 다른 단계들 동안 서로 다른 전압들로 구동될 수 있다.
도 6b는 본 개시의 일 실시 예에 따른 도 6a의 예시적인 회로(600)를 포함하는 메모리 어레이(10)의 일 부분을 도시한다. 도 6b의 실시 예에서, 메모리 셀(105(3)) 위에 메모리 셀(105(2))이 수직으로 적층되며, 이 위에 메모리 셀(105(1))이 수직으로 적층되며, 이 위에 적층메모리 셀(105(0))이 수직으로 적층된다. 점선은 메모리 셀들(105(0)-105(3))의 대략적인 경계를 표시한다. 일부 실시 예에서, 도 6a의 메모리 셀들(105)은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 도 4b의 베이스와 비슷한 베이스(미도시)에 의해 지지될 수 있다. 메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 상측 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 6b의 단면에 관해 페이지 안팎으로 연장된다. 유사하게, 하측 디지트 라인들(BL-T 및 BL-C)은 메모리 셀들(105(2) 및 105(3)) 사이에 있고, 도 6b의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인들(BL-T 및 BL-C)은 도 1, 도 2a 및 도 2b를 참조하여 상술된 유형의 감지 구성요소(25)와 연결될 수 있다. 상측 디지트 라인들(BLT 및 BLC)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다. 하측 디지트 라인들(BLT 및 BLC)은 메모리 셀들(105(2) 및 105(3))에 의해 공유된다.
제1 및 제4 메모리 셀들(105(0) 및 105(3))은 각각 서로에 관해 측면 방향으로 변위된 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 제1 메모리 셀(105(0))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제4 메모리 셀(105(3))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제1 및 제4 메모리 셀들(105(0) 및 105(3))에서, 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위되고 제2 커패시터(T2)는 제2 커패시터(C2)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(120), 제2 플레이트(122) 및 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(116 및 122)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(114 및 120)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(116 및 122)은 다른 구성들을 가질 수 있고, 제1 플레이트들(114 및 120) 또한 다른 구성들을 가질 수 있다.
제1 메모리 셀(105(0))에서, 제1 플레이트들(114 및 120)은 메모리 셀(105(0))의 제1 및 제2 커패시터들(C1 및 C2) 위에 제공되는 플레이트 라인 구조(CPNV(0))와 연결된다. 제4 메모리 셀(105(3))에서, 제1 플레이트들(114 및 120)은 메모리 셀(105(3))의 제1 및 제2 커패시터들(C1 및 C2) 아래에 제공되는 플레이트 라인 구조(CPNV(1))와 연결된다. 도시된 실시 예에서, 제1 플레이트들(114 및 120)은 플레이트 라인 구조들(CPNV(0) 및 CPNV(1))와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조들(CPNV(0) 및 CPNV(1))은 제1 플레이트들(114 및 120)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 측면 방향으로 변위되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BLC) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있다. 제1 메모리 셀(105(0))에서, 워드 라인(WLNV(0))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다. 제4 메모리 셀(105(3))에서, 워드 라인(WLNV(0))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(130 및 142)을 포함한다.
제1 메모리 셀(105(0))에서, 제1 반도체 필라(128)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다. 제4 메모리 셀(105(3))에서, 제1 반도체 필라(128)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(140)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(122)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(140)를 따른다.
제1 및 제4 메모리 셀들(105(0) 및 105(3))에서, 제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 연결되고, 소스/드레인 영역(138)은 디지트 라인(BLT)과 연결된다. 제2 트랜지스터(T2)는 게이트 유전 물질(144)을 포함하고, 반도체 필라(140) 내에 게이트 유전 물질(144)을 따라 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(148 및 150)을 더 포함한다. 소스/드레인 영역(148)은 제2 커패시터(C2)의 제2 플레이트(122)와 연결되고, 소스/드레인 영역(150)은 디지트 라인(BLC)과 연결된다.
제2 및 제3 메모리 셀들(105(1) 및 105(2))은 각각 서로에 관해 측면 방향으로 변위된 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 제2 메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 아래에 제2 커패시터(C2)를 포함한다. 제3 메모리 셀(105(2))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함하고, 제2 트랜지스터(T2) 위에 제2 커패시터(C2)를 포함한다. 제2 및 제3 메모리 셀들(105(1) 및 105(2))에서, 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위되고 제2 커패시터(T2)는 제2 커패시터(C2)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(115), 제2 플레이트(117) 및 제1 및 제2 플레이트들(115 및 117) 사이 유전 물질(119)을 포함한다. 제2 커패시터(C2)는 제1 플레이트(121), 제2 플레이트(123) 및 제1 및 제2 플레이트들(121 및 123) 사이 유전 물질(125)을 포함한다.
도시된 실시 예에서, 제2 플레이트들(117 및 123)은 용기 형상의 외측 플레이트들이고, 제1 플레이트들(115 및 121)은 용기 형상의 외측 플레이트들 내로 연장되는 내측 플레이트들이다. 다른 실시 예들에서, 제2 플레이트들(117 및 123)은 다른 구성들을 가질 수 있고, 제1 플레이트들(115 및 121) 또한 다른 구성들을 가질 수 있다. 일례로, 제1 플레이트들(115 및 121)(플레이트 라인(CPD)에 연결되는)은 용기 형상일 수 있고, 제2 플레이트들(117(소스/드레인 영역(137)을 포함하는 필라(129)에 연결된) 및 123(소스/드레인 영역(149)을 포함하는 필라(141)에 연결된))은 용기 형상의 외측 플레이트들로 연장되는 내측 플레이트들일 수 있다.
제2 메모리 셀(105(1))에서, 제1 플레이트들(115 및 121)은 메모리 셀(105(1))의 제1 및 제2 커패시터들(C1 및 C2) 아래에 제공되는 플레이트 라인 구조(CPD)와 연결된다. 제3 메모리 셀(105(2))에서, 제1 플레이트들(115 및 121)은 메모리 셀(105(2))의 제1 및 제2 커패시터들(C1 및 C2) 위에 제공되는 플레이트 라인 구조(CPD)와 연결된다. 도시된 실시 예에서, 제1 플레이트들(115 및 121)은 플레이트 라인 구조(CPD)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조(CPD)는 제1 플레이트들(115 및 121)과 비교하여 상이한 조성을 포함할 수 있다.
제1 및 제2 커패시터들(C1 및 C2)은 서로에 관해 측면 방향으로 변위되고, 도시된 실시 예에서 서로 동일한 수평면에 있다(즉, 서로 수평으로 정렬된다). 제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있고, 제2 트랜지스터(T2)는 제2 커패시터(C2)와 디지트 라인(BLC) 사이에 있다. 도시된 실시 예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평면에 있다. 제2 메모리 셀(105(1))에서, 워드 라인(WLD(0))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(131 및 143)을 포함한다. 제3 메모리 셀(105(2))에서, 워드 라인(WLD(1))은 그러한 수평면을 따라 연장되며 제1 및 제2 트랜지스터들(T1 및 T2)의 게이트들(131 및 143)을 포함한다.
제2 메모리 셀(105(1))에서, 제1 반도체 필라(129)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(117)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(141)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(123)로 아래쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(141)를 따른다. 제3 메모리 셀(105(2))에서, 제1 반도체 필라(129)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(117)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다. 제2 반도체 필라(141)는 디지트 라인(BLC)으로부터 제2 커패시터(C2)의 제2 플레이트(123)로 위쪽을 향해 연장되고, 제2 트랜지스터(T2)는 그러한 제2 반도체 필라(141)를 따른다.
제2 및 제3 메모리 셀들(105(1) 및 105(2))에서, 제1 트랜지스터(T1)는 게이트 유전 물질(133)을 포함하고, 반도체 필라(129) 내에 게이트 유전 물질(133)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(137 및 139)을 더 포함한다. 소스/드레인 영역(137)은 제1 커패시터(C1)의 제2 플레이트(117)와 연결되고, 소스/드레인 영역(139)은 디지트 라인(BLT)과 연결된다. 제2 트랜지스터(T2)는 게이트 유전 물질(145)을 포함하고, 반도체 필라(141) 내에 게이트 유전 물질(145)을 따라 제2 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(149 및 151)을 더 포함한다. 소스/드레인 영역(149)은 제2 커패시터(C2)의 제2 플레이트(123)와 연결되고, 소스/드레인 영역(151)은 디지트 라인(BLC)과 연결된다.
도시된 실시 예에서, 디지트 라인(BLT 및 BLC)은 서로 공통 수평면에 있다. 디지트 라인들(BLT 및 BLC)을 통해 연장되는 축(159)은 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다. 본 개시는 제한이 아닌 예로서 메모리 셀들 및 메모리 셀 층들의 특정 구성들 및 배열들을 포함하는 메모리들의 설명 및 도해들을 포함한다. 다양한 DRAM/NVRAM 셀 및/또는 층이상이하게 배열될 수 있거나 본 개시에 따른 메모리가 설명된 예들보다 더 많거나 적은 DRAM/NVRAM 셀 및/또는 층을 가질 수 있음을 이해해야 한다. 예를 들어, 본 개시에 따른 메모리 구성은 하측 DRAM 층 및 상측 NVRAM 층을 갖는 메모리들, 동일하지 않은 수의 DRAM 및 NVRAM 셀을 갖는 메모리들, 인접한 그리고/또는 인접하지 않은 DRAM 및 NVRAM 셀들을 갖는 메모리들 등을 포함할 수 있다.
도 7a는 본 개시의 일 실시 예에 따라 DRAM 메모리 셀로부터 NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 제한이 아닌 예로서, 도 7a는 논리 "1" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 7a의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 7a에서는 2T2C 구성을 구체적으로 참조하여 도시되어 있다.
처음에, 로우 디코더(20)는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않는다. 그에 따라, WLD 및 WLNV 신호 라인들 양자는 로우 레벨의 전압들을 갖는 것으로 어서션 해제된다(de-asserted). DRAM 메모리 셀의 C1 및 C2 커패시터들은 상보적인 논리 값들을 나타내는 전하들을 저장한다. WLD 신호 라인이 어서션 해제되면, 저장된 전하들이 DRAM 메모리 셀에 저장된 상태로 유지되도록 C1 및 C2 커패시터들이 비트 라인들(BLT 및 BLC)에서 분리된다. 이러한 상태에서, 비트 라인들(BLT 및 BLC)의 전압은 프리차지 동작을 통해 비트 라인들 상에 확립될 수 있는 중간 전압에 있다. 처음 상태에서, CPNV 신호 라인은 어서션 해제되고 그에 따라 로우 전압에 있다.
시점 A에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLD 신호 라인을 어서션한다. 어서션된 WLD 신호 라인은 DRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다. 여기서, C1 및 C2 커패시터들에 저장된 전하들이 DRAM 메모리 셀로부터 비트 라인들(BLT 및 BLC)로 전달된다. 도 7a의 예에서, DRAM 메모리 셀은 논리 "1"을 저장한다. 그에 따라, C1 및 C2 커패시터들이 T1 및 T2 트랜지스터들을 통해 비트 라인들(BLT 및 BLC)에 연결될 때, BLT 전압은 소량 상승하고 BLC 전압은 소량 강하된다.
시점 B에서, 감지 증폭기(25)가 비트 라인들(BLT 및 BLC) 상의 전압들 간 차이에 의해 트리거된다. 감지 증폭기(25)의 동작을 통해, 비트 라인들(BLT 및 BLC) 간 작은 전압 차이가 증폭된다. 여기서, 처음에 소량 상승하였던 비트 라인(BLT)상의 전압이 감지 증폭기(25)에 의해 하이 전압으로 구동된다. 도 7a의 예에서, 감지 증폭기(25)는 BLT 신호 라인을 VCC로 구동한다. 또한, 처음에 소량 하강되었던 비트 라인(BLC)상의 전압이 감지 증폭기(25)에 의해 로우 전압으로 구동된다. 도 7a의 예에서, 감지 증폭기(25)는 BLC 신호 라인을 접지로 구동한다. 비트 라인들(BLT 및 BLC)을 각각 하이 전압 및 로우 전압으로 구동하는 감지 증폭기(25)는 DRAM 셀로부터 판독된 논리 값을 다시 DRAM 셀에 복원한다.
또한 비트 라인들(BLT 및 BLC)을 구동하는 감지 증폭기(25)는 DRAM 메모리 셀로부터 판독된 논리 값을 다른 위치에 제공할 수도 있다. 도 7a의 예에서, DRAM 메모리 셀로부터 판독된 논리 값은 대응하는 NVRAM 메모리 셀에 제공된다. 그에 따라, 시점 C에서, 대응하는 NVRAM 메모리 셀에 저장될 비트 라인들(BLT 및 BLC) 상에 존재하는 논리 값의 준비를 위해 CPNV 신호 라인이 하이 전압으로 구동된다. 도 7a의 예에서, CPNV 신호는 VCC로 구동된다. CPNV 신호 라인이 하이 전압으로 구동될 때, NVRAM 메모리 셀의 C1 및 C2 커패시터들에 하이 전압이 제공된다. 보다 구체적으로, 하이 전압이 C1 커패시터의 제1 플레이트(114)에 그리고 C2 커패시터의 제1 플레이트(120)에 제공된다.
시점 C에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 어서션한다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 제공한다. 이 게이트 전압은 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 BLT 신호 라인은 하이 전압에 유지되고 BLC 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLC) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T2 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)의 분극이 로우 레벨로 구동된다. 이러한 방식으로, 비트 라인(BLC) 상의 로우 전압에 의해 나타나는 논리 "0" 값이 NVRAM 메모리 셀의 C2 커패시터에 저장된다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에는 전압 차이가 존재하지 않는다. 그에 따라, 이때에는 비트 라인(BLT)으로부터 C1 커패시터로 전하가 전달되지 않는다. 그보다, C1 커패시터의 현재 논리 상태는 CPNV 라인이 토글(toggle)될 때까지 저장된 상태로 유지된다.
시점 E에서, CPNV 신호 라인이 로우 전압으로 구동된다. 도 7a의 예에서, CPNV 신호는 접지로 구동된다. 또한, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 계속해서 어서션한다. CPNV 신호 라인이 로우로 구동되고 WLNV 신호가 하이로 구동되면, CPNV 신호의 로우 전압이 NVRAM 메모리 셀의 C1 및 C2 커패시터들에 제공된다. 보다 구체적으로, 로우 전압이 C1 커패시터의 제1 플레이트(114)에 그리고 C2 커패시터의 제1 플레이트(120)에 제공된다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 계속해서 제공한다. 언급된 바와 같이, 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다. 감지 증폭기(25)의 동작을 통해 BLT 신호 라인은 하이 전압에 유지되고 BLC 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T1 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)의 분극이 하이 레벨로 구동된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLC) 간에는 전압 차이가 존재하지 않는다. 여기서, 이전에 C2 커패시터로 전달된 논리 상태가 저장된 상태로 유지된다.
시점 F에서, 로우 디코더는 이러한 신호들을 로우 전압으로 구동함으로써 WLD 및 WLNV 신호들을 어서션 해제한다. 어서션 해제된 WLD 신호 라인은 DRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 오프하고 그에 따라 DRAM 셀의 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 DRAM 메모리 셀의 C1 및 C2 커패시터들에 복원된 전하들이 DRAM 메모리 셀에 저장된 상태로 유지된다. 어서션 해제된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 오프하고 그에 따라 NVRAM 셀의 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 NVRAM 메모리 셀에 C1 및 C2 커패시터들에 저장된 전하들이 NVRAM 메모리 셀에 저장된 상태로 유지된다. 비트 라인들(BLT 및 BLC)이 DRAM 및 NVRAM 셀들에서 분리되면, 이러한 신호 라인들은 그것들의 초기 상태들로 되돌아간다. 그 다음 메모리 동작이 DRAM 액세스인 경우, 비트 라인들(BLT 및 BLC)은 중간 전압으로 프리차지될 수 있다.
도 7b는 본 개시의 일 실시 예에 따라 DRAM 메모리 셀로부터 NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 도 7b의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 7b에서는 2T2C 구성을 구체적으로 참조하여 도시되어 있다. 도 7b의 메모리 동작은 도 7a의 메모리 동작과 유사하나; 도 7b에서 메모리 동작은 논리 "0" 값을 판독 및 기록한다. 그에 따라, 처음에, 로우 디코더는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않고 회로의 상태는 도 7a와 관련하여 상술된 바와 같다. 시점 A에서, 로우 디코더(20)는 C1 및 C2 커패시터들에 저장된 전하들을 비트 라인들(BLT 및 BLC) 상으로 전달하기 위해 WLD에 하이 전압을 제공한다. 여기서, DRAM 메모리 셀이 논리 "0"을 저장하는 것에 기인해 BLC 전압은 소량 상승하고 BLT 전압은 소량 강하된다. 시점 B에서, 감지 증폭기(25)가 트리거되고 비트 라인(BLC) 상의 전압이 하이 전압으로 구동되고 비트 라인(BLT)상의 전압이 로우 전압으로 구동됨에 따라 DRAM 셀로부터 판독된 논리 값을 다시 DRAM 셀에 복원한다. 시점 C에서, CPNV 신호 라인은 대응하는 NVRAM 메모리 셀에 저장될 비트 라인들(BLT 및 BLC 라인들) 상에 존재하는 논리 값의 준비를 위해 하이 전압으로 구동된다. 시점 D에서, 로우 디코더(20)는 NVRAM 메모리 셀의 C1 커패시터에 비트 라인(BLT) 상의 로우 전압에 의해 나타나는 논리 "0" 값을 저장하기 위해 WLNV 신호 라인을 하이 전압으로 구동한다. 시점 E에서, CPNV 신호 라인은 NVRAM 메모리 셀의 C2 커패시터에 비트 라인(BLC) 상의 하이 전압에 의해 나타나는 논리 "1" 값을 저장하기 위해 로우 전압으로 구동된다. 시점 F에서, 로우 디코더는 도 7a와 관련하여 상술된 바와 같이 DRAM 및 NVRAM 메모리 셀들에서 비트 라인들(BLT 및 BLC)을 분리하기 위해 WLD 및 WLNV를 어서션 해제한다.
도 8a는 본 개시의 일 실시 예에 따라 NVRAM 메모리 셀로부터 DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 제한이 아닌 예로서, 도 8a는 논리 "0" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 8a의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 8a에서는 2T2C 구성을 구체적으로 참조하여 도시되어 있다.
처음에, 로우 디코더(20)는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않는다. 그에 따라, WLD 및 WLNV 신호 라인들 양자는 로우 레벨의 전압들을 갖는 것으로 어서션 해제된다(de-asserted). DRAM 메모리 셀의 C1 및 C2 커패시터들은 상보적인 논리 값들을 나타내는 전하들을 저장한다. WLNV 신호 라인이 어서션 해제되면, C1 및 C2 커패시터들에 의해 저장된 전하들이 NVRAM 메모리 셀에 저장된 상태로 유지되도록 NVRAM 메모리 셀의 C1 및 C2 커패시터들이 비트 라인들(BLT 및 BLC)에서 분리된다. NVRAM 판독 동작의 경우, 비트 라인들(BLT 및 BLC)의 프리차지는 일어나지 않는다. 그에 따라, 이러한 신호들은 로우 전압에 유지된다. 처음 상태에서, CPNV 신호 라인은 어서션 해제되고 그에 따라 로우 전압에 있다.
시점 A에서, CPNV 신호 라인은 NVRAM 메모리 셀로부터 판독될 C1 및 C2 커패시터들에 저장된 논리 값의 준비를 위해 하이 전압으로 구동된다. 도 8a의 예에서, CPNV 신호는 VCC로 구동된다. CPNV 신호 라인이 하이 전압으로 구동될 때, NVRAM 메모리 셀의 C1 및 C2 커패시터들에 하이 전압이 제공된다. 보다 구체적으로, 하이 전압이 C1 커패시터의 제1 플레이트(114)에 그리고 C2 커패시터의 제1 플레이트(120)에 제공된다.
시점 B에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 어서션한다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다. 여기서, C1 및 C2 커패시터들에 저장된 전하들이 NVRAM 메모리 셀로부터 비트 라인들(BLT 및 BLC)로 전달된다. 도 8a의 예에서, DRAM 메모리 셀은 논리 "0"을 저장한다. 그에 따라, C1 및 C2 커패시터들이 T1 및 T2 트랜지스터들을 통해 비트 라인들(BLT 및 BLC)에 연결될 때, BLT 전압은 접지를 초과하여 소량 상승하고 BLC 전압은 접지를 초과하여 BLT 라인상의 전압 상승에 비해 다량 상승한다.
시점 C에서, 감지 증폭기(25)가 비트 라인들(BLT 및 BLC) 상의 전압들 간 차이에 의해 트리거된다. 감지 증폭기(25)의 동작을 통해, 비트 라인(BLT 및 BLC) 상의 작은 전압 차이가 증폭된다. 여기서, 처음에 비트 라인(BLT)보다 다량 상승하였던 비트 라인(BLC)상의 전압이 감지 증폭기(25)에 의해 하이 전압으로 구동된다. 도 8a의 예에서, 감지 증폭기(25)는 BLC 신호 라인을 VCC로 구동한다. 또한, 처음에 소량 강하되었던 비트 라인(BLT)상의 전압이 감지 증폭기(25)에 의해 로우 전압으로 구동된다. 도 8a의 예에서, 감지 증폭기(25)는 BLT 신호 라인을 접지로 구동한다. 시점 C 다음, 감지 증폭기(25)의 동작을 통해 BLC 신호 라인은 하이 전압에 유지되고 BLT 신호는 로우 전압에 유지된다.
비트 라인들(BLC 및 BLT)을 각각 하이 전압 및 로우 전압으로 구동하는 감지 증폭기(25)는 NVRAM 셀로부터 판독된 논리 값을 다시 NVRAM 셀에 복원한다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T1 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)의 분극이 로우 레벨로 구동된다. 이러한 방식으로, 비트 라인(BLT) 상의 로우 전압에 의해 나타나는 논리 "0" 값이 NVRAM 메모리 셀의 C1 커패시터에 복원된다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLC) 간에는 전압 차이가 존재하지 않는다. 그에 따라, 이때에는 C2 커패시터에 전하가 복원되지 않는다.
시점 D에서, CPNV 신호 라인이 로우 전압으로 구동된다. 도 8a의 예에서, CPNV 신호는 접지로 구동된다. 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 계속해서 어서션한다. CPNV 신호 라인이 로우로 구동되고 WLNV 신호가 하이로 구동되면, CPNV 신호의 로우 전압이 NVRAM 메모리 셀의 C1 및 C2 커패시터들에 제공된다. 보다 구체적으로, 로우 전압이 C1 커패시터의 제1 플레이트(114)에 그리고 C2 커패시터의 제1 플레이트(120)에 제공된다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 계속해서 제공한다. 언급된 바와 같이, 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다. 감지 증폭기(25)의 동작을 통해 BLC 신호 라인은 하이 전압에 유지되고 BLT 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLC) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T2 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(120 및 122) 사이 강유전 물질(124)의 분극이 하이 레벨로 구동된다. 이러한 방식으로, 비트 라인(BLC) 상의 하이 전압에 의해 나타나는 논리 "1" 값이 NVRAM 메모리 셀의 C2 커패시터에 복원된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에는 전압 차이가 존재하지 않는다. 여기서, 이전에 C1 커패시터에 복원된 논리 상태가 저장된 상태로 유지된다.
또한 비트 라인들(BLT 및 BLC)을 구동하는 감지 증폭기(25)는 NVRAM 메모리 셀로부터 판독된 논리 값을 다른 위치에도 제공한다. 도 8a의 예에서, NVRAM 메모리 셀로부터 판독된 논리 값은 대응하는 DRAM 메모리 셀에 제공된다. 그에 따라, 시점 E에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLD 신호 라인을 어서션한다. 어서션된 WLD 신호 라인은 DRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 하이 전압을 제공한다. 이러한 게이트 전압은 DRAM 메모리 셀의 T1 및 T2 트랜지스터들을 턴 온하고 그에 따라 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에 연결시킨다.
시점 F에서, 로우 디코더는 이러한 신호들을 로우 전압으로 구동함으로써 WLD 및 WLNV 신호들을 어서션 해제한다. 어서션 해제된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 오프하고 그에 따라 NVRAM 셀의 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 C1 및 C2 커패시터들에 복원된 전하들이 NVRAM 메모리 셀에 저장된 상태로 유지된다. 어서션 해제된 WLD 신호 라인은 DRAM 메모리 셀의 T1 및 T2 트랜지스터들의 게이트들에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 및 T2 트랜지스터들을 턴 오프하고 그에 따라 DRAM 셀의 C1 및 C2 커패시터들을 비트 라인들(BLT 및 BLC)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 C1 및 C2 커패시터들에 복원된 전하들이 DRAM 메모리 셀에 복원된 상태로 유지된다. 비트 라인들(BLT 및 BLC)이 DRAM 및 NVRAM 셀에서 분리되면, 이러한 신호 라인들은 그것들의 로우 전압으로 되돌아간다.
도 8b는 본 개시의 일 실시 예에 따라 NVRAM 메모리 셀로부터 DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 도 8b의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 8b에서는 2T2C 구성을 구체적으로 참조하여 도시되어 있다. 제한이 아닌 예로서, 도 8b는 논리 "1" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 8b의 메모리 동작은 도 8a의 메모리 동작과 유사하나; 도 8b에서 메모리 동작은 논리 "1" 값을 판독 및 기록한다. 그에 따라, 처음에, 로우 디코더는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않고 회로의 상태는 도 8a와 관련하여 상술된 바와 같다. 시점 A에서, CPNV 신호 라인은 NVRAM 메모리 셀로부터 판독될 C1 및 C2 커패시터들에 저장된 논리 값의 준비를 위해 하이 전압으로 구동된다. 시점 B에서, 로우 디코더(20)는 C1 및 C2 커패시터들에 저장된 전하들을 비트 라인들(BLT 및 BLC) 상으로 전달하기 위해 WLD에 하이 전압을 제공한다. 여기서, BLC 전압은 접지를 초과하여 소량 상승하고 BLT 전압은 접지를 초과하여 BLC 라인상의 전압 상승에 비해 다량 상승한다. 시점 C에서, 감지 증폭기(25)가 트리거되고 비트 라인(BLT) 상의 전압이 하이 전압으로 구동되고 비트 라인(BLC)상의 전압이 로우 전압으로 구동된다. CPNV 라인이 하이 전압에 있으면, BLC 라인 상의 로우 전압에 의해 나타나는 논리 "0"이 NVRAM 메모리 셀의 C2 커패시터에 복원된다. 시점 D에서, CPNV 신호 라인은 로우 전압으로 구동되고 BLT 라인상의 하이 전압에 의해 나타나는 논리 "1" 값이 NVRAM 메모리 셀의 C1 커패시터에 복원된다. 시점 E에서, 로우 디코더(20)는 NVRAM 셀로부터 판독된 논리 값을 DRAM 셀에 저장하기 위해 WLD를 하이 전압으로 구동한다.
도 9a는 본 개시의 일 실시 예에 따른 두 개의 메모리 셀(105(0) 및 105(1))을 포함하는 예시적인 회로(900)의 개략도이다. 점선은 메모리 셀(105)의 대략적인 경계를 표시한다. 각각의 메모리 셀들(105)은 하나의 선택 구성요소(T1) 및 하나의 커패시터(C1)를 포함한다. 제1 메모리 셀(105(0))의 커패시터(C1)는 강유전 커패시터일 수 있다. 제2 메모리 셀(105(1))의 커패시터(C1)는 유전 커패시터일 수 있다. 두 개의 메모리 셀(105(0) 및 105(1))의 선택 구성요소들(T1)은 트랜지스터들, 예를 들어, n형 필드 효과 트랜지스터들일 수 있다. 그러한 예에서, 각각의 메모리 셀들(105)은 하나의 트랜지스터 및 하나의 커패시터(예를 들어, 1T1C)를 포함한다.
선택 구성요소들(T1)의 동작은 전압들을 트랜지스터 게이트들에 인가함으로써 제어된다. 각각의 워드 라인이 선택 구성요소들을 활성화할 수 있다. WLNV(0)는 메모리 셀(105(0))의 선택 구성요소(T1)를 활성화시킬 수 있다. WLD(0)는 메모리 셀(105(1))의 선택 구성요소(T1)를 활성화시킬 수 있다. 커패시터(C1)는 제1 플레이트 및 제2 플레이트를 갖는다. 제1 메모리 셀(105(0))에서, 커패시터(C1)의 제1 플레이트는 플레이트 라인(CPNV(0))에 연결된다. 제2 메모리 셀(105(1))에서는, 커패시터(C1)의 제1 플레이트가 플레이트 라인(CPD)에 연결된다. 제1 및 제2 메모리 셀들(105(0) 및 105(1))에서, 커패시터(C1)의 제2 플레이트는 선택 구성요소(T1)에 연결된다. 선택 구성요소(T1)는 또한 디지트 라인(BLT)에 연결된다. 디지트 라인(BLC)은 기준 전압에 의해 구동된다.
이를테면 각각의 워드 라인들(예를 들어, 메모리 셀(105(0))의 경우 WLNV(0) 및 메모리 셀(105(1))의 경우 WLD(0))에 의해 활성화될 때, 커패시터(C1)의 제2 플레이트가 디지트 라인들(BLT)에 연결된다. 전술된 바와 같이, 디지트 라인(BLT)에 연결될 때, 메모리 셀들(105)에 액세스될 수 있다. 예를 들어, 메모리 셀들(105)의 저장된 상태가 판독될 수 있고/거나 메모리 셀들(105)이 기록되어 새로운 상태 또는 동일한 상태를 저장할 수 있다. 메모리 셀들(105)에 액세스(예를 들어, 판독 및/또는 기록)하기 위해서는 다양한 전압이 디지트 라인들(BLT) 및 플레이트 라인(CP)을 통해 커패시터(C1)의 플레이트에 인가될 수 있다. 일부 실시 예에서, 플레이트 라인(CPD)은 정전압에 결부되는 한편, 플레이트 라인들(CPNV)은 플레이트 라인들(CPNV)을 상이한 전압들로 구동하는 전압 드라이버에 연결된다. 플레이트 라인들(CPNV)은 NVRAM 기록 동작의 서로 다른 단계들 동안 서로 다른 전압들로 구동될 수 있다.
도 9b는 두 개의 메모리 셀(105(0) 및 105(1))을 이들 셀의 감지 증폭기(25)에의 연결과 함께 포함하는 예시적인 회로(904)의 개략도이다. 1T1C 구성에서, 메모리 셀들(105(0) 및 105(1))은 비트 라인(BLT)을 통해 감지 증폭기에 연결된다. 비트 라인(BLC)은 기준 전압에 연결된다. 일부 실시 예에서, 비트 라인(BLC)은 멀티플렉서(908) 또는 비트 라인 BLC에 상이한 기준 전압들의 연결을 가능하게 하는 다른 스위칭 디바이스를 통해 감지 증폭기에 연결된다. 여기서, 멀티플렉서(908)는 DRAM 액세스를 위한 제1 기준 전압 및 NVRAM 액세스를 위한 제2 기준 전압을 제공할 수 있다.
도 9c는 본 개시의 일 실시 예에 따른 도 9a의 예시적인 회로(900)를 포함하는 메모리 어레이(10)의 일 부분을 도시한다. 도 9c의 실시 예에서, 메모리 셀(105(0))은 메모리 셀(105(1)) 위에 수직으로 적층된다. 점선은 메모리 셀들(105(0) 및 105(1))의 대략적인 경계를 표시한다. 일부 실시 예에서, 도 9a의 메모리 셀들(105)은 4F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 여기서 F는 소정의 기술의 최소 피처들의 크기를 나타낸다.
메모리 어레이(10)의 도시된 부분은 베이스(미도시)에 의해 지지된다. 베이스는 반도체 물질을 포함할 수 있고; 예를 들어, 단결정질 실리콘을 포함하거나, 기본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 베이스는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 이에 제한되지는 않지만, 반도체 웨이퍼와 같은 벌크 반도체 물질들(단독으로 또는 다른 물질들을 포함하는 집합체들로) 및 반도체 물질 층들(단독으로 또는 다른 물질들을 포함하는 집합체들로)을 비롯한, 반도체 물질을 포함하는 임의의 구성을 의미한다. 용어 "기판(substrate)"은 이에 제한되지는 않지만, 상술한 반도체 기판들을 비롯한 임의의 지지 구조를 지칭한다. 몇몇 적용 예에서, 베이스는 집적 회로 제조와 연관된 하나 이상의 물질을 포함하는 반도체 기판에 대응할 수 있다. 그러한 물질들은, 예를 들어, 내화 금속 물질들, 배리어 물질들, 확산 물질들, 절연체 물질들 등 중 하나 이상을 포함할 수 있다.
메모리 셀들(105(0) 및 105(1))은 메모리 어레이 내 서로 공통 컬럼에 있다. 디지트 라인(BLT)은 메모리 셀들(105(0) 및 105(1)) 사이에 있고, 도 9c의 단면에 관해 페이지 안팎으로 연장된다. 디지트 라인(BLT)은 도 1, 도 2a 및 도 2b를 참조하여 상술된 유형의 감지 구성요소(25)와 연결될 수 있다. 디지트 라인(BLT)은 메모리 셀들(105(0) 및 105(1))에 의해 공유된다.
메모리 셀(105(0))은 제1 트랜지스터(T1)를 포함한다. 메모리 셀(105(0))은 제1 트랜지스터(T1) 위에 제1 커패시터(C1)를 포함한다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(114), 제2 플레이트(116) 및 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)을 포함한다. 도시된 실시 예에서, 제2 플레이트(116)는 용기 형상의 외측 플레이트이고, 제1 플레이트(114)는 용기 형상의 외측 플레이트로 연장되는 내측 플레이트이다. 다른 실시 예들에서, 제2 플레이트들(116)은 다른 구성들을 가질 수 있고, 제1 플레이트(114) 또한 다른 구성들을 가질 수 있다.
제1 플레이트(114)는 메모리 셀(105(0))의 제1 커패시터(C1) 위에 제공되는 플레이트 라인 구조(CPNV(0))와 연결된다. 도시된 실시 예에서, 제1 플레이트(114)는 플레이트 라인 구조(CPNV(0))와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조(CPNV(0))는 제1 플레이트(114)과 비교하여 상이한 조성을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있다. 도시된 실시 예에서, 워드 라인(WLNV(0))은 수평면을 따라 연장되고 제1 트랜지스터들(T1)의 게이트(130)를 포함한다. 제1 반도체 필라(128)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(116)로 위쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(132)을 포함하고, 반도체 필라(128) 내에 게이트 유전 물질(132)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(136 및 138)을 더 포함한다. 소스/드레인 영역(136)은 제1 커패시터(C1)의 제2 플레이트(116)와 연결되고, 소스/드레인 영역(138)은 디지트 라인(BLT)과 연결된다.
메모리 셀(105(1))은 제1 트랜지스터(T1) 아래에 제1 커패시터(C1)를 포함한다. 제1 트랜지스터(T1)는 제1 커패시터(C1)에 관해 수직으로 변위된다. 제1 커패시터(C1)는 제1 플레이트(115), 제2 플레이트(117) 및 제1 및 제2 플레이트들(115 및 117) 사이 유전 물질(119)을 포함한다.
도시된 실시 예에서, 제2 플레이트(117)는 용기 형상의 외측 플레이트이고, 제1 플레이트(115)는 용기 형상의 외측 플레이트로 연장되는 내측 플레이트이다. 다른 실시 예들에서, 제2 플레이트들(117)은 다른 구성들을 가질 수 있고, 제1 플레이트(115) 또한 다른 구성들을 가질 수 있다. 일례로, 제1 플레이트들(115 및 121)(플레이트 라인(CPD)에 연결되는)은 용기 형상일 수 있고, 제2 플레이트들(117(소스/드레인 영역(137)을 포함하는 필라(129)에 연결된) 및 123(소스/드레인 영역(149)을 포함하는 필라(141)에 연결된))은 용기 형상의 외측 플레이트들로 연장되는 내측 플레이트들일 수 있다.
제1 플레이트(115)는 메모리 셀(105(1))의 제1 커패시터(C1) 아래에 제공되는 플레이트 라인 구조(CPD)와 연결된다. 도시된 실시 예에서, 제1 플레이트(115)는 플레이트 라인 구조(CPD)와 공통 조성을 공유한다. 다른 실시 예들에서, 플레이트 라인 구조(CPD)는 제1 플레이트(115)과 비교하여 상이한 조성을 포함할 수 있다.
제1 트랜지스터(T1)는 제1 커패시터(C1)와 디지트 라인(BLT) 사이에 있다. 도시된 실시 예에서, 워드 라인(WLD(0))은 수평면을 따라 연장되고 제1 트랜지스터들(T1)의 게이트(131)를 포함한다. 제1 반도체 필라(129)는 디지트 라인(BLT)으로부터 제1 커패시터(C1)의 제2 플레이트(117)로 아래쪽을 향해 연장되고, 제1 트랜지스터(T1)는 그러한 제1 반도체 필라를 따른다.
제1 트랜지스터(T1)는 게이트 유전 물질(133)을 포함하고, 반도체 필라(129) 내에 게이트 유전 물질(133)을 따라 제1 채널 영역을, 그리고 반도체 필라 내에 채널 영역의 대향하는 측들 상에 소스/드레인 영역들(137 및 139)을 더 포함한다. 소스/드레인 영역(137)은 제1 커패시터(C1)의 제2 플레이트(117)와 연결되고, 소스/드레인 영역(139)은 디지트 라인(BLT)과 연결된다.
도시된 실시 예에서, 디지트 라인(BLT)을 통해 축(159)이 연장되고 이는 대칭면을 획정하는 것으로 고려될 수 있다. 메모리 셀(105(1))은 대칭면에 걸쳐 메모리 셀(105(0))의 실질적인 대칭 이미지인 것으로 고려될 수 있다. 용어 "실질적인 대칭 이미지(substantially mirror image)"는 메모리 셀(105(1))이 제조 및 측량의 합리적인 허용 오차 내에서 메모리 셀(105(0))의 대칭 이미지일 수 있다는 것을 나타내기 위해 이용된다.
도 10a는 본 개시의 일 실시 예에 따라 DRAM 메모리 셀로부터 NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 제한이 아닌 예로서, 도 10a는 논리 "1" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 10a의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 10a에서는 1T1C 구성을 구체적으로 참조하여 도시되어 있다.
처음에, 로우 디코더(20)는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않는다. 그에 따라, WLD 및 WLNV 신호 라인들 양자는 로우 레벨의 전압들을 갖는 것으로 어서션 해제된다. DRAM 메모리 셀의 C1 커패시터는 논리 값을 나타내는 전하를 저장한다. WLD 신호 라인이 어서션 해제되면, 저장된 전하가 DRAM 메모리 셀에 저장되도록 C1 커패시터가 비트 라인(BLT)에서 분리된다. 이러한 상태에서, 비트 라인들(BLT 및 BLC)의 전압은 프리차지 동작을 통해 비트 라인들 상에 확립될 수 있는 중간 전압에 있다. 처음 상태에서, CPNV 신호 라인은 어서션 해제되고 그에 따라 로우 전압에 있다.
시점 A에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLD 신호 라인을 어서션한다. 어서션된 WLD 신호 라인은 DRAM 메모리 셀의 T1 트랜지스터의 게이트에 하이 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다. 여기서, C1 커패시터에 저장된 전하가 DRAM 메모리 셀로부터 비트 라인들(BLT)로 전달된다. 도 10a의 예에서, DRAM 메모리 셀은 논리 "1"을 저장한다. 그에 따라, C1 커패시터가 T1 트랜지스터를 통해 비트 라인(BLT)에 연결될 때, BLT 전압은 소량 상승하고 BLC 전압은 기준 전압에 유지된다.
시점 B에서, 감지 증폭기(25)가 비트 라인들(BLT 및 BLC) 상의 전압들 간 차이에 의해 트리거된다. 감지 증폭기(25)의 동작을 통해, 비트 라인들(BLT 및 BLC) 간 작은 전압 차이가 증폭된다. 여기서, 처음에 소량 상승하였던 비트 라인(BLT)상의 전압이 감지 증폭기(25)에 의해 하이 전압으로 구동된다. 도 10a의 예에서, 감지 증폭기(25)는 BLT 신호 라인을 VCC로 구동한다. 또한, 기준 전압에 유지되었던 비트 라인(BLC)상의 전압이 감지 증폭기(25)에 의해 로우 전압으로 구동된다. 도 10a의 예에서, 감지 증폭기(25)는 BLC 신호 라인을 접지로 구동한다. 비트 라인들(BLT 및 BLC)을 각각 하이 전압 및 로우 전압으로 구동하는 감지 증폭기(25)는 DRAM 셀로부터 판독된 논리 값을 다시 DRAM 셀에 복원한다.
또한 비트 라인들(BLT 및 BLC)을 구동하는 감지 증폭기(25)는 DRAM 메모리 셀로부터 판독된 논리 값을 다른 위치에 제공할 수도 있다. 도 10a의 예에서, DRAM 메모리 셀로부터 판독된 논리 값은 대응하는 NVRAM 메모리 셀에 제공된다. 그에 따라, 시점 C에서, CPNV 신호 라인은 대응하는 NVRAM 메모리 셀에 저장될 비트 라인(BLT) 상에 존재하는 논리 값의 준비를 위해 하이 전압으로 구동된다. 도 10a의 예에서, CPNV 신호는 VCC로 구동된다. CPNV 신호 라인이 하이 전압으로 구동될 때, NVRAM 메모리 셀의 C1 커패시터에 하이 전압이 제공된다. 보다 구체적으로, 하이 전압이 C1 커패시터의 제1 플레이트(114)에 제공된다.
시점 C에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 어서션한다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트에 하이 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 BLT 신호 라인은 하이 전압에 유지되고 BLC 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에는 전압 차이가 존재하지 않는다. 그에 따라, 이때에는 비트 라인(BLT)으로부터 C1 커패시터로 전하가 전달되지 않는다. 그보다, C1 커패시터의 현재 논리 상태는 CPNV 라인이 토글(toggle)될 때까지 저장된 상태로 유지된다.
시점 E에서, CPNV 신호 라인이 로우 전압으로 구동된다. 도 10a의 예에서, CPNV 신호는 접지로 구동된다. 또한, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 계속해서 어서션한다. CPNV 신호 라인이 로우로 구동되고 WLNV 신호가 하이로 구동되면, CPNV 신호의 로우 전압이 NVRAM 메모리 셀의 C1 커패시터에 제공된다. 보다 구체적으로, 로우 전압이 C1 커패시터의 제1 플레이트(114)에 제공된다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트들에 하이 전압을 계속해서 제공한다. 언급된 바와 같이, 이러한 게이트 전압은 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다. 감지 증폭기(25)의 동작을 통해 BLT 신호 라인은 하이 전압에 유지되고 BLC 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T1 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)의 분극이 하이 레벨로 구동된다.
시점 F에서, 로우 디코더는 이러한 신호들을 로우 전압으로 구동함으로써 WLD 및 WLNV 신호들을 어서션 해제한다. 어서션 해제된 WLD 신호 라인은 DRAM 메모리 셀의 T1 트랜지스터의 게이트들에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 오프하고 그에 따라 DRAM 셀의 C1 커패시터를 비트 라인(BLT)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 DRAM 메모리 셀의 C1 커패시터에 복원된 전하가 DRAM 메모리 셀에 저장된 상태로 유지된다. 어서션 해제된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 오프하고 그에 따라 NVRAM 셀의 C1 커패시터를 비트 라인(BLT)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 NVRAM 메모리 셀에 C1 커패시터에 저장된 전하가 NVRAM 메모리 셀에 저장된 상태로 유지된다. 비트 라인(BLT)이 DRAM 및 NVRAM 셀들에서 분리되면, 이러한 신호 라인들은 그것들의 초기 상태들로 되돌아간다. 그 다음 메모리 동작이 DRAM 액세스인 경우, 비트 라인들(BLT 및 BLC)은 중간 전압으로 프리차지될 수 있다.
도 10b는 본 개시의 일 실시 예에 따라 DRAM 메모리 셀로부터 NVRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 도 10b의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 10b에서는 1T1C 구성을 구체적으로 참조하여 도시되어 있다. 도 10b의 메모리 동작은 도 10a의 메모리 동작과 유사하나; 도 10b에서 메모리 동작은 논리 "0" 값을 판독 및 기록한다. 그에 따라, 처음에, 로우 디코더는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않고 회로의 상태는 도 10a와 관련하여 상술된 바와 같다. 시점 A에서, 로우 디코더(20)는 C1 커패시터에 저장된 전하들을 비트 라인(BLT) 상으로 전달하기 위해 WLD에 하이 전압을 제공한다. 여기서, DRAM 메모리 셀이 논리 "0"을 저장하는 것에 기인해 BLC 전압은 기준 전압에 유지되고 BLT 전압은 소량 강하된다. 시점 B에서, 감지 증폭기(25)가 트리거되고 비트 라인(BLC) 상의 전압이 하이 전압으로 구동되고 비트 라인(BLT)상의 전압이 로우 전압으로 구동됨에 따라 DRAM 셀로부터 판독된 논리 값을 다시 DRAM 셀에 복원한다. 시점 C에서, CPNV 신호 라인은 대응하는 NVRAM 메모리 셀에 저장될 비트 라인(BLT) 상에 존재하는 논리 값의 준비를 위해 하이 전압으로 구동된다. 시점 D에서, 로우 디코더(20)는 NVRAM 메모리 셀의 C1 커패시터에 비트 라인(BLT) 상의 로우 전압에 의해 나타나는 논리 "0" 값을 저장하기 위해 WLNV 신호 라인을 하이 전압으로 구동한다. 시점 E에서, CPNV 신호 라인이 로우 전압으로 구동된다. 시점 F에서, 로우 디코더는 도 10a와 관련하여 상술된 바와 같이 DRAM 및 NVRAM 메모리 셀들에서 비트 라인(BLT)을 분리하기 위해 WLD 및 WLNV를 어서션 해제한다.
도 11a는 본 개시의 일 실시 예에 따라 NVRAM 메모리 셀로부터 DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 제한이 아닌 예로서, 도 11a는 논리 "0" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 11a의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 11a에서는 1T1C 구성을 구체적으로 참조하여 도시되어 있다.
처음에, 로우 디코더(20)는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않는다. 그에 따라, WLD 및 WLNV 신호 라인들 양자는 로우 레벨의 전압들을 갖는 것으로 어서션 해제된다. DRAM 메모리 셀의 C1 커패시터는 논리 값을 나타내는 전하를 저장한다. WLNV 신호 라인이 어서션 해제되면, C1 커패시터에 의해 저장된 전하가 NVRAM 메모리 셀에 저장된 상태로 유지되도록 NVRAM 메모리 셀의 C1 커패시터가 비트 라인(BLT)에서 분리된다. NVRAM 판독 동작의 경우, 비트 라인들(BLT 및 BLC)의 프리차지는 일어나지 않는다. 그에 따라, 이러한 신호들은 로우 전압에 유지된다. 처음 상태에서, CPNV 신호 라인은 어서션 해제되고 그에 따라 로우 전압에 있다.
시점 A에서, CPNV 신호 라인은 NVRAM 메모리 셀로부터 판독될 C1 커패시터에 저장된 논리 값의 준비를 위해 하이 전압으로 구동된다. 도 11a의 예에서, CPNV 신호는 VCC로 구동된다. CPNV 신호 라인이 하이 전압으로 구동될 때, NVRAM 메모리 셀의 C1 커패시터에 하이 전압이 제공된다. 보다 구체적으로, 하이 전압이 C1 커패시터의 제1 플레이트(114)에 제공된다.
시점 B에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 어서션한다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트에 하이 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다. 여기서, C1 커패시터에 저장된 전하가 NVRAM 메모리 셀로부터 비트 라인(BLT)로 전달된다. 도 11a의 예에서, DRAM 메모리 셀은 논리 "0"을 저장한다. 그에 따라, C1 커패시터가 T1 트랜지스터를 통해 비트 라인(BLT)에 연결될 때, BLT 전압은 접지를 초과하여 소량 상승하고 BLC 전압은 BLT 라인상의 전압 상승보다 큰 기준 전압으로 상승한다.
시점 C에서, 감지 증폭기(25)가 비트 라인들(BLT 및 BLC) 상의 전압들 간 차이에 의해 트리거된다. 감지 증폭기(25)의 동작을 통해, 비트 라인들(BLT 및 BLC) 상의 작은 전압 차이가 증폭된다. 여기서, 처음에 비트 라인(BLT)보다 다량 상승하였던 비트 라인(BLC)상의 전압이 감지 증폭기(25)에 의해 하이 전압으로 구동된다. 도 11a의 예에서, 감지 증폭기(25)는 BLC 신호 라인을 VCC로 구동한다. 또한, 처음에 소량 상승되었던 비트 라인(BLT)상의 전압이 감지 증폭기(25)에 의해 로우 전압으로 구동된다. 도 11a의 예에서, 감지 증폭기(25)는 BLT 신호 라인을 접지로 구동한다. 시점 C 다음, 감지 증폭기(25)의 동작을 통해 BLC 신호 라인은 하이 전압에 유지되고 BLT 신호는 로우 전압에 유지된다.
비트 라인들(BLC 및 BLT)을 각각 하이 전압 및 로우 전압으로 구동하는 감지 증폭기(25)는 NVRAM 셀로부터 판독된 논리 값을 다시 NVRAM 셀에 복원한다. CPNV 라인의 전압이 하이 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에 전압 차이가 존재한다. 이러한 전압 차이 및 T1 트랜지스터의 동작을 통해, 제1 및 제2 플레이트들(114 및 116) 사이 강유전 물질(118)의 분극이 로우 레벨로 구동된다. 이러한 방식으로, 비트 라인(BLT) 상의 로우 전압에 의해 나타나는 논리 "0" 값이 NVRAM 메모리 셀의 C1 커패시터에 복원된다.
시점 D에서, CPNV 신호 라인이 로우 전압으로 구동된다. 도 11a의 예에서, CPNV 신호는 접지로 구동된다. 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLNV 신호 라인을 계속해서 어서션한다. CPNV 신호 라인이 로우로 구동되고 WLNV 신호가 하이로 구동되면, CPNV 신호의 로우 전압이 NVRAM 메모리 셀의 C1 커패시터에 제공된다. 보다 구체적으로, 로우 전압이 C1 커패시터의 제1 플레이트(114)에 제공된다. 어서션된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트에 하이 전압을 계속해서 제공한다. 언급된 바와 같이, 이러한 게이트 전압은 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다. 감지 증폭기(25)의 동작을 통해 BLC 신호 라인은 하이 전압에 유지되고 BLT 신호는 로우 전압에 유지된다. CPNV 라인의 전압이 로우 레벨에 있으면, CPNV 라인과 비트 라인(BLT) 간에는 전압 차이가 존재하지 않는다. 여기서, 이전에 C1 커패시터에 복원된 논리 상태가 저장된 상태로 유지된다.
또한 비트 라인들(BLT 및 BLC)을 구동하는 감지 증폭기(25)는 NVRAM 메모리 셀로부터 판독된 논리 값을 다른 위치에도 제공한다. 도 11a의 예에서, NVRAM 메모리 셀로부터 판독된 논리 값은 대응하는 DRAM 메모리 셀에 제공된다. 그에 따라, 시점 E에서, 로우 디코더(20)는 이러한 신호를 하이 전압으로 구동함으로써 WLD 신호 라인을 어서션한다. 어서션된 WLD 신호 라인은 DRAM 메모리 셀의 T1 트랜지스터의 게이트에 하이 전압을 제공한다. 이러한 게이트 전압은 DRAM 메모리 셀의 T1 트랜지스터를 턴 온하고 그에 따라 C1 커패시터를 비트 라인(BLT)에 연결시킨다.
시점 F에서, 로우 디코더는 이러한 신호들을 로우 전압으로 구동함으로써 WLD 및 WLNV 신호들을 어서션 해제한다. 어서션 해제된 WLNV 신호 라인은 NVRAM 메모리 셀의 T1 트랜지스터의 게이트에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 오프하고 그에 따라 NVRAM 셀의 C1 커패시터를 비트 라인(BLT)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 C1 커패시터에 복원된 전하가 NVRAM 메모리 셀에 저장된 상태로 유지된다. 어서션 해제된 WLD 신호 라인은 DRAM 메모리 셀의 T1 트랜지스터의 게이트에 로우 전압을 제공한다. 이러한 게이트 전압은 T1 트랜지스터를 턴 오프하고 그에 따라 DRAM 셀의 C1 커패시터를 비트 라인(BLT)에서 분리시킨다. 여기서, 감지 증폭기(25)의 동작을 통해 C1 커패시터에 저장된 전하가 DRAM 메모리 셀에 저장된 상태로 유지된다. 비트 라인들(BLT 및 BLC)이 DRAM 및 NVRAM 셀에서 분리되면, 이러한 신호 라인들은 그것들의 로우 전압으로 되돌아간다.
도 11b는 본 개시의 일 실시 예에 따라 NVRAM 메모리 셀로부터 DRAM 메모리 셀로 데이터를 복사하는 메모리 동작을 도시하는 타이밍도이다. 도 11b의 메모리 동작은 여기서 논의된 다양한 하이브리드 NVRAM/DRAM 구조 중 임의의 구조에서 발생할 수 있지만, 도 11b에서는 1T1C 구성을 구체적으로 참조하여 도시되어 있다. 제한이 아닌 예로서, 도 11b는 논리 "1" 값을 판독 및 기록하는 메모리 동작을 도시한다. 도 11b의 메모리 동작은 도 11a의 메모리 동작과 유사하나; 도 11b에서 메모리 동작은 논리 "1" 값을 판독 및 기록한다. 그에 따라, 처음에, 로우 디코더는 WLD 또는 WLNV 라인들 중 어느 것에도 신호를 인가하지 않고 회로의 상태는 도 11a와 관련하여 상술된 바와 같다. 시점 A에서, CPNV 신호 라인은 NVRAM 메모리 셀로부터 판독될 C1 커패시터에 저장된 논리 값의 준비를 위해 하이 전압으로 구동된다. 시점 B에서, 로우 디코더(20)는 C1 커패시터에 저장된 전하를 비트 라인(BLT) 상으로 전달하기 위해 WLNV에 하이 전압을 제공한다. 여기서, BLC 전압은 접지를 초과하여 기준 전압으로 상승하고 BLT 전압은 접지를 초과하여 BLC 라인상의 전압 상승에 비해 다량 상승한다. 시점 C에서, 감지 증폭기(25)가 트리거되고 비트 라인(BLC) 상의 전압이 로우 전압으로 구동되고 비트 라인(BLT)상의 전압이 하이 전압으로 구동된다. 시점 D에서, CPNV 신호 라인은 로우 전압으로 구동되고 BLT 라인상의 하이 전압에 의해 나타나는 논리 "1" 값이 NVRAM 메모리 셀의 C1 커패시터에 복원된다. 시점 E에서, 로우 디코더(20)는 NVRAM 셀로부터 판독된 논리 값을 DRAM 셀에 저장하기 위해 WLD를 하이 전압으로 구동한다.
도 4b, 도 5b, 도 6b 및 도 9b에 메모리 셀들(105)이 수직으로 적층되는 것으로 도시되었지만, 본 개시의 일부 실시 예에서는, 단일 층의 메모리 셀들이 메모리 어레이에 포함된다. 예를 들어, 일부 실시 예에서, 메모리 어레이는 그 위에 메모리 셀들(105)이 적층되지 않는 단일 층의 메모리 셀들(105)을 포함한다. 도 12는 그러한 평면 배열을 포함하는 예시적인 회로(1200)를 도시한다. 예시적인 회로(1200)는 본 개시의 일 실시 예에 따른 메모리 셀들(105)의 컬럼을 포함한다. 예시적인 회로(1200)는 DRAM 메모리 셀들(1204) 및 NVRAM 메모리 셀들(1208)을 포함한다. 회로(1200)는 워드 라인들(WLNV 및 WLD), 디지트 라인들(BLT 및 BLC) 및 감지구성요소(25)를 더 포함한다. 디지트 라인(BLT)은 감지 구성요소(25)의 감지 노드(A)에 연결되고 디지트 라인(BLC)은 감지 구성요소(25)의 감지 노드(B)에 연결된다. 워드 라인들, 디지트 라인들 및 감지 구성요소는 각각, 도 1을 참조하여 설명된 바와 같은 메모리 셀들(105), 워드 라인들(12), 디지트 라인들(15) 및 감지 구성요소(25)의 예들일 수 있다. 도 12에는 메모리 셀들(105)의 하나의 컬럼 및 여덟 개의 로우가 도시되어 있지만, 메모리 어레이는 도시된 것들에 따라 메모리 셀들의 많은 컬럼 및 로우를 포함할 수 있다.
메모리 셀들(105)은 커패시터들 및 선택 구성요소들과 같은 논리 저장 구성요소를 포함할 수 있다. NVRAM 메모리 셀들(105)(NVMC)에서, 메모리 셀들(105)의 커패시터들은 강유전 커패시터들일 수 있다. DRAM 메모리 셀들(105)에서, 메모리 셀들(105)의 커패시터들은 유전 커패시터들일 수 있다. 커패시터들은 디지트 라인들(BLT 및 BLC)에 연결 시 방전될 수 있다. 앞에서 설명된 것 처럼, 메모리 셀(105)의 커패시터들을 충전 또는 방전시킴으로써 다양한 상태가 저장될 수 있다. 메모리 셀(105)의 선택 구성요소들은 각각의 워드 라인에 의해 활성화될 수 있다. NVRAM 메모리 셀들(NVMC)은 각각의 워드 라인(WLNV)에 의해 활성화될 수 있다. DRAM 메모리 셀들(DMC)은 각각의 워드 라인(WLD)에 의해 활성화될 수 있다. NVRAM 메모리 셀들(NVMC)은 메모리 셀들의 액세스 동안 사용될 수 있는 플레이트 라인(CPNV)에 연결될 수 있다. DRAM 메모리 셀들(DMC)은 메모리 셀들(105)의 액세스 동안 사용될 수 있는 플레이트 라인(CPD)에 연결될 수 있다.
두 개의 트랜지스터 및 두 개의 커패시터를 갖는 메모리 셀들의 다양한 실시 예가 도 1 내지 도 12를 참조하여 개시되었다. 메모리 셀들의 일부 실시 예에서의 트랜지스터들은 각각의 반도체 필라로부터 각각 형성되는 수직 트랜지스터들일 수 있다. 커패시터들(C1 및 C2)의 제1 및 제2 플레이트들의 도전 물질들은 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유하는 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 비롯하여, 임의의 적합한 도전 물질들일 수 있다. 커패시터들(C1 및 C2)의 일부 또는 모든 플레이트는 서로 동일한 조성을 포함할 수 있거나, 서로 상이한 조성들을 포함할 수 있다.
여기서 논의된 NVRAM 메모리 셀들에서, 커패시터들(C1 및 C2)은 강유전 커패시터들이다. 커패시터들(C1 및 C2)의 강유전 물질들은 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예에서, 커패시터 유전 물질들은 강유전 물질을 포함할 수 있다. 예를 들어, 커패시터 유전 유전 물질들은 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 리드 지르코늄 티타네이트, 탄탈륨 산화물, 및 바륨 스트론튬 티타네이트로 이루어진 군으로부터 선택되는 하나 이상의 물질을 포함하거나 기본적으로 그러한 하나 이상의 물질로 이루어지거나, 그러한 하나 이상의 물질로 이루어질 수 있고, 그 내부에 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 가질 수 있다. 일부 실시 예에서 강유전 물질은 서로 동일한 조성을 포함할 수 있고, 다른 실시 예들에서는 서로 상이한 조성들을 포함할 수 있다.
플레이트 라인 구조(CP)는 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 비롯하여, 임의의 적합한 도전 물질을 포함할 수 있다.
반도체 필라들은 예를 들어, 실리콘 및 게르마늄 중 하나 또는 양자를 비롯하여 임의의 적합한 반도체 물질들을 포함할 수 있다. 소스/드레인 영역들 및 채널 영역은 임의의 적합한 도펀드들로 도핑될 수 있다. 일부 실시 예에서 소스/드레인 영역들은 대부분 n형으로 도핑될 수 있고, 다른 실시 예들에서는 대부분 p형으로 도핑될 수 있다.
워드 라인(WLNV 및 WLD) 및 디지트 라인들(BLT 및 BLC)은 예를 들어, 다양한 금속(예를 들어, 텅스텐, 타이타늄 등), 금속을 함유하는 합성물들(예를 들어, 질화 금속, 탄화 금속, 규화 금속 등) 및 도전성으로 도핑된 반도체 물질들(예를 들어, 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄 등) 등 중 하나 이상을 포함하여, 임의의 적합한 전기 도전 물질을 포함할 수 있다. 워드 라인들 및 디지트 라인들은 서로 동일한 조성을 포함할 수 있거나, 서로 상이한 조성들을 포함할 수 있다.
절연 물질은 여기에 개시된 메모리 셀들의 다양한 구성요소를 감쌀 수 있다. 그러한 절연 물질은 예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 보로포스포실리케이트 글래스, 스핀 온 유전체 등 중 하나 이상을 비롯하여; 임의의 적합한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시 예에서 절연 물질이 단일 동종 물질일 있지만, 다른 실시 예들에서 절연 물질은 둘 이상의 별개의 절연 조성을 포함할 수 있다.
도 13은 본 개시의 다양한 실시 예에 따른 유전 및/또는 강유전 메모리를 지원하는 메모리 어레이(10)를 포함하는 메모리(1300)의 일 부분의 블록도를 도시한다. 메모리 어레이(10)는 전자 메모리 장치로 지칭될 수 있고 메모리 제어기(40) 및 메모리 셀(105)을 포함하며, 이들은 여기서 논의된 다양한 실시 예를 참조하여 설명된 메모리 제어기(40) 및 메모리 셀(105)의 예들일 수 있다.
메모리 제어기(40)는 바이어싱 구성요소(1305) 및 타이밍 구성요소(1310)를 포함할 수 있고, 도 1에서 설명된 메모리 어레이(10)를 동작시킬 수 있다. 메모리 제어기(40)는 도 1 내지 도 12를 참조하여 설명된 워드 라인(12), 플레이트 라인들(CPD 또는 CPNV), 디지트 라인(15) 및 감지 구성요소(25)의 예들일 수 있는 워드 라인들(12), 커패시터 플레이트 바이어스 라인들(14), 디지트 라인들(15) 및 감지 구성요소(25)와 전기 통신할 수 있다. 메모리 어레이(10)의 구성요소들은 서로 전기 통신할 수 있고 도 1 내지 도 13을 참조하여 설명된 기능들을 수행할 수 있다.
메모리 제어기(40)는 워드 및 디지트 라인들에 전압들을 인가함으로써 워드 라인들(12) 또는 디지트 라인들(15)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소(1305)는 상술한 바와 같이 메모리 셀(105)을 판독 또는 기록하도록 메모리 셀(105)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 몇몇 경우, 메모리 제어기(40)는 도 1을 참조하여 설명된 바와 같이, 로우 디코더, 컬럼 디코더 또는 양자를 포함할 수 있다. 이것은 메모리 제어기(40)가 하나 이상의 메모리 셀(105)에 액세스할 수 있게 할 수 있다. 또한 바이어싱 구성요소(1305)가 감지 구성요소(25)의 동작을 위한 전압 전위들을 제공할 수도 있다.
메모리 제어기(40)는 또한 활성화 감지 구성요소(25)에 기초하여 강유전 및/또는 유전 메모리 셀(105)의 논리 상태를 결정하고, 강유전 메모리 셀(105)의 논리 상태를 강유전 메모리 셀(105)에 다시 기록할 수 있다.
몇몇 경우, 메모리 제어기(40)는 타이밍 구성요소(1310)를 사용하여 그것의 동작들을 수행 할 수 있다. 예를 들어, 타이밍 구성요소(1310)는 여기서 논의된 판독 및 기록과 같은 메모리 기능들을 수행하기 위한 스위칭 및 전압 인가를위한 타이밍을 비롯하여, 다양한 워드 라인 선택 또는 플레이트 라인 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우, 타이밍 요소(1310)는 바이어싱 구성요소(1305)의 동작들을 제어할 수 있다. 예를 들어, 메모리 제어기(40)는 바이어싱 구성요소(1305)를 제어하여 플레이트 라인(CP)에 판독 전압(VREAD)을 제공하여 메모리 셀, 디지트 라인들(BLT 및 BLC), 및 감지 구성요소(25)의 감지 노드(A) 및 감지 노드(B)의 전압을 변화시킬 수 있다. 플레이트 라인(CP)의 바이어싱 다음, 메모리 제어기(40)는 감지 구성요소(25)를 제어하여 감지 노드(A)의 전압을 감지 노드(B)의 전압과 비교할 수 있다.
전압 차를 결정하고 증폭 시, 감지 구성요소(25)는 메모리 어레이(10)가 일부인 전자 디바이스의 동작들에 따라 사용될 수 있는 상태를 래칭할 수 있다.
도 14는 본 개시의 다양한 실시 예에 따른 강유전 메모리를 지원하는 시스템(1400)을 도시한다. 시스템(1400)은 다양한 구성요소를 연결하거나 물리적으로 지원하기 위한 인쇄 회로 기판일 수 있거나 그것을 포함할 수 있는 디바이스(1405)를 포함한다. 디바이스(1405)는 컴퓨터, 노트북 컴퓨터, 랩탑, 태블릿 컴퓨터, 이동 전화기 등일 수 있다. 디바이스(1405)는 메모리 어레이(10)를 포함하며, 이는 도 1 내지 도 13을 참조하여 설명된 메모리 어레이(10)의 일례일 수 있다. 메모리 어레이(10)는 메모리 제어기(40) 및 메모리 셀(들)(105)을 포함할 수 있으며, 이들은 도 1 내지 도 13을 참조하여 설명된 메모리 제어기(40) 및 메모리 셀들(105)의 예들일 수 있다. 또한 디바이스(1405)는 프로세서(1410), BIOS 구성요소(1415), 주변 구성요소(들)(1420), 및 입력/출력 제어 구성요소(1425)를 포함할 수 있다. 디바이스(1405)의 구성요소들은 버스(1430)를 통해 서로 전기 통신할 수 있다.
프로세서(1410)는 메모리 제어기(40)를 통해 메모리 어레이(10)를 동작시키도록 구성될 수 있다. 몇몇 경우, 프로세서(1410)는 도 1 및 도 13을 참조하여 설명된 메모리 제어기(40)의 기능들을 수행할 수 있다. 다른 경우들에서, 메모리 제어기(40)는 프로세서(1410)로 통합될 수 있다. 프로세서(1410)는 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA) 또는 다른 프로그램 가능 논리 디바이스, 별개의 게이트 또는 트랜지스터 로직, 별개의 하드웨어 구성요소들일 수 있거나, 또는 그것은 이러한 유형들의 구성요소들의 조합일 수 있다. 프로세서(1410)는 여기에 설명된 바와 같은 다양한 기능을 수행하고 메모리 어레이(10)를 동작시킬 수 있다. 예를 들어, 프로세서(1410)는 메모리 어레이(10)에 저장된 컴퓨터 판독 가능한 명령들을 실행하여 디바이스(1405)가 다양한 기능 또는 작업을 수행하게 하도록 구성될 수 있다.
BIOS 구성요소(1415)는 펌웨어로서 동작되는 기본 입력/출력 시스템(BIOS, basic input/output system)을 포함하는 소프트웨어 구성요소일 수 있으며, 이는 시스템(1400)의 다양한 하드웨어 구성요소를 초기화 및 실행할 수 있다. 또한, BIOS 구성요소(1415)는 프로세서(1410)와 다양한 구성요소, 예를 들어, 주변 구성요소들(1420), 입력/출력 제어 구성요소(1425) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(1415)는 판독 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 구성요소(들)(1420)는 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스들을 위한 인터페이스일 수 있으며, 이는 디바이스(1405)에 통합된다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB (universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력/출력 제어 구성요소(1425)는 프로세서(1410)와 주변 구성요소(들)(1420), 입력 디바이스들(1435), 또는 출력 디바이스들(1440) 간의 데이터 통신을 관리할 수 있다. 또한 입력/출력 제어기 구성요소(1425)는 디바이스(1405)로 통합되지 않은 주변 디바이스들을 관리할 수 있다. 일부 경우에, 입력/출력 제어기 구성요소(1425)는 외부 주변 디바이스에 대한 물리적 연결 또는 포트를 나타낼 수 있다.
입력(1435)은 디바이스(1405) 또는 그것의 구성요소들로 입력을 제공하는 디바이스(1405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이의 인터페이스를 포함할 수 있다. 몇몇 경우, 입력(1435)은 주변 구성요소(들)(1420)를 통해 디바이스(1405)와 인터페이싱하는 주변 장치일 수 있거나 입력/출력 제어 구성요소(1425)에 의해 관리될 수 있다.
출력(1440)은 디바이스(1405) 또는 그것의 구성요소들 중 임의의 구성요소로부터 출력을 수신하도록 구성된 디바이스(1405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1440)의 예들은 디스플레이, 오디오 스피커들, 인쇄 기기, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 몇몇 경우, 출력(1440)은 주변 구성요소(들)(1420)를 통해 디바이스(1405)와 인터페이싱하는 주변 장치일 수 있거나 입력/출력 제어 구성요소(1425)에 의해 관리될 수 있다.
메모리 제어기(40), 디바이스(1405) 및 메모리 어레이(10)의 구성요소들은 그것들의 기능들을 수행하도록 설계된 회로망으로 구성될 수 있다. 이는 여기서 설명된 기능들을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들 또는 그 외 다른 활성 또는 비활성 요소들을 포함할 수 있다.
상기한 명세서, 도면들, 예들 및 데이터는 청구범위에서 정의되는 바와 같은 본 발명의 대표적인 실시 예의 구조 및 사용에 대한 완전한 설명을 제공한다. 청구된 발명의 다양한 실시 예가 특정 정도로, 또는 하나 이상의 개별적인 실시 예를 참조하여 상술되었지만, 당업자들은 본 발명의 사상 또는 범위에서 벗어나지 않고 개시된 실시 예들에 대한 많은 변형을 행할 수 있다. 그에 따라 다른 실시 예들이 고려된다. 상기한 설명에 포함되고 첨부한 도면들에 도시된 모든 사항은 특정 실시 예들에 대한 예시로만 해석되어야하며 제한적인 것으로 해석되어서는 안 된다. 세부 사항 또는 구조의 변경은 다음 청구범위에서 정의된 본 발명의 기본 요소들을 벗어나지 않고 이루어질 수 있다.

Claims (35)

  1. 장치로서,
    상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제1 메모리 셀;
    상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제2 메모리 셀;
    상기 제1 메모리 셀의 상기 제1 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제1 유전 커패시터에 선택 가능하게 연결되는 제1 비트 라인; 및
    상기 제1 메모리 셀의 상기 제2 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 제2 유전 커패시터에 선택 가능하게 연결되는 제2 비트 라인을 포함하는, 장치.
  2. 청구항 1에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인에 연결되는 감지 증폭기를 더 포함하는, 장치.
  3. 청구항 2에 있어서, 상기 감지 증폭기는 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 데이터를 전달하도록 구성되는, 장치.
  4. 청구항 1에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 관해 수직으로 변위된, 장치.
  5. 청구항 1에 있어서,
    상기 제1 메모리 셀의 상기 제1 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 제1 플레이트 라인 구조에 연결되고;
    상기 제1 메모리 셀들의 상기 제2 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 제1 플레이트 라인 구조에 연결되는, 장치.
  6. 청구항 5에 있어서,
    상기 제2 메모리 셀의 상기 제1 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 제2 플레이트 라인 구조에 연결되고;
    상기 제2 메모리 셀들의 상기 제2 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 상기 제2 플레이트 라인 구조에 연결되는, 장치.
  7. 청구항 6에 있어서,
    상기 제1 플레이트 라인 구조는 상기 제1 메모리 셀에 데이터가 기록될 때 상기 제1 플레이트 라인 구조상에 전압을 토글(toggle)하도록 구성된 전압 드라이버에 연결되고;
    상기 제2 플레이트 라인 구조는 정전압에 연결되는, 장치.
  8. 청구항 6에 있어서,
    상기 제1 메모리 셀은 상기 제1 메모리 셀의 상기 제1 강유전 커패시터를 상기 제1 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제1 메모리 셀의 상기 제2 강유전 커패시터를 상기 제2 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 강유전 커패시터에 관해 수직으로 변위되고 상기 제1 강유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 강유전 커패시터에 관해 수직으로 변위되고 상기 제2 커패시터의 상기 제2 플레이트에 연결되는, 장치.
  9. 청구항 8에 있어서,
    상기 제2 메모리 셀은 상기 제2 메모리 셀의 상기 제1 유전 커패시터를 상기 제1 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제2 메모리 셀의 상기 제2 유전 커패시터를 상기 제2 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 유전 커패시터에 관해 수직으로 변위되고 상기 제1 유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 유전 커패시터에 관해 수직으로 변위되고 상기 제2 유전 커패시터의 상기 제2 플레이트에 연결되는, 장치.
  10. 청구항 1에 있어서,
    상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제3 메모리 셀;
    상보적인 논리 값들을 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제4 메모리 셀;
    상기 제3 메모리 셀의 상기 제1 유전 커패시터에 그리고 상기 제4 메모리 셀의 상기 제1 강유전 커패시터에 선택 가능하게 연결되는 제3 비트 라인;
    상기 제3 메모리 셀의 상기 제2 유전 커패시터에 그리고 상기 제4 메모리 셀의 상기 제2 강유전 커패시터에 선택 가능하게 연결되는 제4 비트 라인; 및
    상기 제3 비트 라인 및 상기 제4 비트 라인에 연결되는 감지 증폭기를 더 포함하는, 장치.
  11. 청구항 10에 있어서,
    상기 제1 메모리 셀은 상기 제2 메모리 셀에 관해 수직으로 변위되고;
    상기 제2 메모리 셀은 상기 제3 메모리 셀에 관해 수직으로 변위되며;
    상기 제3 메모리 셀은 상기 제4 메모리 셀에 관해 수직으로 변위된, 장치.
  12. 청구항 10에 있어서,
    상기 제1 메모리 셀의 상기 제1 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 제1 플레이트 라인 구조에 연결되고;
    상기 제1 메모리 셀들의 상기 제2 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 상기 제1 플레이트 라인 구조에 연결되고;
    상기 제2 메모리 셀의 상기 제1 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 제2 플레이트 라인 구조에 연결되며;
    상기 제2 메모리 셀들의 상기 제2 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 상기 제2 플레이트 라인 구조에 연결되는, 장치.
  13. 청구항 12에 있어서,
    상기 제3 메모리 셀의 상기 제1 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 상기 제2 플레이트 라인 구조에 연결되고;
    상기 제3 메모리 셀들의 상기 제2 유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 유전 물질을 포함하며, 상기 제1 플레이트는 상기 제2 플레이트 라인 구조에 연결되고;
    상기 제4 메모리 셀의 상기 제1 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 제3 제1 플레이트 라인 구조에 연결되며;
    상기 제4 메모리 셀들의 상기 제2 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 상기 제3 플레이트 라인 구조에 연결되는, 장치.
  14. 청구항 13에 있어서,
    상기 제1 플레이트 라인 구조는 상기 제1 메모리 셀에 데이터가 기록될 때 상기 제1 플레이트 라인 구조상에 전압을 토글하도록 구성된 전압 드라이버에 연결되고;
    상기 제2 플레이트 라인 구조는 정전압에 연결되며;
    상기 제3 플레이트 라인 구조는 상기 제3 메모리 셀에 데이터가 기록될 때 상기 제3 플레이트 라인 구조상에 전압을 토글하도록 구성된 전압 드라이버에 연결되는, 장치.
  15. 청구항 13에 있어서,
    상기 제1 메모리 셀은 상기 제1 메모리 셀의 상기 제1 강유전 커패시터를 상기 제1 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제1 메모리 셀의 상기 제2 강유전 커패시터를 상기 제2 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 강유전 커패시터에 관해 수직으로 변위되고 상기 제1 강유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 강유전 커패시터에 관해 수직으로 변위되고 상기 제2 커패시터의 상기 제2 플레이트에 연결되고;
    상기 제2 메모리 셀은 상기 제2 메모리 셀의 상기 제1 유전 커패시터를 상기 제1 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제2 메모리 셀의 상기 제2 유전 커패시터를 상기 제2 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 유전 커패시터에 관해 수직으로 변위되고 상기 제1 유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 유전 커패시터에 관해 수직으로 변위되고 상기 제2 유전 커패시터의 상기 제2 플레이트에 연결되고;
    상기 제3 메모리 셀은 상기 제3 메모리 셀의 상기 제1 유전 커패시터를 상기 제3 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제3 메모리 셀의 상기 제2 유전 커패시터를 상기 제4 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 유전 커패시터에 관해 수직으로 변위되고 상기 제1 유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 유전 커패시터에 관해 수직으로 변위되고 상기 제2 유전 커패시터의 상기 제2 플레이트에 연결되며;
    상기 제4 메모리 셀은 상기 제4 메모리 셀의 상기 제1 강유전 커패시터를 상기 제3 비트 라인에 선택 가능하게 연결시키도록 구성된 제1 트랜지스터 및 상기 제4 메모리 셀의 상기 제2 강유전 커패시터를 상기 제4 비트 라인에 선택 가능하게 연결시키도록 구성된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 강유전 커패시터에 관해 수직으로 변위되고 상기 제1 강유전 커패시터의 상기 제2 플레이트에 연결되며, 상기 제2 트랜지스터는 상기 제2 강유전 커패시터에 관해 수직으로 변위되고 상기 제2 커패시터의 상기 제2 플레이트에 연결되는, 장치.
  16. 청구항 1에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀은 평면 구성으로 배열되는, 장치.
  17. 장치로서,
    논리 값을 나타내는 전하를 저장하도록 구성된 강유전 커패시터를 포함하는 제1 메모리 셀;
    논리 값을 나타내는 전하를 저장하도록 구성된 유전 커패시터를 포함하는 제2 메모리 셀;
    상기 제1 메모리 셀의 상기 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 유전 커패시터에 선택 가능하게 연결되는 제1 비트 라인; 및
    상기 제1 메모리 셀의 상기 강유전 커패시터에 그리고 상기 제2 메모리 셀의 상기 유전 커패시터에 선택 가능하게 연결되는 제2 비트 라인을 포함하는, 장치.
  18. 청구항 17에 있어서,
    상기 제1 비트 라인 및 상기 제2 비트 라인에 연결되는 감지 증폭기로서, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 데이터를 전달하도록 구성된, 상기 감지 증폭기를 더 포함하는, 장치.
  19. 청구항 17에 있어서, 상기 제1 메모리 셀의 상기 강유전 커패시터는 제1 강유전 커패시터이고, 상기 제1 메모리 셀은 상기 제1 강유전 커패시터에 의해 저장된 상기 논리 값에 상보적인 전하를 저장하도록 구성된 제2 강유전 커패시터를더 포함하는, 장치.
  20. 청구항 17 있어서, 상기 제2 메모리 셀의 상기 유전 커패시터는 제1 유전 커패시터이고, 상기 제2 메모리 셀은 상기 제1 유전 커패시터에 의해 저장된 상기 논리 값에 상보적인 전하를 저장하도록 구성된 제2 유전 커패시터를더 포함하는, 장치.
  21. 청구항 17에 있어서, 상기 제1 메모리 셀은 상기 제2 메모리 셀에 관해 수직으로 변위된, 장치.
  22. 청구항 17에 있어서,
    상기 제1 메모리 셀의 상기 강유전 커패시터는 제1 플레이트, 제2 플레이트 및 상기 제1 플레이트와 상기 제2 플레이트 사이에 배치되는 강유전 물질을 포함하며, 상기 제1 플레이트는 제1 플레이트 라인 구조에 연결되는, 장치.
  23. 방법으로서,
    상보적인 논리 값들을 통해 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계;
    상기 데이터 비트를 감지 증폭기에서 래칭하는 단계; 및
    상보적인 논리 값들을 통해 상기 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 포함하는, 방법.
  24. 청구항 23에 있어서,
    상기 감지 증폭기로부터의 상기 데이터 비트를 다시 상기 제1 메모리 셀에 기록하는 단계를 더 포함하는, 방법.
  25. 청구항 23에 있어서, 상기 제2 메모리 셀은 커패시터 플레이트 라인 구조를 포함하고 상기 데이터 비트를 상기 제2 메모리 셀에 기록하는 단계는 상기 커패시터 플레이트 라인 구조의 전압을 제1 전압과 제2 전압 사이에서 토글하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서, 상기 커패시터 플레이트 라인 구조에 상기 제1 전압이 인가될 때 상기 제1 강유전 커패시터에 제1 데이터 값이 기록되고, 상기 커패시터 플레이트 라인 구조에 상기 제2 전압이 인가될 때 상기 제2 강유전 커패시터에 제2 데이터 값이 기록되는, 방법.
  27. 방법으로서,
    상보적인 논리 값들을 통해 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 강유전 커패시터 및 제2 강유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계;
    상기 데이터 비트를 감지 증폭기에서 래칭하는 단계; 및
    상보적인 논리 값들을 통해 상기 데이터 비트를 나타내는 전하들을 저장하도록 구성된 제1 유전 커패시터 및 제2 유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 포함하는, 방법.
  28. 청구항 27에 있어서,
    상기 감지 증폭기로부터의 상기 데이터 비트를 다시 상기 제1 메모리 셀에 기록하는 단계를 더 포함하는, 방법.
  29. 청구항 28에 있어서, 상기 제1 메모리 셀은 커패시터 플레이트 라인 구조를 포함하고 상기 데이터 비트를 다시 상기 제1 메모리 셀에 기록하는 단계는 상기 커패시터 플레이트 라인 구조의 전압을 제1 전압과 제2 전압 사이에서 토글하는 단계를 포함하는, 방법.
  30. 청구항 29에 있어서, 상기 커패시터 플레이트 라인 구조에 상기 제1 전압이 인가될 때 다시 상기 제1 강유전 커패시터에 제1 데이터 값이 기록되고, 상기 커패시터 플레이트 라인 구조에 상기 제2 전압이 인가될 때 상기 상기 제2 강유전 커패시터에 제2 데이터 값이 다시 기록되는, 방법.
  31. 방법으로서,
    논리 값을 통해 데이터 비트를 나타내는 전하를 저장하도록 구성된 유전 커패시터를 포함하는 제1 메모리 셀로부터 상기 데이터 비트를 판독하는 단계;
    상기 데이터 비트를 감지 증폭기에서 래칭하는 단계; 및
    논리 값을 통해 데이터 비트를 나타내는 전하를 저장하도록 구성된 강유전 커패시터를 포함하는 제2 메모리 셀에 상기 감지 증폭기로부터의 상기 데이터 비트를 기록하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서,
    상기 감지 증폭기로부터의 상기 데이터 비트를 다시 상기 제1 메모리 셀에 기록하는 단계를 더 포함하는, 방법.
  33. 청구항 31에 있어서, 상기 제2 메모리 셀은 커패시터 플레이트 라인 구조를 포함하고 상기 데이터 비트를 상기 제2 메모리 셀에 기록하는 단계는 상기 커패시터 플레이트 라인 구조의 전압을 제1 전압과 제2 전압 사이에서 토글하는 단계를 포함하는, 방법.
  34. 청구항 31에 있어서, 상기 제2 메모리 셀의 상기 강유전 커패시터는 제1 강유전 커패시터이고, 상기 제2 메모리 셀은 상기 제1 강유전 커패시터에 의해 저장된 상기 논리 값에상보적인 전하를 저장하도록 구성된 제2 강유전 커패시터를더 포함하는, 방법.
  35. 청구항 31에 있어서, 상기 제1 메모리 셀의 상기 유전 커패시터는 제1 유전 커패시터이고, 상기 제1 메모리 셀은 상기 제1 유전 커패시터에 의해 저장된 상기 논리 값에 상보적인 전하를 저장하도록 구성된 제2 유전 커패시터를더 포함하는, 방법.
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