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CN114188320A - 半导体结构和半导体结构的制造方法 - Google Patents

半导体结构和半导体结构的制造方法 Download PDF

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CN114188320A
CN114188320A CN202010962377.0A CN202010962377A CN114188320A CN 114188320 A CN114188320 A CN 114188320A CN 202010962377 A CN202010962377 A CN 202010962377A CN 114188320 A CN114188320 A CN 114188320A
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transistor
memory
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semiconductor
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朱煜寒
廖楚贤
应战
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Changxin Memory Technologies Inc
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Abstract

本发明实施例提供一种半导体结构及半导体结构的制作方法，包括：字线；位于字线两侧的第一位线和第二位线以及第一存储结构和第二存储结构，第一位线和第二位线通过晶体管分别与第一存储结构和第二存储结构相连，第一位线的延伸方向与字线的延伸方向垂直。如此，能够在增大存储器的存储容量的同时，减少字线与第一位线的相互干扰，提高存储器的稳定性。

Description

半导体结构和半导体结构的制造方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构和半导体结构的制造方法。
背景技术
半导体结构中的存储器是用来存储数据信息的记忆部件，随机存储器分为静态随机存储器和动态随机存储器。动态随机存储器通常包括电容器以及与电容器连接的晶体管，电容器用来存储代表存储信息的电荷，晶体管是控制电容器的电荷流入和释放的开关。在写入数据时字线给出高电平，晶体管导通，位线向电容器充电。读出时字线同样给出高电平，晶体管导通，电容器放电，使位线获得读出信号。
然而，随着存储器工艺技术的不断发展，通过缩小存储器的尺寸来增加存储容量变的越来越困难。
发明内容
本发明实施例解决的技术问题为提供一种半导体结构和半导体结构的制造方法，解决存储器容量较小的问题。
为解决上述问题，本发明实施例提供一种半导体结构，包括：字线；位于所述字线两侧的第一位线和第二位线以及第一存储结构和第二存储结构，所述第一位线和所述第二位线通过晶体管分别与所述第一存储结构和所述第二存储结构相连；所述第一位线的延伸方向与所述字线的延伸方向垂直。
另外，所述晶体管为垂直晶体管，且所述晶体管包括第一晶体管和第二晶体管，所述第一晶体管的两端分别与所述第一位线和所述第一存储结构相连，所述第二晶体管的两端分别与所述第二位线和所述第二存储结构相连。
另外，所述第一位线和所述第二存储结构位于所述晶体管的一侧，所述第二位线和所述第一存储结构位于所述晶体管的另一侧。
另外，同一所述字线连接的晶体管与所述第一存储结构或所述第二存储结构中的一者相连接。
另外，所述第一存储结构对应的所述字线和所述第二存储结构对应的所述字线交替排列。
另外，所述半导体结构还包括：第一存储节点接触和第二存储节点接触；所述第一存储结构通过所述第一存储节点接触与所述晶体管的所述源极或漏极连接，所述第二存储结构通过所述第二存储节点接触与所述晶体管的所述源极或漏极连接。
另外，所述第一存储节点接触与所述第二位线在同一层上，所述第二存储节点接触与所述第一位线在同一层上。
另外，所述半导体结构还包括：第一位线节点接触和第二位线节点接触；所述第一位线通过所述第一位线节点接触与所述晶体管的源极或漏极连接，所述第二位线通过所述第二位线节点接触与所述晶体管的源极或漏极连接。
另外，所述字线、所述第一位线、所述第二位线、所述第一存储结构和所述第二存储结构分别位于不同的层中。
另外，所述第一位线和所述第二位线的延伸方向相同。
本发明实施例还提供一种半导体结构的制造方法，包括：提供基底，在所述基底上形成第一存储结构；在所述第一存储结构上形成第二位线；在所述第二位线上形成晶体管和字线，所述晶体管包括源极、漏极以及沟道区，所述晶体管的所述沟道区与所述字线相连；在所述晶体管和所述字线上形成第一位线；在所述第一位线上形成第二存储结构；其中，所述第一位线和所述第二位线通过所述晶体管分别与所述第一存储结构和所述第二存储结构相连；所述第一位线的延伸方向与所述字线的延伸方向垂直。
另外，形成所述第一存储结构后，还形成第一存储节点接触；以及形成所述第二存储结构前，还形成第二存储节点接触。
另外，形成所述第一位线的步骤包括：在所述晶体管和所述字线上形成第一绝缘层，在所述第一绝缘层上形成第一沟槽，在所述第一沟槽中形成第一位线；形成所述第二位线的步骤包括：在所述第一存储结构上形成第二绝缘层，在所述第二绝缘层上形成第二沟槽，在所述第二沟槽中形成第二位线。
另外，形成所述栅极和所述字线的步骤包括：在所述晶体管一端的所述源极或所述漏极上形成半导体柱；在所述半导体柱的侧壁上形成栅介质层；在所述栅介质层外围形成所述字线，所述字线暴露所述半导体柱另一端的侧壁和顶部。
另外，形成所述晶体管另一端的所述源极或所述漏极的步骤包括：填充所述字线以及所述半导体柱间的间隙，形成隔离层，所述隔离层露出所述半导体柱的顶部；在被露出的所述半导体柱的顶部进行离子注入，形成所述晶体管另一端的所述源极或所述漏极。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：本发明实施例提供的半导体结构具有分别位于晶体管的两侧的第一存储结构和第二存储结构，以及分别位于晶体管的两侧的第一位线和第二位线，相比于单层结构的存储器，本实施例的存储器内部的空间得到了更为充分的利用，进而增大存储容量，提高存储器的性能。另外，字线的延伸方向与第一位线的延伸方向垂直，如此字线与第一位线的干扰最小，存储器的稳定性最好。
另外，第一存储节点接触与第二位线位于同层，第二存储节点接触与第一位线位于同层，如此能够进一步节省存储器内部的空间，缩小存储器的尺寸。
另外，第一存储结构对应的字线和第二存储结构对应的字线交替排列，因此，第一存储结构之间以及第二存储结构之间的排列更为紧密，能进一步提高存储容量。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1为本发明第一实施例提供的半导体结构的示意图；
图2至图28为本发明第二实施例提供的半导体结构的制造方法各步骤对应的结构示意图。
具体实施方式
本发明实施提供一种半导体结构及半导体结构的制造方法。该半导体结构具有位于字线两侧的第一存储结构和第二存储结构，以及位于字线两侧的第一位线和第二位线，且第一位线与第二位线的延伸方向相同，第一位线的延伸方向与字线的延伸方向垂直。因此，能够在提高存储容量的同时，降低字线与第一位线、第二位线之间的相互干扰，提高存储器的稳定性。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明第一实施例提供一种半导体结构，图1为本实施例提供的半导体结构的示意图。
参考图1，半导体结构包括：字线100；位于字线100两侧的第一位线101和第二位线102以及第一存储结构103和第二存储结构104，第一位线101和第二位线102通过晶体管105分别与第一存储结构103和第二存储结构104相连。第一位线101的延伸方向与字线100的延伸方向垂直。
以下将结合附图进行详细说明。
参考图1，晶体管105为垂直晶体管，字线100包覆晶体管105的中部，且字线100与晶体管105的沟道区(图中未示出)相连，用于控制晶体管105的开启和关闭。
晶体管105的两端为源极107或漏极108。
晶体管105包括第一晶体管和第二晶体管，第一晶体管的两端分别与第一位线101和第一存储结构103相连，第二晶体管的两端分别与第二位线102和第二存储结构104相连。
本实施例中，第一晶体管的源极107与第一存储结构103相连，第一晶体管的漏极108与第一位线101相连。第二晶体管的源极107与第二存储结构104相连，第二晶体管的漏极108与第二位线102相连。
在其他实施例中，第一晶体管的漏极也可与第一存储结构相连，第一晶体管的源极与第一位线相连。第二晶体管的漏极也可与第二存储结构相连，第二晶体管的源极与第二位线相连。
第一位线101和第二存储结构104位于晶体管105的一侧，第二位线102和第一存储结构103位于晶体管105的另一侧。
第一存储结构103和第二存储结构104位于晶体管105的两侧，能够增加存储结构的数量，进而获得更大的存储容量。
本实施例中，第二位线102和第一存储结构103位于不同层上，第一位线101和第二存储结构104位于不同层上；且第二位线102位于比第一存储结构103更靠近晶体管105的一层。第一位线101位于比第二存储结构104更靠近晶体管105的一层，在其他实施例中，第二存储结构可位于比第一位线更靠近晶体管的一层，第一存储结构可位于比第二位线更靠近晶体管的一层。
本实施例中，同一字线100连接的晶体管105与第一存储结构103和第二存储结构104中的一者相连接。
具体的，字线100、第一位线101、第二位线102、第一存储结构103和第二存储结构104分别位于不同的层中。多个字线100位于同一层中，多个第一位线101和多个第二存储结构104位于字线100所在层的一侧，多个第二位线102和多个第一存储结构103位于字线100所在层的另一侧；且多个第一位线101位于同一层中，多个第二存储结构104位于同一层中，多个第二位线102位于同一层中，多个第一存储结构103位于同一层中。同一字线100连接多个晶体管105，且同一字线100连接的晶体管105只连接第一存储结构103或只连接第二存储结构104；相应的，同一字线100连接的晶体管105只连接第一位线101或第二位线102。
本实施例中，第一存储结构103对应的字线100和第二存储结构104对应的字线100交替排列。
具体的，多个字线100在同一层中等间距平行排布，对应第一存储结构103的字线100和对应第二存储结构104的字线100交替排列。因此，多个第一存储结构103之间的排列以及多个第二存储结构104之间的排列更为紧密，存储器内部的空间利用率更高，得到的存储容量更大。在其他实施例中，第一存储结构对应的字线和第二存储结构对应的字线也可不交替排列，即多个与第一存储器对应的字线相邻排列或多个与第二存储器对应的字线相邻排列。
可以理解的是，在其他实施例中，与同一字线连接的相邻晶体管分别与第一存储结构和第二存储结构连接，即同一字线同时对应第一存储结构和第二存储结构。相应的，同一字线同时对应第一位线和第二位线。
进一步的，在其他实施例中，连接第一存储结构的晶体管与连接第二存储结构的晶体管交错排列。
本实施例中，第一存储结构103与第二存储结构104在字线100排列的平面上的正投影相互交错或相互分立，以进一步增大排列密度。
本实施例中，第一位线101与第二位线102的延伸方向相同，字线100的延伸方向与第一位线101的延伸方向呈90度夹角。字线100的延伸方向还与第二位线102的延伸方向呈90度夹角。第一位线101与第二位线102的延伸方向相同，可以简化工艺，降低制造难度；当字线100与第一位线101夹角为90度时，可以减少字线100与第一位线101以及第二位线102之间的交叠面积，从而减少字线100与第一位线101以及第二位线102之间的相互干扰。如此，即使存储器内部各结构排列紧密，存储器依然能保持较好的稳定性。
本实施例的半导体结构还包括：第一存储节点接触109和第二存储节点接触110；第一存储结构103通过第一存储节点接触109与晶体管105的源极107或漏极108连接，第二存储结构104通过第二存储节点接触110与晶体管105的源极107或漏极108连接。
本实施例中，第一存储节点接触109与第二位线102在同一层上，第二存储节点接触110与第一位线101在同一层上。如此，可以进一步充分利用存储器内部的空间，缩小存储器的体积。在其他实施例中，第一存储节点接触也可不与第二位线在同一层上，第二存储节点接触也可不与第一位线在同一层上。
本实施例的半导体结构还包括：第一位线节点接触(图中未示出)和第二位线节点接触(图中未示出)；第一位线101通过第一位线节点接触与晶体管105的源极107或漏极108连接，第二位线102通过第二位线节点接触与晶体管105的源极107或漏极108连接。
本实施例中，晶体管105的源极107和漏极108的材料包括：N型半导体或P型半导体。
字线100材料包括：钽、钨、氮化钽、氮化钛或其他低电阻金属。
第一位线101包括：导电层、绝缘层、位线接触层等结构，导电层的材料包括钽、钨、氮化钽、氮化钛等导电材料，位线接触层的材料包括多晶硅等导电材料，绝缘层的材料包括氮化硅或碳氮化硅等绝缘材料。
第二位线102包括：导电层、绝缘层、位线接触层等结构，导电层的材料包括钽、钨、氮化钽、氮化钛等导电材料，位线接触层的材料包括多晶硅等导电材料，绝缘层的材料包括氮化硅或碳氮化硅等绝缘材料。
本实施例中，第一位线101与第二位线102的结构及材料相同。在其他实时例中，第一位线与第二位线的结构及材料也可以不同。
第一存储结构103可以为电容存储、磁存储结构、电阻存储结构或者铁电存储等存储结构。
第二存储结构104可以为电容存储、磁存储结构、电阻存储结构或者铁电存储等存储结构。
本实施例中，第一存储结构103和第二存储结构104相同。在其他实施例中，第一存储结构和第二存储结构也可以不相同。
第一存储节点接触109的材料为导电材料，比如可以为多晶硅，锗化硅等。
第二存储节点接触110的材料为导电材料，比如可以为多晶硅，锗化硅等。
本实施例中，第一存储节点接触109和第二存储节点接触110的材料相同。在其他实施例中，第一存储节点接触和第二存储节点接触的材料也可以不同。
第一位线节点接触的材料为导电材料，比如可以为多晶硅，锗化硅等。
第二位线节点接触的材料为导电材料，比如可以为多晶硅，锗化硅等。
本实施例中，第一位线节点接触和第二位线节点接触的材料相同。在其他实施例中，第一位线节点接触和第二位线节点接触的材料也可以不同。
综上所述，本实施例提供的半导体结构具有分别位于字线100的两侧的第一存储结构103和第二存储结构104，以及分别位于字线100两侧的第一位线101和第二位线102；且第一存储结构103对应的字线100和第二存储结构104对应的字线100交替排列；且字线的延伸方向与第一位线及第二位线的延伸方向垂直。如此，能够充分利用存储器内部的空间，进而增大存储容量，且降低字线与第一位线和第二位线的相互干扰，提高存储器的稳定性。
本发明第二实施例提供一种半导体结构的制造方法，该制造方法可以用于制造第一实施例中的半导体结构。图2至图28为该方法各步骤对应的结构示意图。以下将结合附图进行详细说明。
结合参考图2和图3，图3为图2的半导体结构的俯视图，提供基底200，在基底200上形成第一存储结构201。
基底200的材料可以为绝缘材料，比如氧化硅或氮化硅等；基底200的材料也可以为半导体材料，比如单晶硅，氮化镓，砷化镓等。
第一存储结构201可以为电容存储、磁存储、电阻存储或铁电存储等存储结构。电容结构可以为沟槽式电容，包括：上电极板、下电极板以及介电层等结构。
结合参考图4至图7，图5为图4的半导体结构的俯视图，图7为图6的半导体结构的俯视图，在第一存储结构201(参考图2-图3)上形成第二位线203；在第一存储结构201上形成第一存储节点接触204。
形成第二位线203的步骤包括：在第一存储结构201上形成第二绝缘层202，在第二绝缘层202上形成第二沟槽，在第二沟槽中形成第二位线203。
具体的，结合参考图4和图5，在第一存储结构201上沉积一层绝缘材料，形成第二绝缘层202。
本实施例采用化学气相沉积法或物理气相沉积法形成第二绝缘层202，化学气相沉积法和物理气相沉积法的沉积速度快。在其他实施例中，也可采用其他沉积技术。第二绝缘层202的材料可以为二氧化硅、氮化硅或碳氮化硅。
结合参考图6和图7，在第二绝缘层202上形成第二沟槽，填充第二沟槽，在第二沟槽中形成第二位线203。
形成第一存储节点接触204的步骤包括：在第二绝缘层202上形成接触孔，在接触孔中填充多晶硅等导电材料，形成第一存储节点接触204。第一存储节点接触204与第一存储结构201电连接。
具体的，第一存储节点接触204位于第一存储结构201的中心轴线上，第一存储节点接触204为等间距阵列排列，第二位线203为等间距平行排列，第二位线203和第一存储节点接触204交替分布，此种排列方式可以增大存储结构的排布密度，进而增大存储容量。
结合参考图8至图23，在第二位线203(参考图6-图7)上形成晶体管209(参考图28)和字线205，晶体管209包括源极207、漏极208以及沟道区(图中未示出)，沟道区位于源极207和漏极208之间，字线205与晶体管209的沟道区相连，用于控制晶体管209的开启和闭合。
具体的，结合参考图8和图9，图9为图8的半导体结构的俯视图。在第二绝缘层202上形成硅层211。
参考图10和图11，图11为图10的半导体结构的俯视图。通过形成多个分立的条状结构，对条状结构进行源漏离子注入，从而形成初始源极条状结构212和初始漏极条状结构213，且初始源极条状结构212和初始漏极条状结构213交替排列。
本实施例中，源离子或漏离子的种类及浓度相同。形成的初始源极条状结构212和初始漏极条状结构213为N型半导体或P型半导体。初始源极条状结构212位于第一存储节点接触204上方，初始漏极条状结构213位于第二位线203上方。
结合参考图12和图13，图13为图12的半导体结构的俯视图。对初始源极条状结构212和初始漏极条状结构213进行图形化，形成独立柱状结构的源极207和漏极208。
本实施例中，晶体管209(参考图28)下端的源极207与第一存储节点接触204(参考图6-图7)电连接，另一晶体管209下端的漏极208与第二位线202(参考图6-图7)电连接。在其他实施中，晶体管下端的源极也可与第二位线电连接，另一晶体管下端的漏极也可与第一存储节点接触电连接。
结合参考图14至图21，形成字线305的步骤包括：在晶体管209(参考图28)一端的源极207(参考图12-图13)或漏极208(参考图12-图13)上形成半导体柱214；在半导体柱214的侧壁上形成栅介质层216；在栅介质层216外围形成字线205，字线205暴露半导体柱214另一端的侧壁和顶部。
具体的，结合参考图14和图15，图15为图14的半导体结构的俯视图。用绝缘材料填充源极207和漏极208之间的间隙，形成第三绝缘层215，第三绝缘层215露出源极207和漏极208的顶部。在源极207和漏极208上形成半导体柱214。
半导体柱214与晶体管209下端的源极207或漏极208连接。
本实施例中，半导体柱214的材料为硅。在其他实施例中，半导体柱的材料可以为锗或其它半导体材料。
本实施例中形成半导体柱214的步骤为：在第三绝缘层215上沉积一层半导体材料，对半导体材料进行图形化，形成半导体柱214。如此，半导体柱214的形成速度更快。
结合参考图16和图17，图16为图17的半导体结构的俯视图，在半导体柱214(参考图14-图15)的侧壁和上表面以及第三绝缘层215的上表面沉积栅介质材料，形成覆盖半导体柱214侧壁的栅介质层216。
结合参考图18和图19，图19为图18的半导体结构的俯视图，在第三绝缘层215上形成一层栅极材料，对栅极材料进行图形化，形成分立的字线205。字线205的延伸方向与第二位线203的延伸方向垂直。
字线205只覆盖半导体柱214(参考图14-图15)的一部分，而暴露出半导体柱214另一端侧壁和顶部的栅介质材料。
结合参考图20和图21，图21为图20的半导体结构的俯视图。去除第三绝缘层215上表面的栅介质材料，以及被字线205暴露的栅介质材料，暴露出字线上方的半导体柱214。
结合参考图22和图23，图23为图24的半导体结构的俯视图。形成晶体管209(参考图28)另一端的源极207或漏极208的步骤包括：填充字线205以及半导体柱214间的间隙，形成隔离层217，隔离层217露出半导体柱214(参考图22-23)的顶部；在被露出的半导体柱214的顶部进行源漏离子注入，形成晶体管209(参考图28)另一端的源极207或漏极208。
隔离层217的材料为绝缘材料，比如为二氧化硅或氮化硅。
本实施例中，源离子和漏离子的种类和浓度相同，在其他实施例中，源离子和漏离子的种类或浓度也可不同。
结合参考图24和图25，图25为图24的半导体结构的俯视图。在晶体管209(参考图28)和字线205(参考图20-图21)上形成第一位线219，第一位线219的延伸方向与字线205的延伸方向垂直。
形成第一位线219的步骤包括：在晶体管209和字线205上形成第一绝缘层218，在第一绝缘层218上形成第一沟槽，在第一沟槽中形成第一位线219。
本实施例中采用化学气相沉积或物理气相沉积形成第一绝缘层218，在其他实施例中也可采用其他沉积技术。
通过刻蚀形成第一沟槽，在第一沟槽中填充材料，形成第一位线219。本实施例中，第一位线219部分位于第一沟槽中，部分高于第一沟槽。在其他实施例中，第一位线也可完全位于第一沟槽内。
本实施例中，第一位线219与晶体管209的上端的漏极208(参考图22-图23)电连接。在其他实施例中，第一位线也可与晶体管的上端的源极电连接。
在第一绝缘层218上形成接触孔，在接触孔内形成第二存储节点接触220。本实施例中，第二存储节点接触220部分位于接触孔内，部分高于接触孔。在其他实施例中，第二存储节点接触也可完全位于接触孔内。
第二存储节点接触220与晶体管209的上端的源极207(参考图22-图23)电连接。在其他实施例中，第二存储节点接触也可与晶体管的上端的漏极电连接。
结合图26和图27，图27为图26的半导体结构的俯视图。在第一位线219上形成第二存储结构221。
参考图28，图28为按照本实施例的制造方法制造的半导体结构。第一位线219和第二位线203通过晶体管209分别与第一存储结构201和第二存储结构221相连，且第一存储结构201与第二存储结构221交错排列；如此，能够充分利用存储器内部的空间，提高存储容量，进而提高存储器的性能。另外，第一位线219的延伸方向与第二位线203的延伸方向相同，第一位线219的延伸方向与字线205的延伸方向垂直；如此，字线205与第一位线219及第二位线203的交叠面积最小，干扰最小。因此，在提高存储容量的同时，存储器也能保持较好的稳定性。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
字线；
位于所述字线两侧的第一位线和第二位线以及第一存储结构和第二存储结构，所述第一位线和所述第二位线通过晶体管分别与所述第一存储结构和所述第二存储结构相连；
所述第一位线的延伸方向与所述字线的延伸方向垂直。
2.根据权利要求1所述的半导体结构，其特征在于，所述晶体管为垂直晶体管，且所述晶体管包括第一晶体管和第二晶体管，所述第一晶体管的两端分别与所述第一位线和所述第一存储结构相连，所述第二晶体管的两端分别与所述第二位线和所述第二存储结构相连。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一位线和所述第二存储结构位于所述晶体管的一侧，所述第二位线和所述第一存储结构位于所述晶体管的另一侧。
4.根据权利要求3所述的半导体结构，其特征在于，同一所述字线连接的所述晶体管与所述第一存储结构和所述第二存储结构中的一者相连接。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一存储结构对应的所述字线和所述第二存储结构对应的所述字线交替排列。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：第一存储节点接触和第二存储节点接触；所述第一存储结构通过所述第一存储节点接触与所述晶体管的源极或漏极连接，所述第二存储结构通过所述第二存储节点接触与所述晶体管的源极或漏极连接。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一存储节点接触与所述第二位线在同一层上，所述第二存储节点接触与所述第一位线在同一层上。
8.根据权利要求1所述的半导体结构，其特征在于，还包括：第一位线节点接触和第二位线节点接触；所述第一位线通过所述第一位线节点接触与所述晶体管的源极或漏极连接，所述第二位线通过所述第二位线节点接触与所述晶体管的源极或漏极连接。
9.根据权利要求1所述的半导体结构，其特征在于，所述字线、所述第一位线、所述第二位线、所述第一存储结构和所述第二存储结构分别位于不同的层中。
10.根据权利要求1所述的半导体结构，其特征在于，所述第一位线和所述第二位线的延伸方向相同。
11.一种半导体结构的制造方法，其特征在于，包括：
提供基底，在所述基底上形成第一存储结构；
在所述第一存储结构上形成第二位线；在所述第二位线上形成晶体管和字线，所述晶体管包括源极、漏极以及沟道区，所述晶体管的所述沟道区与所述字线相连；
在所述晶体管和所述字线上形成第一位线；
在所述第一位线上形成第二存储结构；
其中，所述第一位线和所述第二位线通过所述晶体管分别与所述第一存储结构和所述第二存储结构相连；所述第一位线的延伸方向与所述字线的延伸方向垂直。
12.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述第一存储结构后，还形成第一存储节点接触；以及形成所述第二存储结构前，还形成第二存储节点接触。
13.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述第一位线的步骤包括：在所述晶体管和所述字线上形成第一绝缘层，在所述第一绝缘层上形成第一沟槽，在所述第一沟槽中形成第一位线；形成所述第二位线的步骤包括：在所述第一存储结构上形成第二绝缘层，在所述第二绝缘层上形成第二沟槽，在所述第二沟槽中形成第二位线。
14.根据权利要求11所述的半导体结构的制造方法，其特征在于，形成所述字线的步骤包括：在所述晶体管一端的源极或漏极上形成半导体柱；在所述半导体柱的侧壁上形成栅介质层；在所述栅介质层外围形成所述字线，所述字线暴露所述半导体柱另一端的侧壁和顶部。
15.根据权利要求14所述的半导体结构的制造方法，其特征在于，形成所述晶体管另一端的所述源极或所述漏极的步骤包括：填充所述字线以及所述半导体柱间的间隙，形成隔离层，所述隔离层露出所述半导体柱的顶部；在被露出的所述半导体柱的顶部进行离子注入，形成所述晶体管另一端的所述源极或所述漏极。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0834257B2 (ja) 1990-04-20 1996-03-29 株式会社東芝 半導体メモリセル
US6091094A (en) 1998-06-11 2000-07-18 Siemens Aktiengesellschaft Vertical device formed adjacent to a wordline sidewall and method for semiconductor chips
US6515888B2 (en) * 2000-08-14 2003-02-04 Matrix Semiconductor, Inc. Low cost three-dimensional memory array
DE10345460B4 (de) 2003-09-30 2007-01-04 Infineon Technologies Ag Verfahren zur Herstellung eines Lochgraben-Speicherkondensators in einem Halbleitersubstrat
JP5198146B2 (ja) 2008-05-22 2013-05-15 株式会社東芝 不揮発性記憶装置
TWI375300B (en) 2008-07-22 2012-10-21 Nanya Technology Corp Dynamic random access memory structure and method of making the same
US8274110B2 (en) * 2009-05-20 2012-09-25 Micron Technology, Inc. Vertically-oriented semiconductor selection device providing high drive current in cross-point array memory
KR20130042779A (ko) 2011-10-19 2013-04-29 삼성전자주식회사 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US10020360B1 (en) 2017-01-06 2018-07-10 Micron Technology, Inc. Integrated memory
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
CN109427787A (zh) 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
US10468414B2 (en) * 2017-12-28 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory devices
US10818729B2 (en) * 2018-05-17 2020-10-27 Macronix International Co., Ltd. Bit cost scalable 3D phase change cross-point memory
CN210640252U (zh) 2019-11-29 2020-05-29 长鑫存储技术有限公司 半导体结构
KR20210075269A (ko) * 2019-12-12 2021-06-23 삼성전자주식회사 3차원 반도체 소자
KR102744662B1 (ko) 2020-08-10 2024-12-20 에스케이하이닉스 주식회사 적층형 메모리 장치

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