JPH10270654A

JPH10270654A - 半導体記憶装置

Info

Publication number: JPH10270654A
Application number: JP9076315A
Authority: JP
Inventors: Takashi Kawakubo; 隆川久保; Kazuhide Abe; 和秀阿部; Shin Fukushima; 伸福島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-03-27
Filing date: 1997-03-27
Publication date: 1998-10-09
Also published as: US5889696A; KR19980081009A

Abstract

(57)【要約】【課題】強誘電体膜を有する薄膜キャパシタを用いた、
高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、強誘電体膜１４及び強
誘電体膜１４を介して対向する一対の電極１３、１５と
を有する薄膜キャパシタと、薄膜キャパシタに接続して
設けられた転送ゲート用トランジスタとを具備するメモ
リセルを、マトリックス状に複数個配置してなる。薄膜
キャパシタを飽和分極させたときのヒステリシス曲線の
幅に相当する電圧は、正方向と負方向との間の書き込み
動作時の電圧差に対して、５％以上且つ２０％以下であ
る。また、薄膜キャパシタを飽和分極させたときの残留
分極量は、書き込み動作時の電圧を加えたときの全分極
量に対して、５％以上且つ３０％以下である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体膜を有す
る薄膜キャパシタを用いた半導体記憶装置に関し、該強
誘電体膜はペロブスカイト型結晶構造の強誘電性材料等
からなる。

【０００２】

【従来の技術】最近、記憶媒体として強誘電体薄膜を用
いた記憶装置（強誘電体メモリ）の開発が行われてお
り、その一部はすでに実用化されている。強誘電体メモ
リは不揮発性であり、電源を落とした後も記憶内容が失
われず、しかも膜厚が十分薄い場合には自発分極の反転
が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可
能であるなどの特徴を持つ。また、１ビットのメモリセ
ルを、１つのトランジスタと１つの強誘電体キャパシタ
とで構成することができるため、大容量化にも適してい
る。

【０００３】強誘電体メモリに適した強誘電体薄膜に
は、残留分極が大きいこと、残留分極の温度依存性が小
さいこと、残留分極の長時間保持が可能であること（リ
テンション）などが必要となる。

【０００４】現在、強誘電体材料としては、主としてジ
ルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺ
Ｔは、ジルコン酸鉛とチタン酸鉛との固溶体で、ほぼ
１：１のモル比で固溶したものが自発分極が大きく、低
い電界でも反転することができ、記憶媒体として優れて
いると考えられている。ＰＺＴは、強誘電体相と常誘電
体相との転移温度（キュリー温度）が３００℃以上と比
較的高いため、通常の電子回路が使用される温度範囲
（１２０℃以下）では、記憶された内容が熱によって失
われる心配は少ない。

【０００５】しかしながら、ＰＺＴの良質な薄膜は以下
のような理由から作製が難しいことが知られている。第
１に、ＰＺＴの主成分である鉛は５００℃以上で蒸発し
やすく、そのためスパッタ時やその後の熱処理時におけ
る組成の正確な制御が難しい。第２に、ＰＺＴがペロブ
スカイト型結晶構造を形成したときにはじめて強誘電性
が現れるが、このペロブスカイト型結晶構造を持つＰＺ
Ｔが得にくく、パイロクロアと呼ばれる結晶構造のほう
が得られやすい。また、ＰＺＴをシリコンデバイスに応
用した場合には、主成分である鉛のシリコン中への拡散
を防ぐことが難しいという問題や、デバイスプロセスに
おける還元性雰囲気により容易に還元されて強誘電性を
失うという問題もある。

【０００６】ＰＺＴ以外ではチタン酸バリウム（ＢａＴ
ｉＯ₃）が代表的な強誘電体として知られている。チタ
ン酸バリウムはＰＺＴと同じくペロブスカイト型結晶構
造を持ち、キュリー温度は約１２０℃であることが知ら
れている。Ｐｂと比べるとＢａは蒸発しにくいので、チ
タン酸バリウムの薄膜作製においては、組成の制御が比
較的容易である。また、チタン酸バリウムが結晶化した
場合は、ペロブスカイト型以外の結晶構造をとることは
ほとんどない。

【０００７】これらの長所にもかかわらず、チタン酸バ
リウムの薄膜キャパシタが強誘電体メモリの記憶媒体と
してさほど検討されていない理由として、ＰＺＴと比べ
て残留分極が小さく、しかも残留分極の温度依存性が大
きいことが挙げられる。この原因は、チタン酸バリウム
のキュリー温度が低い（１２０℃）ことにあり、このた
め強誘電体メモリを作製した場合、１００℃以上の高温
の使用条件下で記憶内容が失われる恐れがあるばかりで
はなく、電子回路が通常使用される温度範囲（８５℃以
下）でも残留分極の温度依存性が大きく、動作が不安定
である。従って、チタン酸バリウムからなる強誘電体薄
膜を使用した薄膜キャパシタは、強誘電体メモリの記憶
媒体としての用途に適さないと考えられていた。

【０００８】

【発明が解決しようとする課題】これに対して、本発明
者らは、下部電極（例えばＰｔの（１００）面）の格子
定数に比較的近く且つやや大きな格子定数を持つ誘電材
料（例えば、Ｂａ_xＳｒ_1-xＴｉＯ₃，以下ＢＳＴと略
称）を選択すると共に、ＲＦマグネトロン・スパッタ法
という成膜過程でミスフィット転位が比較的入りにくい
成膜方法を採用して、分極軸であるｃ軸方向にエピタキ
シャル成長させることにより、新しい強誘電体薄膜が得
られることを見出した。この場合、膜厚２００ｎｍ以上
の比較的厚い膜厚をもつ薄膜においても、エピタキシャ
ル効果により本来の誘電体の格子定数よりも膜厚方向
（ｃ軸）に格子定数が伸び、面内方向（ａ軸）の格子定
数が縮んだ状態を保つことができる。その結果、強誘電
キュリー温度を高温側にシフトさせ、室温領域で大きな
残留分極を示し、且つ８５℃程度まで温度を上げても十
分大きな残留分極を保持できる強誘電体薄膜が実現可能
であることを確認している。

【０００９】このような強誘電体薄膜は、例えば、下部
電極としてルテニウム酸ストロンチウム（ＳｒＲｕ
Ｏ₃，格子定数ａ：０．３９３ｎｍ，以下ＳＲＯと略
称）を使用し、誘電体としてチタン酸バリウムストロン
チウム（Ｂａ_xＳｒ_1-xＴｉＯ₃，以下ＢＳＴと略称）
の組成領域ｘ＝０．３０乃至０．９０を用いることによ
り、作製することができる。この場合、本来室温では強
誘電性を示さないはずの組成領域（ｘ≦０．７）でも強
誘電性が発現し、またもともと室温で強誘電性を示す組
成領域（ｘ＞０．７）においては、本来室温以上にある
キュリー温度が更に上昇するという、実用上好ましい強
誘電体特性を実現できることを実験的に確認している。

【００１０】このようなエピタキシャル誘電体膜を使用
して、強誘電性メモリ（以下ＦＲＡＭと略称）やダイナ
ミックランダムアクセスメモリ（以下ＤＲＡＭと略称）
を形成することが提案されている。強誘電性メモリ（以
下ＦＲＡＭと略称）の場合は、強誘電性に基づく残留分
極が最大になる組成近辺の薄膜を利用する。ダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭと略称）の場
合は、誘電率が最大になる組成、即ちキュリー温度が室
温近辺にある組成の薄膜を利用する。

【００１１】本発明は、エピタキシャル効果を利用して
強誘電性を発現した強誘電体薄膜において、これらの通
常のＦＲＡＭ或いはＤＲＡＭとしたときよりも更に高集
積化が可能になる半導体記憶装置を作製することを目的
とする。

【００１２】

【課題を解決するための手段】本発明の第１の視点は、
強誘電体膜及び前記強誘電体膜を介して対向する一対の
電極とを有する薄膜キャパシタと、前記薄膜キャパシタ
に接続して設けられた転送ゲート用トランジスタとを具
備するメモリセルを、マトリックス状に複数個配置して
なる半導体記憶装置において、前記薄膜キャパシタに正
方向と負方向の最大動作電圧を加えて測定した分極ヒス
テリシス曲線の幅に相当する電圧が、正方向と負方向の
最大動作電圧の差に対して５％以上且つ２０％以下であ
ることを特徴とする。

【００１３】本発明の第２の視点は、強誘電体膜及び前
記強誘電体膜を介して対向する一対の電極とを有する薄
膜キャパシタと、前記薄膜キャパシタに接続して設けら
れた転送ゲート用トランジスタとを具備するメモリセル
を、マトリックス状に複数個配置してなる半導体記憶装
置において、前記薄膜キャパシタに正方向と負方向の最
大動作電圧を加えて測定した時の残留分極量が、正方向
と負方向の最大動作電圧を加えて測定した時の全分極量
に対して５％以上且つ３０％以下であることを特徴とす
る。

【００１４】本発明の第３の視点は、第１または第２の
視点の半導体記憶装置において、前記一対の電極の一方
が一方向に配向された下地面を提供し、前記強誘電体膜
が、前記下地面上に成長形成された単結晶若しくは前記
下地面上に成長形成され且つ前記一対の電極間で一方向
に配向された多結晶からなることを特徴とする。

【００１５】本発明の第４の視点は、第３の視点の半導
体記憶装置において、前記下地面の格子定数が前記強誘
電体膜の材料の格子定数より小さく、前記強誘電体膜の
結晶が前記下地面の影響により、前記下地面と平行な方
向に格子定数が縮むと共に膜厚方向に延びるように変形
していることを特徴とする。

【００１６】本発明の第５の視点は、第１乃至第４の視
点のいずれかの半導体記憶装置において、前記強誘電体
膜の材料がＢａ_xα_1-xＴｉ_yβ_1-yＯ₃（０＜ｘ≦
１、０＜ｙ≦１）の組成式で表され、ここで、αはＳ
ｒ、Ｃａからなる群から選択された１つ或いは複数の材
料からなり、βはＳｎ、Ｚｒ、Ｈｆ、Ｍｇ、Ｔａ、Ｎ
ｂ、Ｚｎからなる群から選択された１つ或いは複数の材
料からなることを特徴とする。

【００１７】本発明の第６の視点は、第１乃至第５の視
点のいずれかの半導体記憶装置において、前記薄膜キャ
パシタの印加電圧あたりの蓄積電荷量に相当する実効比
誘電率が、正方向と負方向の動作電圧を前記薄膜キャパ
シタに加えた時に得られる実効比誘電率の最大値の７０
％以上（望ましくは８０％以上）となるように動作電圧
を加えることを特徴とする。

【００１８】本発明の第７の視点は、第１乃至第５の視
点のいずれかの半導体記憶装置において、正方向と負方
向の動作電圧を前記薄膜キャパシタに加えた時に、前記
薄膜キャパシタの印加電圧あたりの蓄積電荷量に相当す
る実効比誘電率が最大となる動作電圧の７０％以上且つ
１５０％以下の動作電圧を加えることを特徴とする。

【００１９】

【発明の実施の形態】先ず、エピタキシャル効果を利用
した強誘電体薄膜の誘電特性を、本発明者らが詳細に検
討した結果について説明する。検討に使用したキャパシ
タは、基板としてチタン酸ストロンチウム（ＳｒＴｉＯ
₃，以下ＳＴＯと略称）の（００１）面単結晶基板を使
用し、下部電極及び上部電極としてＳＲＯを、誘電膜と
してＢａモル組成ｘが０から１までのＢＳＴ（Ｂａ_xＳ
ｒ_1-xＴｉＯ₃）を、いずれも基板温度６００℃でＲＦ
マグネトロンスパッタ法により作製したものである。Ｂ
ＳＴの膜厚は３０ｎｍとした。

【００２０】図１は作製した試料の容量−電圧（Ｃ−
Ｖ）特性から換算した誘電率−電圧特性を示す。ｘ＝
０．１の組成において、バイアス０Ｖのときの最大比誘
電率９８０が得られる。この値は、同じ容量を持つ酸化
シリコンに換算したときの膜厚を示す換算膜厚が０．１
８ｎｍと非常に優れた値である。

【００２１】図２は最大比誘電率を組成ｘに対して示
す。ｘが０．１近辺からずれると急激に誘電率が小さく
なっており、ｘ＝０．１近辺の組成の常誘電体の薄膜で
ＤＲＡＭを作製すれば高集積化できることが分かる。

【００２２】図３は作製した試料の分極−電圧（Ｐ−
Ｖ）特性を示す。強誘電性を示すヒステリシスは、ｘ＝
０．２以上の組成で観測することができる。またヒステ
リシスの中心電圧は強誘電性が顕著になるに従い０Ｖか
ら正の方向にシフトすることが分かる。

【００２３】図４は、図３からヒステリシスの中心にお
ける残留分極（Ｐｒ）を読みとり、組成ｘに対してプロ
ットした結果を示す。図から明らかなように、残留分極
量はｘ＝０．６から０．８程度で最大値を示す。従って
ＦＲＡＭとして使用する場合は、ｘ＝０．６から０．８
の組成の薄膜を使用することにより、ＦＲＡＭを高集積
化できることが分かる。

【００２４】ところが、このような従来の知見に反し
て、図１から図４を再検討することで発明者らが次のよ
うな新たな知見を見出した。即ち、エピタキシャル法に
より作製した非常に膜質の良い薄膜結晶を持つキャパシ
タを使用し、且つ特定の動作電圧範囲を考えた場合に、
書き込みによりキャパシタに蓄積され、読み出しにより
キャパシタから取り出せる電荷量の最大値は、誘電率が
最大になる組成や、残留分極が最大になる組成と一致し
ないということである。

【００２５】以下に強誘電体膜キャパシタに蓄積可能な
電荷量について説明する。図５は強誘電体膜のＰ−Ｖヒ
ステリシスループを模式的に示す。ここで、強誘電体膜
に電荷を蓄積する方法として、ヒステリシスループの中
心電圧を基準にとり、両側を使用するバイポーラスイン
グ（図５（ａ））と、中心から片側だけを使用するユニ
ポーラスイング（図５（ｂ））が考えられる。ユニポー
ラスイングではヒステリシスループは形成せずに常誘電
成分のみを使用するので、蓄積電荷量は小さくなる。一
方、バイポーラスイングでは強誘電成分も使用可能であ
るので蓄積電荷量は大きくなるが、強誘電成分は振幅に
大きく依存する。

【００２６】そこで、バイポーラスイングでＶａの振幅
を加えて分極量Ｐａが得られたときの、電圧当たりの蓄
積電荷量に相当する実効比誘電率をＰａ／Ｖａで定義す
る。図６は各誘電体キャパシタについて、ヒステリシス
ループの中心から振幅電圧を変えたバイポーラスイング
により測定した実効比誘電率を示す。

【００２７】図６から明らかなように、電圧振幅が小さ
い領域では比誘電率が最大をとる組成であるｘ＝０．１
の誘電膜が実効比誘電率でも最大値をとる。一方、強誘
電性の大きなｘ＝０．３以上の組成の誘電膜においては
特定の電圧振幅で実効比誘電率のピークを持つ。またそ
の値は、小さな電圧振幅領域を除くと、ｘ＝０．３のも
のが最大値を示すことが分かる。即ち、強い強誘電性が
得られる領域であるｘ＝０．６から０．８では実効比誘
電率の点で必ずしも有利ではなく、またピーク値が得ら
れる電圧が高くなりデバイス動作上も好ましくはないこ
とも分かる。即ち、常誘電性に基づく電荷と強誘電性に
基づく電荷とを区別せずトータルの蓄積電荷を考えれ
ば、弱い強誘電性を示す組成範囲で、大きな実効比誘電
率が、低い動作電圧で得られるという新しい知見が得ら
れた。

【００２８】そこで望ましい強誘電性の程度を指標化す
るため、各組成の誘電膜について、種種の大きさの動作
電圧を加えた時のヒステリシス曲線の幅の半分に相当す
る抗電圧と、動作電圧との比を求め、実効比誘電率との
関係を調べた。図７はその関係を示す。図から明らかな
ように、電圧比で５％から２０％程度のところで大きな
実効比誘電率が得られることが分かる。従って、薄膜キ
ャパシタに正方向と負方向の最大動作電圧を加えて測定
した分極ヒステリシス曲線の幅に相当する電圧が、正方
向と負方向の最大動作電圧の差に対して５％以上且つ２
０％以下であることが望ましい。

【００２９】同様に望ましい強誘電性の程度を他の方法
で指標化するため、各組成の誘電膜について、種種の大
きさの動作電圧を加えた時のヒステリシス曲線の中心部
における残留分極量と動作電圧における全分極量との比
を求め、実効比誘電率との関係を調べた。図８はその関
係を示す。図から明らかなように、分極比で５％から３
０％程度のところで大きな実効比誘電率が得られること
が分かる。従って、薄膜キャパシタに正方向と負方向の
最大動作電圧を加えて測定した時の残留分極量が、正方
向と負方向の最大動作電圧を加えて測定した時の全分極
量に対して５％以上且つ３０％以下であることが望まし
い。

【００３０】次に比較例として、一般の方法で作製した
多結晶ＢＳＴ誘電膜の比誘電率の組成依存性について述
べる。検討に使用したキャパシタは、基板として酸化膜
をあらかじめ形成したＳｉウェハを使用し、下部電極及
び上部電極としてＰｔ膜を常温でＲＦマグネトロンスパ
ッタ法により作製し、誘電膜としてＢａモル組成ｘが０
から１までのＢＳＴ（Ｂａ_xＳｒ_1-xＴｉＯ₃）をいず
れも基板温度６００℃のＲＦマグネトロンスパッタ法に
より作製したものである。ＢＳＴの膜厚はエピ誘電膜と
同じ３０ｎｍとした。

【００３１】図９は作製した多結晶誘電体試料の容量−
電圧（Ｃ−Ｖ）特性から換算した誘電率−電圧特性を示
す。下部電極からの結晶ひずみの拘束を受けない多結晶
ＢＳＴの場合は、ｘ＝０．５程度の組成で最大比誘電率
２３０を示す。しかしながら、多結晶試料で膜厚が３０
ｎｍと非常に薄い場合は、最大誘電率をとる組成である
ｘ＝０．５よりもバリウム分率が多くなっても、Ｐ−Ｖ
測定においてほとんど強誘電ヒステリシスループを作ら
ず、残留分極が得られない。この点はエピタキシャルＢ
ＳＴ膜とは著しい相違である。従って、Ｐ−Ｖ測定から
得られる実効比誘電率は、Ｃ−Ｖ測定から得られる比誘
電率から計算したものとほぼ同等であり、本発明にかか
るような弱い強誘電性を利用して蓄積電荷量を増大させ
る方法を適用することはできない。

【００３２】一方、強誘電体膜を用いたＦＲＡＭにおい
ては、強誘電性に基づく分極を十分利用し、且つデバイ
スとして動作電圧をできるだけ下げ、疲労による劣化を
少なくするためにやはり動作電圧を下げたいという要請
がある。この要請から、ＦＲＡＭにおいては、抗電圧は
動作電圧に対して最低３０％以上、望ましくは４０％以
上必要であり、この範囲は、本発明の知見に基づく対象
範囲とは明らかに異なる。

【００３３】また、ＰＺＴ等のキャパシタ材料を使用し
たＦＲＡＭにおいて、疲労による劣化を軽減する目的
で、ＦＲＡＭ動作とＤＲＡＭ動作とを使い分けることが
ある。即ち、ＤＲＡＭ動作においては、分極飽和しない
小さい動作電圧範囲（マイナーループと呼ぶ）を使用
し、見かけ上弱い強誘電性を利用することがある。この
考え方は、本発明に類似しているように見える。しかし
ながら、この場合においても、不揮発性が必要なＦＲＡ
Ｍ動作の場合は、ＤＲＡＭ動作より大きな、本来の強誘
電性が利用できる電圧を印加する。このため、キャパシ
タに加わる最大動作電圧範囲で考えると、通常の従来の
ＦＲＡＭと何ら変わることない。従って、図６に示すよ
うに実効比誘電率の最大値を含む一定範囲内の動作電圧
を使用し、誘電体の持つ分極量を最大限に引き出す本発
明の方法とは全く異なるものである。また、ＰＺＴ等の
強誘電性材料をＤＲＡＭとして使用する試みもある。し
かし、この場合にはやはり疲労による劣化を回避するた
め、図５（ｂ）に示すユニポーラ・スイングを使用して
おり、強誘電体の分極の常誘電体成分のみを使用してい
ることになる。従って、やはり誘電体の持つ分極量を最
大限に引き出す本発明の方法とは全く異なるものであ
る。

【００３４】なお、本発明にかかる懸念の１つは、強誘
電性を一部利用しているために、書き込み読み出しの繰
り返しによる強誘電性の劣化である。しかし、実験の結
果、本発明における強誘電性は弱いため、１０¹²回程度
の繰り返しでは全く劣化しないことが確かめられた。

【００３５】前述のように、本発明に係る半導体記憶装
置において用いられる強誘電体膜は、下部電極の格子定
数に比較的近く且つやや大きな格子定数を持つ誘電材料
を用いて、下部電極の上面である下地面上でエピタキシ
ャル成長させることが望ましい。これにより、強誘電体
膜の結晶は、膜厚方向（ｃ軸）に格子定数が伸び、面内
方向（ａ軸）の格子定数が縮んだ状態となる。その結
果、強誘電キュリー温度を高温側にシフトさせ、室温領
域で大きな残留分極を保持することができるようにな
る。なお、同様な効果は、強誘電体膜が、単結晶ではな
く、上部電極に面して一方向に配向された面を有する多
結晶体となるように配向成長される場合も得ることがで
きる。

【００３６】また、ペロブスカイト型結晶構造の強誘電
体膜の材料は、Ｂａ_xα_1-xＴｉ_yβ_1-yＯ₃（０＜ｘ
≦１、０＜ｙ≦１）の組成式で表すことができる。ここ
で、αはＳｒ、Ｃａからなる群から選択された１つ或い
は複数の材料からなる。βはＳｎ、Ｚｒ、Ｈｆ、Ｍｇ、
Ｔａ、Ｎｂ、Ｚｎからなる群から選択された１つ或いは
複数の材料からなる。例えば、βには、Ｍｇ_1/3Ｔａ
_2/3、Ｍｇ_1/3Ｎｂ_2/3、Ｚｎ_1/3Ｎｂ_2/3、Ｚｎ_1/3
Ｔａ_2/3などの合金も含まれる。

【００３７】また、下地面を提供する電極としては、ル
テニウム酸ストロンチウムやモリブデン酸ストロンチウ
ムなどのペロブスカイト型結晶構造を有する導電性酸化
物、更に白金、金、パラジウム、イリジウム、ロジウ
ム、レニウム、ルテニウムなどの貴金属及びそれらの合
金やそれらの酸化物などを使用することができる。

【００３８】［実施例１］図１０は、本発明の実施例に
係る半導体記憶装置の製造方法を工程順に示す模式断面
図である。強誘電体キャパシタにはエピタキシャル成長
させたときに生じる不整合歪を利用した歪み誘起強誘電
体膜を使用した。図中、１は第１導電型半導体基板、２
は素子間分離酸化膜、３はゲート酸化膜、４はワード
線、５，７は層間絶縁膜、６は第２導電型不純物拡散
層、８はビット線、１１は単結晶シリコン・コンタクト
プラグ、１２はバリア金属、１３は下部電極、１４は強
誘電体薄膜、１５は上部電極である。

【００３９】先ず、図１０（ａ）に示すように、通常の
製造法によって公知のメモリセルのトランジスタ部及び
層間絶縁膜５を形成した。

【００４０】次に、図１０（ｂ）に示すように、層間絶
縁膜にコンタクトホールを作製した。コンタクトホール
の加工に際して、先ず、層間膜の８０％程度の深さまで
反応性イオンエッチング（ＲＩＥ）法を用い、その後フ
ッ酸水溶液によりシリコン表面までエッチングを行い、
シリコンの（１００）面を露出させた。次に、シリコン
の選択成長ＣＶＤ技術によりコンタクトプラグ１１を形
成した。コンタクトプラグ形成においては、ジクロルシ
ランを原料ガスとしたＬＰＣＶＤ法により、成長温度８
２０℃でシリコンを選択的に埋め込み、コンタクトホー
ルのシリコン（１００）面上に＜１００＞方向の単結晶
コンタクトプラグ１１を成長させた。

【００４１】次に、図１０（ｃ）に示すように、フッ酸
を使用した湿式選択エッチングによりコンタクトプラグ
１１をエッチバックして平坦化した。その後、バリアメ
タル１２として反応性スパッタ法により６００℃でＴｉ
Ｎを、引き続き下部電極１３としてスパッタ法により６
００℃でルテニウム酸ストロンチウムの薄膜を、引き続
きＢＳＴ薄膜１４をスパッタ法により６００℃で３０ｎ
ｍの厚さに、全て＜１００＞方向にエピタキシャル成長
させた。このときのＢＳＴ薄膜に含まれるＢａのモル分
率ｘは０から１まで変化させた。

【００４２】次に、図１０（ｄ）に示すように、フォト
リソグラフィー及びイオンエッチングにより誘電体層、
下部電極層、及びバリアメタル層をパターニングした。
次に図１０（ｅ）に示すように、層間絶縁膜７を堆積
し、フォトリソグラフィー及びイオンエッチングにより
層間絶縁膜を開孔し、更にニッケル上部電極１５を順次
形成した。次に、図１０（ｆ）に示すように、フォトリ
ソグラフィー及びイオンエッチングにより層間絶縁膜を
開孔し、ビット線８を形成した。

【００４３】このようにして形成したアクティブセルの
誘電体薄膜キャパシタの分極量−電圧ヒステリシス特性
を測定したところ、図３に示す結果が得られた。この強
誘電体キャパシタについて、ヒステリシスの中心からバ
イポーラスイングにより種々の振幅で正電圧側に電圧を
印加した後、負電圧側に電圧を印加したときに蓄積され
る電荷から実効比誘電率を計算したところ、図６に示す
結果が得られた。

【００４４】バリウム分率０．３のＢＳＴ膜を使用した
誘電体キャパシタでは、振幅４Ｖにおいて非常に大きな
実効比誘電率８６０が得られ、非常に大きな電荷蓄積能
力を示した。また、１０¹²回のスイッチングサイクルを
加えたが、実効比誘電率の低下は認められなかった。

【００４５】以上の測定結果から、不揮発性半導体記憶
装置用の強誘電体キャパシタとして十分安定に機能する
ことが確かめられた。

【００４６】

【発明の効果】本発明によれば、エピタキシャル成長時
に導入される歪により誘起されるような弱い強誘電性
で、最も大きな実効比誘電率を利用することができ、非
常に大きな集積度を持つ半導体記憶装置を作製すること
が可能になる。

【図面の簡単な説明】

【図１】本発明に係る誘電体キャパシタの比誘電率を示
すグラフ。

【図２】本発明に係る誘電体キャパシタの最大比誘電率
の組成依存性を示すグラフ。

【図３】本発明に係る誘電体キャパシタの分極量−電圧
曲線を示すグラフ。

【図４】本発明に係る誘電体キャパシタの残留分極量と
バリウム分率との関係を示すグラフ。

【図５】本発明に係る誘電体キャパシタの分極量−電圧
曲線を示す模式図。

【図６】本発明に係る誘電体キャパシタの実効比誘電率
と振幅との関係を示すグラフ。

【図７】本発明に係る誘電体キャパシタの実効比誘電率
と電圧比との関係を示すグラフ。

【図８】本発明に係る誘電体キャパシタの実効比誘電率
と分極比との関係を示すグラフ。

【図９】比較例の誘電体キャパシタの比誘電率を示すグ
ラフ。

【図１０】本発明の実施例に係る半導体記憶装置の製造
方法を行程順に示す断面図。

【符号の説明】

１…第１導電型半導体基板、２…素子間分離酸化膜、３
…ゲート酸化膜、４…ワード線、５，７…層間絶縁膜、
６…第２導電型不純物拡散層、８…ビット線、１１…単
結晶シリコン・コンタクトプラグ、１２…バリア金属、
１３…下部電極、１４…強誘電体薄膜、１５…上部電
極。

Claims

【特許請求の範囲】

【請求項１】強誘電体膜及び前記強誘電体膜を介して対
向する一対の電極とを有する薄膜キャパシタと、前記薄
膜キャパシタに接続して設けられた転送ゲート用トラン
ジスタとを具備するメモリセルを、マトリックス状に複
数個配置してなる半導体記憶装置において、前記薄膜キ
ャパシタに正方向と負方向の最大動作電圧を加えて測定
した分極ヒステリシス曲線の幅に相当する電圧が、正方
向と負方向の最大動作電圧の差に対して５％以上且つ２
０％以下であることを特徴とする半導体記憶装置。
【請求項２】強誘電体膜及び前記強誘電体膜を介して対
向する一対の電極とを有する薄膜キャパシタと、前記薄
膜キャパシタに接続して設けられた転送ゲート用トラン
ジスタとを具備するメモリセルを、マトリックス状に複
数個配置してなる半導体記憶装置において、前記薄膜キ
ャパシタに正方向と負方向の最大動作電圧を加えて測定
した時の残留分極量が、正方向と負方向の最大動作電圧
を加えて測定した時の全分極量に対して５％以上且つ３
０％以下であることを特徴とする半導体記憶装置。
【請求項３】前記一対の電極の一方が一方向に配向され
た下地面を提供し、前記強誘電体膜が、前記下地面上に
成長形成された単結晶若しくは前記下地面上に成長形成
され且つ前記一対の電極間で一方向に配向された多結晶
からなることを特徴とする請求項１または２に記載の半
導体記憶装置。
【請求項４】前記下地面の格子定数が前記強誘電体膜の
材料の格子定数より小さく、前記強誘電体膜の結晶が前
記下地面の影響により、前記下地面と平行な方向に格子
定数が縮むと共に膜厚方向に延びるように変形している
ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】前記強誘電体膜の材料がＢａ_xα_1-xＴｉ
_yβ_1-yＯ₃（０＜ｘ≦１、０＜ｙ≦１）の組成式で表
され、ここで、αはＳｒ、Ｃａからなる群から選択され
た１つ或いは複数の材料からなり、βはＳｎ、Ｚｒ、Ｈ
ｆ、Ｍｇ、Ｔａ、Ｎｂ、Ｚｎからなる群から選択された
１つ或いは複数の材料からなることを特徴とする請求項
１乃至４のいずれかに記載の半導体記憶装置。
【請求項６】前記薄膜キャパシタの印加電圧あたりの蓄
積電荷量に相当する実効比誘電率が、正方向と負方向の
動作電圧を前記薄膜キャパシタに加えた時に得られる実
効比誘電率の最大値の７０％以上となるように動作電圧
を加えることを特徴とする請求項１乃至５のいずれかに
記載の半導体記憶装置。
【請求項７】正方向と負方向の動作電圧を前記薄膜キャ
パシタに加えた時に、前記薄膜キャパシタの印加電圧あ
たりの蓄積電荷量に相当する実効比誘電率が最大となる
動作電圧の７０％以上且つ１５０％以下の動作電圧を加
えることを特徴とする請求項１乃至５のいずれかに記載
の半導体記憶装置。