KR100765872B1

KR100765872B1 - 강유전체 메모리

Info

Publication number: KR100765872B1
Application number: KR1020057014223A
Authority: KR
Inventors: 트레비스 챈들러; 알리 셰이콜레스라미; 쇼이치 마스이
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-08-02
Filing date: 2003-05-27
Publication date: 2007-10-11
Anticipated expiration: 2023-05-27
Also published as: KR20060017579A

Abstract

판독 동작의 시작으로부터 소정 기간 동안 메모리 셀에 접속되는 비트선에 전류가 공급되어, 메모리 셀의 강유전체 커패시터는 충전된다. 비트선의 전압 변화는 강유전체 커패시터에 기록되어 있는 데이터의 논리값에 따라서 상이하다. 이 때문에, 메모리 셀에 기억되어 있는 데이터의 논리값을 시간차로서 검출할 수 있다. 비트선의 전압 변화가 작더라도 확실하게 시간차를 생성할 수 있기 때문에, 강유전체 커패시터의 잔류 분극값이 작은 경우에도 메모리 셀로부터 데이터를 확실하게 판독할 수 있다. 즉, 전압차로 데이터의 논리값을 검출하는 경우에 비해서, 데이터의 판독 마진을 향상시킬 수 있다.

Description

강유전체 메모리{FERROELECTRIC MEMORY}

본 발명은 강유전체막으로 구성되는 커패시터를 갖는 강유전체 메모리에 관한 것이다.

DRAM 및 플래시 메모리·EEPROM의 장점을 겸비한 반도체 기억 장치로서, 메모리 셀에 강유전체 커패시터를 갖춘 강유전체 메모리가 개발되고 있다. 강유전체 메모리는 강유전체를 절연 재료로 하는 강유전체 커패시터를 가변 용량 커패시터로서 동작시켜, 강유전체 커패시터에 대한 인가 전압을 제로로 하더라도 잔류 분극이 잔류하는 것을 이용함으로써, 전원이 공급되지 않더라도 데이터를 유지할 수 있다. 강유전체 커패시터로서, PZT(티탄산지르콘산납)를 주된 조성으로 하는 강유전체 재료, 또는 SBT(탄탈산비스무트 스트론튬) 등의 비스무트층형 페로브스카이트 구조를 갖는 강유전체 재료를 이용할 수 있다.

강유전체 메모리의 메모리 셀로서, 1T1C형 셀과 2T2C형 셀이 존재한다. 1T1C형 셀은 1 비트의 정보를 유지하기 위해서 하나의 전송 트랜지스터와 하나의 강유전체 커패시터로 구성된다. 1T1C형 셀은 메모리 셀의 사이즈를 작게 할 수 있기 때문에, 대용량 용도의 강유전체 메모리에 채용되고 있다. 2T2C형 셀은 1 비트의 정보를 유지하기 위해서 2개의 전송 트랜지스터와 2개의 강유전체 커패시터로 구성된다. 2T2C형 셀은 상보 데이터를 2개의 강유전체 커패시터로 기억하기 때문에, 판독 마진을 크게 할 수 있다. 이 때문에, 2T2C형 셀은 높은 신뢰도 용도의 강유전체 메모리에 채용되고 있다.

전술한 강유전체 메모리의 강유전체 커패시터는 일단이 전송 트랜지스터를 통해 비트선에 접속되고, 타단이 플레이트선에 접속되어 있다. 예컨대, 2T2C형 강유전체 메모리의 판독 동작에서는 플레이트선이 구동되면, 비트선 쌍의 전압차는 상보 데이터를 기억하고 있는 강유전체 커패시터 쌍의 실효 용량값의 차에 따라서 변화된다. 비트선 쌍의 전압차는 센스 앰프에서 증폭되어, 판독 데이터로서 외부로 출력된다. 이런 유형의 판독 방식을 플레이트선 구동 방식이라 부른다.

플레이트선은 다수의 강유전체 커패시터에 공통으로 접속되어 있고, 부하 용량이 크다. 이 때문에, 판독 동작에 있어서, 큰 CR 지연을 수반하는 플레이트선 구동 방식은 판독 액세스 시간이 길어진다고 하는 결점을 갖는다.

본 발명자들은 판독 액세스 시간을 짧게 하기 위해서, 플레이트선을 구동하지 않고, 강유전체 커패시터의 용량차를 데이터로서 판독하는 방식(용량차 검출 방식)을 제안하고 있다[비특허 문헌(1)].

도 1은 2T2C형 강유전체 메모리 셀을 이용한 용량차 검출 방식의 판독 회로의 개요를 나타내고 있다.

메모리 셀(MC)은 nMOS 트랜지스터로 이루어지는 전송 트랜지스터(M1, M2) 및 강유전체 커패시터(FC1, FC2)를 갖고 있다. 강유전체 커패시터(FC1)는 일단이 전송 트랜지스터(M1)를 통해 비트선(BL)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 강유전체 커패시터(FC2)는 일단이 전송 트랜지스터(M2)를 통해 비트선(XBL)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 전송 트랜지스터(M1, M2)의 게이트는 워드선(WL)에 접속되어 있다. 도면에서, 강유전체 커패시터(FC1, FC2)에 붙인 화살표는 분극 상태를 나타내고 있다. 상향의 화살표는 "논리 0"을 기억하고 있는 상태이다. 하향의 화살표는 "논리 1"을 기억하고 있는 상태이다.

센스 앰프(SA)는 입력과 출력이 서로 접속된 한 쌍의 CMOS 인버터와, 한 쌍의 pMOS 트랜지스터(P10, P11)를 갖고 있다. pMOS 트랜지스터(P10)는 소스, 드레인 및 게이트가 각각 전원선(VDD), 비트선(BL) 및 전류원의 출력(CSC)(이하, CSC 신호라고도 부름)에 접속되어 있다. pMOS 트랜지스터(P11)는 소스, 드레인 및 게이트가 각각 전원선(VDD), 비트선(XBL) 및 전류원의 출력(CSC)에 접속되어 있다. pMOS 트랜지스터(P10, P11)는 각각 비트선 쌍(BL, XBL)에 전류를 공급하기 위한 전류원으로서 동작한다.

도 2는 도 1에 도시한 강유전체 커패시터 쌍(FC1, FC2)의 이력 곡선(hysteresis loop)을 나타내고 있다.

플레이트선(PL)이 로우 레벨에서 하이 레벨로 구동되어, 강유전체 커패시터의 양단에 전압(V1)이 인가될 때, "논리 0"을 기억하고 있는 강유전체 커패시터(FC1)는 분극 반전을 수반하지 않기 때문에, 실효 용량값(C0)은 작아진다. 이에 대하여, "논리 1"을 기억하고 있는 강유전체 커패시터(FC2)는 분극 반전을 수반하기 때문에, 실효 용량값(C1)은 커진다. 플레이트선(PL)의 구동에 의해, 비트선(BL, XBL)에는 전하(Q0, Q1)에 대응하는 전압이 발생한다.

도 3은 도 1에 도시한 2T2C형 강유전체 커패시터의 판독 동작을 나타내고 있다.

판독 동작에서는 우선, 비트선(BL, XBL)이 접지 전압(VSS)으로 프리차지된다. 판독 커맨드가 공급되어, 어드레스 신호에 따라서 워드선(WL)이 선택되면, 강유전체 커패시터(FC1, FC2)가 비트선(BL, XBL)에 각각 접속된다.

이 후, 전원 전압(VDD)에 풀업되어 있는 전류원의 출력(CSC)은 DC 바이어스값(로우 레벨)으로 설정된다. CSC 신호의 로우 레벨로의 변화에 의해, 비트선(BL, XBL)에는 pMOS 트랜지스터(P10, P11)를 통해 동일한 양의 전류가 흐른다. 이 때, 비트선(BL, XBL)의 상승 속도는 강유전체 커패시터(FC1, FC2)의 실효 용량값에 따라서 상이하다. 구체적으로는, 실효 용량값이 작은 강유전체 커패시터(FC1)에 접속된 비트선(BL)은 실효 용량값이 큰 강유전체 커패시터(FC2)에 접속된 비트선(XBL)에 비하여, 빠르게 상승한다.

비트선(BL, XBL)의 전압은 CSC 신호가 로우 레벨인 기간 동안, 상승을 계속한다. CSC 신호는 비트선(BL, XBL) 사이에 충분한 전압차가 생긴 후, 다시 전원 전압(VDD)까지 변화되어, pMOS 트랜지스터(P10, P11)로 구성된 전류원이 오프가 된다. 이 후, 센스 앰프 전원(SAP, SAN)이 하이 레벨, 로우 레벨로 각각 변화되어, 센스 앰프(SA)가 활성화된다. 센스 앰프(SA)의 활성화에 의해, 비트선(BL)의 전압은 센스 앰프 전원(SAP)의 전압[예컨대, 전원 전압(VDD)]까지 상승하고, 비트선(XBL)의 전압은 센스 앰프 전원(SAN)의 전압[예컨대, 접지 전압(VSS)]까지 하강한다. 센스 앰프(SA)의 활성화 중에, 플레이트선(PL)이 구동되어, 강유전체 커패시터(FC1, FC2)에 원래의 데이터가 라이트백된다. 이 후, 워드선(WL)이 비선택되어, 판독 동작이 완료한다.

도 3에 도시하는 바와 같이, 용량차 검출 방식에서는, 플레이트선(PL)은 강유전체 커패시터(FC1, FC2)로부터 데이터가 판독된 후에 구동된다. 이 때문에, 플레이트선의 CR 지연 시간에 의존하지 않고서, 메모리 셀(MC)에서 비트선(BL, XBL)으로 데이터를 판독할 수 있다. 따라서, 데이터의 판독 시간(판독 커맨드에서부터 판독 데이터의 출력까지의 시간)을 단축할 수 있다. 구체적으로는, 데이터의 판독 시간은 플레이트선 구동 방식에 비해 약 40% 단축한다.

도 4는 1T1C형 강유전체 메모리 셀을 이용한 용량차 검출 방식의 판독 회로의 개요를 나타내고 있다. 센스 앰프(SA)는 도 1에 도시한 센스 앰프(SA)와 동일하다.

각 메모리 셀(MC)은 nMOS 트랜지스터로 이루어지는 전송 트랜지스터(M1) 및 강유전체 커패시터(FC1)를 갖고 있다. 강유전체 커패시터(FC1)는 일단이 전송 트랜지스터(M1)를 통해 비트선(BLE) 또는 비트선(BLO)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 메모리 셀(MC)의 전송 트랜지스터(M1)의 게이트는 각각 상이한 워드선(WLE, WLO)에 접속되어 있다. 즉, 상보의 비트선(BLE, BLO)에 각각 접속된 메모리 셀(MC)은 동시에 액세스되지 않는다.

기준 메모리 셀(RMC)은 메모리 셀(MC)의 강유전체 커패시터(FC1)와 동일한 4개의 강유전체 커패시터(C0, C1)로 구성되는 기준 커패시터와, 2개의 nMOS 트랜지스터(N10, N11)를 갖고 있다. nMOS 트랜지스터(N10)는 기준 워드선(RWLO)이 하이 레벨일 때에, 기준 커패시터를 비트선(BLE)에 접속한다. nMOS 트랜지스터(N11)는 기준 워드선(RWLE)이 하이 레벨일 때에, 기준 커패시터를 비트선(BLO)에 접속한다.

기준 커패시터는 "논리 0"을 기억하는 강유전체 커패시터(C0)와, "논리 1"을 기억하는 강유전체 커패시터(C1)를 직렬로 접속한 2개의 용량 쌍을 병렬로 접속하여 구성되어 있다. 기준 커패시터의 용량값은 (C0+C1)/2가 된다. 즉, 기준 커패시터는 "논리 0"을 기억하는 강유전체 커패시터(FC1)의 용량값과, "논리 1"을 기억하는 강유전체 커패시터(FC1)의 용량값의 중간의 용량값을 갖고 있다. 메모리 셀 커패시터와 동일한 복수의 강유전체 커패시터를 조합하여 기준 커패시터를 구성함으로써, 중간의 용량값을 간단하고 또한 높은 정밀도로 구성할 수 있다.

도 4에 도시한 1T1C형 강유전체 메모리에서는, 워드선(WLE)이 하이 레벨로 되어 비트선(BLE)에 접속된 메모리 셀(MC)이 선택되는 경우, 기준 워드선(RWLE)은 기준 커패시터를 비트선(BLO)에 접속하기 위해서 하이 레벨로 된다. 이와 마찬가지로, 워드선(WLO)이 하이 레벨이 되어 비트선(BLO)에 접속된 메모리 셀(MC)이 선택되는 경우, 기준 워드선(RWLO)은 기준 커패시터를 비트선(BLE)에 접속하기 위해서 하이 레벨로 된다. 그리고, 전술한 도 3과 마찬가지로, 강유전체 커패시터(FC1)의 용량값에 따라서 변화하는 비트선(BLE)(또는 BLO)의 전압과 기준 커패시터의 용량값에 따라서 변화하는 비트선(BLO)(또는 BLE)의 전압과의 차가 센스 앰프(SA)에서 증폭되어, 판독 데이터로서 출력된다.

용량차 검출 방식은 플레이트선 구동 방식에 비해 판독 액세스 시간을 단축할 수 있다. 그러나, 판독 액세스 시간을 한층 더 단축할 것이 요구되고 있다.

또한, 1T1C형 용량차 검출 방식에서는, 기준 메모리 셀이 복수의 강유전체 커패시터를 사용하여 구성된다. 강유전체 커패시터는 도 2의 이력 곡선에 도시한 바와 같이, 인가 전압과 용량값의 관계가 비선형이다. 구체적으로는, 도 2에 도시한 "논리 0"을 기억하고 있는 강유전체 커패시터(FC1)와, "논리 1"을 기억하고 있는 강유전체 커패시터(FC1)에서는 인가 전압의 변화에 대한 용량값의 변화량은 상이하다. 실제로는, 기준 메모리 셀의 실효 용량값은 (C0+C1)/2보다 작아져 버린다. 이 결과, "논리 0"을 기억하고 있는 메모리 셀(MC)의 판독 마진은 "논리 1"을 기억하고 있는 메모리 셀(MC)의 판독 마진보다 작아져 버린다.

기준 메모리 셀은 메모리 셀의 강유전체 커패시터(FC1)보다 사이즈가 큰 하나의 강유전체 커패시터에 의해 구성하는 것도 가능하다. 이런 유형의 기준 메모리 셀에서는, 강유전체 커패시터에 "논리 0"을 기록함으로써, 기준 메모리 셀의 실효 용량값을, 도 2에 도시한 용량값(C0, C1) 사이로 설정할 수 있다. 그러나, 기준 메모리 셀의 실효 용량값을 정확히 (C0+C1)/2로 설정하기는 어렵다. 이 때문에, 판독 마진은 작아진다.

한편, 강유전체 메모리에서는, 판독 횟수(재기록 횟수)가 10인 10승회를 초과하면 강유전체 재료가 열화되어, 도 2에 도시한 이력 곡선의 형상이 변화되어, 잔류 분극값(Q)이 작아진다. 또한, 강유전체 메모리를 인쇄 기판에 실장할 때에, 잔류 분극값(Q)은 납땜 공정(열처리)에 기인하는 열 요동의 영향에 의해 일시적으로 감소한다. 잔류 분극값(Q)은 열 처리후의 최초의 판독 동작에 의해, 납땜전의 값으로 회복한다.

기준 메모리 셀을, 복수의 워드선(WLE, WLO)에 접속된 메모리 셀(MC)로 공유하는 강유전체 메모리(도 4)에 있어서, 열처리 전후의 잔류 분극값(Q)의 변화는 판독 마진을 저하시킨다. 열처리후의 최초의 판독 동작에서는, 메모리 셀(MC) 및 기준 메모리 셀과 함께 잔류 분극값(Q)이 감소하기 때문에, 잔류 분극값(Q)의 감소는 상쇄된다. 이 때문에, 판독 마진은 거의 저하하지 않는다. 그러나, 다음 판독 동작에서 잔류 분극값(Q)이 회복되지 않은 별도의 메모리 셀(MC)을 액세스하는 경우, 기준 메모리 셀의 잔류 분극값(Q)은 회복되기 때문에, 판독 마진이 저하되어, 데이터를 정확하게 판독할 수 없을 우려가 있다.

또한, 기준 메모리 셀을, 복수의 워드선(WLE, WLO)에 접속된 메모리 셀(MC)로 공유하는 강유전체 메모리(도 4)에서는, 기준 메모리 셀의 액세스 횟수는 최대로 메모리 셀(MC)의 액세스 횟수의 2배가 된다. 이 때문에, 기준 메모리 셀을 구성하는 강유전체 커패시터의 재료 특성은 메모리 셀(MC)의 강유전체 커패시터의 재료 특성보다 빠르게 열화된다. 이 결과, 판독 마진은 판독 횟수의 증가와 함께 저하되어, 판독 횟수(재기록 횟수)는 감소해 버린다.

1T1C형 강유전체 메모리에 있어서의 판독 마진의 저하를 방지하기 위해서, 강유전체 커패시터의 판독 동작으로 얻어지는 최대 전압과 최소 전압의 평균을 기준 전압으로 설정하는 기술이 제안되어 있다[특허 문헌(1)]. 이 기술에서는, 워드선(WL)에 접속되는 메모리 셀(MC)의 수를 하나 늘려, 늘린 메모리 셀(MC)에는 소정의 비트선에 접속되는 메모리 셀(MC)에 기록되는 데이터의 반전 데이터가 기록된다. 그러나, 이 강유전체 메모리에서는, 기준 전압이 강유전체 커패시터로부터 생성될 때까지, 센스 앰프의 동작을 시작할 수 없다. 이 때문에, 액세스 시간은 지연된다.

이하, 본 발명과 관련된 선행 기술 문헌을 열기한다.

(비특허 문헌)

(1) Y. Eslami, A. Sheikholeslami, S. Masui, T. Endo, and S. Kawashima, "A Differential-Capacitance Read Scheme for FeRAMs", Digests of Technical Papers of 2002 Symposium on VLSI Circuits, pp. 298-301

(특허 문헌)

(1) 일본 특허 공개 2002-157876호 공보

본 발명의 목적은, 강유전체 커패시터의 잔류 분극값이 작고, 비트선의 전압 변화가 작은 경우에도, 메모리 셀로부터 데이터를 확실하게 판독하는 데에 있다. 특히, 각 논리값에 대한 데이터의 판독 마진을 각각 최대로 하는 데에 있다.

본 발명의 다른 목적은 강유전체 커패시터가 열화된 경우에도, 데이터의 판독 마진을 확보하여, 데이터의 재기록 가능 횟수를 증가시키는 데에 있다.

본 발명의 다른 목적은 강유전체 메모리의 판독 사이클 시간을 단축하는 데에 있다.

본 발명의 일 형태에서는, 제1 메모리 셀을 포함하는 통상 메모리 셀의 강유전체 커패시터에, 외부로부터 공급되는 데이터가 기억된다. 제2 메모리 셀의 강유전체 커패시터에, 제1 메모리 셀에 기억되는 제1 데이터의 반전 데이터가 기억된다. 강유전체 커패시터의 실효 용량값은 기록 데이터의 논리값에 따라서 상이하다.

판독 동작의 시작으로부터 소정 기간 동안 메모리 셀에 접속되는 비트선에 전류가 공급되어, 강유전체 커패시터는 충전된다. 실효 용량값이 작은 강유전체 커패시터에 접속된 비트선의 전압은 실효 용량값이 큰 강유전체 커패시터에 접속된 비트선의 전압보다 빠르게 상승한다. 이 때문에, 비트선의 전압이 임계치 전압을 초과할 때까지의 시간은 강유전체 커패시터에 기억되어 있는 데이터의 논리값에 따라서 상이하다. 바꾸어 말하면, 강유전체 커패시터의 충전 시간은 기록되고 있는 데이터의 논리값에 따라서 상이하다.

메모리 셀에 기억되어 있는 데이터의 논리값은 시간차로서 검출 가능하다. 시간을 검출하는 회로는 전압을 검출하는 회로보다 용이하게 형성할 수 있고, 그 정밀도도 높다. 따라서, 제1 및 제2 메모리 셀에 접속된 비트선 중 어느 하나의 전압이 최초로 임계치 전압을 초과하고 나서 소정 시간 후에 통상 메모리 셀로부터 비트선으로 판독되는 데이터의 논리값을 판정함으로써, 데이터를 확실하게 판독할 수 있다.

비트선의 전압 변화가 작더라도, 확실하게 시간차를 생성할 수 있기 때문에, 강유전체 커패시터의 잔류 분극값이 작은 경우에도, 메모리 셀로부터 데이터를 확실하게 판독할 수 있다. 즉, 전압차로 데이터의 논리값을 검출하는 경우에 비해서, 데이터의 판독 마진을 향상시킬 수 있다. 또한, 강유전체 커패시터가 열화된 경우에도, 데이터의 판독 마진을 확보할 수 있기 때문에, 데이터의 재기록 가능 횟수를 증가시킬 수 있다.

본 발명의 다른 한 형태에서는, 소정 시간은 제1 및 제2 메모리 셀에 접속된 한 쪽의 비트선의 전압이 임계치 전압을 초과하고 나서 제1 및 제2 메모리 셀에 접속된 다른 쪽의 비트선의 전압이 임계치 전압을 초과할 때까지의 기간의 반으로 설정된다. 소정 시간은, 예컨대 가변 지연 회로를 사용하여 설정된다. 한 쪽의 비트선의 전압이 임계치 전압을 초과하고 나서 상기 소정 시간이 경과할 때까지의 기간과, 소정 시간의 경과에서부터 다른 쪽의 비트선의 전압이 임계치 전압을 초과할 때까지의 기간은 같다. 데이터의 논리값을 판정하는 타이밍을 2개의 논리값의 판독 타이밍의 중앙에 설정함으로써, 데이터의 판독 마진을 2개의 논리값에 대하여 각각 최대로 할 수 있다. 즉, 판독 마진을 향상시킬 수 있다.

본 발명의 다른 한 형태에서는, 센스 앰프는 각 비트선의 전압과 임계치 전압과의 차를 차동 증폭하여, 판독 데이터로서 출력한다. 즉, 비트선이 임계치 전압을 초과하고 있는지의 여부는 센스 앰프에 의해 판정된다. 비트선의 전압차(논리값의 차이)는 센스 앰프로부터 각각 출력되는 판독 데이터의 천이 엣지의 시간차로 변환된다. 래치 신호는 최초의 판독 데이터의 천이 엣지에서부터 상기 소정 시간 후(양 천이 엣지의 중앙)에 생성된다. 즉, 래치 신호는 판독 데이터로부터 생성된다. 판독 데이터의 논리 레벨은 래치 신호에 의해 래치된다. 이 때문에, 데이터의 판독 마진을 2개의 논리값에 대하여 각각 최대로 할 수 있다.

본 발명의 다른 한 형태에서는, 제1 및 제2 메모리 셀에 접속된 한 쪽의 비트선의 전압이 임계치 전압을 초과하고 나서 래치 신호가 출력될 때까지의 제1 기간과, 래치 신호가 출력되고 나서 제1 및 제2 메모리 셀에 접속된 다른 쪽의 비트선의 전압이 임계치 전압을 초과할 때까지의 제2 기간과의 차가 검출된다. 이 차를 작게 하기 위한 조정 신호가 출력된다. 이 때문에, 래치 신호의 출력 타이밍이, 양 천이 엣지의 중앙에서부터 어긋나는 경우에, 가변 지연 회로의 지연 시간을 조정함으로써, 출력 타이밍을 정확한 타이밍으로 수정할 수 있다.

본 발명의 다른 한 형태에서는, 지연 조정 회로는 제1 기간이 제2 기간보다 긴 경우와, 제1 기간이 제2 기간보다 짧은 경우에서 카운트 방향을 역전시키는 카운터를 갖고 있다. 지연 조정 회로는 카운터의 카운트값을 조정 신호로서 출력한다. 가변 지연 회로의 지연 시간은 조정 신호에 의해 조정된다. 이 때문에, 가변 지연 회로의 지연 시간을, 카운트값의 증감에 따라서 용이하게 변경할 수 있다.

본 발명의 다른 한 형태에서는, 가변 지연 회로는 래치 신호의 생성 경로에 접속되는 복수의 부하 용량과, 카운트값에 따라서 부하 용량을 생성 경로에 접속 또는 비접속하는 스위치를 갖고 있다. 이 때문에, 래치 신호의 출력 타이밍을 카운터를 이용하여 용이하게 변경할 수 있다.

본 발명의 다른 한 형태에서는, 부하 용량의 용량값이 2배씩 커지도록 설정된다. 이 때문에, 예컨대 2진 카운터의 각 비트의 가중치에 따라서 용량값을 소정치마다 증감할 수 있다. 이 결과, 가변 지연 회로의 지연 시간을, 규칙적인 간격으로 조정할 수 있다.

본 발명의 다른 한 형태에서는, 래치 신호는 한 쪽의 비트선의 전압이 임계치 전압을 초과하고 나서 상기 소정 시간 후에 생성된다. 지연 래치 신호는 래치 신호를 더욱 상기 소정 시간 늦춰 생성된다. 래치 신호 및 지연 래치 신호는, 예컨대 지연 시간이 항상 동일하게 설정되는 직렬로 접속된 2개의 가변 지연단에 의해 각각 생성된다. 지연 래치 신호의 출력 타이밍과, 다른 쪽의 비트선의 전압이 임계치 전압을 초과하는 타이밍과의 차가 없어졌을 때, 제1 및 제2 기간은 같아진다. 직렬로 접속된 2개의 가변 지연단의 지연 시간을 동시에 조정함으로써, 용이하고 또한 확실하게, 제1 및 제2 기간을 동일하게 하여, 래치 신호를 양 천이 엣지의 중앙에 설정할 수 있다.

본 발명의 다른 한 형태에서는, 가변 지연 회로의 선착 판정 회로는 제1 및 제2 메모리 셀에 대응하는 센스 앰프로부터 출력되는 판독 데이터 중 먼저 출력되는 판독 데이터를 선택하여, 초단의 가변 지연단에 출력한다. 이 때문에, 초단의 가변 지연단은 제1 및 제2 메모리 셀에 기억되어 있는 데이터의 논리값에 의존하지 않고, 먼저 출력되는 판독 데이터에 기초하여 래치 신호를 생성할 수 있다.

본 발명의 다른 한 형태에서는, 가변 지연 회로의 후착 판정 회로는 제1 및 제2 메모리 셀에 대응하는 센스 앰프로부터 출력되는 판독 데이터 중 나중에 출력되는 판독 데이터를 선택하여, 지연 조정 회로에 출력한다. 이 때문에, 지연 조정 회로는 제1 및 제2 메모리 셀에 기억되어 있는 데이터의 논리값에 의존하지 않고, 나중에 출력되는 판독 데이터에 기초하여 래치 신호의 출력 타이밍을 최적으로 설정할 수 있다.

본 발명의 다른 한 형태에서는, 메모리 셀로부터 판독한 데이터를 다시 메모리 셀에 기록하는 라이트백 동작은 래치 신호에 응답하여 시작된다. 라이트백 동작은, 예컨대 강유전체 커패시터에 접속되는 플레이트선을 구동함으로써 실행된다. 판독 데이터로부터 생성되는 래치 신호에 의해 라이트백 동작이 시작되기 때문에, 라이트백 동작을 빨리 시작하고, 빨리 완료할 수 있다. 따라서, 판독 사이클을 단축할 수 있다.

본 발명의 다른 한 형태에서는, 상기 소정 시간은 판독 동작마다 설정된다. 설정된 소정 시간은 다음 판독 동작에서 사용된다. 이 때문에, 강유전체 메모리의 동작 중에 온도가 변동하거나, 혹은 전원 전압이 변동하는 경우에도, 래치 신호의 출력 타이밍을 항상 최적으로 설정할 수 있다.

본 발명의 다른 한 형태에서는, 비트선은 판독 동작 전에 소정의 전압으로 프리차지된다. 이 때문에, 비트선의 전압을, 제1 및 제2 메모리 셀의 강유전체 커패시터의 실효 용량값을 정확히 반영시켜 상승시킬 수 있다. 따라서, 래치 신호의 출력 타이밍을, 앞의 판독 데이터의 출력 타이밍과 나중의 판독 데이터의 출력 타이밍과의 중앙에 정확하게 설정할 수 있다. 이 결과, 데이터의 판독 마진을 2개의 논리값에 대하여 각각 최대로 할 수 있다.

본 발명의 다른 한 형태에서는, 전압 생성 회로는 임계치 전압을 생성한다. 임계치 전압을 강유전체 메모리의 내부에서 생성함으로써, 원하는 값의 임계치 전압을 용이하게 생성할 수 있다.

도 1은 종래의 2T2C형 강유전체 메모리에 있어서의 용량차 검출 방식의 판독 회로의 개요를 도시하는 회로도이다.

도 2는 도 1에 도시한 강유전체 커패시터의 이력 곡선을 도시하는 특성도이다.

도 3은 도 1에 도시한 2T2C형 강유전체 메모리의 판독 동작을 도시하는 타이 밍도이다.

도 4는 종래의 1T1C형 강유전체 메모리에 있어서의 용량차 검출 방식의 판독 회로의 개요를 도시하는 회로도이다.

도 5는 본 발명의 강유전체 메모리의 실시 형태를 도시하는 블록도이다.

도 6은 전류원 제어 회로(CSCON)를 상세히 도시하는 블록도이다.

도 7은 도 6에 도시한 비휘발성 래치(NVLT)의 일례를 도시하는 회로도이다.

도 8은 도 5에 도시한 임계치 전압 생성 회로(VGEN)를 상세히 도시하는 회로도이다.

도 9는 도 5에 도시한 메모리 코어(CORE)의 주요부를 상세히 도시하는 회로도이다.

도 10은 도 5에 도시한 적응형 기준 생성 회로(ADLY)를 상세히 도시하는 블록도이다.

도 11은 도 10에 도시한 지연 조정 회로(DADJ)를 상세히 도시하는 블록도이다.

도 12는 본 발명의 강유전체 메모리의 판독 동작을 도시하는 타이밍도이다.

이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면에서의 이중 동그라미는 외부 단자를 나타내고 있다. 도면에서, 굵은 선으로 나타낸 신호선은 복수 개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다.

도 5는 본 발명의 강유전체 메모리의 실시 형태를 나타내고 있다.

강유전체 메모리 칩은 실리콘 기판 상에 CMOS 공정을 사용하여 형성되어 있다. 이 강유전체 메모리는, 예컨대 휴대 전화 등의 휴대 단말의 작업 메모리로서 사용된다. 강유전체 메모리는 커맨드 버퍼(CMDB), 커맨드 디코더(CMDD), 제어 회로(CONT), 어드레스 버퍼(ADB), 로우 디코더(RDEC), 칼럼 디코더(CDEC), 워드 드라이버(WD), 프리차지 회로(PRE), 전류원 제어 회로(CSCON), 임계치 전압 생성 회로(VGEN), 메모리 코어(CORE), 플레이트 드라이버(PD) 및 데이터 출력 버퍼(OBF)를 갖고 있다. 도 1에서는 주로 판독 동작에 필요한 회로가 도시되어 있다. 이 때문에, 기록 동작에 필요한 데이터 입력 버퍼 및 기록 앰프 등의 회로는 생략되어 있다.

커맨드 버퍼(CMDB)는 칩 셀렉트 신호(/CS), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE) 등의 커맨드 신호(CMD)를 커맨드 단자를 통해 수신하여, 수신한 신호를 커맨드 디코더(CMDD)에 출력한다. 커맨드 디코더(CMDD)는 커맨드 신호가 나타내는 동작 모드를 해독하여, 해독한 동작 모드에 따라서 동작 제어 신호(판독 제어 신호 및 기록 제어 신호 등)를 제어 회로(CONT)에 출력한다.

제어 회로(CONT)는 동작 제어 신호에 따라서 플레이트 드라이버(PD), 워드 드라이버(WD) 및 데이터 출력 버퍼(OBF) 등을 동작시키는 타이밍 신호를 생성한다.

어드레스 버퍼(ADB)는 어드레스 신호(AD)를 어드레스 단자를 통해 수신하여, 수신한 신호를 로우 디코더(RDEC) 및 칼럼 디코더(CDEC)에 출력한다. 로우 디코더(RDEC)는 어드레스 신호의 상위 비트(로우 어드레스)를 디코딩하여 로우 디코드 신 호를 생성하고, 생성한 신호를 워드 드라이버(WD)에 출력한다. 칼럼 디코더(CDEC)는 어드레스 신호의 하위 비트(칼럼 어드레스)를 디코딩하여 칼럼 디코드 신호를 생성하고, 생성한 신호를 칼럼 디코더(UCDEC)에 출력한다.

워드 드라이버(WD)는 제어 회로(CONT)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여, 소정의 워드선(WL)(WLE, WLO)을 선택한다. 선택된 워드선(WL)은 로우 레벨에서 하이 레벨로 변화된다.

플레이트 드라이버(PD)는 제어 회로(CONT)로부터의 타이밍 신호 및 로우 디코더(RDEC)로부터의 로우 디코드 신호에 응답하여 소정의 플레이트선(PL)을 선택한다. 선택된 플레이트선(PL)은 소정 기간에 로우 레벨에서 하이 레벨로 변화된다.

프리차지 회로(PRE)는 판독 동작 전에, 비트선(BLE, BLO)을 접지 전압(VSS)으로 프리차지한다. 이 때문에, 판독 동작에 있어서, 비트선(BLE, BLO)의 전압은 메모리 셀(MC)에 기억되어 있는 데이터에 따라서 정확히 변화된다.

전류원 제어 회로(CSCON)는 판독 동작시에 제어 회로(CONT)로부터 출력되는 타이밍 신호에 따라서 메모리 코어(CORE)의 전류원(CS)을 온으로 하기 위한 제어 신호(CSC)를 출력한다.

임계치 전압 생성 회로(VGEN)는 판독 동작에 사용되는 임계치 전압(Vth)을 생성한다. 임계치 전압(Vth)은 전원 전압(VDD)에 의존하지 않는 정전압(예컨대, 2.5 V)이다. 전원 전압(VDD)은, 예컨대 표준으로 3.0 V이며, 제품 사양으로서 2.7 V에서 3.3 V까지 허용되고 있다.

데이터 출력 버퍼(OBF)는 메모리 코어(CORE)로부터 판독되는 복수 비트의 판 독 데이터 중 8 비트를, 칼럼 디코드 신호에 따라서 선택하여, 선택한 판독 데이터를 데이터 입출력 단자(I/O)에 출력한다. 데이터 입출력 단자(I/O)는 8 비트로 구성되어 있다.

메모리 코어(CORE)는 메모리 셀 어레이(ARY)와, 비트선(BLE, BLO)으로 이루어지는 비트선 쌍에 각각 대응하는 복수의 멀티플렉서(MUX), 전류원(CS)(전류 공급 회로), 센스 앰프(SA), 래치 회로(LT)와, 적응형 기준 생성 회로(ADLY)를 갖고 있다. 센스 앰프(SA), 래치 회로(LT) 및 적응형 기준 생성 회로(ADLY)는 판독 제어 회로로서 동작한다.

메모리 셀 어레이(ARY)는 매트릭스형으로 배치된 복수의 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드선(WL)(WLE, WLO) 및 복수의 비트선(BLE, BLO)을 갖고 있다. 메모리 셀(MC)은 후술하는 도 9에 도시하는 바와 같이, 1T1C형 메모리 셀이며, 강유전체 커패시터(FC) 및 전달 트랜지스터(TR)를 갖고 있다. 강유전체 커패시터(FC)는 일단이 전달 트랜지스터(TR)를 통해 비트선 BLE(또는 BLO)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 전달 트랜지스터(TR)의 게이트는 워드선(WLE)(또는 WLO)에 접속되어 있다.

워드선(WL) 및 비트선(BLE, BLO)의 말미의 "E", "O"는 각각 짝수, 홀수를 나타내고 있다. 짝수의 워드선(WLE)은 메모리 셀(MC)을 통해 짝수의 비트선(BLE)에 접속되어 있다. 홀수의 워드선(WLO)는 메모리 셀(MC)을 통해 홀수의 비트선(BLO)에 접속되어 있다. 이 때문에, 1 개의 워드선(WL)이 선택될 때에, 항상 비트선 쌍의 한 쪽의 비트선(BLE 또는 BLO)과 메모리 셀(MC)이 접속된다.

n 세트의 비트선(BLE1-BLEn, BLO1-BLOn)에 접속되는 메모리 셀(MC)은 데이터 입출력 단자(I/O)로부터 입력되는 기록 데이터를 기억하는 통상 메모리 셀로서 동작한다. 통상 메모리 셀 중, BLO1-BLOn에 접속되는 메모리 셀(MC)을 제1 메모리 셀이라고도 부른다. 비트선(BLEn+1, BLOn+1)에 접속되는 메모리 셀(MC)은 제1 메모리 셀에 기억되는 데이터(제1 데이터)의 반전 데이터를 기억하는 제2 메모리 셀이다.

본 발명에서는 판독 동작 및 기록 동작에 있어서, 선택되는 워드선(WLE)(또는 WLO)에 접속되는 모든 메모리 셀(MC)이 동시에 액세스된다. 바꾸어 말하면, 상이한 워드선(WLE, WLO)에 공유되는 기준 메모리 셀은 존재하지 않는다. 이 때문에, 강유전체 메모리의 실장 공정에 있어서, 강유전체 메모리 칩을 기판에 납땜할 때의 열처리에 의한 잔류 분극값의 일시적인 변동은 동시에 액세스되는 모든 메모리 셀(MC)에 영향을 준다. 따라서, 열처리에 의한 판독 마진의 저하는 방지된다.

멀티플렉서(MUX)는 로우 디코드 신호에 따라서 비트선(BLE, BLO) 중 어느 하나를 센스 앰프(SA)에 접속한다.

전류원(CS)은 판독 동작의 시작에서부터 소정 기간에, 멀티플렉서(MUX)에 의해 선택된 비트선(BLE, BLO) 중 어느 하나에 바이어스 전류를 제공한다.

센스 앰프(SA)는 멀티플렉서(MUX)에 의해 선택된 비트선(BLE, BLO) 중 어느 하나의 전압과, 임계치 전압(Vth)의 차를 차동 증폭하여, 증폭된 전압을 래치 회로(LT)에 출력한다. 래치 회로(LT)는 센스 앰프(SA)로부터 출력되는 판독 데이터를 상보 래치 신호(LAT, /LAT)에 동기하여 래치하고, 래치된 데이터를 데이터 출력 버퍼(OBF)에 출력한다.

적응형 기준 생성 회로(ADLY)는 비트선(BLEn)(또는 BLOn)에 접속된 제1 메모리 셀로부터 판독되는 데이터와, 비트선(BLEn+1)(또는 BLOn+1)에 접속된 제2 메모리 셀로부터 판독되는 데이터에 따라서, 래치 신호(LAT, /LAT)의 생성 타이밍을 최적으로 조정한다. 적응형 기준 생성 회로(ADLY)에 의해, 후술하는 바와 같이, "논리 0" 및 "논리 1"의 판독 마진은 함께 최대가 된다.

도 6은 도 5에 도시한 전류원 제어 회로(CSCON)를 상세히 나타내고 있다.

전류원 제어 회로(CSCON)는 pMOS 트랜지스터(P21, P22)와, 저항(1R, 2R, 4R)과, nMOS 트랜지스터(N21, N22, N23)와, 저항(1R, 2R, 4R)에 각각 대응하는 비휘발성 래치(NVLT) 및 AND 게이트를 갖고 있다. 저항(1R, 2R, 4R)의 앞부분의 숫자는 이들 저항의 저항비를 나타내고 있다. 즉, 저항(1R, 2R, 4R)의 저항값은 다른 저항의 2배로 순차 설정되어 있다.

pMOS 트랜지스터(P21)는 후술하는 도 9에 도시하는 전류원(CS)을 구성하는 pMOS 트랜지스터(P31)와 전류 미러 회로를 구성한다. pMOS 트랜지스터(P22)는 제어 신호(CNT)가 하이 레벨인 기간에 오프되고, 제어 신호(CNT)가 로우 레벨인 기간에 온으로 된다. 제어 신호(CSC)의 전압은 제어 신호(CNT)가 로우 레벨, 또한 판독 제어 신호(RDP)가 로우 레벨이고, nMOS 트랜지스터(N21, N22, N23)가 모두 오프로 되어 있을 때에, 전원 전압(VDD)으로 설정된다. 제어 신호(CNT) 및 판독 제어 신호(RDP)는 제어 회로(CONT)로부터 출력되어, 판독 동작 중의 소정 기간에 각각 하이 레벨로 변화된다.

저항(1R)(또는 2R, 4R) 및 nMOS 트랜지스터(N21)(또는 N21, N23)는 제어 신호(CSC)의 출력 노드와 접지선(VSS) 사이에 직렬로 접속되어 있다. nMOS 트랜지스터(N21, N22, N23)의 게이트는 비휘발성 래치(NVLT)의 출력과 판독 제어 신호(RDP)를 수신하는 AND 게이트의 출력(CIN1, CIN2, CIN3)에 각각 접속되어 있다. 비휘발성 래치(NVLT)는 래치하고 있는 논리값에 따라서 각각 하이 레벨 또는 로우 레벨을 항상 출력한다. 단, 비휘발성 래치(NVLT)가 함께 로우 레벨을 출력하는 것은 금지하고 있다.

이 전류원 제어 회로(CSCON)에서는, 판독 동작 중의 소정 기간에 온으로 되는 nMOS 트랜지스터(N21, N22, N22)의 수에 따라서 전류 미러 회로에 공급될 전류가 설정된다. 예컨대, 제어 신호(CIN1, CIN2)가 하이 레벨, 제어 신호(CIN3)가 로우 레벨인 경우, nMOS 트랜지스터(N21, N22)가 온으로 되고, nMOS 트랜지스터(N23)가 오프로 된다. 이 때문에, 전류 미러 회로에는, (VDD-VT)/(R+2R)에 상당하는 전류가 흐른다. 여기서, VT는 pMOS 트랜지스터(P21)의 임계치 전압(절대치)이다.

제어 신호(CSC)의 전압은 비휘발성 래치(NVLT)로부터 출력되는 3 비트의 제어 신호(CIN1, CIN2, CIN3)에 따라서 판독 동작시의 소정 기간에, 7가지의 로우 레벨 전압 중 어느 하나로 설정된다. 이 때문에, 비휘발성 래치(NVLT)에 래치되는 데이터에 따라서 전류 미러 회로에 흐르는 전류량을 용이하게 조정할 수 있다.

비휘발성 래치(NVLT)에 기억하는 값은 강유전체 메모리의 제조 후에 설정할 수 있다. 즉, 전류 미러 회로에 흐르는 전류값은 강유전체 메모리의 제조 후에 설정할 수 있다. 이 때문에, 강유전체 메모리의 제품 사양에 맞춰서 디바이스 특성을 변경할 수 있다. 구체적으로는, 전류값을 크게 설정하면, 고속 액세스를 갖는 강유전체 메모리가 된다. 전류값을 작게 설정하면, 재기록 횟수가 많은 높은 신뢰성을 갖는 강유전체 메모리가 된다. 하나의 칩을 비휘발성 래치(NVLT)에 기억하는 값에 따라서 사양이 다른 복수의 제품으로 할 수 있기 때문에, 제품 비용을 삭감할 수 있다.

도 7은 도 6에 도시한 비휘발성 래치 회로(NVLT)의 일례를 나타내고 있다.

비휘발성 래치 회로(NVLT)는 전원 전압(VDD) 및 접지 전압(VSS)을 차단하기 위한 스위치를 갖는 래치 회로(LT2)와, 래치 회로(LT2)에 데이터를 기록하기 위한 2개의 CMOS 스위치(SW)와, 플레이트선(PL1, PL2) 사이에 래치 회로(LT2)의 입력 노드(N)를 통해 직렬로 접속된 한 쌍의 강유전체 커패시터(FC)와, 플레이트선(PL1, PL2) 사이에 래치 회로(LT2)의 출력 노드(NX)를 통해 직렬로 접속된 한 쌍의 강유전체 커패시터(FC)와, 강유전체 커패시터(FC)를 노드(N, NX)에 각각 접속하기 위한 복수의 nMOS 트랜지스터(N30)와, 강유전체 커패시터(FC)의 일단이 플로우팅되는 것을 방지하는 nMOS 트랜지스터(N31)를 갖고 있다.

nMOS 트랜지스터(N30)는 스토어 신호(STO1, STO2)로 각각 제어된다. nMOS 트랜지스터(N31)는 리셋 신호(RES1, RES2)로 각각 제어된다. CMOS 스위치(SW)는 상보의 클록 신호(CK, CKX)로 각각 제어된다.

비휘발성 래치 회로(NVLT)는 공지된 회로이기 때문에, 상세한 설명은 생략한다. 한편, 본 발명에 적용하는 래치 회로는 비휘발성 래치 회로(NVLT)에 한정되지 않는다. 예컨대, 비휘발성 래치 회로는 강유전체 커패시터를 갖는 비휘발성 플립플롭 회로 또는 비휘발성 SRAM으로 구성하더라도 좋다.

비휘발성 플립플롭 회로는 2개의 비휘발성 래치 회로(NVLT) 혹은 비휘발성 래치 회로(VNLT)와 휘발성 래치 회로를 세로로 접속하여 구성된다. 비휘발성 SRAM은 메모리 셀이 비휘발성 래치 회로(NVLT)와 같은 6개의 트랜지스터와 4개의 강유전체 커패시터로 구성된다. 래치 회로를 메모리 셀(MC)의 강유전체 커패시터와 동일한 구조의 강유전체 커패시터를 이용하여 구성함으로써, 제조 공정이 복잡해지는 것이 방지된다.

도 8은 도 5에 도시한 임계치 전압 생성 회로(VGEN)를 상세히 나타내고 있다.

임계치 전압 생성 회로(VGEN)는 주지된 CMOS 회로로 구성되는 밴드갭 기준(VREF), 연산 증폭기(OPAMP)와, 저항(R1, R2)을 갖고 있다. 밴드갭 기준(BGR)은 실리콘의 밴드갭의 전압인 기준 전압(거의 1.2 V)을 생성한다. 연산 증폭기(OPAMP)는 저항(R1, R2)에 의한 임계치 전압(Vth)의 분압 전압과 기준 전압이 같아지도록 귀환 제어하여, 일정한 임계치 전압(Vth)(2.5 V)을 생성한다. 기준 전압은 강유전체 메모리의 동작 온도, 전원 전압의 변화 및 강유전체 메모리의 제조 공정에서의 공정 조건의 변화에 의존하지 않고, 항상 일정한 값으로 유지된다. 이 때문에, 임계치 전압 생성 회로(VGEN)는 항상 일정한 값의 임계치 전압(Vth)을 생성할 수 있다.

도 9는 도 5에 도시한 메모리 코어(CORE)의 주요부를 상세히 나타내고 있다.

메모리 셀(MC)은 강유전체 커패시터(FC) 및 전달 트랜지스터(TR)를 갖는 1T1C형 메모리 셀이다. 강유전체 커패시터(FC)는 일단이 전달 트랜지스터(TR)를 통해 비트선(BLE)(또는 BLO)에 접속되고, 타단이 플레이트선(PL)에 접속되어 있다. 전달 트랜지스터(TR)의 게이트는 워드선(WLE)(또는 WLO)에 접속되어 있다.

멀티플렉서(MUX)는 nMOS 트랜지스터 및 pMOS 트랜지스터를 비트선(BLE, BLO)마다 갖고 있다. nMOS 트랜지스터 및 pMOS 트랜지스터는 로우 디코드 신호의 일종인 비트선 선택 신호(BLSE, BLSO)로 각각 제어된다. 비트선 선택 신호(BLSE)는 짝수의 워드선(WLE)이 선택될 때에 하이 레벨로 변화된다. 비트선 선택 신호(BLSO)는 홀수의 워드선(WLO)이 선택될 때에 하이 레벨로 변화된다.

전류원(CS)은 전류원 제어 회로(CSCON)로부터 출력되는 제어 신호(CSC)를 게이트에서 수신하는 pMOS 트랜지스터(P31)를 갖고 있다. 전류원(CS)은 제어 신호(CSC)가 로우 레벨 기간 동안에, 로우 레벨 전압에 따른 전류를 비트선(BLE)(또는 BLO)에 제공한다.

센스 앰프(SA)는 차동 증폭형 앰프와 공통 소스형 앰프를 조합하여 구성되어 있다. 차동 증폭형 앰프는 센스 앰프 활성화 신호(SAN)를 수신하여 활성화되어, 임계치 전압(Vth)과 비트선(BLE)(또는 BLO)의 전압차를 차동 증폭한다. 판독 동작을 시작하기 전에, 비트선(BLE, BLO)은 접지 전압(VSS)으로 프리차지되어 있다. 또한, 센스 앰프(SA)에 공급되는 임계치 전압(Vth)은 항상 생성된다. 이 때문에, 판독 시작시의 비트선(BLE, BLO)의 전압은 임계치 전압(Vth)보다 낮다. 따라서, 판독 동작의 이른 시기에 센스 앰프(SA)를 활성화하더라도, 오동작하는 일은 없다. 이 결과, 센스 앰프(SA)의 활성화 타이밍을 빠르게 설정할 수 있어, 판독 액세스 시간을 단축할 수 있다.

공통 소스형 앰프는 차동 증폭형 앰프의 출력 전압을 CMOS 레벨로 변환하여, 데이터 신호(DT)(판독 데이터)로서 출력한다. 판독 동작에 있어서, 센스 앰프(SA)는 비트선(BLE)(또는 BLO)의 전압이 임계치 전압을 초과할 때에, 데이터 신호(DT)를 로우 레벨에서 하이 레벨로 변화시킨다.

래치 회로(LT)는 한 쌍의 CMOS 인버터로 구성되는 래치와, 데이터 신호(DT)를 래치에 전달하는 CMOS 스위치와, 래치의 귀환 루프를 차단하는 nMOS 트랜지스터를 갖고 있다. CMOS 스위치는 래치 신호(LAT)(/LAT)가 로우 레벨(하이 레벨)일 때에 온으로 하고, 래치 신호(LAT)(/LAT)가 하이 레벨(로우 레벨)일 때에 오프로 한다. nMOS 트랜지스터는 래치 신호(LAT)가 하이 레벨일 때에 루프를 도통시키고, 래치 신호(LAT)가 로우 레벨일 때에 루프를 차단한다. 래치 회로(LT)는 유지하고 있는 데이터를 데이터 신호(DOUT)로서 출력한다. 한편, nMOS 트랜지스터 대신에 CMOS 스위치를 사용하더라도 좋다.

한편, 비트선(BLEn, /BLEn)에 대응하는 센스 앰프(SA)는 도 5에 도시한 바와 같이, 데이터 신호(DTn, /DTn)를 각각 출력한다. 데이터 신호(DTn)는 래치 회로(LT)뿐만 아니라, 적응형 기준 생성 회로(ADLY)에도 출력된다. 데이터 신호(/DTn)는 적응형 기준 생성 회로(ADLY)에만 출력된다.

도 10은 도 5에 도시한 적응형 기준 생성 회로(ADLY)를 상세히 나타내고 있다. 적응형 기준 생성 회로(ADLY)는 가변 지연 회로(VDLY) 및 지연 조정 회로(DADJ)를 갖고 있다. 가변 지연 회로(VDLY)는 직렬로 접속된 한 쌍의 가변 지연단(VDLY1, VDLY2)과, AND 게이트와, OR 게이트를 갖고 있다.

AND 게이트는 데이터 신호(DTn, /DTn) 중 늦게 하이 레벨로 변화되는 신호에 동기하여, 하이 레벨로 변화되는 후착 신호(LATE)를 출력한다. 즉, AND 게이트는 데이터 신호(DTn, /DTn) 중 뒤에 전달되는 신호를 선택하여, 선택한 신호를 지연 조정 회로(DADJ)에 출력하는 후착 판정 회로로서 동작한다. AND 게이트에 의해, 뒤에 전달되는 데이터 신호를 용이하게 검출할 수 있다.

OR 게이트는 데이터 신호(DTn, /DTn) 중 빨리 하이 레벨로 변화되는 신호에 동기하여, 하이 레벨로 변화되는 선착 신호(EARY)를 출력한다. 즉, OR 게이트는 데이터 신호(DTn, /DTn) 중 앞에 전달되는 신호를 선택하여, 선택한 신호를 가변 지연단(VDLY1)에 출력하는 선착 판정 회로로서 동작한다. OR 게이트에 의해, 앞에 전달되는 데이터 신호를 용이하게 검출할 수 있다.

도 5에서 설명한 바와 같이, 비트선(BLEn)에 접속되는 메모리 셀(MC)(제1 메모리 셀)의 강유전체 커패시터(FC)가 "논리 0"을 기억하고 있을 때, 비트선(/BLEn)에 접속되는 메모리 셀(MC)(제2 메모리 셀)의 강유전체 커패시터(FC)는 "논리 1"을 기억하고 있다. 비트선(BLOn, /BLOn)에서도 마찬가지이다. "논리 0"을 기억하는 강유전체 커패시터(FC)의 실효 용량값(C0)은 "논리 1"을 기억하는 강유전체 커패시터(FC)의 실효 용량값(C1)보다 작다. 이 때문에, 판독 동작에 있어서, 전류원(CS)에서 비트선(BLEn, /BLEn)으로 동일한 전류량이 공급될 때, "논리 0"에 대응하는 비트선(예컨대 BLEn)의 전압은 "논리 1"에 대응하는 비트선(예컨대 /BLEn)의 전압은 빠르게 상승한다.

센스 앰프(SA)는 비트선(BLEn, /BLEn)의 전압이 임계치 전압(Vth)을 초과할 때에 출력을 각각 하이 레벨로 변화시킨다. 따라서, OR 게이트로부터 출력되는 선착 신호(EARY)의 상승 엣지 타이밍은 센스 앰프(SA)가 "논리 0"을 검출하는 시각이 된다. AND 게이트로부터 출력되는 후착 신호(LATE)의 상승 엣지 타이밍은 센스 앰프(SA)가 "논리 1"을 검출하는 시각이 된다. 즉, 선착 신호(EARY) 및 후착 신호(LATE)의 상승 엣지 타이밍은 각각 "논리 0", "논리 1"의 판독을 의미한다. 이와 같이, 본 발명에서는 비트선(BLE, BLO)에서 판독되는 판독 데이터의 논리는 전압차가 아니라, 시간차로서 검출된다.

초단의 가변 지연단(VDLY1)은 OR 게이트로부터 출력되는 선착 신호(EARY)를 소정 시간(T1)만큼 지연시켜, 지연시킨 신호를 래치 신호(/LAT, LAT)로서 출력한다. 후단의 가변 지연단(VDLY2)은 래치 신호(LAT)를 소정 시간(T1)만큼 지연시켜, 지연시킨 신호를 지연 래치 신호(LATD)로서 지연 조정 회로(DADJ)에 출력한다. 초단 및 후단의 가변 지연단(VDLY1, VDLY2)은 동일한 지연 조정 신호(ADJ0-ADJ2)를 수신하여 항상 동일한 지연 시간(T1)으로 설정된다.

각 가변 지연단(VDLY1, VDLY2)은 선착 신호(EARY)의 전달 경로(래치 신호(LAT)의 전달 경로)에 nMOS 트랜지스터(N41, N42, N43)를 통해 접속된 3개의 용량(1Cd, 2Cd, 4Cd)을 갖고 있다. 용량(1Cd, 2Cd, 4Cd)의 앞부분의 숫자는 이들 용량의 용량비를 나타내고 있다. 즉, 용량(1Cd, 2Cd, 4Cd)의 용량값은 다른 용량의 2배로 순차적으로 설정되어 있다. nMOS 트랜지스터(N41, N42, N43)의 게이트는 지연 조정 회로(DADJ)로부터 출력되는 지연 조정 신호(ADJ0-ADJ2)를 각각 수신하고 있다. 선착 신호(EARY)의 전달 경로에 부가되는 용량값은 3 비트의 지연 조정 신호(ADJ0-ADJ2)의 논리값에 따라서 8가지(0Cd-7Cd)로 설정된다.

지연 조정 회로(DADJ)는 판독 동작마다, 선착 신호(EARY)를 가변 지연단(VDLY1, VDLY2)에서 지연시킨 지연 래치 신호(LATD)와 후착 신호(LATE)와의 도착 시각을 비교한다. 지연 조정 회로(DADJ)는 지연 래치 신호(LATD)의 도착이 후착 신호(LATE)의 도착보다 빠른 경우, 가변 지연 회로(VDLY)의 지연 시간을 증가시키기 위해서 지연 조정 신호(ADJ0-ADJ2)로 나타내어지는 논리값을 "1" 증가한다.

여기서, 지연 조정 신호(ADJ0)는 하위 비트에 대응하고, ADJ2는 상위 비트에 대응한다. 지연 조정 회로(DADJ)는 지연 래치 신호(LATD)의 도착이 후착 신호(LATE)의 도착보다 빠른 경우, 가변 지연 회로(VDLY)의 지연 시간을 증가시키기 위해서 지연 조정 신호(ADJ0-ADJ2)를 변경한다. 예컨대, 지연 조정 신호(ADJ0-ADJ2)가 2진수의 "논리 011"에서 "논리 100"으로 변경되고, 선착 신호(EARY)의 전달 경로에 부가되는 용량값은 "3Cd"에서 "4Cd"로 증가한다. 가변 지연단(VDLY1, VDLY2)의 지연 시간은 함께 동일한 시간만큼 증가한다.

또한, 지연 조정 회로(DADJ)는 지연 래치 신호(LATD)의 도착이 후착 신호(LATE)의 도착보다 느린 경우, 가변 지연 회로(VDLY)의 지연 시간을 감소시키기 위해서 지연 조정 신호(ADJ0-ADJ2)를 변경한다. 예컨대, 지연 조정 신호(ADJ0-ADJ2)가 2진수의 "논리 011"에서 "논리 010"으로 변경되고, 선착 신호(EARY)의 전달 경로에 부가되는 용량값은 "3Cd"에서 "2Cd"로 감소한다. 가변 지연단(VDLY1, VDLY2)의 지연 시간(T1)은 함께 동일한 시간만큼 감소한다. 이러한 지연 시간(T1)의 조정은 지연 래치 신호(LATD)의 도착과 후착 신호(LATE)의 도착이 일치할 때까지, 판독 동작마다 실시된다.

지연 래치 신호(LATD)의 상승 엣지 타이밍과 후착 신호(LATE)의 상승 엣지 타이밍이 같아졌을 때, 래치 신호(LAT, /LAT)의 출력 타이밍은 선착 신호(EARY)의 상승 엣지 타이밍과 후착 신호(LATE)의 상승 엣지 타이밍과의 중앙에 설정되어 있다. 즉, 래치 신호(LAT, /LAT)의 출력 타이밍은 센스 앰프(SA)가 "논리 0"을 검출하는 시각과 "논리 1"을 검출하는 시각의 중앙에 설정된다. 이 결과, "논리 0"을 판독하는 비트선의 전압이 임계치 전압(Vth)을 초과하고 나서 래치 신호(LAT, /LAT)가 출력될 때까지의 제1 기간(P1)과, 래치 신호(LAT, /LAT)가 출력되고 나서 "논리 1"을 판독하는 비트선의 전압이 임계치 전압(Vth)을 초과할 때까지의 제2 기간(P2)은 서로 같아진다. 바꾸어 말하면, 판독 마진은 "논리 0" 및 "논리 1"에 대하여 각각 최대가 된다.

지연 시간은 판독 동작마다 조정된다. 이 때문에, 강유전체 메모리의 동작 중의 온도의 변화, 혹은 전원 전압(VDD)의 변화에 의해 래치 타이밍이 어긋나는 경우에도, 판독 마진이 가장 큰 래치 타이밍으로 되돌릴 수 있다. 또한, 강유전체 커패시터(FC)의 열화에 의해 잔류 분극값이 변화되는 경우에도 판독 마진을 "논리 0" 및 "논리 1"에 대하여 항상 최대로 할 수 있다.

도 11은 도 10에 도시한 지연 조정 회로(DADJ)를 상세히 나타내고 있다.

지연 조정 회로(DADJ)는 지연 래치 신호(LATD) 및 후착 신호(LATE)의 상승 엣지의 선착을 판단하여, 업 신호(UP) 또는 다운 신호(DOWN)를 출력하는 차동 증폭기(AMP)와, 업 신호(UP) 또는 다운 신호(DOWN)를 수신하여 동작하는 카운터(COUNT)를 갖고 있다. 차동 증폭기(AMP)는 지연 래치 신호(LATD)의 상승 엣지가 후착 신호(LATE)의 상승 엣지보다 빠를 때에, 업 신호(UP)를 로우 레벨로 변화한다. 차동 증폭기(AMP)는 지연 래치 신호(LATD)의 상승 엣지가 후착 신호(LATE)의 상승 엣지보다 늦을 때에, 다운 신호(DOWN)를 로우 레벨로 변화한다. 업 신호(UP) 및 다운 신호(DOWN)를 각각 수신하는 nMOS 트랜지스터의 드레인은 차동 증폭기(AMP)의 검출 감도를 근소하게 둔하게 하는 키퍼 트랜지스터(keeper transistor)를 통해 서로 접속되어 있다.

카운터(COUNT)는 업 신호(UP)의 하강 엣지에 응답하여 카운트업하고, 다운신호(DOWN)의 하강 엣지에 응답하여 카운트다운하여, 카운트값을 지연 조정 신호(ADJ0-ADJ2)로서 출력하는 3 비트의 업다운 카운터이다. 즉, 카운터(COUNT)는 제1 기간(P1)이 제2 기간(P2)보다 길 때에 카운트다운하고, 제1 기간(P1)이 제2 기간(P2)보다 짧을 때에 카운트업한다.

업 신호(UP) 및 다운 신호(DOWN)가 함께 하이 레벨일 때, 판독 동작이 실행되지 않고 차동 증폭기(AMP)는 비동작 상태이다. 이 때, 카운터(COUNT)는 동작하지 않는다. 업 신호(UP) 및 다운 신호(DOWN)가 함께 로우 레벨일 때, 지연 래치 신호(LATD) 및 후착 신호(LATE)의 상승 엣지 타이밍은 같다. 상세하게는, 지연 래치 신호(LATD) 및 후착 신호(LATE)의 상승의 차가 가변 지연 회로(VDLY)의 양자화 오차(최소의 지연 조정 시간)보다 작을 때에, 업 신호(UP) 및 다운 신호(DOWN)는 함께 로우 레벨로 설정된다. 이 때도, 카운터(COUNT)는 동작하지 않는다. 키퍼 트랜지스터에 의해 차동 증폭기(AMP)의 검출 감도를 약간 둔하게 하기 때문에, 상승 엣지의 약간의 차이에 의해, 가변 지연 회로(VDLY)의 지연 시간이 판독 동작마다 변화하는 것이 방지된다.

도 12는 제1 실시 형태의 강유전체 메모리의 판독 동작을 나타내고 있다.

미리, 메모리 셀(MC)에는 외부로부터 데이터가 기록되고 있다. 비트선(BLEn, BLEn)에 접속된 메모리 셀(MC)(제2 메모리 셀)에는 비트선(/BLEn, /BLOn)에 접속된 메모리 셀(MC)(제1 메모리 셀)이 기억하는 데이터의 반전 데이터가 기록되고 있다.

판독 커맨드 및 데이터를 판독하는 메모리 셀(MC)을 선택하는 어드레스 신호(AD)가 강유전체 메모리에 공급되면, 도 5에 도시한 제어 회로(CONT)는 제어 신호(CNT) 및 판독 제어 신호(RDP)를 출력한다[도 12의 (a), (b)]. 워드 드라이버(WD)는 어드레스 신호(AD)에 대응하는 워드선(WLE)(또는 WLO)을 하이 레벨로 변화시킨다. 로우 디코더(RDEC)는 어드레스 신호(AD)에 따라서, 비트선 선택 신호(BLSE)(또는 BLSO)를 하이 레벨로 변화시킨다[도 12의 (c)].

도 6에 도시한 전류원 제어 회로(CSCON)는 판독 제어 신호(RDP)의 상승 엣지에 동기하여, 제어 신호(CSC)를 로우 레벨로 변화시킨다[도 12의 (d)]. 제어 신호(CSC)의 로우 레벨 전압은 비휘발성 래치(NVLT)에 기억되어 있는 데이터에 따라서 설정된다. 제어 신호(CSC)의 변화에 의해 전류원(CS)이 온으로 되고, 비트선(BLE)(또는 BLO)에 전류가 공급된다. 비트선(BLE)(또는 BLO)의 전압은 워드선(WLE)(또는 WLO)에 의해 접속된 강유전체 커패시터(FC)의 잔류 분극값(용량값)에 따라서 서서히 상승한다[도 12의 (e)]. 전술한 바와 같이, "논리 0"을 기억하는 강유전체 커패시터(FC)에 접속된 비트선의 전압은 "논리 1"을 기억하는 강유전체 커패시터(FC)에 접속된 비트선의 전압보다 빠르게 상승한다.

도 9에 도시한 센스 앰프(SA)는 "논리 0"을 기억하는 강유전체 커패시터(FC)에 접속된 비트선의 전압이 임계치 전압(Vth)을 초과할 때, 데이터 신호(DT)를 하이 레벨로 변화시킨다[도 12의 (f)]. 이와 마찬가지로, 다른 센스 앰프(SA)는 "논리 1"을 기억하는 강유전체 커패시터(FC)에 접속된 비트선의 전압이 임계치 전압(Vth)을 초과할 때, 데이터 신호(DT)를 하이 레벨로 변화시킨다[도 12의 (g)].

도 10에 도시한 적응형 기준 생성 회로(ADLY)의 OR 게이트는 선착의 데이터 신호(DT)(DTn, /DTn 중 어느 하나)에 동기하여, 선착 신호(EARY)를 출력한다[도 12의 (h)]. AND 게이트는 후착의 데이터 신호(DT)(DTn, /DTn 중 어느 하나)에 동기하여, 후착 신호(LATE)를 출력한다[도 12의 (i)]. 또한, 적응형 기준 생성 회로(ADLY)는 선착 신호(EARY)를 2개의 가변 지연단(VDLY1, VDLY2)으로 지연시켜, 지연 래치 신호(EARYD)로서 출력한다[도 12의 (j)].

도 12는 가변 지연 회로(VDLY)의 지연 시간이 최적으로 설정되어 있는 예를 도시하고 있다. 이 때문에, 지연 래치 신호(LATD)의 상승 엣지는 후착 신호(LATE)의 상승 엣지와 같은 타이밍이다. 또한, 선착의 데이터 신호(DT)의 상승 엣지에서 래치 신호(LAT, /LAT)의 출력까지의 기간(P1)은 래치 신호(LAT, /LAT)의 출력에서부터 후착의 데이터 신호(DT)의 상승 엣지까지의 기간(P2)과 같다. 또한, 이들 기간(P1, P2)은 가변 지연단(VDLY1, VDLY2)의 지연 시간(T1)과도 같다.

가변 지연단(VDLY1)은 래치 신호(LAT, /LAT)를 출력한다[도 12의 (k)]. 래치 신호(LAT, /LAT)의 출력 타이밍은 전술한 바와 같이, 판독 마진을 "논리 0" 및 "논리 1"에 대하여 최대로 하는 타이밍이다. 도 9에 도시한 래치 회로(LT)는 래치 신호(LAT, /LAT)에 동기하여 래치한 판독 데이터를 데이터 신호(DOUT)로서 출력한다[도 12의 (l)].

한편, 기간(P1)이 기간(P2)보다 짧은 경우, 지연 조정 회로(DADJ)는 조정 신호(ADJ0-ADJ2)의 논리값을 "011"에서 "100"으로 증가하여, 가변 지연 회로(VDLY)의 지연 시간을 증가시킨다[도 12의 (m)]. 이 때, 래치 신호(LAT, /LAT)의 출력 타이밍은 다음 판독 동작에서 약간 늦는다.

제어 회로(CONT)는 센스 앰프(SA)가 데이터 신호(DT)를 출력한 후, 제어 신호(CNT)를 로우 레벨로 변화시킨다[도 12의 (n)]. 로우 레벨의 제어 신호(CNT)에 의해, 제어 신호(CSC)는 하이 레벨로 변화된다[도 12의 (o)]. 또한, 센스 앰프 활성화 신호(SAN)가 로우 레벨로 변화되어, 센스 앰프(SA)가 비활성화된다[도 12의 (p)].

판독 데이터가 확정된 후, 도 5에 도시한 플레이트 드라이버(PD)는 어드레스 신호(AD)에 따른 플레이트선(PL)을 소정 기간 하이 레벨로 변화시킨다[도 12의 (q)]. 비트선(BLE)(또는 BLO)의 전압은 강유전체 커패시터(FC)의 잔류 분극값에 따라서 변화된다[도 12의 (r)]. "논리 1"을 기억하고 있는 강유전체 커패시터(FC)에 접속된 비트선은 로우 레벨로 변화하고, "논리 0"을 기억하고 있는 강유전체 커패시터(FC)에 접속된 비트선은 하이 레벨로 변화된다. 그리고, 메모리 셀(MC)로부터 판독된 데이터가, 다시 메모리 셀(MC)에 라이트백된다. 라이트백이 완료된 후, 워드선(WLE)(또는 WLO)이 로우 레벨로 변화되어, 판독 동작이 완료된다[도 12의 (s)].

플레이트선(PL)의 상승 타이밍은, 예컨대 래치 신호(LAT)의 상승 엣지에서부터 소정 시간 후로 설정된다. 래치 신호(LAT)는 적응형 기준 생성 회로(ADLY)에 의 해, 데이터 신호(DT)로부터 생성된다. 이 때문에, 플레이트선(PL)은 동작 환경에 상관없이, 데이터 신호(DT)의 출력으로부터 항상 최적의 시간으로 상승할 수 있게 된다. 이 결과, 판독 데이터(DOUT)의 출력 중에 라이트백을 시작할 수 있어, 판독 사이클 시간을 단축할 수 있다. 이에 대하여, 종래에는 제어 회로(CONT) 내에 형성되는 지연 회로 등으로 플레이트선(PL)의 상승 타이밍을 설정하고 있다. 이 때문에, 최악의 동작 전압, 동작 온도를 고려하여, 플레이트선(PL)의 상승 타이밍을 설정할 필요가 있어, 판독 데이터(DOUT)의 출력 중에 라이트백을 시작할 수 없었다.

이상, 본 실시 형태에서는, 메모리 셀(MC)에 기억되어 있는 데이터의 논리값을 시간차로서 검출하였다. 시간을 검출하는 회로는 전압을 검출하는 회로보다 용이하게 형성할 수 있고, 그 정밀도도 높다. 이 때문에, 간단한 회로로 데이터를 확실하게 판독할 수 있다.

비트선의 전압 변화가 작더라도, 확실하게 시간차를 생성할 수 있다. 이 때문에, 강유전체 커패시터(FC)의 잔류 분극값이 작은 경우에도, 메모리 셀(MC)로부터 데이터를 확실하게 판독할 수 있다. 따라서, 강유전체 커패시터(FC)가 열화된 경우에도, 데이터의 판독 마진을 확보할 수 있다. 강유전체 커패시터(FC)가 열화되더라도 데이터를 판독할 수 있기 때문에, 데이터의 재기록 가능 횟수를 증가할 수 있다.

"논리 0"이 출력되는 타이밍과, "논리 1"이 출력되는 타이밍의 중앙에, 래치 신호(LAT, /LAT)의 출력 타이밍을 설정하였다. 데이터의 논리값을 판정하는 타이밍을 2개의 논리값의 판독 타이밍의 중앙에 설정함으로써, 데이터의 판독 마진을 2개의 논리값에 대하여 각각 최대로 할 수 있다.

래치 신호(LAT, /LAT)의 출력 타이밍을 판독 동작마다 데이터의 출력 타이밍에 따라서 조정함으로써, 항상 판독 마진을 최대로 할 수 있다. 지연 조정을 판독 동작마다 실시함으로써, 강유전체 메모리의 동작 중에 온도가 변동하거나, 또는 전원 전압(VDD)이 변동하는 경우에도, 래치 신호(LAT, /LAT)의 출력 타이밍을 항상 최적으로 설정할 수 있다.

가변 지연단(VDLY1, VDLY2)을 구성하는 용량(1Cd, 2Cd, 4Cd)의 용량값을 2배씩 커지도록 설정하여, 선착 신호(EARY)의 전달 경로에 접속되는 용량(1Cd, 2Cd, 4Cd)을 2진 카운터의 카운트값에 따라 설정하였다. 이 때문에, 2진 카운터의 부가에 따라서 지연 시간을 등간격으로 조정할 수 있다.

선착 신호(EARY)를 가변 지연단(VDLY1, VDLY2)으로 늦춘 지연 래치 신호(LATD)의 천이 엣지와, 후착 신호(LATE)의 천이 엣지와의 타이밍차에 따라서 가변 지연단(VDLY1, VDLY2)의 지연 시간(T1)을 조정하여, 지연 시간(T1)이 항상 같은 2개의 가변 지연단(VDLY1, VDLY2)의 접속 노드로부터 래치 신호(LAT, /LAT)를 출력하였다. 이 때문에, 제1 기간(P1) 및 제2 기간(P2)의 시간차를 용이하고 또한 확실하게 없애, 래치 신호(LAT, /LAT)의 천이 엣지를 선착 신호(EARY)의 천이 엣지와 후착 신호(LATE)의 천이 엣지의 중앙에 설정할 수 있다.

라이트백 동작을 래치 신호(LAT)의 출력에 응답하여 시작함으로써, 라이트백 동작을 데이터의 판독 중에 중복하여 실행할 수 있다. 이 결과, 판독 사이클 시간을 단축할 수 있다.

선착 판정 회로로서 OR 게이트를 형성하였기 때문에, 먼저 전달되는 데이터 신호를 용이하게 검출할 수 있다. 또한, 후착 판정 회로로서 AND 게이트를 형성하였기 때문에, 나중에 전달되는 데이터 신호를 용이하게 검출할 수 있다.

판독 동작 전에 비트선(BLE, BLO)을 프리차지하는 프리차지 회로(PRE)를 형성하기 때문에, 비트선(BLE, BLO)의 전압을, 강유전체 커패시터(FC)의 실효 용량값을 정확하게 반영시켜 상승시킬 수 있다.

강유전체 메모리 내에 임계치 전압 생성 회로(VGEN)를 형성하기 때문에, 변동이 없는 원하는 임계치 전압(Vth)을 용이하게 생성할 수 있다.

한편, 전술한 실시 형태에서는, 본 발명을 강유전체 메모리 칩에 적용한 예에 대해서 설명하였다. 본 발명은 이러한 실시 형태에 한정되지 않는다. 예컨대, 본 발명을 시스템 LSI에 혼재되는 강유전체 메모리 코어에 적용하더라도 좋다.

가변 지연 회로(VDLY)는 차동 증폭형 지연 회로를 이용하여 상보의 신호를 지연시키더라도 좋다. 이 경우, 래치 신호(LAT, /LAT)의 출력 타이밍을 같게 할 수 있어, 래치 회로(LT)를 고속으로 동작할 수 있다.

이상, 본 발명에 관해서 상세히 설명하였으나, 상기한 실시 형태 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.

본 발명에서는, 메모리 셀에 기억되어 있는 데이터의 논리값을 시간차로서 검출함으로써, 데이터를 확실하게 판독할 수 있다. 구체적으로는, 제1 및 제2 메모리 셀에 접속된 비트선 중 어느 한 전압이 최초로 임계치 전압을 초과하고 나서 소정 시간 후에, 통상 메모리 셀로부터 비트선에 판독되는 데이터의 논리값을 판정함으로써, 데이터를 확실하게 판독할 수 있다. 비트선의 전압 변화가 작더라도, 확실하게 시간차를 생성할 수 있기 때문에, 강유전체 커패시터의 잔류 분극값이 작은 경우에도, 메모리 셀로부터 데이터를 확실하게 판독할 수 있다. 즉, 데이터의 판독 마진을 향상할 수 있다. 또한, 강유전체 커패시터가 열화된 경우에도, 데이터의 판독 마진을 확보할 수 있기 때문에, 데이터의 재기록 가능 횟수를 증가시킬 수 있다.

본 발명에서는, 데이터의 논리값을 판정하는 타이밍을 2개의 논리값의 판독타이밍의 중앙에 설정함으로써, 데이터의 판독 마진을 2개의 논리값에 대하여 각각 최대로 할 수 있다. 즉, 판독 마진을 향상시킬 수 있다.

본 발명에서는, 래치 신호의 출력 타이밍이 양 천이 엣지의 중앙에서부터 어긋나고 있는 경우에, 가변 지연 회로의 지연 시간을 조정함으로써, 출력 타이밍을 정확한 타이밍으로 수정할 수 있다.

본 발명에서는, 가변 지연 회로의 지연 시간을, 카운터값의 증감에 따라서 용이하게 변경할 수 있다. 래치 신호의 출력 타이밍을 카운터를 이용하여 용이하게 변경할 수 있다. 카운터의 각 비트의 부가에 따라서 용량값을 소정치마다 증감할 수 있기 때문에, 가변 지연 회로의 지연 시간을 규칙적인 간격으로 조정할 수 있다.

본 발명에서는, 직렬로 접속된 2개의 가변 지연단의 지연 시간을 동시에 조 정함으로써, 용이하고 또한 확실하게, 제1 및 제2 기간을 같게 하여, 래치 신호를 양 천이 엣지의 중앙에 설정할 수 있다.

본 발명에서는, 가변 지연 회로의 선착 판정 회로에 의해, 초단의 가변 지연단은 제1 및 제2 메모리 셀에 기억되어 있는 데이터의 논리값에 의존하지 않고, 먼저 출력되는 판독 데이터에 기초하여 래치 신호를 생성할 수 있다.

본 발명에서는, 가변 지연 회로의 후착 판정 회로에 의해, 지연 조정 회로는 제1 및 제2 메모리 셀에 기억되어 있는 데이터의 논리값에 의존하지 않고, 나중에 출력되는 판독 데이터에 기초하여 래치 신호의 출력 타이밍을 최적으로 조정할 수 있다.

본 발명에서는, 판독 데이터로부터 생성되는 래치 신호에 의해 라이트백 동작이 시작되기 때문에, 라이트백 동작을 빠르게 시작하고, 빠르게 완료할 수 있다. 따라서, 판독 사이클을 단축할 수 있다.

본 발명에서는, 상기 소정 시간을 판독 동작마다 설정함으로써, 강유전체 메모리의 동작 중에 온도가 변동하거나, 또는 전원 전압이 변동하는 경우에도, 래치 신호의 출력 타이밍을 항상 최적으로 설정할 수 있다.

본 발명에서는, 비트선을 판독 동작 전에 소정의 전압으로 프리차지함으로써, 비트선의 전압을, 제1 및 제2 메모리 셀의 강유전체 커패시터의 실효 용량값을 정확히 반영시켜 상승시킬 수 있다. 따라서, 래치 신호의 출력 타이밍을, 앞의 판독 데이터의 출력 타이밍과 나중의 판독 데이터의 출력 타이밍과의 중앙에 정확히 설정할 수 있다.

본 발명에서는, 임계치 전압을 강유전체 메모리의 내부에서 생성함으로써, 원하는 값의 임계치 전압을 용이하게 생성할 수 있다.

Claims

외부로부터 공급되는 데이터를 각각 기억하는 강유전체 커패시터를 갖는 복수의 통상 메모리 셀과;

상기 통상 메모리 셀 중 제1 메모리 셀에 기억되는 제1 데이터의 반전 데이터를 기억하는 강유전체 커패시터를 갖는 제2 메모리 셀과;

상기 통상 메모리 셀 및 상기 제2 메모리 셀에 각각 접속되는 비트선과;

판독 동작의 시작으로부터 소정 기간 동안 상기 비트선에 전류를 공급하는 전류 공급 회로와;

판독 동작에서, 상기 제1 및 제2 메모리 셀에 접속된 상기 비트선 중 어느 하나의 전압이 최초로 임계치 전압을 초과하고 나서 소정 시간 후에 상기 통상 메모리 셀로부터 상기 비트선으로 판독되는 데이터의 논리값을 판정하는 판독 제어 회로

를 포함하고,

상기 소정 시간은, 상기 제1 및 제2 메모리 셀에 접속된 한쪽의 상기 비트선의 전압이 상기 임계치 전압을 초과하고 나서 상기 제1 및 제2 메모리 셀에 접속된 다른 쪽의 상기 비트선의 전압이 상기 임계치 전압을 초과할 때까지의 기간 동안에 설정되는 것을 특징으로 하는 강유전체 메모리.
제1항에 있어서, 상기 판독 제어 회로는 상기 소정 시간을, 상기 제1 및 제2 메모리 셀에 접속된 한쪽의 상기 비트선의 전압이 상기 임계치 전압을 초과하고 나서 상기 제1 및 제2 메모리 셀에 접속된 다른 쪽의 상기 비트선의 전압이 상기 임계치 전압을 초과할 때까지의 기간의 반으로 설정하는 가변 지연 회로를 포함하는 것을 특징으로 하는 강유전체 메모리.
제2항에 있어서, 상기 판독 제어 회로는,

상기 각 비트선의 전압과 상기 임계치 전압을 각각 수신하는 복수의 차동 증폭형 센스 앰프와,

상기 센스 앰프에서 증폭된 판독 데이터를 래치 신호에 동기하여 각각 래치하는 복수의 래치 회로를 포함하고,

상기 가변 지연 회로는 상기 소정 시간 후에 상기 래치 신호를 출력하는 것을 특징으로 하는 강유전체 메모리.
제3항에 있어서, 상기 판독 제어 회로는, 상기 제1 및 제2 메모리 셀에 접속된 한 쪽의 비트선의 전압이 상기 임계치 전압을 초과하고 나서 상기 래치 신호가 출력될 때까지의 제1 기간과, 상기 래치 신호가 출력되고 나서 상기 제1 및 제2 메모리 셀에 접속된 다른 쪽의 비트선의 전압이 상기 임계치 전압을 초과할 때까지의 제2 기간과의 차를 검출하여, 상기 차를 작게 하기 위한 조정 신호를 상기 가변 지연 회로에 출력하는 지연 조정 회로를 포함하는 것을 특징으로 하는 강유전체 메모리.
제4항에 있어서, 상기 지연 조정 회로는 상기 제1 기간이 상기 제2 기간보다 긴 경우와 상기 제1 기간이 상기 제2 기간보다 짧은 경우에 카운트 방향을 역전시키는 카운터를 포함하고, 상기 카운터의 카운트값을 상기 조정 신호로서 출력하는 것을 특징으로 하는 강유전체 메모리.
제5항에 있어서, 상기 가변 지연 회로는,

상기 래치 신호의 생성 경로에 접속되는 복수의 부하 용량과,

상기 카운트값에 따라서 부하 용량을 상기 생성 경로에 접속 또는 비접속하는 스위치를 포함하는 것을 특징으로 하는 강유전체 메모리.
제6항에 있어서, 상기 부하 용량의 용량값은 2배씩 커지도록 설정되는 것을 특징으로 하는 강유전체 메모리.
제4항에 있어서, 상기 가변 지연 회로는 지연 시간이 항상 같게 설정되는 직렬로 접속된 2개의 가변 지연단을 포함하고,

초단의 상기 가변 지연단은 상기 한 쪽의 비트선의 전압이 상기 임계치 전압을 초과하고 나서 상기 소정 시간 후에 상기 래치 신호를 출력하며,

2단째의 상기 가변 지연단은 상기 래치 신호를 지연시킨 지연 래치 신호를 출력하고,

상기 지연 조정 회로는 상기 지연 래치 신호의 출력 타이밍과 상기 다른 쪽의 비트선의 전압이 상기 임계치 전압을 초과하는 타이밍의 차에 기초하여, 상기 제1 및 제2 기간의 차를 검출하는 것을 특징으로 하는 강유전체 메모리.
제8항에 있어서, 상기 가변 지연 회로는 상기 제1 및 제2 메모리 셀에 대응하는 상기 센스 앰프로부터 출력되는 판독 데이터 중 먼저 출력되는 판독 데이터를 선택하여, 초단의 상기 가변 지연단에 출력하는 선착 판정 회로(early arrival decision circuit)를 포함하는 것을 특징으로 하는 강유전체 메모리.
제8항에 있어서, 상기 가변 지연 회로는 상기 제1 및 제2 메모리 셀에 대응하는 상기 센스 앰프로부터 출력되는 판독 데이터 중 나중에 출력되는 판독 데이터를 선택하여, 상기 지연 조정 회로에 출력하는 후착 판정 회로(late arrival decision circuit)를 포함하는 것을 특징으로 하는 강유전체 메모리.
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