JP4932273B2

JP4932273B2 - 強誘電体キャパシタを用いた演算処理回路および演算方法

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Publication number: JP4932273B2
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Inventors: 啓明木村
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Description

本発明は、デジタルデータの論理演算を実行する演算処理回路および演算方法に関する。

近年の電子機器は、高速な演算を実行するためのＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｏｒＵｎｉｔ）や、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）などと呼ばれるデジタル演算処理回路と、演算処理回路から得られたデータを記憶するためのメモリを備えて構成されるのが一般的となっている。電子機器の高機能化にともない、演算処理回路およびメモリによって扱うデータ量は増大の一途をたどっている。

一般的なＣＰＵやＤＳＰによる演算処理では、被演算子をメモリから読み出す処理と、メモリに対して次の演算処理に使用される被演算子を書き込む処理が順次行われる。その結果、こうした演算処理回路においては、メモリアクセスが、演算処理におけるボトルネックとなっている。

こうした中、本出願人は、強誘電体キャパシタなどを利用して、演算処理回路と、メモリの機能を併せ持つ論理演算処理回路を構成する技術を開発した（たとえば特許文献１、２参照）。この技術によれば、演算処理とメモリの書き込みとを同時に実行することができるため、演算処理能力を改善することができる。

特開２００４−３５５６７１号公報特開２００４−２６４８９６号公報

かかる状況において、書き込み処理と、読み出し処理を同時に実行することができれば、メモリのアクセスタイムの短縮となるため、演算処理のスループットを大幅な改善が期待される。

本発明はかかる課題に鑑みてなされたものであり、その目的は、強誘電体キャパシタを利用した演算処理回路の演算能力のさらなる改善にある。

本発明のある態様は、入力データと、メモリに記憶されているデータの論理演算を実行する演算処理回路に関する。この演算処理回路は、第１、第２端子を有し、メモリとして機能する強誘電体キャパシタと、入力データに応じて、強誘電体キャパシタの第１、第２端子に印加する電圧を切り替えるドライバ回路と、強誘電体キャパシタの第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力するセンスアンプと、を備える。

この態様によると、入力データに応じて、強誘電体キャパシタに対して印加する電圧を切り換えることにより、所望の演算処理を実行することができる。また、被演算子の一方は、メモリに記憶された状態で演算が可能となるため、読み出し処理を省略することができ、演算処理能力を向上することができる。

ドライバ回路は、入力データに応じて、強誘電体キャパシタに印加する電圧の向きを切り換えてもよい。

また、ドライバ回路は、入力データが第１レベルのとき、強誘電体キャパシタの第１端子が第２端子に対して高電位となるように所定レベルの電圧を印加し、入力データが第１レベルと異なる第２レベルのとき、強誘電体キャパシタの第２端子が第１端子に対して高電位となるように所定レベルの電圧を印加してもよい。
強誘電体キャパシタに印加する電圧レベルを一定とすることにより、入力データと、メモリに記憶されていたデータとの排他的論理和を演算することができる。

ドライバ回路は、入力データが第１レベルのとき、強誘電体キャパシタの第１端子にパルス信号を印加し、入力データが第２レベルのとき、強誘電体キャパシタの第２端子にパルス信号を印加してもよい。
この場合、強誘電体キャパシタに印加する電圧の向きを、好適に切り換えることができる。

センスアンプは、入力データが第１レベルのとき、強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、入力データが第２レベルのとき、強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力してもよい。
この場合、強誘電体キャパシタに対するデータ書き込みとほぼ同時に、センスアンプから、演算処理結果を出力することができる。

ドライバ回路およびセンスアンプは、強誘電体キャパシタに対して、破壊読み出しを行ってもよい。

ドライバ回路は、入力データおよび演算内容に応じて、強誘電体キャパシタに印加する電圧の向きおよび振幅を切り換えてもよい。強誘電体キャパシタに印加する電圧の向きおよび振幅の組み合わせにより、論理和演算、排他的論理和演算など、所望の演算内容を実行することができる。

本発明の別の態様は、マルチビットを同時に演算処理する回路に関する。
この態様において、強誘電体キャパシタは、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されてもよい。また、ｎ個のドライバ回路およびｎ個のセンスアンプは、列ごとに配置されてもよい。演算処理回路は、列ごとに敷設されたｎ組の第１、第２ビットラインと、行ごとに敷設されたｍ本の走査線と、ｍ本の走査線を順次選択するアドレスデコーダをさらに備えてもよい。ｉ行ｊ列目（ｉ，ｊは、自然数）の強誘電体キャパシタの第１、第２端子は、ｉ行目の走査線によってオンオフが制御されるスイッチ素子を介して、ｊ列目の第１、第２ビットラインに接続されてもよい。ｊ列目のドライバ回路は、ｊ列目の第１、第２ビットラインを介して、強誘電体キャパシタの第１、第２端子に電圧を印加してもよい。

この態様によれば、従来のメモリ回路技術を、本発明に係る演算処理技術に応用することにより、多ビットの演算を同時に実行するとともに、メモリに書き込むことができる。

ｊ列目のセンスアンプは、第１ビットラインと第１出力スイッチを介して接続され、第２ビットラインと、第２出力スイッチを介して接続されてもよい。

上述の演算処理回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に、一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。演算処理回路をメモリとともに１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、演算方法である。この方法は、第１、第２端子を有し、メモリとして機能する強誘電体キャパシタに記憶されているデータと、入力データとの論理演算を実行する方法に関する。この方法は、入力データに応じて、強誘電体キャパシタの第１、第２端子に印加する電圧を設定し、設定された電圧を強誘電体キャパシタに印加する演算ステップと、強誘電体キャパシタの第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力する読み出しステップと、を含む。演算ステップと、読み出しステップとを略同時に実行してもよい。

演算ステップにおいて、入力データが第１レベルのとき、強誘電体キャパシタの第１端子側が高電位となるように所定レベルの電圧を印加し、入力データが第１レベルと異なる第２レベルのとき、強誘電体キャパシタの第２端子側が高電位となるように所定レベルの電圧を印加してもよい。
この場合、排他的論理和を演算し、入力データを強誘電体キャパシタに書き込むことができる。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る演算処理回路によれば、メモリアクセス時間を短縮し、演算処理能力を向上することができる。

図１は、実施の形態に係る演算処理装置１００の構成を示すブロック図である。はじめに、この演算処理装置１００の概要を述べる。演算処理装置１００は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置された複数の演算セルＣＣを備える。各演算セルＣＣは、演算処理機能と、メモリ機能を備えるものであり、入力されたデータと、メモリに記憶されたデータの論理演算を実行する。この演算処理装置１００は、ｍ行ｎ列の画素を含む画像データなどの演算処理に好適に利用することができる。演算処理装置１００は、ひとつの半導体基板上に一体集積化するのが好ましい。

通常、画像処理においては、データ量を削減するために、隣り合うフレームデータの差分に着目して演算処理を行う場合が多い。そこで、本実施の形態では、時間的に連続した画像フレームデータのうち、ある時刻ｔにおけるフレームデータＸ（ｔ）と、その前の時刻ｔ−１におけるフレームデータＸ（ｔ−１）との差分を、画素ごとの排他的論理和（ＥＸＯＲ）として演算する場合について説明する。

以下、演算処理装置１００の構成について説明する。演算処理装置１００は、ロジックアレイ１０、ビットラインドライバ２０、アドレスデコーダ３０、センスアンプ４０を備える。

ロジックアレイ１０は、マトリクスの行ごとに設けられたｍ個のワード回路ＷＣ１〜ＷＣｍを含んで構成される。それぞれのワード回路ＷＣ１〜ＷＣｍは、マトリクスの列に対応付けられるｎ個の演算セルＣＣを含んで構成される。このような構成によって、演算セルＣＣは、ｍ行ｎ列のマトリクス状に配置される。各演算セルＣＣを区別するために、必要に応じて、ｉ行ｊ列目の演算セルには、符号ＣＣｉｊを付す。各演算セルＣＣは、演算処理の対象となるフレームデータの画素に対応付けられる。

ロジックアレイ１０の演算セルＣＣは、後述するように、メモリ機能を備えている。すなわち、ロジックアレイ１０は、時刻ｔにおいて、ひとつ前の時刻ｔ−１におけるフレームデータＸ（ｔ−１）を保持している。各画素に着目すれば、演算セルＣＣは、時刻ｔにおいて、時刻ｔ−１における画素データを保持することになる。

演算処理装置１００には、時刻ｔに、入力データとしてフレームデータＸ（ｔ）が入力される。演算処理装置１００は、入力されたフレームデータＸ（ｔ）と、ロジックアレイ１０に保持されていた１つ前の時刻ｔ−１におけるフレームデータＸ（ｔ−１）の排他的論理和を演算する。

ビットラインドライバ２０は、入力されたフレームデータＸ（ｔ）を、行単位で順次、ロジックアレイ１０に対して出力する。ロジックアレイ１０から出力されるワード単位のデータが、ｉ行目のデータであるとき、アドレスデコーダ３０はｉ行目のワード回路ＷＣｉを選択して演算処理を実行する。また、アドレスデコーダ３０により選択されたワード回路ＷＣは、演算処理を実行するとともに、入力されたフレームデータＸ（ｔ）を、次の時刻ｔ＋１における演算処理に備えて、メモリに書き込む。

センスアンプ４０は、ワード回路ＷＣごとの演算処理により得られた差分データＤ（ｔ）を、行単位で出力する。

ここで、上述の処理を実行する際の演算セルＣＣの動作に着目する。図２は、演算セルＣＣの構成および演算処理の内容を模式的に示す図である。演算セルＣＣは、演算処理を実行する演算手段１２と、メモリとして機能する記憶手段１４を含んでいる。ｊ列目の演算セルＣＣｉｊには、入力データＸｉｊ（ｔ）が入力される。演算手段１２は、記憶手段１４に記憶されていたデータ、すなわち１つ前の時刻ｔ−１における入力データＸｉｊ（ｔ−１）を読み出し、入力データＸｉｊ（ｔ）との排他的論理和を演算する。記憶手段１４には、入力データＸｉｊ（ｔ）が演算処理とほぼ同時に書き込まれる。

図３は、図１の演算処理装置１００の詳細な回路図である。図３には、ｊ列目の構成要素のみが示されている。上述のように、演算セルＣＣは、ｉ行ｊ列のマトリクス状に配置されている。

ビットラインドライバＢＬＤおよびセンスアンプＳＡは、マトリクスの列ごとに配置される。すなわち、図１のビットラインドライバ２０は、列ごとに設けられたビットラインドライバＢＬＤ１〜ｎを含んでおり、図１のアドレスデコーダ３０は、列ごとに設けられたセンスアンプＳＡ１〜ＳＡｎを含んでいる。

図３に示すように、マトリクスの列ごとにｎ組の第１ビットラインＢＬ１、第２ビットラインＢＬ２が敷設され、マトリクスの行ごとに、ｍ本の走査線ＳＬが敷設される。演算セルＣＣは、走査線ＳＬと、ｎ組のビットラインの交点に配置される。

演算セルＣＣは、強誘電体キャパシタＣｓ、第１スイッチＳＷ１、第２スイッチＳＷ２を含んで構成される。

強誘電体キャパシタＣｓは、第１端子２１、第２端子２２を有し、不揮発性のメモリとして機能する。ｊ列目のビットラインドライバＢＬＤｊは、入力データＸｊ（ｔ）に応じて、強誘電体キャパシタＣｓの第１端子２１、第２端子２２に印加する電圧を切り換える。本実施の形態において、ビットラインドライバＢＬＤは、入力データＸｊ（ｔ）に応じて、
強誘電体キャパシタＣｓに印加する電圧の向きを切り換える。本実施の形態において、第２端子２２が高電位として印加される電圧の向きを正とする。ビットラインドライバＢＬＤによる電圧の印加方法については後述する。

ｉ行目の演算セルＣＣｉｊに含まれる強誘電体キャパシタＣｓの第１端子２１は、ｉ行目の走査線ＳＬｉによってオンオフが制御される第１スイッチＳＷ１を介してｊ列目の第１ビットラインＢＬ１ｊに接続される。また、この強誘電体キャパシタＣｓの第２端子２２は、ｉ行目の走査線ＳＬｉによってオンオフが制御される第２スイッチＳＷ２を介してｊ列目の第２ビットラインＢＬ２ｊに接続される。ｉ行目の第１スイッチＳＷ１、第２スイッチＳＷ２が、アドレスデコーダ３０によって選択されオンになると、その行の演算セルＣＣがアクティブとなり、演算処理およびメモリアクセスが可能となる。

ｊ列目のセンスアンプＳＡｊとｊ列目に配置される強誘電体キャパシタＣｓとは、第１ビットラインＢＬ１ｊ、第２ビットラインＢＬ２ｊを介して接続される。センスアンプＳＡｊの入力端子４１は、第１出力スイッチＳＷｏ１を介して第１ビットラインＢＬ１ｊと接続され、第２出力スイッチＳＷｏ２を介して第２ビットラインＢＬ２ｊと接続される。

ｊ列目のセンスアンプＳＡｊは、第１出力スイッチＳＷｏ１、第２出力スイッチＳＷｏ２を選択的にオンオフすることにより、強誘電体キャパシタＣｓの第１端子２１、第２端子２２のいずれかに現れる電圧に応じた演算結果を出力する。

以上のように構成された演算処理装置１００の演算処理およびメモリアクセスについて説明する。図４（ａ）、（ｂ）は、演算処理中のビットラインドライバＢＬＤおよびセンスアンプＳＡの状態を示す回路図である。図４（ａ）は、入力データＸ（ｔ）が第１レベル（ローレベル＝０）の場合の動作に、図４（ｂ）は、入力データＸ（ｔ）が第２レベル（ハイレベル＝１）の場合の動作にそれぞれ対応している。

ここで、強誘電体キャパシタＣｓは上述のようにメモリとして機能する。メモリに記憶されたデータＳ（＝Ｘｊ（ｔ−１））は、第１端子２１と第２端子２２の電位の高低に対応付けられ、第１端子２１側が高電位の状態が第１レベル（＝ローレベル０）に対応し、第２端子２２側が高電位の状態が第２レベル（＝ハイレベル１）に対応する。

図４（ａ）に示すように、ビットラインドライバＢＬＤは、入力データＸｊ（ｔ）が第１レベル（ローレベル）のとき、第１ビットラインＢＬ１を介して、強誘電体キャパシタＣｓの第１端子２１にパルス信号を印加するとともに、第２ビットラインＢＬ２をハイインピーダンスとする。その結果、入力データＸｊ（ｔ）がローレベル（＝０）のとき、強誘電体キャパシタＣｓには、第１端子２１が第２端子２２に対して高電位となるように、すなわち負の向きに所定レベルの電圧が印加される。

強誘電体キャパシタＣｓの第１端子２１にパルスが印加されると、それに応じて、第２端子２２からキャパシタＣｂに向かって電荷ΔＱが移動し、第２端子２２の電位が変化する。センスアンプＳＡは、入力データＸｊ（ｔ）が第１レベル（ローレベル）のとき、第２出力スイッチＳＷｏ２をオンし、強誘電体キャパシタＣｓの第２端子２２に現れる電圧を出力する。

本実施の形態において、ビットラインドライバＢＬＤおよびセンスアンプＳＡは、破壊読み出しを行う。図５は、強誘電体キャパシタＣｓのヒステリシスを示す図である。第１ビットラインＢＬ１にパルス信号を印加すると、強誘電体キャパシタＣｓには負方向に電圧が印加される。このとき、メモリに記憶されたデータＳがローレベル（Ｓ＝０）であった場合、第２端子２２からキャパシタＣｂには、少量の電荷ΔＱＳが転送される。このときのセンスアンプＳＡの出力は、少量の電荷ΔＱＳに対応してローレベル（＝０）となる。

逆に、メモリに記憶されたデータＳがハイレベル（Ｓ＝１）であった場合、第１ビットラインＢＬ１にパルス信号を印加すると、キャパシタＣｂに多くの電荷ΔＱＬが転送され、センスアンプＳＡの出力はハイレベル（＝１）となる。

次に、入力データＸｊ（ｔ）が第２レベル（ハイレベル）の場合について説明する。ビットラインドライバＢＬＤは、図４（ｂ）に示すように、入力データＸｊ（ｔ）が第２レベル（ハイレベル）のとき、第２ビットラインＢＬ２を介して、強誘電体キャパシタＣｓの第２端子２２にパルス信号を印加するとともに、第１ビットラインＢＬ１をハイインピーダンスとする。その結果、入力データＸｊ（ｔ）がハイレベル（＝１）のとき、強誘電体キャパシタＣｓには、第２端子２２が第１端子２１に対して高電位となるように、正方向に所定レベルの電圧が印加される。

強誘電体キャパシタＣｓの第２端子２２にパルスが印加されると、それに応じて、第１端子２１からキャパシタＣｂに向かって電荷ΔＱが移動し、第１端子２１の電位が変化する。センスアンプＳＡは、入力データＸｊ（ｔ）が第２レベル（ハイレベル）のとき、第１出力スイッチＳＷｏ１をオンし、強誘電体キャパシタＣｓの第１端子２１に現れる電圧を出力する。

図５に示すように、メモリに記憶されたデータＳがローレベル（Ｓ＝０）であった場合、強誘電体キャパシタＣｓに正方向の電圧を印加すると、第１端子２１からキャパシタＣｂに多くの電荷ΔＱＬが転送される。このとき、センスアンプＳＡの出力ＯＵＴは、電荷量ΔＱＬに対応してハイレベル（＝１）となる。

逆に、メモリに記憶されたデータＳがハイレベル（Ｓ＝１）であった場合、第２ビットラインＢＬ２にパルス信号を印加すると、キャパシタＣｂには少量の電荷ΔＱＳが転送され、センスアンプＳＡの出力はローレベル（＝０）となる。

図６は、実施の形態に係る演算処理装置１００による演算処理の真理値表を示す。入力データがローレベルのとき（Ｘ＝０）、出力データＯＵＴと、メモリに記憶されていたデータＳは、一致する。また、入力データがハイレベルのとき（Ｘ＝１）、出力データＯＵＴは、メモリに記憶されていたデータＳを反転したものとなる。すなわち、出力データＯＵＴは、入力データＸと、メモリに記憶されていたデータＳとの排他的論理和となる。

演算処理の結果、メモリに書き込まれるデータＳ’について検討する。第１ビットラインＢＬ１にパルス信号を印加すると、第１端子２１側が高電位の状態が記憶されるため、もともと記憶されていたデータＳの論理値によらず、新たなデータＳ’として、ローレベル（＝０）が記憶される。逆に、第２ビットラインＢＬ２にパルス信号を印加すると、新たなデータＳ’としてハイレベル（＝１）が記憶される。すなわち、強誘電体キャパシタＣｓには、新たなデータＳ’として入力データＸがそのまま記憶されることになる。

図７は、実施の形態に係る演算処理装置１００による演算処理のタイムチャートである。時刻ｔ０に、データＸ（０）が入力され、メモリ、すなわち強誘電体キャパシタＣｓに書き込まれる。次いで、時刻ｔ１に、データＸ（１）が入力される。このデータＸ（１）は、メモリに書き込まれるのとほぼ同時に、時刻ｔ０に入力されたデータＸ（０）との排他的論理和が演算され、センスアンプＳＡから出力される。次いで時刻ｔ２に、データＸ（２）が入力され、メモリに書き込まれるのとほぼ同時に、データＸ（１）との排他的論理和が演算される。

このように、本実施の形態に係る演算処理装置１００によれば、入力データＸ（ｔ）に応じて、強誘電体キャパシタＣｓに対して印加する電圧を切り換えることにより、所望の演算処理を実行することができる。また、被演算子の一方Ｓ（Ｘ（ｔー１））は、メモリに記憶された状態で演算が可能となるため、読み出し処理を省略することができ、演算処理能力を向上することができる。

また、ビットラインドライバ２０は、入力データＸ（ｔ）に応じて、強誘電体キャパシタＣｓに印加する電圧の向きを切り換えることにより、排他的論理和を演算することができる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

たとえば、ビットラインドライバＢＬＤは、入力データＸ（ｔ）および論理演算の内容に応じて、強誘電体キャパシタＣｓに印加する電圧の向きに加えて、その電圧振幅を切り換えてもよい。たとえば、振幅が非常に大きいパルスを印加した場合、メモリに記憶されていたデータＳの値によらずに、大きな電荷ΔＱがキャパシタＣｂに転送されるため、出力データＯＵＴはハイレベル（＝１）となる。これを利用することにより、実施の形態で説明した排他的論理和の他、論理和（ＯＲ）などの他の演算処理を実現することが可能となる。

実施の形態では、強誘電体キャパシタをマトリクス状に配置する場合について説明したが、本発明はこれに限定されず、演算セルＣＣを一列に配置してもよいし、あるいは演算セルＣＣを単独で演算処理回路として利用してもよい。

実施の形態に係る演算処理装置１００の応用例は、画像処理に限定されるものではなく、暗号化処理ど、広く演算処理を実行する用途に用いることができる。

実施の形態に係る演算処理装置の構成を示すブロック図である。演算セルの構成および演算処理の内容を模式的に示す図である。図１の演算処理装置の詳細な回路図である。図４（ａ）、（ｂ）は、演算処理中のビットラインドライバおよびセンスアンプの状態を示す回路図である。強誘電体キャパシタのヒステリシスを示す図である。実施の形態に係る演算処理装置による演算処理の真理値表を示す図である。実施の形態に係る演算処理装置１００による演算処理のタイムチャートである。

符号の説明

１００演算処理装置、１０ロジックアレイ、１２演算手段、１４記憶手段、ＣＣ演算セル、２０ビットラインドライバ、２１第１端子、２２第２端子、３０アドレスデコーダ、４０センスアンプ、ＷＣワード回路、ＢＬＤビットラインドライバ、ＡＤアドレスデコーダ、ＳＡセンスアンプ、Ｃｓ強誘電体キャパシタ、ＳＷ１第１スイッチ、ＳＷ２第２スイッチ、ＳＷｏ１第１出力スイッチ、ＳＷｏ２第２出力スイッチ。

Claims

入力データと、メモリに記憶されているデータの論理演算を実行する演算処理回路であって、
第１、第２端子を有し、前記メモリとして機能する強誘電体キャパシタと、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を切り替えるドライバ回路と、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力するセンスアンプと、
を備え、
前記入力データが第１レベルのとき前記第１端子に電圧を印加し、前記第２端子に現れる電圧に応じた演算結果を出力し、前記入力データが第２レベルのとき前記第２端子に電圧を印加し、前記第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算処理回路。
前記ドライバ回路は、前記入力データに応じて、前記強誘電体キャパシタに印加する電圧の向きを切り換えることを特徴とする請求項１に記載の演算処理回路。
前記ドライバ回路は、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの前記第１端子が前記第２端子に対して高電位となるように所定レベルの電圧を印加し、
前記入力データが前記第１レベルと異なる第２レベルのとき、前記強誘電体キャパシタの前記第２端子が前記第１端子に対して高電位となるように前記所定レベルの電圧を印加することを特徴とする請求項２に記載の演算処理回路。
前記ドライバ回路は、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第１端子にパルス信号を印加し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第２端子にパルス信号を印加することを特徴とする請求項３に記載の演算処理回路。
前記センスアンプは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力することを特徴とする請求項３または４に記載の演算処理回路。
前記ドライバ回路および前記センスアンプは、前記強誘電体キャパシタに対して、破壊読み出しを行うことを特徴とする請求項１から３のいずれかに記載の演算処理回路。
前記ドライバ回路は、前記入力データおよび演算内容に応じて、前記強誘電体キャパシタに印加する電圧の向きおよび振幅を切り換えることを特徴とする請求項１に記載の演算処理回路。
入力データと、メモリに記憶されているデータの論理演算を実行する演算処理回路であって、
第１、第２端子を有し、前記メモリとして機能する強誘電体キャパシタと、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を切り替えるドライバ回路と、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力するセンスアンプと、
を備え、
前記ドライバ回路は、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの前記第１端子が前記第２端子に対して高電位となるように所定レベルの電圧を印加し、
前記入力データが前記第１レベルと異なる第２レベルのとき、前記強誘電体キャパシタの前記第２端子が前記第１端子に対して高電位となるように前記所定レベルの電圧を印加し、
前記センスアンプは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算処理回路。
入力データと、メモリに記憶されているデータの論理演算を実行する演算処理回路であって、
第１、第２端子を有し、前記メモリとして機能する強誘電体キャパシタと、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を切り替えるドライバ回路と、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力するセンスアンプと、
を備え、
前記ドライバ回路は、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第１端子にパルス信号を印加し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第２端子にパルス信号を印加し、
前記センスアンプは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算処理回路。
前記強誘電体キャパシタが、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置され、ｎ個の前記ドライバ回路およびｎ個の前記センスアンプが列ごとに配置されており、
列ごとに敷設されたｎ組の第１、第２ビットラインと、
行ごとに敷設されたｍ本の走査線と、
前記ｍ本の走査線を順次選択するアドレスデコーダをさらに備え、
ｉ行ｊ列目（ｉ，ｊは、自然数）の前記強誘電体キャパシタの第１、第２端子は、ｉ行目の走査線によってオンオフが制御されるスイッチ素子を介して、ｊ列目の第１、第２ビットラインに接続され、
ｊ列目の前記ドライバ回路は、ｊ列目の前記第１、第２ビットラインを介して、前記強誘電体キャパシタの前記第１、第２端子に電圧を印加することを特徴とする請求項１から９のいずれかに記載の演算処理回路。
ｊ列目の前記センスアンプは、
前記第１ビットラインと第１出力スイッチを介して接続され、前記第２ビットラインと、第２出力スイッチを介して接続されることを特徴とする請求項１０に記載の演算処理回路。
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から１１のいずれかに記載の演算処理回路。
第１、第２端子を有し、メモリとして機能する強誘電体キャパシタに記憶されているデータと、入力データとの論理演算を実行する方法であって、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を設定し、設定された電圧を前記強誘電体キャパシタに印加する演算ステップと、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力する読み出しステップと、
を含み、
前記入力データが第１レベルのとき前記第１端子に電圧を印加し、前記第２端子に現れる電圧に応じた演算結果を出力し、前記入力データが第２レベルのとき前記第２端子に電圧を印加し、前記第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算方法。
前記演算ステップと、前記読み出しステップとを略同時に実行することを特徴とする請求項１３に記載の演算方法。
前記演算ステップにおいて、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第１端子側が高電位となるように所定レベルの電圧を印加し、前記入力データが前記第１レベルと異なる第２レベルのとき、前記強誘電体キャパシタの第２端子側が高電位となるように所定レベルの電圧を印加することを特徴とする請求項１３または１４に記載の演算方法。
第１、第２端子を有し、メモリとして機能する強誘電体キャパシタに記憶されているデータと、入力データとの論理演算を実行する方法であって、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を設定し、設定された電圧を前記強誘電体キャパシタに印加する演算ステップと、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力する読み出しステップと、
を含み、
前記演算ステップは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの前記第１端子が前記第２端子に対して高電位となるように所定レベルの電圧を印加し、
前記入力データが前記第１レベルと異なる第２レベルのとき、前記強誘電体キャパシタの前記第２端子が前記第１端子に対して高電位となるように前記所定レベルの電圧を印加し、
前記読み出しステップは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算方法。
第１、第２端子を有し、メモリとして機能する強誘電体キャパシタに記憶されているデータと、入力データとの論理演算を実行する方法であって、
前記入力データに応じて、前記強誘電体キャパシタの前記第１、第２端子に印加する電圧を設定し、設定された電圧を前記強誘電体キャパシタに印加する演算ステップと、
前記強誘電体キャパシタの前記第１、第２端子のいずれかに現れる電圧に応じた演算結果を出力する読み出しステップと、
を含み、
前記演算ステップは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第１端子にパルス信号を印加し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第２端子にパルス信号を印加し、
前記読み出しステップは、
前記入力データが第１レベルのとき、前記強誘電体キャパシタの第２端子に現れる電圧に応じた演算結果を出力し、
前記入力データが第２レベルのとき、前記強誘電体キャパシタの第１端子に現れる電圧に応じた演算結果を出力することを特徴とする演算方法。