KR20210052660A - 3차원 반도체 메모리 소자 - Google Patents
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Abstract
3차원 반도체 메모리 소자가 제공된다. 이 소자는, 기판으로부터 수직적으로 적층되며 서로 이격된 제 1 반도체 패턴들, 상기 제 1 반도체 패턴들은 각각 서로 이격된 제 1 단부와 제 2 단부, 그리고 상기 제 1 단부와 상기 제 2 단부를 연결하며 서로 이격된 제 1 측면과 제 2 측면을 가지고; 상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 단부에 인접한 제 1 소오스/드레인 영역 및 상기 제 2 단부와 인접한 제 2 소오스/드레인 영역; 상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 배치되는 채널 영역; 상기 제 1 반도체 패턴들의 제 1 측면들과 상기 채널 영역들에 인접하며 상기 기판의 상부면과 수직한 제 1 방향으로 연장되는 제 1 워드 라인; 및 상기 제 1 워드 라인과 상기 제 1 반도체 패턴들의 상기 제 1 측면들 사이에 개재되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 연장되어 상기 제 1 소오스/드레인 영역들 사이에 개재된다.
Description
본 발명은 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 다양한 구조의 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 기판으로부터 수직적으로 적층되며 서로 이격된 제 1 반도체 패턴들, 상기 제 1 반도체 패턴들은 각각 서로 이격된 제 1 단부와 제 2 단부, 그리고 상기 제 1 단부와 상기 제 2 단부를 연결하며 서로 이격된 제 1 측면과 제 2 측면을 가지고; 상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 단부에 인접한 제 1 소오스/드레인 영역 및 상기 제 2 단부와 인접한 제 2 소오스/드레인 영역; 상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 배치되는 채널 영역; 상기 제 1 반도체 패턴들의 제 1 측면들과 상기 채널 영역들에 인접하며 상기 기판의 상부면과 수직한 제 1 방향으로 연장되는 제 1 워드 라인; 및 상기 제 1 워드 라인과 상기 제 1 반도체 패턴들의 상기 제 1 측면들 사이에 개재되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 연장되어 상기 제 1 소오스/드레인 영역들 사이에 개재된다.
본 발명의 일 양태에 따른 3차원 반도체 메모리 소자는, 기판 상에 배치되며 제 1 방향으로 서로 이격된 제 1 반도체 패턴과 제 2 반도체 패턴; 상기 제 1 반도체 패턴과 상기 제 2 반도체 패턴 사이에서 상기 제 1 반도체 패턴에 인접하는 제 1 워드 라인; 상기 제 1 반도체 패턴과 상기 제 2 반도체 패턴 사이에서 상기 제 2 반도체 패턴에 인접하는 제 2 워드 라인; 및 상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에 배치되며 이들과 절연된 차폐 라인을 포함한다.
본 발명의 다른 양태에 따른 3차원 반도체 메모리 소자는, 기판 상에 교대로 적층된 층간 절연막들과 반도체 패턴들; 및 상기 반도체 패턴들과 상기 층간 절연막들을 관통하여 상기 기판(1)에 인접하는 워드 라인을 포함하되, 상기 워드 라인은 상기 기판의 상부면으로부터 수직하게 연장되는 워드 라인부와 상기 워드 라인부의 측면으로부터 상기 층간 절연막들로 돌출되며 서로 이격되는 돌출부들을 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 소자에서는 층간 절연막의 구조를 다양하게 함으로써 다양한 성능의 3차원 반도체 메모리 소자를 구현할 수 있다. 또한 워드 라인들이 반도체 패턴의 상하부면에 인접하여 채널 통제력을 향상시킬 수 있다. 이로써 3차원 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3b는 본 발명의 실시예들에 따라 도 3a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 3c는 본 발명의 실시예들에 따라 도 3b의 ‘P1’ 부분의 사시도를 나타낸다.
도 4a, 5a 및 7a 내지 12a는 도 3a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 4b, 5b 및 7b 내지 12b는 각각 도 4a, 5a 및 7a 내지 12a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 6은 도 3b의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 13a 내지 도 13e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 14b는 본 발명의 실시예들에 따라 도 14a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 14c는 본 발명의 실시예들에 따라 도 14b의 ‘P2’ 부분의 사시도를 나타낸다.
도 15a 내지 도 19a는 도 14a의 평면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 15b 내지 도 19b는 각각 도 15a 내지 도 19a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 20a 내지 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 21은 도 20a 또는 도 20b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 23a 및 도 23b는 도 22의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 25a 및 도 25b는 도 24a 또는 도 24b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 26a는 본 발명의 실시예들에 따라 도 14a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 26b는 도 26a의 ‘P3’ 부분의 사시도이다.
도 27은 도 26a의 단면들을 가지는 3차원 반도체 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 28 내지 도 37은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 38 내지 41은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 42 및 도 43은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 44 및 도 45는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 46은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 47a은 도 46의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 47b는 도 47a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 48a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 48b는 본 발명의 실시예들에 따라 도 48a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 48c는 본 발명의 실시예들에 따라 도 48b의 워드 라인의 사시도를 나타낸다.
도 49a 및 도 50a는 도 48a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 49b 및 도 50b는 각각 도 49a 및 도 50a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 3b는 본 발명의 실시예들에 따라 도 3a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 3c는 본 발명의 실시예들에 따라 도 3b의 ‘P1’ 부분의 사시도를 나타낸다.
도 4a, 5a 및 7a 내지 12a는 도 3a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 4b, 5b 및 7b 내지 12b는 각각 도 4a, 5a 및 7a 내지 12a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 6은 도 3b의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 13a 내지 도 13e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 14b는 본 발명의 실시예들에 따라 도 14a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 14c는 본 발명의 실시예들에 따라 도 14b의 ‘P2’ 부분의 사시도를 나타낸다.
도 15a 내지 도 19a는 도 14a의 평면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 15b 내지 도 19b는 각각 도 15a 내지 도 19a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 20a 내지 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 21은 도 20a 또는 도 20b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 23a 및 도 23b는 도 22의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 25a 및 도 25b는 도 24a 또는 도 24b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 26a는 본 발명의 실시예들에 따라 도 14a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 26b는 도 26a의 ‘P3’ 부분의 사시도이다.
도 27은 도 26a의 단면들을 가지는 3차원 반도체 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 28 내지 도 37은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 38 내지 41은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 42 및 도 43은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 44 및 도 45는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 46은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 47a은 도 46의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다.
도 47b는 도 47a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 48a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다.
도 48b는 본 발명의 실시예들에 따라 도 48a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 48c는 본 발명의 실시예들에 따라 도 48b의 워드 라인의 사시도를 나타낸다.
도 49a 및 도 50a는 도 48a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 49b 및 도 50b는 각각 도 49a 및 도 50a를 A-A’선, B-B’선 및 C-C’선으로 자른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다.
각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀들(MC)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀(MC)이 배치될 수 있다.
비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다.
워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다.
하나의 메모리 셀(MC)은 하나의 메모리 셀 트랜지스터(MCT)와 하나의 정보 저장 요소(DS)를 포함할 수 있다. 메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터에 연결될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도1 및 도 2를 참조하면, 도 1을 참조하여 설명한 복수개의 서브 셀 어레이들(SCA) 중 하나가 기판(1) 상에 제공될 수 있다. 기판(1)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
구체적으로, 기판(1) 상에 반도체 패턴들(SP)이 서로 교차하는 제 1 방향(D1)과 제 3 방향(D3)으로 서로 이격되도록 배치될 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 및 제 3 방향들(D1, D3)과 교차하는 제 2 방향(D2)으로 길쭉한 바 형태를 가질 수 있다. 상기 제 1 및 제 2 방향들(D1, D2)은 상기 기판(1)의 상부면과 평행할 수 있다. 상기 제 3 방향(D3)은 상기 기판(1)의 상부면에 수직할 수 있다. 상기 반도체 패턴들(SP)은 각각 서로 이격된 제 1 단부(E1) 및 제 2 단부(E2)를 가질 수 있다. 또한 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)와 상기 제 2 단부(E2)를 연결하며 서로 이격되는 제 1 측면(SW1)과 제 2 측면(SW2)을 가질 수 있다. 상기 반도체 패턴들(SP)은 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다. 상기 반도체 패턴들(SP)은 각각 상기 제 1 단부(E1)에 인접한 제 1 소오스/드레인 영역(SD1), 상기 제 2 단부(E2)에 인접한 제 2 소오스/드레인 영역(SD2) 및 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2) 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 제 1 소오스/드레인 영역(SD1)과 상기 제 2 소오스/드레인 영역(SD2)은 각각 상기 반도체 패턴(SP) 내에 도핑되는 불순물 영역일 수 있다. 상기 채널 영역(CH)에도 불순물이 도핑될 수 있다. 예를 들면 상기 제 1 및 제 2 소오스/드레인 영역들(SD1, SD2)에는 제 1 도전형의 불순물이 도핑될 수 있고 상기 채널 영역(CH)에는 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물이 도핑될 수 있다.
상기 기판(1) 상에는 비트 라인들(BL)이 제 3 방향(D3)으로 적층되되 서로 이격될 수 있다. 상기 비트 라인들(BL)은 제 1 방향(D1)으로 연장될 수 있다. 같은 높이에 위치하는 상기 반도체 패턴들(SP)의 상기 제 1 단부들(E1)은 하나의 비트 라인(BL)에 연결될 수 있다.
상기 반도체 패턴들(SP)의 상기 제 2 단부들(E2)에는 각각 정보 저장 요소들(DS)이 연결될 수 있다. 정보 저장 요소들(DS)은 데이터를 저장할 수 있는 메모리 요소들일 수 있다. 각각의 정보 저장 요소들(DS)은, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 캐패시터일 수 있다.
상기 반도체 패턴들(SP)의 상기 제 1 측면들(SW1)에는 제 1 워드 라인들(WL1)이 인접할 수 있다. 상기 반도체 패턴들(SP)의 상기 제 2 측면들(SW2)에는 제 2 워드 라인들(WL2)이 인접할 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)은 상기 기판(1)의 상부면으로부터 상기 제 3 방향(D3)으로 연장될 수 있다. 하나의 반도체 패턴(SP)의 채널 영역(CH)을 사이에 두고 하나의 제 2 워드 라인(WL1)은 하나의 제 2 워드 라인(WL2)과 이격될 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 게이트 절연막(Gox)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 비트 라인들(BL)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2)은 각각 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
비트 라인들(BL)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다. 상기 제 1 워드 라인들(WL1)은 도 1을 참조하여 설명한 워드 라인(WL)에 해당할 수 있다. 상기 제 2 워드 라인들(WL2)은 상기 채널 영역들(CH)의 전하 이동을 보조하는 백 게이트(Back gate) 역할을 할 수 있다. 도시되지는 않았지만, 상기 비트 라인들(BL) 사이, 상기 반도체 패턴들(SP) 사이에는 절연막이 개재될 수 있다. 상기 워드 라인들(WL1, WL2)은 상기 기판(1)과 절연될 수 있다.
도 3a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 3b는 본 발명의 실시예들에 따라 도 3a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 3c는 본 발명의 실시예들에 따라 도 3b의 'P1' 부분의 사시도를 나타낸다.
도 3a 내지 도 3c를 참조하면, 기판(1) 상에 서로 이격된 적층 구조체(SS)가 배치될 수 있다. 상기 기판(1)은 반도체 물질을 포함할 수 있다. 예를 들면 상기 기판(1)은 실리콘 단결정 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
상기 기판(1)의 중심부 상에는 반도체 패턴들(SP)이 서로 이격되어 적층될 수 있다. 상기 반도체 패턴들(SP)은 각각 도 2를 참조하여 설명한 바와 같이, 제 1 단부(E1), 제 2 단부(E2), 제 1 측면(SW1) 및 제 2 측면(SW2)을 포함할 수 있다. 상기 반도체 패턴들(SP) 내에는 각각 제 1 및 제 2 소오스/드레인 영역들(SD1, SD2) 및 채널 영역(CH)이 배치될 수 있다.
제 1 워드 라인(WL1)과 제 2 워드 라인(WL2)은 상기 기판(1)의 상부면으로부터 제 3 방향(D3)으로 연장된다. 상기 제 1 워드 라인(WL1)은 상기 반도체 패턴들(SP)의 제 1 측면(SW1)에 인접하고, 상기 제 2 워드 라인(WL2)은 상기 반도체 패턴들(SP)의 제 2 측면(SW2)에 인접한다. 상기 제 1 워드 라인(WL1)은 상기 채널 영역들(CH)을 사이에 두고 상기 제 2 워드 라인(WL2)과 이격될 수 있다. 상기 기판(1)에는 제 1 리세스 영역(RC1)이 존재하며, 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 일부는 상기 제 1 리세스 영역(RC1) 안으로 삽입될 수 있다.
상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에 게이트 절연막(Gox)이 개재된다. 상기 게이트 절연막(Gox)은 연장되어 상기 반도체 패턴들(SP) 사이에 개재될 수 있다. 더 나아가, 상기 게이트 절연막(Gox)은 상기 반도체 패턴들(SP) 사이의 공간을 채워 제 1 층간 절연막(IL1)을 구성할 수 있다. 즉, 상기 제 1 층간 절연막(IL1)은 상기 게이트 절연막(Gox)의 일부일 수 있다. 상기 게이트 절연막(Gox)은 상기 반도체 패턴들(SP)을 연결하여 덮을 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에서 게이트 절연막(Gox)은 연속적일 수 있다. 상기 게이트 절연막(Gox)과 접하는 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 측면들은 요철 구조를 가질 수 있다. 이로써 상기 제 1 및 제 2 워드 라인들(WL1, WL2)이 반도체 패턴들(SP)의 상하부면에 인접해지므로 상기 제 1 및 제 2 워드 라인들(WL1, WL2)에 의한 채널 통제력(channel controllability)이 향상될 수 있다. 이로써 3차원 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기 게이트 절연막(Gox)은 연장되어 상기 제 1 리세스 영역(RC1)의 바닥면과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 개재될 수 있다. 도시하지는 않았지만, 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 게이트 절연막(Gox) 사이에 고유전 패턴, 일함수 조절 패턴, 강유전 패턴, 확산방지 패턴 및 전하 저장 패턴 중 적어도 하나가 개재될 수 있다. 상기 고유전 패턴은 실리콘 산화막의 유전율보다 높은 유전율을 가지는 물질로 예를 들면 하프늄 산화막, 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 상기 확산 방지 패턴은 텅스텐 질화막, 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다. 상기 전하 저장 패턴은 실리콘 질화막 또는 폴리실리콘막을 포함할 수 있다.
상기 기판(1)의 가장자리에는 제 2 층간 절연막들(IL2)과 반도체 막들(5)이 교대로 적층될 수 있다. 상기 제 2 층간 절연막(IL2)은 상기 게이트 절연막(Gox)과 동일하거나 다른 물질을 포함할 수 있다. 상기 반도체 막들(5)은 각각 상기 반도체 패턴들(SP)과 같은 높이에 위치할 수 있다. 상기 반도체 막들(5)의 측면은 상기 워드 라인들(WL1, WL2) 쪽으로 상기 제 2 층간 절연막(IL2) 보다 돌출될 수 있다. 상기 제 1 층간 절연막(IL1)의 일부는 상기 반도체 막들(5) 사이로 연장되어 상기 제 2 층간 절연막(IL2)과 접할 수 있다.
상기 반도체 패턴들(SP)의 상기 제 1 단부들(E1)은 비트 라인들(BL)과 접할 수 있다. 상기 비트 라인들(BL) 사이에는 제 2 층간 절연막들(IL2)이 각각 개재될 수 있다. 상기 비트 라인들(BL)은 제 1 방향(D1)으로 연장될 수 있다. 상기 비트 라인들(BL)은 분리 절연 패턴(SL)과 접할 수 있다. 상기 분리 절연 패턴(SL)은 상기 비트 라인들(BL) 및 상기 제 2 층간 절연막들(IL2)의 측면들과 접할 수 있다. 평면적 관점에서 상기 분리 절연 패턴(SL)도 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
상기 반도체 패턴들(SP)의 상기 제 2 단부들(E2)은 각각 데이터 저장 전극들(SE)과 접할 수 있다. 상기 데이터 저장 전극(SE)은 'C'자형 단면을 가질 수 있다. 상기 데이터 저장 전극(SE)은 속이 빈 컵 또는 실린더 형태를 가질 수 있다. 상기 데이터 저장 전극들(SE)은 유전막(DL)으로 콘포말하게 덮일 수 있다. 상기 유전막(DL)은 연장되어 상기 반도체 패턴들(SP) 사이에 개재되는 제 1 층간 절연막(IL1)의 측면과 접할 수 있다. 상기 유전막(DL)은 플레이트 전극(PE)으로 덮일 수 있다. 상기 데이터 저장 전극(SE), 상기 유전막(DL) 및 상기 플레이트 전극(PE)은 캐패시터(CAP)을 구성할 수 있다. 상기 데이터 저장 전극(SE)과 상기 플레이트 전극(PE)은 각각 도전 물질을 포함할 수 있다. 상기 도전 물질은 불순물이 도핑된 반도체 물질(도핑된 실리콘, 도핑된 실리콘 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 유전막(DL)은 실리콘 산화막이, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다.
인접하는 데이터 저장 전극들(SE) 사이에 그리고 상기 데이터 저장 전극들(SE)과 상기 반도체 막들(5) 사이에 제 1 매립 절연 패턴(7)이 개재될 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)에는 제 2 매립 절연 패턴(11)이 개재될 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 비트 라인들(BL) 사이, 상기 제 2 매립 절여 패턴(11)과 상기 비트 라인들(BL) 사이, 그리고 상기 게이트 절연막(Gox)과 상기 비트 라인들(BL) 사이에는 제 3 매립 절연 패턴(13)이 개재될 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 제 1 매립 절연 패턴(7) 사이에는 제 4 매립 절연 패턴(15)이 개재될 수 있다. 상기 제 1 내지 제 4 매립 절연 패턴들(7, 11, 13, 15)은 각각 독립적으로 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 도시하지는 않았지만, 상기 반도체 막들(5)의 단부들은 계단 구조를 가질 수 있다. 상기 비트 라인들(BL)의 단부들도 계단 구조를 가질 수 있다.
도 4a, 5a 및 7a 내지 12a는 도 3a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 4b, 5b 및 7b 내지 12b는 각각 도 4a, 5a 및 7a 내지 12a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 6은 도 3b의 단면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 4a 및 4b를 참조하면, 기판(1) 상에 희생막들(3)과 반도체 막들(5)을 교대로 적층하여 예비 스택 구조체(PT)를 형성할 수 있다. 상기 반도체 막들(5)은 실리콘과 같은 반도체 물질로 형성될 수 있다. 상기 희생막들(3)은 상기 반도체 막들(5)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면 상기 희생막들(3)은 실리콘 게르마늄, 실리콘산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다. 상기 예비 스택 구조체(PT)를 식각하여 상기 기판(1)을 노출시키며 서로 이격되는 제 1 홀들(H1)과 제 1 그루브들(G1)을 형성할 수 있다. 상기 제 1 홀들(H1)은 각각 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 제 1 그루브들(G1)은 각각 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 제 1 그루브들(G1)은 제 2 방향(D2)으로 상기 제 1 홀들(H1)과 이격될 수 있다. 상기 예비 스택 구조체(PT)를 식각할 때 상기 기판(1)의 상부도 일부 식각되어 제 1 리세스 영역(RC1)이 형성될 수 있다. 절연막을 적층하고 이방성 식각하여 상기 제 1 그루브들(G1)을 채우는 제 1 매립 절연 패턴(7)을 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 등방성 식각 공정을 진행하여 상기 제 1 홀들(H1)을 통해 노출된 상기 희생막들(3)을 일부 제거하고 상기 반도체 막들(5)의 상하부면들을 노출시키는 제 1 영역들(R1)을 형성하고 상기 기판(1)의 가장자리에 희생 패턴들(3a)을 남길 수 있다. 상기 희생막들(3)을 일부 제거할 때, 상기 제 1 매립 절연 패턴(7)과 상기 희생 패턴들(3a)은 상기 예비 스택 구조체(PT)의 쓰러짐을 방지할 수 있다. 상기 희생 패턴들(3a)은 상기 희생막들(3)의 일부일 수 있다. 상기 제 1 영역들(R1)에 의해 희생 패턴들(3a)의 측면도 노출될 수 있다.
도 6을 참조하면, 열산화 공정 또는 증착 공정을 진행하여 상기 반도체 막들(5)의 표면에 게이트 절연막(Gox)을 형성할 수 있다. 이때 상기 게이트 절연막(Gox)의 두께를 두껍게 형성하여 상기 반도체 막들(5) 사이의 상기 제 1 영역들(R1)을 채울 수 있다. 상기 게이트 절연막(Gox)이 열산화 공정으로 형성될 경우, 상기 반도체 막들(5)의 식각 손상을 치유할 수 있다. 이로써 3차원 반도체 메모리 소자의 동작시 누설전류를 방지하고 신뢰성을 향상시킬 수 있다. 상기 반도체 막들(5)의 사이에서 상기 게이트 절연막(Gox)은 제 1 층간 절연막(IL1)으로 명명될 수 있다. 상기 제 1 층간 절연막(IL1)은 상기 희생 패턴들(3a)과 접할 수 있다. 상기 제 1 게이트 절연막(Gox)은 상기 기판(1)의 표면에도 형성될 수 있다. 상기 제 1 게이트 절연막(Gox)은 상기 제 1 리세스 영역(RC1)의 바닥면과 측면에도 형성될 수 있다. 상기 제 1 홀(H1) 안에서 상기 제 1 게이트 절연막(Gox)은 상기 반도체 막들(5) 사이에 인접하여 굴곡진 프로파일을 가질 수 있다. 상기 게이트 절연막(Gox) 상에 워드 라인막(9)을 콘포말하게 형성할 수 있다. 상기 워드 라인막(9)은 도전 물질로 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 워드 라인막(9)과 상기 게이트 절연막(Gox)에 대하여 이방성 식각 공정을 진행하여 상기 반도체 막들(5) 중 최상층에 위치하는 반도체 막(5) 상에 위치하는 게이트 절연막(Gox)과 상기 워드 라인막(9)을 제거하고 상기 제 1 리세스 영역(RC1) 바닥에 위치하는 게이트 절연막(Gox)과 상기 워드 라인막(9)을 제거하고 상기 제 1 홀들(H1) 안에 예비 워드 라인 패턴(9a)과 게이트 절연막(Gox)을 남길 수 있다. 상기 예비 워드 라인 패턴(9a)은 평면적으로 폐곡선 형태를 가질 수 있다. 그리고 상기 제 1 홀들(H1) 안에 상기 예비 워드 라인 패턴(9a)과 접하는 제 2 매립 절연 패턴(11)을 형성한다.
도 7a 및 도 7b, 그리고 도 8a 및 도 8b를 참조하면, 상기 예비 워드 라인 패턴(9a) 인접한 상기 예비 스택 구조체(PT)의 일부, 상기 예비 워드 라인 패턴(9a)과 상기 게이트 절연막(Gox)의 일부를 제거하여 서로 이격된 제 2 홀(H2)과 제 3 홀(H3)을 형성할 수 있다. 상기 제 3 홀들(H3)은 상기 제 1 홀들(H1)과 상기 제 1 그루브들(G1) 사이에 위치할 수 있다. 상기 제 2 홀들(H2)은 상기 제 2 매립 절연 패턴들(11)을 사이에 두고 상기 제 3 홀들(H3)과 이격될 수 있다. 상기 제 2 홀들(H2)은 상기 제 1 홀들(H1)과 일부 중첩될 수 있다. 상기 제 3 홀들(H3)은 상기 제 1 홀들(H1) 및 상기 제 1 그루브들(G1)과 일부 중첩될 수 있다. 상기 제 2 및 제 3 홀들(H2, H3)의 형성에 의하여 상기 예비 워드 라인 패턴(9a)은 서로 이격된 제 1 및 제 2 워드 라인들(WL1, WL2)로 분리될 수 있다. 절연막으로 상기 제 2 및 제 3 홀들(H2, H3)을 채워 제 3 매립 절연 패턴(13)과 제 4 매립 절연 패턴(15)을 형성할 수 있다. 상기 식각 공정에서 상기 제 2 매립 절연 패턴들(11)도 일부 식각될 수 있다.
도 8a 및 도 8b, 그리고 도 9a 및 도 9b를 참조하면, 상기 제 3 매립 절연 패턴(13)에 인접한 상기 예비 스택 구조체(PT)을 식각하여 제 2 그루브(G2)를 형성할 수 있다. 평면적 관점에서 상기 제 2 그루브(G2)는 상기 제 1 방향(D1)으로 연장되는 라인형태를 가질 수 있다. 상기 제 2 그루브(G2)는 가장 아래에 위치하는 희생 패턴(3a)의 상부면을 노출시킬 수 있다.
도 9a 및 도 9b 그리고 도 10a 및 도 10b를 참조하면, 상기 제 2 그루브(G2)를 통해 노출된 상기 반도체 막들(5)을 일부 제거하여 제 2 리세스 영역들(RC2)을 형성한다. 상기 제 2 리세스 영역들(RC2)은 상기 제 3 매립 절연 패턴(13)의 측면을 노출시킬 수 있다. 이온 주입 공정을 진행하여 상기 제 2 리세스 영역들(RC2)에 인접한 상기 반도체 막들(5) 내에 제 1 소오스/드레인 영역들(SD1)을 형성한다. 도전막을 적층하고 이방성 식각하여 상기 제 2 리세스 영역들(RC2) 안에 비트 라인들(BL)을 형성할 수 있다. 그리고 상기 제 2 그루브(G2)에 의해 노출된 상기 희생 패턴들(3a)을 제거하여 상기 비트 라인들(BL) 사이의 공간을 노출시킬 수 있다. 제 2 층간 절연막(IL2)을 적층하여 상기 비트 라인들(BL) 사이의 공간을 채우고 이방성 식각하여 상기 비트 라인들(BL) 사이에 상기 제 2 층간 절연막(IL2)을 남길 수 있다. 이때 상기 희생 패턴들(3a)의 전부가 상기 제 2 층간 절연막(IL2)으로 대체될 수 있다. 또는 상기 희생 패턴들(3a)의 일부가 남을 수 가 있다. 이렇게 남은 상기 희생 패턴들(3a)은 후속의 도 11a 및 도 11b의 과정에서 상기 제 2 층간 절연막(IL2)으로 대체될 수 있다. 분리 절연막을 적층하여 상기 제 2 그루브(G2)를 채우고 이방성 식각하여 상기 제 2 그루브(G2) 안에 분리 절연 패턴(SL)을 형성할 수 있다.
도 11a 및 도 11b을 참조하여, 상기 제 1 매립 절연 패턴(7), 이에 인접한 상기 반도체 막들(5) 및 이들 사이에 개재된 제 2 층간 절연막들(IL2)을 식각하여 제 3 그루브(G3)을 형성할 수 있다. 상기 제 3 그루브(G3)는 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 만약 도 10a 및 10b의 단계에서 상기 희생 패턴들(3a)이 잔존하면, 상기 제 3 그루브(G3)를 통해 상기 희생 패턴들(3a)을 제거하고 상기 희생 패턴들(3a)이 제거된 영역에 상기 제 2 층간 절연막들(IL2)을 형성할 수 있다.
도 11a 및 도 11b 그리고 도 12a 및 도 12b를 참조하면, 등방성 식각 공정을 이용하여 상기 제 3 그루브(G3)를 통해 노출된 상기 반도체 막들(5)을 일부 제거하여 제 3 리세스 영역들(RC3)을 형성하고 반도체 패턴들(SP)을 형성할 수 있다. 상기 제 3 리세스 영역들(RC3)은 상기 제 2 층간 절연막들(IL2)의 상하부면들과 상기 제 1 매립 절연 패턴(7)의 측면을 노출시킬 수 있다. 이온주입 공정을 진행하여 상기 반도체 패턴들(SP)에 제 2 소오스/드레인 영역들(SD2)을 형성할 수 있다.
후속으로 도 12a 및 도 12b 그리고 도3a 및 도 3b를 참조하여 등방성 식각 공정을 진행하여 상기 제 3 리세스 영역들(RC3)에 노출된 상기 제 1 매립 절연 패턴들(7)의 측면 부분들을 제거하여 상기 제 3 리세스 영역들(RC3)의 폭을 넓힐 수 있다. 도전막을 콘포말하게 적층한 후 이방성 식각하여 데이터 저장 전극들(SE)을 형성할 수 있다. 상기 제 3 리세스 영역들(RC3)에 노출된 상기 제 2 층간 절연막들(IL2)을 제거하고, 유전막(DL)과 플레이트 전극(PE)을 형성하여 캐패시터(CAP)를 완성할 수 있다.
본 예에서 상기 게이트 절연막(Gox)가 상기 제 1 층간 절연막(IL1)을 구성하므로 상기 제 1 층간 절연막(IL1)을 별도로 형성하는 과정을 생략할 수 있어 공정을 단순화시킬 수 있다.
도 13a 내지 도 13e는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 13a를 참조하면, 게이트 절연막들(Gox)은 채널 영역(CH)과 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 개재될 수 있다. 반도체 패턴들(SP)의 상기 채널 영역들(CH) 사이에 상기 게이트 절연막들(Gox)이 개재될 수 있다. 상기 반도체 패턴들(SP)을 각각 감싸는 게이트 절연막들(Gox)은 서로 연결되지 않고 에어 갭 영역(AG)에 의해 서로 이격될 수 있다. 게이트 절연막들(Gox)은 연장되어 상기 반도체 패턴들(SP)의 제 1 소오스/드레인 영역들(SD1) 사이에도 개재될 수 있으며 제 1 층간 절연막(IL1)을 구성할 수 있다. 상기 제 1 층간 절연막(IL1) 내에 상기 에어 갭 영역(AG)이 개재될 수 있다. 상기 에어 갭 영역(AG)에 의해 인접하는 채널 영역들(CH) 간의 간섭이 줄어들 수 있다. 도 13a에 개시된 게이트 절연막(Gox)은 도 3c보다 얇은 두께를 가질 수 있다. 그 외의 구성은 도 3a 내지 도 3c를 참조하여 설명한 바와 동일/유사할 수 있다. 도 13a의 3차원 반도체 메모리 소자는 도 6에서 게이트 절연막(Gox) 형성시 두께를 도 6보다 얇게 형성하고 후속 공정을 진행함으로써 제조될 수 있다.
또는 도 13b를 참조하면, 제 1 워드 라인(WL1)의 일부분이 반도체 패턴들(SP) 사이로 연장되어 상기 제 2 워드 라인(WL2)과 접할 수 있다. 즉, 상기 제 1 워드 라인(WL1)과 상기 제 2 워드 라인(WL2)은 서로 일체형으로 연결되어 하나의 워드 라인(WL)을 구성할 수 있다. 도 13b에 개시된 게이트 절연막(Gox)은 도 13a보다 얇은 두께를 가질 수 있다. 상기 게이트 절연막(Gox)은 상기 반도체 패턴들(SP)의 제 1 소오스/드레인 영역들(SD1) 사이에 개재되어 제 1 층간 절연막(IL1)을 구성할 수 있다. 또한 상기 제 1 소오스/드레인 영역들(SD1) 사이에 제 2 층간 절연막(IL2)도 개재되어 상기 제 1 층간 절연막(IL1)과 접할 수 있다. 그 외의 구성은 도 3a 내지 도 3c를 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 13c를 참조하면, 도 13b와 같은 구조에서 반도체 패턴들(SP)의 채널 영역들(CH) 사이에서 워드 라인(WL)은 에어 갭 영역(AG)을 포함할 수 있다. 이 구조에서 상기 에어 갭 영역(AG)은 보이드(void)로 명명될 수도 있다. 그 외의 구조는 도 13b를 참조하여 설명한 바와 동일/유사할 수 있다. 도 13b 또는 도 13c는 반도체 패턴들(SP)의 채널 영역들(CH)을 감싸는 구조이므로 채널 통제력(channel controllability)가 증가될 수 있다.
또는 도 13d를 참조하면, 도 13a와 같은 구조에서 상기 에어 갭 영역(AG)이 제 2 층간 절연막(IL2)으로 채워질 수 있다. 상기 제 2 층간 절연막(IL2)은 게이트 절연막(Gox)과 동일하거나 다른 물질을 포함할 수 있다.
또는 도 13e를 참조하면, 도 13d와 같은 구조에서 반도체 패턴들(SP)의 제 1 소오스/드레인 영역들(SD1) 사이에는 제 2 층간 절연막(IL2)만 개재될 수 있다.
도 13b 내지 도 13e의 3차원 반도체 메모리 소자는 도 3a 내지 도 12b를 참조하여 설명한 제조 방법을 응용하여 제조될 수 있다.
도 14a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 14b는 본 발명의 실시예들에 따라 도 14a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 14c는 본 발명의 실시예들에 따라 도 14b의 'P2' 부분의 사시도를 나타낸다.
도 14a 내지 도 14c를 참조하면, 기판(1)의 중심부 상에는 반도체 패턴들(SP)과 층간 절연막들(IL)이 교대로 적층될 수 있다. 상기 기판의 가장자리에는 반도체 막들(5)과 상기 층간 절연막들(IL)이 교대로 적층될 수 있다. 상기 반도체 막들(5)은 상기 반도체 패턴들(SP)과 각각 같은 높이에 위치하며 같은 두께 및 같은 물질을 가질 수 있다.
상기 반도체 패턴들(SP)은 각각 도 2를 참조하여 설명한 바와 같이, 제 1 단부(E1), 제 2 단부(E2), 제 1 측면(SW1) 및 제 2 측면(SW2)을 포함할 수 있다. 상기 반도체 패턴들(SP) 내에는 각각 제 1 및 제 2 소오스/드레인 영역들(SD1, SD2) 및 채널 영역(CH)이 배치될 수 있다.
제 1 워드 라인(WL1)과 제 2 워드 라인(WL2)은 상기 기판(1)의 상부면으로부터 제 3 방향(D3)으로 연장된다. 상기 제 1 워드 라인(WL1)은 상기 반도체 패턴들(SP)의 제 1 측면(SW1)에 인접하고, 상기 제 2 워드 라인(WL2)은 상기 반도체 패턴들(SP)의 제 2 측면(SW2)에 인접한다. 상기 제 1 워드 라인(WL1)은 상기 채널 영역들(CH)을 사이에 두고 상기 제 2 워드 라인(WL2)과 이격될 수 있다.
상기 반도체 패턴들(SP)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에는 각각 게이트 절연막들(Gox)이 개재될 수 있다. 상기 게이트 절연막들(Gox)은 서로 연결되지 않고 이격될 수 있다. 게이트 절연막들(Gox)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이, 그리고 상기 제 1 층간 절연막들(IL1)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에는 각각 확산 방지막(BM)이 개재될 수 있다. 상기 확산 방지막(BM)은 예를 들면 텅스텐 질화막, 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다. 게이트 절연막들(Gox)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 전하 저장막, 강유전막, 저항변화막, 일함수 조절막 중 적어도 하나가 추가로 개재될 수도 있다. 본 예에 있어서, 상기 게이트 절연막(Gox)은 상기 반도체 패턴들(SP) 사이로 연장되지 않는다. 상기 층간 절연막들(IL)은 상기 게이트 절연막(Gox)의 일부분이 아니다. 상기 층간 절연막들(IL)과 상기 게이트 절연막(Gox)은 각각 독립적으로 서로 같거나 다른 물질을 포함할 수 있다.
상기 반도체 패턴들(SP)의 측면들은 상기 층간 절연막(IL)의 측면과 정렬될 수 있다. 상기 게이트 절연막(Gox)의 측면은 상기 층간 절연막(IL)의 측면보다 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 쪽으로 더 돌출될 수 있다. 상기 확산 방지막(BM)과 이격되는 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 측면은 굴곡질 수 있다.
서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에는 제 1 매립 절연 패턴(12)이 배치될 수 있다. 비트 라인들(BL)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에는 제 2 매립 절연 패턴(14)이 배치될 수 있다. 캐패시터(CAP)와 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에는 제 3 매립 절연 패턴(16)이 개재될 수 있다. 상기 제 1 내지 제 3 매립 절연 패턴들(12, 14, 16)은 각각 독립적으로 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막 중 적어도 하나를 포함할 수 있다. 그 외의 구조는 도 3a 및 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 15a 내지 도 19a는 도 14a의 평면을 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 15b 내지 도 19b는 각각 도 15a 내지 도 19a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 15a 및 15b를 참조하면, 기판(1) 상에 층간 절연막들(IL)과 반도체 막들(5)을 교대로 적층하여 예비 스택 구조체(PT)를 형성할 수 있다. 상기 반도체 막들(5)은 실리콘, 게르마늄, 실리콘게르마늄, IGZO(Indium Gallium Zinc Oxide)과 같은 물질로 형성될 수 있다. 상기 층간 절연막들(IL)은 상기 반도체 막들(5)과 식각 선택비를 가지는 절연 물질로 형성될 수 있다. 예를 들면 상기 층간 절연막들(IL)은 실리콘산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
상기 예비 스택 구조체(PT)를 식각하여 상기 기판(1)을 노출시키는 제 1 그루브들(G1)을 형성할 수 있다. 상기 제 1 그루브들(G1)은 각각 제 1 방향(D1)으로 서로 이격될 수 있다. 상기 예비 스택 구조체(PT)를 식각할 때 상기 기판(1)의 상부도 일부 식각되어 제 1 리세스 영역(RC1)이 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 열산화 공정을 진행하여 상기 반도체 막들(5)의 표면에 각각 게이트 절연막들(Gox)을 형성할 수 있다. 상기 게이트 절연막(Gox)은 상기 층간 절연막(IL)의 표면에는 형성되지 않는다. 상기 게이트 절연막들(Gox)이 열산화 공정으로 형성되므로 상기 반도체 막들(5)의 식각 손상을 치유하여 3차원 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다. 상기 기판(1)의 전면 상에 확산 방지막(BM)과 워드 라인막을 차례로 콘포말하게 형성하고 이방성 식각 공정을 진행하여 예비 워드 라인 패턴(9a)을 형성하고, 상기 제 1 리세스 영역(RC1)의 바닥면을 노출시킬 수 있다. 절연막을 적층하고 이방성 식각하여 상기 제 1 그루브(G1)를 채우는 제 1 매립 절연 패턴(12)을 형성할 수 있다.
도 17a 및 도 17b을 참조하면, 상기 제 1 그루브(G1) 안에서 적어도 상기 예비 워드 라인 패턴(9a)을 식각하여 서로 이격된 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성할 수 있다. 이때 상기 제 1 그루브(G1) 안에서 상기 제 1 매립 절연 패턴(12), 상기 확산 방지막(BM) 및 상기 게이트 절연막(Gox)도 식각될 수 있다. 절연막을 적층하고 에치백 공정을 진행하여 상기 제 1 그루브(G1)를 채우며 서로 이격된 제 2 및 제 3 매립 절연 패턴들(14, 16)을 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 상기 제 2 매립 절연 패턴(14)에 인접한 상기 예비 스택 구조체(PT)을 식각하여 제 2 그루브(G2)를 형성할 수 있다. 상기 제 2 그루브(G2)를 통해 노출된 상기 반도체 막들(5)을 일부 제거하고, 이온 주입 공정을 진행하여 상기 반도체 막들(5) 내에 제 1 소오스/드레인 영역들(SD1)을 형성한다. 도전막을 적층하고 이방성 식각하여 비트 라인들(BL)을 형성할 수 있다. 분리 절연막을 적층하여 상기 제 2 그루브(G2)를 채우고 이방성 식각하여 상기 제 2 그루브(G2) 안에 분리 절연 패턴(SL)을 형성할 수 있다. 상기 제 3 매립 절연 패턴(16), 이에 인접한 상기 반도체 막들(5) 및 이들 사이에 개재된 층간 절연막들(IL)을 식각하여 제 3 그루브(G3)을 형성할 수 있다. 상기 제 3 그루브(G3)는 상기 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
도 19a 및 도 19b를 참조하면, 등방성 식각 공정을 이용하여 상기 제 3 그루브(G3)를 통해 노출된 상기 반도체 막들(5)을 일부 제거하여 제 3 리세스 영역들(RC3)을 형성하고 반도체 패턴들(SP)을 형성할 수 있다. 상기 제 3 리세스 영역들(RC3)은 상기 층간 절연막들(IL)의 상하부면들과 상기 제 3 매립 절연 패턴(16)의 측면을 노출시킬 수 있다. 이온주입 공정을 진행하여 상기 반도체 패턴들(SP)에 제 2 소오스/드레인 영역들(SD2)을 형성할 수 있다.
후속으로 도 19a 및 도 19b 그리고 도14a 및 도 14b를 참조하여 등방성 식각 공정을 진행하여 상기 제 3 리세스 영역들(RC3)에 노출된 상기 제 3 매립 절연 패턴(16)의 측면 부분들을 제거하여 상기 제 3 리세스 영역들(RC3)의 폭을 넓힐 수 있다. 도전막을 콘포말하게 적층한 후 이방성 식각하여 데이터 저장 전극(SE)을 형성하고, 유전막(DL)과 플레이트 전극(PE)을 형성하여 캐패시터(CAP)를 완성할 수 있다.
도 20a 내지 20c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 20a를 참조하면, 본 예에서, 반도체 패턴들(SP)은 제 1 방향(D1)에 평행한 제 1 폭(WT1)을 가질 수 있고, 층간 절연막(IL)은 상기 제 1 방향(D1)에 평행한 제 2 폭(WT2)을 가질 수 있다. 상기 제 1 폭(WT1)은 상기 제 2 폭(WT2) 보다 작을 수 있다. 즉, 상기 층간 절연막(IL)의 측면은 상기 반도체 패턴들(SP)의 측면보다 제 1 및 제 2 워드 라인들(WL1, WL2) 쪽으로 돌출될 수 있다. 게이트 절연막(Gox)은 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이 그리고 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 층간 절연막(IL) 사이에서 연속적으로 일정한 두께로 개재될 수 있다. 확산 방지막(BM)은 상기 게이트 절연막(Gox)과 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이에 개재될 수 있다. 상기 게이트 절연막(Gox)과 상기 확산 방지막(BM)은 요철 구조를 가질 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 일부는 상기 반도체 패턴들(SP) 쪽으로 돌출될 수 있다. 상기 확산 방지막(BM)은 생략될 수 있다. 그 외의 구조는 도 14a 및 도 14b를 참조하여 설면한 바와 동일/유사할 수 있다.
또는 도 20b를 참조하면, 본 예에서, 게이트 절연막들(Gox)은 서로 이격될 수 있다. 상기 게이트 절연막들(Gox)은 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이에만 개재될 수 있다. 상기 게이트 절연막들(Gox)의 측면은 상기 층간 절연막(IL)의 측면과 정렬될 수 있다. 확산 방지막(BM)은 상기 층간 절연막(IL) 및 상기 게이트 절연막(Gox)과 동시에 접할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)은 돌출부를 포함하지 않을 수 있다. 그 외의 구조는 도 20a를 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 20c를 참조하면, 본 예에서, 반도체 패턴들(SP)은 제 1 방향(D1)에 평행한 제 1 폭(WT1)을 가질 수 있고, 층간 절연막(IL)은 상기 제 1 방향(D1)에 평행한 제 2 폭(WT2)을 가질 수 있다. 상기 제 1 폭(WT1)은 상기 제 2 폭(WT2) 보다 클 수 있다. 즉, 상기 반도체 패턴들(SP)의 측면은 상기 층간 절연막(IL)의 측면보다 제 1 및 제 2 워드 라인들(WL1, WL2) 쪽으로 돌출될 수 있다. 게이트 절연막(Gox)은 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 반도체 패턴들(SP) 사이 그리고 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 상기 층간 절연막(IL) 사이에서 연속적으로 일정한 두께로 개재될 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 일부는 상기 반도체 패턴들(SP) 사이에서 상기 층간 절연막(IL) 쪽으로 돌출될 수 있다. 상기 게이트 절연막(Gox)에 인접한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 측면들은 요철구조를 가질 수 있다. 상기 제 1 및 제 2 워드 라인들(WL1, WL2)이 상기 반도체 패턴들(SP)의 측면 뿐만 아니라 상하부면에 인접하므로 상기 제 1 및 제 2 워드 라인들(WL1, WL2)에 의한 채널 통제력(channel controllability)이 향상될 수 있다. 이로써 3차원 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다. 그 외의 구조는 도 20a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 도 20a 또는 도 20b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 21을 참조하면, 도 15b의 A-A' 단면 상태에서 등방성 식각 공정을 진행하여 반도체 막들(5)의 일부를 제거하여 층간 절연막들(IL)의 상하부면들을 일부 노출시킬 수 있다. 이로써 제 1 그루브(G1)의 폭은 좀더 넓어지고 제 1 리세스 영역(RC1)의 깊이도 좀더 넓어질 수 있다. 그리고 CVD(Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition)같은 증착 공정을 진행하여 게이트 절연막(Gox)을 균일한 두께로 형성한 후 도 16a 내지 도 19b를 참조하여 설명한 후속 공정들을 진행하면 도 20a와 같은 구조를 얻을 수 있다. 또는 열산화 공정을 진행하여 게이트 절연막(Gox)을 반도체 막들(5)의 표면에만 형성한 후 도 16a 내지 도 19b를 참조하여 설명한 후속 공정들을 진행하면 도 20b와 같은 구조를 얻을 수 있다.
도 20c의 반도체 소자의 제조 과정은 다음과 같다. 도 15b의 A-A' 단면 상태에서 등방성 식각 공정을 진행하여 층간 절연막들(IL)의 일부를 제거하고 반도체 막들(5)의 상하부면들을 일부 노출시킨다. 그리고 증착 공정을 진행하여 게이트 절연막(Gox)을 균일한 두께로 형성한 후 도 16a 내지 도 19b를 참조하여 설명한 후속 공정들을 진행하면 도 20c와 같은 구조를 얻을 수 있다.
도 22는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 22를 참조하면, 본 예에서, 반도체 패턴들(SP)은 각각 상부면(US)과 하부면(BS)을 포함할 수 있다. 상기 상부면(US)과 상기 하부면(BS)은 평탄하지 않고 둥글 수 있다. 상기 상부면(US)과 상기 하부면(BS)은 각각 위와 아래로 돌출될 수 있다. 상기 반도체 패턴들(SP) 사이에 각각 제 1 층간 절연막들(IL1)이 개재될 수 있다. 상기 반도체 패턴들(SP)의 측면들은 상기 제 1 층간 절연막들(IL1)의 측면들과 정렬될 수 있다. 상기 반도체 패턴들(SP)과 상기 제 1 층간 절연막들(IL1)의 측면들은 게이트 절연막(Gox)으로 덮일 수 있다. 상기 게이트 절연막(Gox)의 측면은 확산 방지막(BM)으로 덮일 수 있다. 상기 확산 방지막(BM)은 제 1 및 제 2 워드 라인들(WL1, WL2)과 접할 수 있다. 그 외의 구성은 도 20a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 23a 및 도 23b는 도 22의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 5b와 같이 제 1 홀들(H1)을 통해 상기 희생막들(3)의 일부를 제거하여 제 1 영역들(R1)을 형성하고 희생 패턴들(3a)을 남긴다. 그리고 도 5b의 상태에서 도 23a와 같이 등방성 식각 공정을 진행하여 반도체 막들(5)의 모서리들을 둥글게 만들 수 있다.
그리고 도 23b를 참조하면, 상기 기판(1)의 전면 상에 절연막을 적층하고 이방성 식각하여 상기 반도체 막들(5) 사이의 상기 제 1 영역들(R1)에 제 1 층간 절연막들(IL1)을 형성할 수 있다. 후속으로 상기 기판(1)의 전면 상에 게이트 절연막(Gox), 확산 방지막(BM) 및 워드 라인막을 콘포말하게 적층하고 이방성 식각할 수 있다. 그리고 도 7a 내지 도 12b를 참조하여 설명한 공정들을 진행하여 도 22의 3차원 반도체 메모리 소자를 제조할 수 있다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 24a 및 도 24b를 참조하면, 반도체 패턴들(SP)의 채널 영역들(CH) 사이에는 제 1 층간 절연막(IL1)이 개재되고 반도체 패턴들(SP)의 제 1 소오스/드레인 영역들(SD1) 사이에는 제 2 층간 절연막(IL2)이 개재될 수 있다. 소정의 높이에서 상기 제 1 층간 절연막(IL1)과 상기 제 2 층간 절연막(IL2) 사이의 경계는 도 24a처럼 워드 라인들(WL1, WL2)의 상단부들에 인접할 수 있다. 또는 도 24b처럼, 제 1 층간 절연막(IL1)이 워드 라인들(WL1, WL2) 사이의 공간 밖으로 돌출될 수도 있다. 반도체 패턴들(SP)의 상하부면들은 평탄할 수 있다. 상기 제 1 층간 절연막(IL1)은 상기 제 2 층간 절연막(IL2)과 동일하거나 서로 다른 물질을 포함할 수 있다. 그 외의 구조는 도 22를 참조하여 설명한 바와 동일/유사할 수 있다. 도 24a 및 도 24b의 3차원 반도체 메모리 소자에서는 상기 제 1 및 제 2 층간 절연막들(IL1, IL2)의 물질과 위치를 필요에 따라 달리함으로써 3차원 반도체 메모리 소자의 성능을 최적화할 수 있다. 예를 들면 상기 제 1 층간 절연막(IL1)은 상기 제 2 층간 절연막(IL2) 보다 저유전율을 가지는 절연 물질로 형성하여 반도체 패턴들(SP) 간의 간섭을 줄일 수 있다. 또한 상기 제 2 층간 절연막(IL2)은 상기 제 1 층간 절연막(IL1) 보다 기계적 강도가 강한 절연 물질로 형성하여 3차원 반도체 메모리 소자의 크랙을 방지할 수 있다.
도 25a 및 도 25b는 도 24a 또는 도 24b의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 5b와 같이 제 1 홀들(H1)을 통해 상기 희생막들(3)의 일부를 제거하여 제 1 영역들(R1)을 형성하고 희생 패턴들(3a)을 남긴다. 그리고 도 5b의 상태에서 도 25a와 같이, 절연막을 적층하고 이방성 식각하여 상기 반도체 막들(5) 사이의 상기 제 1 영역들(R1)에 제 1 층간 절연막들(IL1)을 형성할 수 있다. 도 25b를 참조하여, 증착 공정을 진행하여 상기 기판(1)의 전면 상에 게이트 절연막(Gox)과 확산 방지막(BM)을 순차적으로 콘포말하게 적층하고, 상기 게이트 절연막(Gox) 상에 워드 라인막을 적층한다. 그리고 식각 공정들을 진행하여 제 1 및 제 2 워드 라인들(WL1, WL2)을 형성할 수 있다. 도 5b에서 상기 희생막들(3)의 제거 정도에 따라 도 24a 또는 도 24b의 반도체 소자가 형성될 수 있다.
도 26a는 본 발명의 실시예들에 따라 도 14a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 26b는 도 26a의 'P3' 부분의 사시도이다.
도 26a 및 도 26b를 참조하면, 반도체 패턴들(SP) 사이 그리고 반도체 막들(5) 사이에 에어 갭 영역(AG)이 배치된다. 이 구조에서 상기 에어 갭 영역(AG)은 '빈 공간'으로도 명명될 수 있다. 상기 에어 갭 영역(AG)은 상기 반도체 패턴들(SP)의 상하부면들 그리고 상기 반도체 막들(5)의 상하부면들을 노출시킬 수 있다. 상기 에어 갭 영역(AG)은 비트 라인들(BL) 사이로 연장되어 상기 비트 라인들(BL)의 상하부면들을 노출시킬 수 있다. 도 26a의 A-A'단면에서 상기 반도체 막들(5) 가장자리들 사이에 제 2 층간 절연막(IL2)이 개재될 수 있다. 도 26a의 C-C'단면에서 상기 반도체 패턴들(SP) 가장자리들 사이에 상기 층간 절연막(IL)이 개재될 수 있다. 도 26b를 참조하면, 상기 에어 갭 영역(AG)에 의해 제 2 매립 절연 패턴(14)의 측면이 노출될 수 있다. 그 외의 구조는 도 14a 및 도 14b를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 에어 갭 영역(AG)에 의해 상기 반도체 패턴들(SP) 사이 그리고 상기 제 1 및 제 2 워드 라인들(WL1, WL2) 사이의 기생 캐패시턴스를 줄여, 전기적 신호 간섭을 줄일 수 있다.
도 27은 도 26a의 단면들을 가지는 3차원 반도체 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 27을 참조하면, 도 18b의 상태에서 제 3 그루브(G3)에 노출된 층간 절연막(IL)을 모두 제거하여 에어 갭 영역들(AG)을 형성할 수 있다. 이때 게이트 절연막(Gox), 제 1 및 제 2 워드 라인들(WL1, WL2), 그리고 제 1 내지 제 3 매립 절연 패턴들(12, 14, 16)에 의해 예비 스택 구조체(PT)의 쓰러짐이 방지될 수 있다. 다시 도 26a를 참조하면, 스탭 커버리지 특성이 안 좋은 증착 방법 또는 절연 물질로 상기 에어 갭 영역들(AG)의 입구를 막는 제 2 층간 절연막들(IL2)을 형성할 수 있다. 그리고 후속 공정을 진행할 수 있다.
도 28 내지 도 37은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 28을 참조하면, 층간 절연막(IL)은 제 1 절연층(L1)과 제 2 절연층(L2)을 포함한다. 상기 제 1 절연층(L1)은 상기 제 2 절연층(L2)와 서로 다른 물질을 포함할 수 있다. 상기 제 1 절연층(L1)은 게이트 절연막(Gox)의 측면, 반도체 패턴들(SP)의 상하부면들 그리고 제 2 매립 절연 패턴(14)의 측면을 덮을 수 있다. 제 1 방향(D1)에 평행한 상기 제 1 절연층(L1)의 단면은 속이 빈 폐곡선일 수 있다. 상기 제 2 절연층(L2)은 상기 반도체 패턴들(SP) 사이의 공간을 채울 수 있다. 도 28의 3차원 반도체 메모리 소자는 도 27과 같이 에어 갭 영역(AG)을 형성한 후에, 상기 제 1 절연층(L1)을 얇게 콘포말하게 형성하고 상기 제 2 절연층(L2)으로 상기 에어 갭 영역(AG)을 채우고 후속 공정을 진행함으로써 형성될 수 있다. 그 외의 구조는 도 26b를 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 29를 참조하면, 층간 절연막(IL)은 제 1 절연층(L1), 제 2 절연층(L2) 및 제 3 절연층(L3)을 포함한다. 상기 제 2 절연층(L2)은 상기 제 1 절연층(L1) 및 상기 제 3 절연층(L3)과 서로 다른 물질을 포함할 수 있다. 상기 제 1 절연층(L1)은 게이트 절연막(Gox)의 측면, 반도체 패턴들(SP)의 상하부면들 그리고 제 2 매립 절연 패턴(14)의 측면을 덮을 수 있다. 제 1 방향(D1)에 평행한 상기 제 1 절연층(L1)의 단면은 속이 빈 폐곡선일 수 있다. 상기 제 3 절연층(L3)은 상기 반도체 패턴들(SP) 사이의 공간을 채울 수 있다. 상기 제 2 절연층(L2)은 상기 제 1 절연층(L1)과 상기 제 3 절연층(L3) 사이에 개재될 수 있다. 도 29의 3차원 반도체 메모리 소자의 제조 과정은 도 28의 3차원 반도체 메모리 소자의 제조 과정과 유사하되, 제 3 절연층(L3)을 추가로 형성할 수 있다. 그 외의 구조는 도 28을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 30을 참조하면, 층간 절연막(IL)은 제 1 절연층(L1)과 에어 갭 영역(AG)을 포함한다. 도 30의 3차원 반도체 메모리 소자는 도 28의 3차원 반도체 메모리 소자의 제조 과정에서 제 2 절연층(L2)을 형성하는 과정을 생략함으로써 제조될 수 있다. 그 외의 구조는 도 28을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 31을 참조하면, 층간 절연막(IL)은 제 1 절연층(L1)과 제 2 절연층(L2)을 포함한다. 상기 제 1 절연층(L1)은 게이트 절연막(Gox)의 측면 그리고 제 2 매립 절연 패턴(14)의 측면을 덮되 반도체 패턴(SP)의 상부면을 덮지 않을 수 있다. 상기 제 2 절연층(L2)은 상기 반도체 패턴들(SP) 사이의 공간을 채울 수 있다. 도 31의 3차원 반도체 메모리 소자는 도 25a에서 제 1 층간 절연막(L1)의 측면을 일부 리세스 시키고, 제1 절연층(L1)을 증착시킨후 이방성 식각하여 제 1 층간 절연막(L1)에 상기 제 1 절연층(L1)을 남기고 후속 공정을 진행함으로써 제조될 수 있다. 그 외의 구조는 도 28을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 32를 참조하면, 층간 절연막(IL)은 제 1 절연층(L1)과 제 2 절연층(L2)을 포함한다. 상기 제 1 절연층(L1)은 반도체 패턴(SP)의 상하부면에 형성될 수 있다. 상기 제 2 절연층(L2)은 상기 반도체 패턴들(SP) 사이의 공간을 채울 수 있다. 도 32의 3차원 반도체 메모리 소자는 도 27에서 반도체 막들(5)의 상하부면을 산화시켜 제1 절연층(L1)을 형성하고, 제 2 절연층(L2)으로 상기 반도체 패턴들(SP) 사이의 공간을 채우고, 후속 공정을 진행함으로써 제조될 수 있다. 그 외의 구조는 도 28을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 33을 참조하면, 층간 절연막(IL)은 제 1 절연층(L1)과 에어 갭 영역(AG)을 포함한다. 도 33의 3차원 반도체 메모리 소자는 도 31의 3차원 반도체 메모리 소자의 제조 과정에서 제 2 절연층(L2)을 형성하는 과정을 생략함으로써 제조될 수 있다. 그 외의 구조는 도 31을 참조하여 설명한 바와 동일/유사할 수 있다.
또는 도 34 내지 도 37을 참조하면, 층간 절연막(IL) 내부에는 에어 갭 영역(AG)이 위치할 수 있다. 상기 에어 갭 영역(AG)은 도 34처럼 원형에 가까운 단면을 가질 수 있다. 또는 상기 에어 갭 영역(AG)은 도 35처럼 제 1 방향(D1)으로 길쭉한 타원형의 단면을 가질 수 있다. 또는 상기 에어 갭 영역(AG)은 도 36처럼 제 3 방향(D3)으로 길쭉한 타원형의 단면을 가질 수 있다. 또는 상기 에어 갭 영역(AG)은 도 37처럼 제 1 방향(D1)으로 길쭉하며 게이트 절연막(Gox)의 측면을 노출시킬 수 있다.
도 3a 내지 도 37을 참조하여 설명한 3차원 반도체 메모리 소자에서는 층간 절연막(IL)의 구조를 다양하게 하여 다양한 특성의 3차원 반도체 메모리 소자를 구현할 수 있다.
도 38 내지 41은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 38을 참조하면, 단위 스택 구조체(UST)는 차례로 교대로 적층된 층간 절연막들(IL)과 반도체 패턴들(SP)을 포함할 수 있다. 상기 단위 스택 구조체(UST)의 양 측면에는 각각 제 1 및 제 2 워드 라인들(WL1, WL2)이 인접하며 제 3 방향으로 연장된다. 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 상부 폭(WT3)은 상기 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 하부 폭(WT4) 보다 클 수 있다. 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 상부폭(WT5)은 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 하부폭(WT6)과 동일/유사할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 폭은 기판(1)의 상부면으로부터 멀어질수록 커질 수 있다.
또는 도 39를 참조하면, 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 상부 폭(WT3)은 상기 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 하부 폭(WT4) 보다 작을 수 있다. 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 상부폭(WT5)은 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 하부폭(WT6)과 동일/유사할 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 폭은 기판(1)의 상부면으로부터 멀어질수록 작아질 수 있다.
또는 도 40을 참조하면, 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 상부 폭(WT3)은 상기 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 하부 폭(WT4) 보다 클 수 있다. 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 상부폭(WT5)은 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 하부폭(WT6)보다 작을 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 폭은 기판(1)의 상부면으로부터 멀어질수록 커질 수 있다. 상기 반도체 패턴들(SP) 중 가장 아래에 있는 상기 반도체 패턴(SP)의 상기 제 1 방향(D1)과 평행한 폭은 상기 반도체 패턴들(SP) 중 가장 위에 있는 상기 반도체 패턴(SP)의 상기 제 1 방향(D1)과 평행한 폭과 다르다.
또는 도 41을 참조하면, 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 상부 폭(WT3)은 상기 제 2 방향(D2)에 평행한 상기 제 1 및 제 2 워드 라인들(WL1, WL2)의 하부 폭(WT4) 보다 작을 수 있다. 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 상부폭(WT5)은 제 1 방향(D1)에 평행한 상기 단위 스택 구조체(UST)의 하부폭(WT6)보다 작을 수 있다. 제 1 및 제 2 워드 라인들(WL1, WL2)의 폭은 기판(1)의 상부면으로부터 멀어질수록 작아질 수 있다.
도 38 내지 도 41의 3차원 반도체 메모리 소자들의 폭들의 관계는 도 4b와 도 8b에서 이방성 식각 공정의 조건에 따라 결정될 수 있다.
도 42 및 도 43은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 42를 참조하면, 비트 라인(BL)은 제 1 두께(TH1)를 가질 수 있다. 반도체 패턴(SP)은 비트 라인(BL)과 접하는 제 1 단부(E1)에서 상기 제 1 두께(TH1)를 가질 수 있다. 상기 반도체 패턴(SP)은 상기 제 1 단부(E1)와 대향되는 제 2 단부(E2)에서 제 2 두께(TH2)를 가질 수 있다. 상기 제 1 두께(TH1)는 상기 제 2 두께(TH2) 보다 클 수 있다. 상기 반도체 패턴(SP)의 두께는 상기 제 1 단부(E1)으로부터 제 1 및 제 2 워드 라인들(WL1, WL2)에 인접할수록 작아질 수 있다. 층간 절연막(IL)은 상기 비트 라인(BL)에 인접하여 제 3 두께(TH3)를 가질 수 있다. 상기 층간 절연막(IL)은 상기 제 2 단부(E2)에 인접하여 제 4 두께(TH4)를 가질 수 있다. 상기 제 3 두께(TH3)는 상기 제 4 두께(TH4) 보다 작을 수 있다. 도 42의 3차원 반도체 메모리 소자는 도 27의 단계에서 반도체 막들(5)을 일부 식각하고 후속 공정을 진행함으로써 제조될 수 있다.
또는 도 43을 참조하면, 층간 절연막(IL)은 비트 라인(BL)에 인접하여 제 3 두께(TH3)를 가질 수 있다. 상기 층간 절연막(IL)은 제 2 단부(E2)에 인접하여 제 4 두께(TH4)를 가질 수 있다. 상기 제 3 두께(TH3)는 상기 제 4 두께(TH4) 보다 클 수 있다. 비트 라인(BL)은 반도체 패턴(SP)의 제 1 단부(E1)와 이격된 위치에서 제 5 두께(TH5)를 가질 수 있다. 상기 비트 라인(BL)은 상기 반도체 패턴(SP)의 제 2 단부(E2)와 접하는 곳에서 제 6 두께(TH6)를 가질 수 있다. 상기 제 5 두께(TH5)는 상기 제 6 두께(TH6)보다 작을 수 있다. 도 43의 3차원 반도체 메모리 소자는 도 10b의 단계에서, 제 1 층간 절연막(IL1) 또는 제 2 층간 절연막(IL2)을 두껍게 형성하고 후속 공정을 진행함으로써 제조될 수 있다.
도 44 및 도 45는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도들이다.
도 44를 참조하면, 반도체 패턴(SP)의 제 1 단부(E1)은 비트 라인(BL)과 접하며, 상기 반도체 패턴(SP)의 제 2 단부(E2)는 데이터 저장 전극(SE)과 접할 수 있다. 상기 데이터 저장 전극(SE)은 속이 빈 실린더 형태를 가질 수 있다. 상기 데이터 저장 전극(SE)의 내부는 유전막(DL)으로 콘포말하게 덮이고, 플레이트 전극(PE)으로 채워질 수 있다. 상기 비트 라인(BL)은 상기 제 1 단부(E1)와 이격된 곳에서 제 5 두께(TH5)를 가질 수 있다. 상기 데이터 저장 전극(SE)은 상기 제 2 단부(E2)와 접하는 곳에서 제 7 두께(TH7)를 가질 수 있다. 상기 제 7 두께(TH7)는 상기 제 5 두께(TH5)보다 클 수 있다. 도 44의 3차원 반도체 메모리 소자는 도 19b에서 층간 절연막(IL)의 일부를 등방성 식각 공정으로 제거하고 후속 공정을 진행함으로써 제조될 수 있다.
또는 도 45를 참조하면, 비트 라인(BL)은 제 1 단부(E1)와 이격된 곳에서 제 1 방향(D1)과 평행한 제 7 폭(WT7)을 가질 수 있다. 데이터 저장 전극(SE)은 제 1 방향(D1)과 평행한 제 8 폭(WT8)을 가질 수 있다. 상기 제 8 폭(WT8)은 상기 제 7 폭(WT7) 보다 클 수 있다.
도 46은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 부분 사시도이다.
도 46을 참조하면, 서로 인접하는 제 1 워드 라인(WL1)과 제 2 워드 라인(WL2) 사이에는 차폐 라인(SPT)이 개재될 수 있다. 상기 차폐 라인(SPT)은 텅스텐, 구리 및 알루미늄과 같은 금속 물질을 포함할 수 있다. 상기 차폐 라인(SPT)은 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 상기 차폐 라인(SPT)은 도전 물질을 포함할 수 있다. 상기 차폐 라인(SPT)은 제 1 매립 절연 패턴(12)에 의해 상기 제 1 및 제 2 워드 라인들(WL1, WL2)과 절연될 수 있다. 상기 차폐 라인(SPT)에는 접지전압 또는 0V가 인가될 수 있다. 상기 차폐 라인(SPT)은 서로 인접하는 제 1 워드 라인(WL1)과 제 2 워드 라인(WL2) 간의 전기적 간섭을 억제하거나 저감시키는 역할을 할 수 있다. 상기 차폐 라인(SPT)의 측면은 상기 제 1 워드 라인(WL1), 상기 제 2 워드 라인(WL2) 및 상기 제 1 매립 절연 패턴(12)의 측면들과 정렬될 수 있다. 상기 차폐 라인(SPT), 상기 제 1 워드 라인(WL1), 상기 제 2 워드 라인(WL2) 및 상기 제 1 매립 절연 패턴(12)은 상기 제 2 방향(D2)과 평행하되 서로 동일한 폭(W9)을 가질 수 있다.
도 47a은 도 46의 3차원 반도체 메모리 소자를 제조하는 과정을 나타내는 평면도이다. 도 47b는 도 47a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 47a 및 도 47b를 참조하면, 도 15a 및 도 15b와 같이 제 1 그루브들(G1)를 형성한 후에, 게이트 절연막(Gox), 확산 방지막(BM) 및 워드 라인막을 콘포말하게 형성하고 이방성 식각하여 예비 워드 라인 패턴(9a)을 형성하고 제 1 리세스 영역(RC1)의 중심 바닥면을 노출시킬 수 있다. 상기 예비 워드 라인 패턴(9a)의 내부 측면을 덮되 상기 제 1 리세스 영역(RC1)의 중심 바닥면을 노출시키는 제 1 매립 절연 패턴(12)을 형성한다. 그리고 제 1 매립 절연 패턴(12)과 접하는 차폐막(SPTL)을 적층하여 제 1 그루브(G1)를 채운다. 후속으로 도 17a 및 도 17b에서처럼 예비 워드 라인 패턴(9a)을 식각하여 워드 라인들(WL1, WL2)를 형성할 때 상기 차폐막(SPTL)도 같이 식각되어 차폐 라인(SPT)을 형성할 수 있다.
도 48a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 평면도이다. 도 48b는 본 발명의 실시예들에 따라 도 48a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다. 도 48c는 본 발명의 실시예들에 따라 도 48b의 워드 라인의 사시도를 나타낸다.
도 48a 내지 도 48c를 참조하면, 워드 라인(WL)은 반도체 패턴들(SP)의 채널 영역(CH)과 이들 사이에 개재되는 층간 절연막들(IL)을 관통할 수 있다. 상기 워드 라인(WL)과 상기 반도체 패턴들(SP) 사이 그리고 상기 워드 라인(WL)과 상기 층간 절연막들(IL) 사이에는 게이트 절연막(Gox)이 개재될 수 있다. 상기 워드 라인(WL)은 기판(1)의 상부면으로부터 제 3 방향(D3)으로 연장되는 워드 라인부(WLL)과, 상기 워드 라인부(WLL)의 측면(WLS)으로부터 상기 층간 절연막들(IL) 쪽으로 돌출되며 각각 이격는 워드 라인 돌출부들(WLP)을 포함할 수 있다. 평면적 관점에서 상기 워드 라인부(WLL)은 도 48a에 도시된 바와 같이 원형을 가지거나, 또는 타원형, 정사각형 또는 직사각형을 가질 수 있다. 평면적 관점에서 상기 워드 라인 돌출부(WLP)은 도 48a 또는 도 48c처럼 고리 형태를 가질 수 이다. 도 48b의 A-A' 단면에서, 반도체 패턴들(SP)의 높이에서 상기 워드 라인(WL)은 제 10 폭(WT10)을 가지고 상기 층간 절연막들(IL)의 높이에서 상기 워드 라인(WL)은 제 11 폭(WT11)을 가지고, 상기 제 10 폭(WT10)은 상기 제 11 폭(WT11) 보다 작을 수 있다.
도 48a에서 제 1 방향(D1)으로 상기 반도체 패턴들(SP) 사이에는 매립 절연 패턴(18)이 개재될 수 있다. 그 외의 구조는 도 3a 내지 도 3c를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 워드 라인(WL)은 상기 워드 라인 돌출부(WLP)를 가져 채널 통제력(channel controllability)가 증가될 수 있다.
도 49a 및 도 50a는 도 48a의 평면도를 가지는 3차원 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 49b 및 도 50b는 각각 도 49a 및 도 50a를 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 49a 및 도 49b를 참조하면 도 15a 및 도 15b와 같이 제 1 그루브들(G1)을 형성한다. 상기 제 1 그루브들(G1)을 매립 절연 패턴(18)으로 채운다. 상기 매립 절연 패턴들(18) 사이에서 예비 스택 구조체(PT)를 식각하여 기판(1)의 상부면을 노출시키는 제 4 홀(H4)을 형성할 수 있다. 상기 제 4 홀(H4)은 상기 매립 절연 패턴(18)과 이격되도록 형성될 수 있다.
도 49a 및 도 49b 그리고 도 50a 및 도 50b를 참조하여 등방성 식각 공정을 진행하여 상기 제 4 홀(H4)에 노출된 층간 절연막들(IL)의 일부를 제거할 수 있다. 그리고 게이트 절연막(Gox)을 콘포말하게 형성하고 도전막으로 상기 제 4 홀(H4)을 채워 상기 워드 라인(WL)을 형성할 수 있다. 그 외의 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 2 내지 도 50b를 참조하여 설명한 실시예들은 서로 조합될 수 있다. 즉, 예를 들면 도 46의 차폐 라인(SPT)은 도 3a 내지 도 45에서 서로 인접하는 제 1 및 제 2 워드 라인들(WL1, WL2) 사이 또는 도 48a에서 인접하는 워드 라인들(WL) 사이에 위치할 수 있다. 도 38 내지 도 45의 폭들 간의 관계와 두께들 간의 관계는 도 3a 내지 도 37, 도 46 및 도 48a를 참조하여 설명한 실시예들에서 적용될 수 있다. 도 38 내지 도 48b에서 층간 절연막들(IL)은 도 3a 내지 도 37을 참조하여 설명한 것들 중 어느 하나의 구조를 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
Claims (20)
- 기판으로부터 수직적으로 적층되며 서로 이격된 제 1 반도체 패턴들, 상기 제 1 반도체 패턴들은 각각 서로 이격된 제 1 단부와 제 2 단부, 그리고 상기 제 1 단부와 상기 제 2 단부를 연결하며 서로 이격된 제 1 측면과 제 2 측면을 가지고;
상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 단부에 인접한 제 1 소오스/드레인 영역 및 상기 제 2 단부와 인접한 제 2 소오스/드레인 영역;
상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 배치되는 채널 영역;
상기 제 1 반도체 패턴들의 제 1 측면들과 상기 채널 영역들에 인접하며 상기 기판의 상부면과 수직한 제 1 방향으로 연장되는 제 1 워드 라인; 및
상기 제 1 워드 라인과 상기 제 1 반도체 패턴들의 상기 제 1 측면들 사이에 개재되는 게이트 절연막을 포함하되,
상기 게이트 절연막은 연장되어 상기 제 1 소오스/드레인 영역들 사이에 개재되는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 게이트 절연막은 상기 제 1 반도체 패턴들 사이의 공간을 채우는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들 사이에 위치하며 상기 게이트 절연막을 노출시키는 에어 갭 영역을 더 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 워드 라인의 일부는 연장되어 상기 제 1 반도체 패턴들 사이에 개재되는 3차원 반도체 메모리 소자. - 제 4 항에 있어서,
상기 제 1 반도체 패턴들 사이에서 상기 제 1 워드 라인은 보이드를 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들 사이에 개재되며 상기 게이트 절연막과 접하되 상기 게이트 절연막과 다른 물질을 가지는 보조 층간 절연막을 더 포함하는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 기판으로부터 수직적으로 적층되며, 상기 제 1 반도체 패턴들과 이격되는 제 2 반도체 패턴들, 상기 제 2 반도체 패턴들은 각각 상기 제 1 측면들에 인접한 제 3 측면들을 포함하고;
상기 제 2 반도체 패턴들의 제 3 측면들에 인접하며 상기 기판의 상부면과 수직한 제 2 방향으로 연장되는 제 2 워드 라인; 및
상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에서 상기 제 1 워드 라인과 상기 제 2 워드 라인과 이격되는 차폐 라인을 더 포함하는 3차원 반도체 메모리 소자. - 제 7 항에 있어서,
상기 제 1 워드 라인, 상기 제 2 워드 라인 및 상기 차폐 라인은 상기 제 1 방향과 평행하되 서로 동일한 폭을 가지는 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 워드 라인의 상기 제 1 방향과 평행한 상부 폭은 상기 제 1 워드 라인의 상기 제 1 방향과 평행한 하부 폭과 다른 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들 중 가장 아래에 있는 상기 제 1 반도체 패턴의 상기 제 1 방향과 평행한 폭은 상기 제 1 반도체 패턴들 중 가장 위에 있는 상기 제 1 반도체 패턴의 상기 제 1 방향과 평행한 폭과 다른 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들은 각각 상기 제 1 단부들에서 제 1 두께를 가지고, 상기 제 2 단부들에서 제 2 두께를 가지고, 상기 제 1 두께는 상기 제 2 두께와 다른 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들의 상기 제 1 단부들과 각각 접하며 상기 기판의 상부면과 평행하되 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 비트 라인들을 더 포함하되,
상기 비트 라인들은 각각 상기 제 1 단부들과 접하는 곳에서 제 1 두께를 가지고, 상기 제 1 단부들과 이격된 곳에서 제 2 두께를 가지고, 상기 제 1 두께는 상기 제 2 두께와 다른 3차원 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴들의 상기 제 2 단부들과 각각 접하는 데이터 저장 전극들을 더 포함하되,
상기 데이터 저장 전극들의 두께는 상기 제 1 반도체 패턴들의 두께와 다른 3차원 반도체 메모리 소자. - 기판 상에 배치되며 제 1 방향으로 서로 이격된 제 1 반도체 패턴과 제 2 반도체 패턴;
상기 제 1 반도체 패턴과 상기 제 2 반도체 패턴 사이에서 상기 제 1 반도체 패턴에 인접하는 제 1 워드 라인;
상기 제 1 반도체 패턴과 상기 제 2 반도체 패턴 사이에서 상기 제 2 반도체 패턴에 인접하는 제 2 워드 라인; 및
상기 제 1 워드 라인과 상기 제 2 워드 라인 사이에 배치되며 이들과 절연된 차폐 라인을 포함하는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 제 1 워드 라인, 상기 제 2 워드 라인 및 상기 차폐 라인은 각각 상기 기판의 상부면으로부터 수직한 방향으로 연장되며,
상기 차폐 라인의 측면은 상기 제 1 워드 라인 및 상기 제 2 워드 라인의 측면들과 정렬되는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 제 1 반도체 패턴은 복수개로 제공되며, 상기 제 1 반도체 패턴들은 상기 기판 상에 적층되되 서로 이격되며, 상기 제 1 반도체 패턴들은 각각 서로 이격된 제 1 단부와 제 2 단부를 가지고,
상기 3차원 반도체 메모리 소자는:
상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 단부에 인접한 제 1 소오스/드레인 영역 및 상기 제 2 단부와 인접한 제 2 소오스/드레인 영역;
상기 제 1 반도체 패턴들 내에서 각각 배치되며 상기 제 1 소오스/드레인 영역과 상기 제 2 소오스/드레인 영역 사이에 배치되는 채널 영역;
상기 제 1 반도체 패턴들의 상기 채널 영역들 사이에 배치되는 제 1 층간 절연막; 및
상기 제 1 반도체 패턴들의 상기 제 1 소오스/드레인 영역들 사이 또는 상기 제 2 소오스/드레인 영역들 사이에 배치되는 제 2 층간 절연막을 더 포함하되,
상기 제 1 층간 절연막은 상기 제 2 층간 절연막과 다른 물질을 포함하는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 제 1 반도체 패턴은 복수개로 제공되며, 상기 제 1 반도체 패턴들은 상기 기판 상에 적층되되 서로 이격되며,
상기 3차원 반도체 메모리 소자는, 상기 반도체 패턴들 사이에 배치되며 상기 반도체 패턴들의 상하부면들을 노출시키는 빈 공간들을 더 포함하는 3차원 반도체 메모리 소자. - 제 14 항에 있어서,
상기 제 1 반도체 패턴은 복수개로 제공되며, 상기 제 1 반도체 패턴들은 상기 기판 상에 적층되되 서로 이격되며,
상기 제 1 반도체 패턴들의 상하부면들과 측면들을 덮는 게이트 절연막을 더 포함하는 3차원 반도체 메모리 소자. - 기판 상에 교대로 적층된 층간 절연막들과 반도체 패턴들; 및
상기 반도체 패턴들과 상기 층간 절연막들을 관통하여 상기 기판에 인접하는 워드 라인을 포함하되,
상기 워드 라인은 상기 기판의 상부면으로부터 수직하게 연장되는 워드 라인부와 상기 워드 라인부의 측면으로부터 상기 층간 절연막들로 돌출되며 서로 이격되는 돌출부들을 포함하는 3차원 반도체 메모리 소자. - 제 19 항에 있어서,
상기 반도체 패턴들은 각각 서로 이격되는 제 1 단부와 제 2 단부를 포함하고,
상기 3차원 반도체 메모리 소자는:
상기 반도체 패턴들의 상기 제 1 단부들과 각각 접하며 상기 기판의 상부면과 평행한 방향으로 연장되는 비트 라인들; 및
상기 반도체 패턴들의 상기 제 2 단부들과 각각 접하는 데이터 저장 패턴들을 더 포함하는 3차원 반도체 메모리 소자.
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Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20250206 |
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| PG1601 | Publication of registration |