[go: up one dir, main page]

RU2146388C1 - Схема генерирования внутреннего питающего напряжения - Google Patents

Схема генерирования внутреннего питающего напряжения Download PDF

Info

Publication number
RU2146388C1
RU2146388C1 SU5001410/A SU5001410A RU2146388C1 RU 2146388 C1 RU2146388 C1 RU 2146388C1 SU 5001410/A SU5001410/A SU 5001410/A SU 5001410 A SU5001410 A SU 5001410A RU 2146388 C1 RU2146388 C1 RU 2146388C1
Authority
RU
Russia
Prior art keywords
voltage
output
type channel
supply voltage
mos transistor
Prior art date
Application number
SU5001410/A
Other languages
English (en)
Inventor
Тае-Дзе Дзин
Дзоон-Янг Дзеон
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Application granted granted Critical
Publication of RU2146388C1 publication Critical patent/RU2146388C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/56—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S323/00—Electricity: power supply or regulation systems
    • Y10S323/907—Temperature compensation of semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Control Of Electrical Variables (AREA)
  • Logic Circuits (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)
  • Power Sources (AREA)

Abstract

Схема генерирования внутреннего питающего напряжения, питающаяся внешним питающим напряжением, включает схему делителя напряжения (80), имеющую первый переменный резистор с более высоким сопротивлением в качестве нагрузочного элемента и второй переменный резистор с более низким сопротивлением в качестве возбуждающего элемента. При повышении температуры сопротивление первого переменного резистора увеличивается и тем самым уменьшается проходящий по нему ток. К выходу схемы делителя напряжения (80) подсоединен блок сравнения (60), который обеспечивает возможность повышения в выходной схеме (70) внутреннего питающего напряжения в ответ на повышение температуры. Технический результат: устройство генерирует устойчивое постоянное внутреннее питающее напряжение, прилагаемое к полупроводниковому запоминающему устройству, независимо от изменений температуры. 3 з.п.ф-лы. 7 ил.

Description

Настоящее изобретение относится к схеме генерирования внутреннего питающего напряжения для полупроводникового запоминающего устройства большой емкости. В частности, оно относится к схеме генерирования внутреннего питающего напряжения, при которой создаваемое на выходе напряжение повышается в зависимости от повышения температуры.
Уровень техники
В настоящее время имеющийся в известном полупроводниковом запоминающем устройстве большой емкости МОП-транзистор размером ниже микронного уровня необходимо питать низким питающим напряжением, которое ниже внешнего питающего напряжения 5 В, как правило, подаваемого в вычислительные системы. Поэтому для получения низкого питающего внутреннего напряжения наряду с запоминающей схемой использовали генератор внутреннего питающего напряжения на полупроводниковых кристалликах. Например, полупроводниковое динамическое быстродействующее запоминающее устройство емкостью свыше 16 Мбит обязательно включает в себя генератор внутреннего питающего напряжения с целью обеспечения высокой надежности запоминающего устройства.
Ниже дается достаточно подробное описание известного генератора внутреннего питающего напряжения с указанием его характеристик и с ссылкой на фиг. 1-3. На фиг. 1 показан обычный генератор внутреннего питающего напряжения 100, состоящий из генератора опорного напряжения 50, блока сравнения 60 и выходной схемы 70. На фиг. 2 представлены характеристики генератора внутреннего питающего напряжения на фиг. 1 в сравнении с внешним питающим напряжением. Наряду с этим на фиг. 3 показано еще одно исполнение генератора опорного напряжения 50, представленного на фиг. 1.
Обращаясь к фиг. 1, видим, что генератор внутреннего питающего напряжения 100 имеет генератор опорного напряжения 60 и выходную схему 70, состоящую из МОП-транзистора 10 с каналом p-типа, выполняющего функцию переменного резистора. Сравнение напряжений на выходе генератора опорного напряжения 50 и выходной схемы 70 осуществляется, следовательно, в блоке сравнения 60, представляющем собой дифференциальный усилитель для контроля напряжения, подаваемого на затвор МОП-транзистора 10 с каналом p-типа. Генератор опорного напряжения 50 имеет первый и второй резисторы R1, R2, последовательно включенные в схему между источником внешнего питающего напряжения и уровнем заземления и служащие для создания опорного напряжения Vоп через соединительный узел 3. Блок сравнения 60 имеет первый и второй МОП-транзисторы 6, 7 с каналом n-типа, образующие дифференциальный усилитель, третий МОП- транзистор 8 с каналом n-типа, служащий источником постоянного тока, а также первый и второй МОП-транзистор 4, 5 с каналом p- типа, образующие каскад токовой отражающей нагрузки. Вместе с тем исток МОП-транзистора 10 с каналом p-типа соединен со схемой внешнего питающего напряжения Vсс внеш., а его сток - с выходом внутреннего питающего напряжения Vсс внеш. выходного узла 11. Как видно на чертеже, на затвор при первом МОП-транзисторе 6 с каналом n-типа компаратора 60 подают опорное напряжение Vоп. В случае, когда нагрузочный ток подается от выходного узла 11 в схему памяти (не показана), на МОП-транзисторе 10 с каналом p-типа выходной схемы 70 происходит падение напряжения. В результате этого внутреннее питающее напряжение устанавливается на уровне, который ниже уровня внешнего питающего напряжения. В то же время компаратор 60 осуществляет регулирование напряжения затвор МОП- транзистора 10 с каналом p-типа с целью поддержания внутреннего питающего напряжения на уровне, идентичном уровню опорного напряжения Vоп.
Генератор внутреннего питающего напряжения должен поддерживать постоянное внутреннее питающее напряжение независимо от изменений внешнего питающего напряжения, обеспечивая тем самым высокую надежность работы полупроводникового запоминающего устройства. Однако, к сожалению, обычный генератор внутреннего питающего напряжения 100, представленный на фиг. 1, имеет разность напряжений Δ V, как показано на фиг. 2, возникающую вследствие повышения внешнего питающего напряжения. Вышеуказанная проблема порождается тем, что опорное напряжение на выходе генератора опорного напряжения 50 определяется формулой
Figure 00000002

Следовательно, опорное напряжение Vоп увеличивается по мере увеличения внешнего питающего напряжения, что ведет к увеличению напряжения и внутреннего питающего напряжения. В связи с этим уменьшается надежность полупроводника.
На фиг. 3 представлен генератор опорного напряжения 50, состоящий из первого, второго и третьего МОП-транзисторов 12, 13 и 14 с каналом p-типа, соединенных между собой последовательно, а также четвертого и пятого МОП-транзисторов 15 и 16 с каналом p-типа, соединенных друг с другом тоже последовательно, причем первый, второй и третий МОП-транзисторы с каналом p-типа подсоединены параллельно к четвертому и пятому МОП-транзисторам с каналом p-типа. Затворы и стоки первого-пятого МОП-транзисторов 12-16 с каналами p-типа, каждый, соединены так, что образуют диод, и, кроме того, затвор четвертого МОП-транзистора с каналом p-типа 15 соединен с истоком третьего МОП-транзистора 14 с каналом p-типа. Исток третьего МОП-транзистора 14 с каналом p-типа подсоединен так, что устанавливается напряжение затвора четвертого МОП-транзистора 15 с каналом p-типа на уровне, равном величине
Figure 00000003
причем исток четвертого МОП-транзистора 15 с каналом p-типа становится выходным узлом 17, через который генератор опорного напряжения 50 генерирует опорное напряжение Vоп. Однако с увеличением температуры пороговое напряжение Vпор соответствующих МОП-транзисторов с каналом p-типа в генераторе опорного напряжения 50 на фиг. 3 падает. Следовательно, падает и опорное напряжение Vоп. Если уменьшается опорное напряжение, то будет уменьшаться и внутреннее питающее напряжение, что вызывает медленное действие полупроводникового запоминающего устройства.
Сущность изобретения
Объектом настоящего изобретения является схема генерирования внутреннего питающего напряжения, прилагаемого к запоминающему устройству, которая из внешнего питающего напряжения вырабатывает пониженное внутреннее питающее напряжение, включающая
выходную схему, генерирующую внутреннее питающее напряжение,
схему делителя напряжения, принимающую выходной сигнал выходной схемы, соединенную с уровнем заземления, имеющую первый и второй резисторы и выходной узел,
генератор опорного напряжения, принимающий внешнее питающее напряжение, служащее для генерирования опорного напряжения и имеющий выходной узел генератора опорного напряжения,
блок сравнения, сопоставляющий первое входное напряжение с выходного узла генератора опорного напряжения и второе входное напряжение с выходного узла схемы делителя напряжения, выходной узел блока сравнения соединен с входом выходной схемы.
Схема генерирования внутреннего питающего напряжения по настоящему изобретению отличается тем, что генератор опорного напряжения содержит
первый резистор, один вывод которого соединен с выходным узлом генератора опорного напряжения, а второй вывод соединен с коллектором и базой первого биполярного транзистора, эмиттер которого соединен с уровнем заземления,
второй резистор, один вывод которого соединен с выходным узлом генератора опорного напряжения, а другой вывод соединен с коллектором второго биполярного транзистора, база которого соединена с коллектором первого биполярного транзистора, третий резистор, один вывод которого соединен с эмиттером второго биполярного транзистора, а другой вывод - с уровнем заземления,
третий биполярный транзистор, коллектор которого соединен с выходным узлом генератора опорного напряжения, база соединена с коллектором второго биполярного транзистора, а эмиттер соединен с уровнем заземления,
первый и второй резисторы схемы делителя напряжения имеют сопротивления, увеличивающиеся при повышении температуры, причем отношение увеличения сопротивления к повышению температуры у первого резистора выше, чем у второго резистора.
В заявленной схеме генерирования внутреннего питающего напряжения первый и второй резисторы схемы делителя напряжения выполнены на первом МОП-транзисторе с каналом p-типа, исток которого соединен с выходом выходной схемы, генерирующей внутреннее питающее напряжение, затвор и сток, образуя диод, соединены между собой, а также с выходным узлом схемы делителя напряжения и с истоком второго МОП-транзистора с каналом p-типа, у которого затвор и сток, образуя диод, соединены с уровнем заземления, причем сопротивление канала первого МОП-транзистора с каналом p-типа выше, чем у второго МОП-транзистора с каналом p-типа.
При этом в схеме генерирования внутреннего питающего напряжения по настоящему изобретению блок сравнения содержит
первый МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения,
второй МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, затвор и сток которого соединены с затвором первого МОП-транзистора с каналом p-типа,
первый МОП-транзистор с каналом n-типа, затвор которого соединен с входом, подсоединенным к выходному узлу генератора опорного напряжения, а сток соединен со стоком первого МОП-транзистора с каналом p-типа,
второй МОП-транзистор с каналом n-типа, затвор которого соединен с входом, подключенным к выходному узлу схемы делителя напряжения, а сток соединен со стоком второго МОП-транзистора с каналом p-типа и выполняет функцию выходного узла блока сравнения,
истоки первого и второго МОП-транзисторов с каналом n-типа соединены со стоком третьего МОП-транзистора с каналом n-типа, исток которого соединен с уровнем заземления.
В заявленной схеме генерирования внутреннего питающего напряжения выходная схема, генерирующая внутреннее питающее напряжение, содержит
МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, затвор - с выходным узлом блока сравнения, сток является выходным узлом, генерирующим внутреннее питающее напряжение.
Для разъяснения изобретения и того, каким образом оно может быть осуществлено, оно поясняется примерами со ссылкой на прилагаемые схематические чертежи, на которых:
фиг. 1 показывает обычный генератор внутреннего питающего напряжения;
фиг. 2 показывает выходные характеристики генератора внутреннего питающего напряжения на фиг. 1;
фиг. 3 показывает другое исполнение генератора опорного напряжения на фиг. 1;
фиг. 4 показывает генератор внутреннего питающего напряжения согласно настоящему изобретению;
фиг. 5 показывает выходные характеристики генератора внутреннего питающего напряжения, представленного на фиг. 4;
фиг. 6 иллюстрирует вариант исполнения генератора внутреннего питающего напряжения, показанного на фиг. 4; и
фиг. 7 - таблица, иллюстрирующая зависимость мощности возбуждения тока в МОП-транзисторах от изменения температуры.
Подробное описание изобретения
На фиг. 4 видно, как схема делителя напряжения 80 соединена с блоком сравнения 60 и выходной схемой 70. Генератор опорного напряжения 50, к которому прилагают внешнее питающее напряжение, генерирует опорное напряжение Vоп. Блок сравнения 60, подсоединенный к выходу генератора опорного напряжения 50, сопоставляет первое входное напряжение, связанное с опорным напряжением Vоп, с вторым входным напряжением. Выход блока сравнения 60 соединен с входным зажимом 5 выходной схемы 70 для генерирования внутреннего питающего напряжения. Схема делителя напряжения 80, соединенная с выходной схемой 70, генерирует второе входное напряжение на выходном узле последнего, обеспечивая тем самым возможность повышения уровня выходного напряжения выходной схемы 70 в зависимости от повышения температуры. Следует также отметить, что схема делителя напряжения 80 имеет первый и второй переменные резисторы R1', R2', сопротивления которых увеличиваются при повышении температуры, причем сопротивление первого переменного резистора R1' выше, чем второго R2'. Кроме того, у первого переменного резистора R1' отношение увеличения сопротивления к повышению температуры будет выше, чем у второго переменного резистора R2'.
Выходное напряжение Vсс внут. генератора внутреннего питающего напряжения 100, показанного на фиг. 4, может быть записано в виде формулы
Figure 00000004
,
где отношение изменения сопротивления к изменению температуры - R1'>R2'.
Следовательно, с повышением температуры отношение повышения сопротивления у первого переменного резистора R1' становится выше, чем у второго переменного резистора R2', чем вызывается увеличение внутреннего питающего напряжения.
С помощью фиг. 5 можно также понять, что внутреннее питающее напряжение Vсс внут. повышается устойчиво и постоянно по мере увеличения температуры. В связи с этим разрешаются как проблема, присущая обычным схемам, при которых при повышении температуры происходит падение опорного напряжения Vоп генератора опорного напряжения, что ведет к нежелательному снижению внутреннего питающего напряжения, так и проблема, связанная с тем, что при повышении внешнего питающего напряжения происходит увеличение опорного напряжения, что вызывает неустойчивость внутреннего питающего напряжения.
Ниже, со ссылкой на фиг. 6, дается подробное описание варианта исполнения генератора внутреннего питающего напряжения 50 на фиг. 4. Данный генератор опорного напряжения 50 имеет источник постоянного тока 31, вход которого соединен с выходом внешнего питающего напряжения Vсс внеш., причем выходной узел 38 соединен с выходом источника постоянного тока 31, а также со схемой, соединенной между выходным узлом и уровнем заземления, для понижения уровня напряжения на выходном узле 38 до заданного.
Схема понижения напряжения имеет первый резистор 35, соединенный с выходным узлом 38; другой же конец первого резистора 35 соединен с общими коллектором и базой первого двухполярного транзистора 32, эмиттер которого соединен с уровнем заземления. Второй резистор 36, один конец которого связан с выходным узлом 38, соединен с коллектором второго двухполярного транзистора 33, база которого связана с коллектором первого двухполярного транзистора 32 и эмиттером, соединенным с уровнем заземления через третий резистор 37. Выходной узел 38, кроме того, соединен с коллектором третьего двухполярного транзистора 34, база которого подсоединена к коллектору второго двухполярного транзистора 3, и эмиттер связан с уровнем заземления.
Блок сравнения 60 имеет первый МОП-транзистор 39 с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, и второй МОП-транзистор 40 с каналом p-типа, исток которого соединен также с выходом внешнего питающего напряжения. Затвор первого МОП-транзистора 39 с каналом p-типа соединен с общими затвором и стоком второго МОП-транзистора с каналом p-типа 40. Далее, затвор первого МОП-транзистора 41 n-типа связан с выходом первого входного напряжения, то есть опорного напряжения Vоп. Причем первый МОП-транзистор 41 с каналом n-типа своим стоком соединен со стоком первого МОП-транзистора 39 с каналом p-типа и истоком - с истоком второго МОП-транзистора 43 с каналом n-типа, сток которого связан со стоком второго МОП-транзистора с каналом p-типа 40, а затвор соединен с выходом второго входного напряжения. Истоки первого и второго МОП-транзисторов 41, 43 с каналом n-типа соединены со стоком третьего МОП-транзистора 42 с каналом n-типа, исток которого связан с уровнем заземления, и затвор соединен с выходом первого входного напряжения. Узел 44 соединения стоков первого МОП-транзистора с каналом p-типа 39 и первого МОП- транзистора 41 с каналом n-типа выполняет функцию выходного узла компаратора 60.
Выходная схема 70 содержит МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения Vсс внеш., а затвор - с выходным узлом 44 компаратора 60. Сток МОП-транзистора 45 с каналом p-типа соединен с выходным узлом 48, через который генерируется внутреннее питающее напряжение Vсс внут..
Схема делителя напряжения 80 содержит первый МОП-транзистор 46 с каналом p-типа, исток которого соединен с выходным узлом 49 выходной схемы 70, а затвор и сток соединены так, что образуют диод. Второй МОП-транзистор 47 с каналом p-типа своим истоком соединен со стоком первого МОП-транзистора 46 с каналом p-типа, а образующие диод затвор и сток связаны с уровнем заземления. Кроме того, выходной узел 48, с которым соответственно связаны сток и исток первого и второго МОП-транзисторов с каналом p-типа, соединен с выходом второго входного напряжения.
Для генерирования постоянного опорного напряжения независимо от изменений температуры генератор опорного напряжения 50 снабжен двухполярными транзисторами. Например, выходное напряжение предлагаемого нового генератора опорного напряжения 50 определяется по формуле:
Figure 00000005

где VBE - напряжение база-эмиттер третьего двухполярного транзистора 34; Vt - термоэлектрическое напряжение; Rb и Rc - соответственно второй и третий резисторы 36, 37; и Is1 и Is2 - ток насыщения коллекторов соответственно у первого и второго двухполярных транзисторов 32, 33.
Генератор опорного напряжения 50 выполняют таким образом, чтобы можно было комбинировать напряжение база-эмиттер VBE с отрицательным коэффициентом температуры 2.2 мВ/oC с термоэлектрическим напряжением Vt, имеющим положительный коэффициент температуры - 0.085 мВ/oC с целью получения нулевого температурного коэффициента. Следовательно, в отличие от обычного генератора опорного напряжения, использующего МОП-транзисторы с каналом p-типа, имеющие отрицательный температурный коэффициент - 3 мВ/oC, предлагаемый генератор опорного напряжения 50 может генерировать устойчивое постоянное опорное напряжение независимо от изменений температуры.
Далее, схема делителя напряжения 80 подсоединена так, что обеспечивает повышение опорного напряжения Vоп, а тем самым и повышение внутреннего питающего напряжения Vсс внут. в соответствии с повышением температуры. Для этой цели проводимость канала
Figure 00000006
первого МОП-транзистора 46 с каналом p-типа предусмотрена меньшей, чем проводимость канала g2 у второго МОП-транзистора 47 с каналом p-типа; следовательно, сопротивление канала первого МОП-транзистора 46 с каналом p-типа будет выше, чем у второго МОП-транзистора 47 с каналом p-типа. Известно, что проводимость - величина, обратная по отношению к величине сопротивления. Из вышесказанного следует, что возбуждающая сила тока уменьшается для МОП-транзистора с высоким сопротивлением канала. Вообще МОП-транзистор с большой протяженностью канала подвержен большему влиянию температуры, чем МОП-транзистор с каналом малой протяженности; следовательно, у МОП-транзистора с каналом большой протяженности изменения сопротивления канала в зависимости от температуры будут сравнительно значительными.
Ниже рассматривается генератор внутреннего питающего напряжения (фиг. 6), работающий при нормальной температуре 25oC. Опорное напряжение Vоп. от генератора опорного напряжения 50 прилагают к затворам первого и третьего МОП-транзистора 41, 42 с каналом n-типа. В этот момент, если указанное напряжение будет выше, чем напряжение, приложенное к затвору второго МОП-транзистора с каналом n-типа 43 компаратора 60, то данное напряжение будет на выходном узле 49 выходной схемы 70. В то же время в случае, если опорное напряжение Vоп будет таким же, как и выходное напряжение схемы делителя напряжения 80, то посредством вышеуказанной схемы 80 внутреннее питающее напряжение поддерживается постоянным. Через некоторое время, если температура повышается до уровня выше 83oC, то ток в первом МОП-транзисторе 46 с каналом p-типа в схеме разделения напряжения 80 уменьшается, следовательно, к затвору второго МОП-транзистора с каналом n-типа 43 блока сравнения 60 прилагается напряжение меньшее, чем при нормальной температуре. Таким образом, напряжение на выходном узле 44 блока сравнения 60 будет ниже, чем при нормальной температуре и в результате этого происходит повышение напряжения на выходном узле 49, то есть, внутреннее питающее напряжение выходной схемы 70. Далее, по мере все большего повышения температуры, ток, полученный в канале первого МОП-транзистора 46 схемы делителя напряжения 80, все больше уменьшается, в результате чего с повышением температуры возрастает внутреннее питающее напряжение выходного узла 49 выходной схемы 70. Вследствие этого ввиду того, что предотвращают износ МОП-транзистора из-за изменений температуры, представляется возможным получить полупроводниковое запоминающее устройство, работающее устойчиво.
Для обеспечения понимания схемы делителя напряжения 80 согласно настоящему изобретению ниже на фиг. 7 приводится таблица, подробно иллюстрирующая степень снижения возбуждающей силы тока для МОП-транзистора с затвором, имеющим оксидный слой толщиной в 160
Figure 00000007
. Ниже для удобства разъяснения дано пояснение, общее для МОП-транзистора с каналом p-типа и МОП-транзистора с каналом n-типа, причем то, что относится МОП-транзистору с каналом p-типа, заключено в скобки. Возбуждающую силу тока, представленную на таблице для МОП-транзистора с каналом n-типа (МОП-транзистора с каналом p-типа), измеряют при режиме, когда приложенные к затвору и стоку напряжения составляют +4,0 В (-4,0 В), а напряжение подложка-исток - 2,0 В (0 В). Степень снижения возбуждающей силы тока при температуре 85oC показана в сравнении со степенью снижения возбуждающей силы тока при температуре 25oC. Для специалиста данной области техники понятно, высокая степень снижения возбуждающей силы тока означает высокую степень повышения сопротивления канала в ответ на повышение температуры для МОП-транзистора. Следовательно, при поддержании проводимости канала МОП-транзистора на низком уровне сопротивление этого канала будет высоким, а поэтому будет высоким и показатель увеличения сопротивления.
Из приведенного описания следует, что предлагаемый генератор внутреннего питающего напряжения может компенсировать уменьшение возбуждающей силы тока, возникающее вследствие повышения температуры, а также снижение быстродействия этого генератора, происходящее из-за уменьшения возбуждающей силы тока. Следовательно, полупроводниковое запоминающее устройство, использующее новую схему, может работать устойчиво независимо от изменений температуры.
Хотя на чертежах и в описании представлены конкретные конструкции и способы, обеспечивающие осуществление настоящего изобретения, тем не менее это не означает, что изобретение ограничивается именно этими элементами и конструкциями. Специалист данной области техники может легко понять, что возможно использование особых элементов или подконструкций, если они не выходят за рамки объема и существа настоящего изобретения.

Claims (4)

1. Схема генерирования внутреннего питающего напряжения, прилагаемого к запоминающему устройству, которая из внешнего питающего напряжения вырабатывает пониженное внутреннее питающее напряжение, включающая выходную схему, генерирующую внутреннее питающее напряжение, схему делителя напряжения, принимающую выходной сигнал выходной схемы, соединенную с уровнем заземления, имеющую первый и второй резисторы и выходной узел, генератор опорного напряжения, принимающий внешнее питающее напряжение, служащее для генерирования опорного напряжения, и имеющий выходной узел генератора опорного напряжения, блок сравнения, сопоставляющий первое входное напряжение с выходного узла генератора опорного напряжения и второе входное напряжение с выходного узла схемы делителя напряжения, выходной узел блока сравнения соединен с входом выходной схемы, отличающаяся тем, что генератор опорного напряжения содержит первый резистор, один вывод которого соединен с выходным узлом генератора опорного напряжения, а второй вывод соединен с коллектором и базой первого биполярного транзистора, эмиттер которого соединен с уровнем заземления, второй резистор, один вывод которого соединен с выходным узлом генератора опорного напряжения, а другой вывод соединен с коллектором второго биполярного транзистора, база которого соединена с коллектором первого биполярного транзистора, третий резистор, один вывод которого соединен с эмиттером второго биполярного транзистора, а другой вывод - с уровнем заземления, третий биполярный транзистор, коллектор которого соединен с выходным узлом генератора опорного напряжения, база соединена с коллектором второго биполярного транзистора, а эмиттер соединен с уровнем заземления, первый и второй резисторы схемы делителя напряжения имеют сопротивления, увеличивающиеся при повышении температуры, причем отношение увеличения сопротивления к повышению температуры у первого резистора выше, чем у второго резистора.
2. Схема по п.1, отличающаяся тем, что первый и второй резисторы схемы делителя напряжения выполнены на первом МОП-транзисторе с каналом p-типа, исток которого соединен с выходом выходной схемы, генерирующей внутреннее питающее напряжение, затвор и сток, образуя диод, соединены между собой, а также с выходным узлом схемы делителя напряжения и с истоком второго МОП-транзистора с каналом p-типа, у которого затвор и сток, образуя диод, соединены с уровнем заземления, причем сопротивление канала первого МОП-транзистора с каналом p-типа выше, чем у второго МОП-транзистора с каналом p-типа.
3. Схема по п.1 или 2, отличающаяся тем, что блок сравнения содержит первый МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, второй МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, затвор и сток которого соединены с затвором первого МОП-транзистора с каналом p-типа, первый МОП-транзистор с каналом n-типа, затвор которого соединен с входом, подсоединенным к выходному узлу генератора опорного напряжения, а сток соединен со стоком первого МОП-транзистора с каналом p-типа, второй МОП-транзистор с каналом n-типа, затвор которого соединен с входом, подключенным к выходному узлу схемы делителя напряжения, а сток соединен со стоком второго МОП-транзистора с каналом p-типа и выполняет функцию выходного узла блока сравнения, истоки первого и второго МОП-транзисторов с каналом n-типа соединены со стоком третьего МОП-транзистора с каналом n-типа, исток которого соединен с уровнем заземления.
4. Схема по любому из пп.1 - 3, отличающаяся тем, что выходная схема, генерирующая внутреннее питающее напряжение, содержит МОП-транзистор с каналом p-типа, исток которого соединен с выходом внешнего питающего напряжения, затвор - с выходным узлом блока сравнения, сток является выходным узлом, генерирующим внутреннее питающее напряжение.
SU5001410/A 1991-06-12 1991-08-29 Схема генерирования внутреннего питающего напряжения RU2146388C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR9659/1991 1991-06-12
KR1019910009659A KR940003406B1 (ko) 1991-06-12 1991-06-12 내부 전원전압 발생회로

Publications (1)

Publication Number Publication Date
RU2146388C1 true RU2146388C1 (ru) 2000-03-10

Family

ID=19315675

Family Applications (1)

Application Number Title Priority Date Filing Date
SU5001410/A RU2146388C1 (ru) 1991-06-12 1991-08-29 Схема генерирования внутреннего питающего напряжения

Country Status (12)

Country Link
US (1) US5146152A (ru)
JP (1) JPH0793006B2 (ru)
KR (1) KR940003406B1 (ru)
CN (1) CN1090775C (ru)
DE (1) DE4124427C2 (ru)
FR (1) FR2677793B1 (ru)
GB (1) GB2256731B (ru)
HK (1) HK28597A (ru)
IT (1) IT1251297B (ru)
NL (1) NL193703C (ru)
RU (1) RU2146388C1 (ru)
TW (1) TW238439B (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2461864C1 (ru) * 2011-06-27 2012-09-20 Федеральное государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Источник опорного напряжения
RU2518974C2 (ru) * 2012-10-04 2014-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Источник опорного напряжения

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2727809B2 (ja) * 1991-08-26 1998-03-18 日本電気株式会社 半導体集積回路
US5220273A (en) * 1992-01-02 1993-06-15 Etron Technology, Inc. Reference voltage circuit with positive temperature compensation
US5302888A (en) * 1992-04-01 1994-04-12 Texas Instruments Incorporated CMOS integrated mid-supply voltage generator
JPH05289760A (ja) * 1992-04-06 1993-11-05 Mitsubishi Electric Corp 基準電圧発生回路
JP3122239B2 (ja) * 1992-07-23 2001-01-09 株式会社東芝 半導体集積回路
JP2851767B2 (ja) * 1992-10-15 1999-01-27 三菱電機株式会社 電圧供給回路および内部降圧回路
DE4334918C2 (de) * 1992-10-15 2000-02-03 Mitsubishi Electric Corp Absenkkonverter zum Absenken einer externen Versorgungsspannung mit Kompensation herstellungsbedingter Abweichungen, seine Verwendung sowie zugehöriges Betriebsverfahren
FR2718273B1 (fr) * 1994-03-31 1996-05-24 Sgs Thomson Microelectronics Mémoire intégrée avec circuit de maintien de la tension de colonne.
US5448159A (en) * 1994-05-12 1995-09-05 Matsushita Electronics Corporation Reference voltage generator
DE19654934B4 (de) * 1995-02-06 2004-05-06 Mitsubishi Denki K.K. Halbleitereinrichtung
US5757174A (en) * 1995-07-19 1998-05-26 Micro Linear Corporation Current sensing technique using MOS transistor scaling with matched current sources
EP0765037A3 (en) * 1995-09-20 1998-01-14 Texas Instruments Incorporated Buffer for integrated circuit memories
US5694073A (en) * 1995-11-21 1997-12-02 Texas Instruments Incorporated Temperature and supply-voltage sensing circuit
JP3234153B2 (ja) * 1996-04-19 2001-12-04 株式会社東芝 半導体装置
FR2750240B1 (fr) * 1996-06-20 1998-07-31 Sgs Thomson Microelectronics Generateur de reference de tension
US5777514A (en) * 1996-09-27 1998-07-07 Micro Linear Corporation Differential to single ended conversion technique for an operational amplifier having low input offset voltage, high speed and high gain
US5770965A (en) * 1996-09-30 1998-06-23 Motorola, Inc. Circuit and method of compensating for non-linearities in a sensor signal
KR100481824B1 (ko) * 1997-05-07 2005-07-08 삼성전자주식회사 리플레쉬용발진회로를갖는반도체메모리장치
DE19735381C1 (de) * 1997-08-14 1999-01-14 Siemens Ag Bandgap-Referenzspannungsquelle und Verfahren zum Betreiben derselben
US6018265A (en) * 1997-12-10 2000-01-25 Lexar Media, Inc. Internal CMOS reference generator and voltage regulator
US6107887A (en) * 1998-10-02 2000-08-22 Micro Linear Corporation Differential to single-ended video cable driver having BICMOS current-mode operational amplifier
JP2000124744A (ja) * 1998-10-12 2000-04-28 Texas Instr Japan Ltd 定電圧発生回路
KR20000056765A (ko) * 1999-02-25 2000-09-15 김영환 온도변화에 무관한 전압조정회로
KR100577552B1 (ko) * 1999-04-20 2006-05-08 삼성전자주식회사 반도체 메모리 장치의 내부 전압 변환회로
US6404246B1 (en) 2000-12-20 2002-06-11 Lexa Media, Inc. Precision clock synthesizer using RC oscillator and calibration circuit
KR100439024B1 (ko) * 2001-03-08 2004-07-03 삼성전자주식회사 기준전압 발생회로
JP2002270768A (ja) * 2001-03-08 2002-09-20 Nec Corp Ｃｍｏｓ基準電圧回路
KR100744109B1 (ko) * 2001-10-23 2007-08-01 삼성전자주식회사 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치
JP3927788B2 (ja) * 2001-11-01 2007-06-13 株式会社ルネサステクノロジ 半導体装置
JP3964182B2 (ja) * 2001-11-02 2007-08-22 株式会社ルネサステクノロジ 半導体装置
JP3976665B2 (ja) * 2002-11-20 2007-09-19 富士通株式会社 バッファ回路装置
DE60312676D1 (de) * 2003-07-22 2007-05-03 Sgs Thomson Microelectronics Referenzspannungsschaltung
JP2006041175A (ja) * 2004-07-27 2006-02-09 Toshiba Corp 半導体集積回路装置
KR100825029B1 (ko) * 2006-05-31 2008-04-24 주식회사 하이닉스반도체 밴드갭 기준전압 발생장치 및 이를 구비하는 반도체 소자
KR100784918B1 (ko) * 2006-10-13 2007-12-11 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전압 발생기
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR20090116088A (ko) * 2008-05-06 2009-11-11 삼성전자주식회사 정보 유지 능력과 동작 특성이 향상된 커패시터리스 1ｔ반도체 메모리 소자
KR101358930B1 (ko) * 2007-07-23 2014-02-05 삼성전자주식회사 전압 디바이더 및 이를 포함하는 내부 전원 전압 발생 회로
KR101308048B1 (ko) 2007-10-10 2013-09-12 삼성전자주식회사 반도체 메모리 장치
CN101470458B (zh) * 2007-12-26 2010-10-27 中国科学院微电子研究所 带隙基准电压参考电路
KR20090075063A (ko) * 2008-01-03 2009-07-08 삼성전자주식회사 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이장치의 동작 방법
KR20100070158A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
KR101442177B1 (ko) * 2008-12-18 2014-09-18 삼성전자주식회사 커패시터 없는 1-트랜지스터 메모리 셀을 갖는 반도체소자의 제조방법들
JP5176971B2 (ja) * 2009-01-15 2013-04-03 富士通株式会社 直流電位生成回路、多段回路、及び通信装置
JP2010219486A (ja) * 2009-03-19 2010-09-30 Renesas Electronics Corp 中間電位発生回路
US20120194150A1 (en) * 2011-02-01 2012-08-02 Samsung Electro-Mechanics Company Systems and methods for low-battery operation control in portable communication devices
DE102011051111A1 (de) 2011-06-16 2012-12-20 Packsys Global (Switzerland) Ltd. Verfahren zum Herstellen von Rohrkörpern für Verpackungstuben
JP2013092958A (ja) * 2011-10-27 2013-05-16 Semiconductor Components Industries Llc 電流検出回路及び電源回路
KR20130098041A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 낮은 외부 전원 전압에 적합한 전압 발생부들
FR3002049B1 (fr) * 2013-02-13 2016-11-04 Cddic Regulateur de tension compense en temperature a faible courant de consommation
KR102031685B1 (ko) * 2013-12-31 2019-10-15 엘지디스플레이 주식회사 액정표시장치 및 그의 구동방법
CN104460811B (zh) * 2014-12-26 2016-01-20 昆腾微电子股份有限公司 基准电压温度系数校准电路及其工作方法
CN106571824A (zh) * 2015-10-08 2017-04-19 联发科技（新加坡）私人有限公司 信号处理电路
CN109874314B (zh) * 2017-12-21 2021-08-17 北京比特大陆科技有限公司 串联供电电路、系统和方法
WO2019126946A1 (en) * 2017-12-25 2019-07-04 Texas Instruments Incorporated Low-dropout regulator with load-adaptive frequency compensation
CN110047523B (zh) * 2018-01-15 2021-07-27 珠海兴芯存储科技有限公司 电阻性内存单元的准定压降自我中止写入方法及其电路
JP6522201B1 (ja) * 2018-05-14 2019-05-29 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN109582076B (zh) * 2019-01-09 2023-10-24 上海晟矽微电子股份有限公司 基准电流源
CN114167929B (zh) * 2020-09-11 2023-03-24 兆易创新科技集团股份有限公司 电压产生电路及电子装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4095164A (en) * 1976-10-05 1978-06-13 Rca Corporation Voltage supply regulated in proportion to sum of positive- and negative-temperature-coefficient offset voltages
JPS53103770A (en) * 1977-02-22 1978-09-09 Seiko Instr & Electronics Ltd Electronic timepiece
SU744513A1 (ru) * 1978-03-06 1980-06-30 Предприятие П/Я В-8450 Стабилизатор напр жени посто нного тока
JPS6029123B2 (ja) * 1978-08-02 1985-07-09 富士通株式会社 電子回路
GB2046483A (en) * 1979-04-06 1980-11-12 Gen Electric Voltage regulator
US4298835A (en) * 1979-08-27 1981-11-03 Gte Products Corporation Voltage regulator with temperature dependent output
JPS56108258A (en) * 1980-02-01 1981-08-27 Seiko Instr & Electronics Ltd Semiconductor device
US4445083A (en) * 1981-08-26 1984-04-24 Honeywell Information Systems Inc. Integrated circuit compensatory regulator apparatus
JP2592234B2 (ja) * 1985-08-16 1997-03-19 富士通株式会社 半導体装置
JPS6269308A (ja) * 1985-09-17 1987-03-30 シ−メンス、アクチエンゲゼルシヤフト 基準電圧発生回路装置
JPH083766B2 (ja) * 1986-05-31 1996-01-17 株式会社東芝 半導体集積回路の電源電圧降下回路
US4746823A (en) * 1986-07-02 1988-05-24 Dallas Semiconductor Corporation Voltage-insensitive and temperature-compensated delay circuit for a monolithic integrated circuit
GB8630980D0 (en) * 1986-12-29 1987-02-04 Motorola Inc Bandgap reference circuit
JPH01124011A (ja) * 1987-11-10 1989-05-16 Furukawa Electric Co Ltd:The Ｌｅｄ駆動回路
KR910005599B1 (ko) * 1989-05-01 1991-07-31 삼성전자 주식회사 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
KR900019026A (ko) * 1989-05-11 1990-12-22 김광호 반도체 장치의 기준전압 발생회로
JP2674669B2 (ja) * 1989-08-23 1997-11-12 株式会社東芝 半導体集積回路
KR920010633A (ko) * 1990-11-30 1992-06-26 김광호 반도체 메모리 장치의 기준전압 발생회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2461864C1 (ru) * 2011-06-27 2012-09-20 Федеральное государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Источник опорного напряжения
RU2518974C2 (ru) * 2012-10-04 2014-06-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Источник опорного напряжения

Also Published As

Publication number Publication date
KR930001574A (ko) 1993-01-16
NL9101377A (nl) 1993-01-04
JPH0793006B2 (ja) 1995-10-09
DE4124427C2 (de) 1994-06-30
GB2256731B (en) 1996-01-10
US5146152A (en) 1992-09-08
JPH04366492A (ja) 1992-12-18
ITMI912287A1 (it) 1992-12-13
KR940003406B1 (ko) 1994-04-21
FR2677793A1 (fr) 1992-12-18
DE4124427A1 (de) 1992-12-17
NL193703B (nl) 2000-03-01
FR2677793B1 (fr) 1997-01-31
CN1067751A (zh) 1993-01-06
HK28597A (en) 1997-03-21
GB2256731A (en) 1992-12-16
NL193703C (nl) 2000-07-04
TW238439B (ru) 1995-01-11
CN1090775C (zh) 2002-09-11
ITMI912287A0 (it) 1991-08-26
IT1251297B (it) 1995-05-08
GB9118530D0 (en) 1991-10-16

Similar Documents

Publication Publication Date Title
RU2146388C1 (ru) Схема генерирования внутреннего питающего напряжения
JP3765433B2 (ja) 基板電圧を所望の値に維持するための回路及び方法
US5300824A (en) Integrated circuit with improved on-chip power supply control
KR900004725B1 (ko) 전원전압 강하회로
US20070001748A1 (en) Low voltage bandgap voltage reference circuit
US9882558B1 (en) Power-on reset circuit
JPS63174115A (ja) 中間電位生成回路
JPH0347611B2 (ru)
US4158804A (en) MOSFET Reference voltage circuit
KR950021505A (ko) 기준전류발생회로, 정전류발생회로 및 그것을 사용한 장치
KR0126911B1 (ko) 기준전압 발생회로 및 발생방법
TW202135465A (zh) 參考訊號產生器以及使用參考訊號產生器而在輸出節點提供電壓參考訊號之方法
KR940004445B1 (ko) 기준전압 발생장치
JPH07194099A (ja) 基準電圧発生回路
JP3868131B2 (ja) バックバイアス回路
EP0744683A1 (en) A constant voltage drop voltage regulator
KR0150196B1 (ko) BiCMOS 기준 전압 발생기
JPS59115618A (ja) バイポーラｌｓｉ
KR960007256B1 (ko) 반도체집적회로의 기준전압발생회로
JPH0413692Y2 (ru)
US3280338A (en) Constant current biasing circuit
RU2093951C1 (ru) Амплитудный детектор
JP2566931B2 (ja) レベル比較器
JP2544157B2 (ja) 半導体集積回路装置
CN117873263A (zh) 偏置电流产生电路、温度检测电路和芯片

Legal Events

Date Code Title Description
REG Reference to a code of a succession state

Ref country code: RU

Ref legal event code: MM4A

Effective date: 20100830