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KR900019026A - 반도체 장치의 기준전압 발생회로 - Google Patents

반도체 장치의 기준전압 발생회로 Download PDF

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Publication number
KR900019026A
KR900019026A KR1019890006334A KR890006334A KR900019026A KR 900019026 A KR900019026 A KR 900019026A KR 1019890006334 A KR1019890006334 A KR 1019890006334A KR 890006334 A KR890006334 A KR 890006334A KR 900019026 A KR900019026 A KR 900019026A
Authority
KR
South Korea
Prior art keywords
reference voltage
mos transistor
voltage
power supply
supply terminal
Prior art date
Application number
KR1019890006334A
Other languages
English (en)
Inventor
민동선
이동재
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019890006334A priority Critical patent/KR900019026A/ko
Priority to JP2072250A priority patent/JPH02306494A/ja
Publication of KR900019026A publication Critical patent/KR900019026A/ko

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

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  • Power Engineering (AREA)
  • Control Of Electrical Variables (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음

Description

반도체 장치의 기준전압 발생회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 기준전압 발생회로도,
제4도는 본 발명을 정전압 발생회로에 응용한 일예도.

Claims (5)

  1. 반도체 메모리 장치의 기준전아 발생회로에 있어서, 제1전원단자와, 제2전원단자와, 기준전압의 출력단자와, 상기 제1전원단자와 제2전원단자 사이에 직렬 연결되어 바이어스 전압을 발생하는 제1 및 제2MOS트랜지스터와, 상기 제1전원단자와 출력단자 사이에 연결되며 상기 바이어스 전압에 의해 제어되어 기준전압을 출력하는 제3MOS트랜지스터와, 인트린식 트랜지스터로서 상기 출력단자 및 제2전원단자 사이에 연결되어 해당 드레쉬 홀드전압 만큼의 기준전압을 발생하는 제4MOS트랜지스터로 구성됨을 특징으로 하는 기준전압 발생회로.
  2. 제1항에 있어서, 제1-제4MOS트랜지스터가 P-MOS트랜지스터로 구성됨을 특징으로 하는 기준전압 발생회로.
  3. 제2항에 있어서, 제1 및 제2트랜지스터에서 발생하는 바이어스 전압이 제1전원의 1/3에서 1/2전압을 갖도록 구성됨을 특징으로 하는 기준전압 발생회로.
  4. 제1항에 있어서, 분압전압을 발생하는 제1 및 제2트랜지스터가 전류의 소모를 적게할 수 있는 인트린식 MOS트랜지스터로 구성됨을 특징으로 하는 기준전압 발생회로.
  5. 제1항에 있어서, 기준전압을 발생하는 제4MOS트랜지스터가 기준전압을 제4MOS트랜지스터의 드레쉬 홀드전압보다 크게하기 위하여 기판과 같은 형태의 불순물을 주입한 것을 특징으로 하는 기준전압 발생회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890006334A 1989-05-11 1989-05-11 반도체 장치의 기준전압 발생회로 KR900019026A (ko)

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Patent event date: 19890511

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PE0601 Decision on rejection of patent

Patent event date: 19920109

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 19910629

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PJ2001 Appeal

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