[go: up one dir, main page]

KR100744109B1 - 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치 - Google Patents

공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치 Download PDF

Info

Publication number
KR100744109B1
KR100744109B1 KR20010065447A KR20010065447A KR100744109B1 KR 100744109 B1 KR100744109 B1 KR 100744109B1 KR 20010065447 A KR20010065447 A KR 20010065447A KR 20010065447 A KR20010065447 A KR 20010065447A KR 100744109 B1 KR100744109 B1 KR 100744109B1
Authority
KR
South Korea
Prior art keywords
memory device
state
terminals
signal
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR20010065447A
Other languages
English (en)
Other versions
KR20030034493A (ko
Inventor
장성진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR20010065447A priority Critical patent/KR100744109B1/ko
Priority to TW91123799A priority patent/TW569227B/zh
Priority to US10/272,944 priority patent/US6714465B2/en
Priority to JP2002307089A priority patent/JP3958185B2/ja
Publication of KR20030034493A publication Critical patent/KR20030034493A/ko
Application granted granted Critical
Publication of KR100744109B1 publication Critical patent/KR100744109B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

공정, 전압 및 온도의 변화에 따라 단자들의 상태를 최적으로 변화시킬 수 있는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 지연 동기 루프 회로를 포함하는 메모리 장치에 관한 것이다. 본 발명의 메모리 장치는 각각 가변 저항 회로들을 포함하며, 각각 메모리 장치를 동작시키기 위한 외부 신호들을 통과시키는 단자들과, 메모리 장치의 오토 리프레쉬 동작의 활성화를 나타내는 커맨드 인에이블 신호 및 지연 동기 루프 회로를 활성화하기 위한 외부 인에이블 신호에 응답하여, 가변 저항 회로들에 포함된 저항 값을 제어하는 제어 신호를 발생하는 제어 회로를 구비한다. 제어 신호에 의해 단자들의 상태를 최적의 상태로 변환시킨 후, 지연 동기 루프 회로를 인에이블시키며, 메모리 장치가 오토 리프레쉬 동작을 주기적으로 수행하는 동안 제어 신호에 의해 단자들의 상태를 최적의 상태로 변환시킨다.
본 발명의 메모리 장치는 공정, 전압 및 온도의 변화에 따라 단자 상태를 최적의 상태로 변환한 후 외부 신호들을 수신하므로, 메모리 장치의 입력/출력 특성이 향상될 수 있다. 또한, 새로이 추가된 명령이 아닌 기존의 명령이 사용되어 단자 상태가 최적화되므로, 본 발명의 메모리 장치의 성능이 향상될 수 있다.

Description

공정, 전압 및 온도의 변화에 따라 단자들의 상태를 최적으로 변화시킬 수 있는 메모리 장치{Memory device capable of varying the state of terminations optimally according to variations of process, voltage and temperature}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블락 다이어그램이다.
도 2는 가변 저항 회로(107)를 구체적으로 나타내는 회로도이다.
도 3은 도 1의 제어 회로를 나타내는 블락 다이어그램이다.
도 4는 도 1의 메모리 장치의 동작이 시작되는 경우를 나타내는 타이밍 다이어그램이다.
도 5a는 도 1의 메모리 장치의 동작이 수행되는 동안의 제어 회로의 동작을 나타내는 타이밍 다이어그램이다.
도 5b는 도 1의 메모리 장치의 동작이 수행되는 동안의 제어 회로의 다른 동작을 나타내는 타이밍 다이어그램이다.
본 발명은 메모리 장치에 관한 것으로, 특히 공정, 전압 및 온도의 변화에 따라 단자의 상태를 최적으로 변화시킬 수 있는 메모리 장치에 관한 것이다.
일반적으로, 메모리 장치는 채널(channel)을 통해 외부 시스템에 연결되며, 외부 시스템은, 예를 들어, 메모리 컨트롤러(memory controller)일 수 있다. 외부 시스템으로부터 채널을 통해 메모리 장치로 입력되는 입력 신호의 경우, 채널의 임피던스 부정합(impedance mismatching)으로 인한 반사파에 의해 잡음이 발생할 수 있다. 상기 반사파를 최소로 감소시켜 상기 입력 신호의 잡음을 감소시키기 위하여(즉, 메모리 장치의 단자 상태를 최적화하기 위해), 상기 입력 신호가 입력되는 메모리 장치의 단자(termination)에 저항이 연결된다.
저속으로 동작하는 메모리 장치의 경우, 공정(process) 변화에 따른 메모리 장치의 단자의 상태를 최적화하기 위해, 퓨즈를 사용하여 상기 단자의 저항 값을 조절한다. 그러나, 상기의 방법은 전압 또는 온도 변화에 따라 메모리 장치의 단자의 저항 값을 변화시키지 못하므로, 고속으로 동작하는 메모리 장치의 입력/출력 특성을 저하시킬 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 공정, 전압 및 온도 변화에 따라 메모리 장치의 단자에 연결된 저항 값을 변화시켜, 메모리 장치의 단자의 상태를 최적으로 변화시킬 수 있는 메모리 장치를 제공하는 것이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 메모리 장치는 지연 동기 루프 회로를 포함하는 메모리 장치에 관한 것이다. 본 발명의 메모리 장치는 각각 가변 저항 회로들을 포함하며, 각각 상기 메모리 장치를 동작시키기 위한 외부 신호들을 통과시키는 단자들과, 상기 메모리 장치의 오토 리프레쉬 동작의 활성화를 나타내는 커맨드 인에이블 신호 및 상기 지연 동기 루프 회로를 활성화하기 위한 외부 인에이블 신호에 응답하여, 상기 가변 저항 회로들에 포함된 저항 값을 제어하는 제어 신호를 발생하는 제어 회로를 구비하며, 상기 제어 신호에 의해 상기 단자들의 상태를 최적의 상태로 변환시킨 후, 상기 지연 동기 루프 회로를 인에이블시키며, 상기 메모리 장치가 오토 리프레쉬 동작을 주기적으로 수행하는 동안 상기 제어 신호에 의해 상기 단자들의 상태를 최적의 상태로 변환시키는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제어 회로는 상기 가변 저항 회로에 포함된 저항의 값과 상기 단자들의 상태를 최적의 상태로 하기 위해 기준이 되는 외부 기준 저항의 값을 비교하여 상기 제어 신호를 발생하고, 상기 비교가 종료되면 종료 신호를 발생하는 비교 회로와, 상기 제어 신호를 래치하며, 업 데이트 신호에 응답하여 상기 래치된 제어 신호를 발생하는 래치 회로와, 상기 외부 인에이블 신호 및 상기 커맨드 인에이블 신호에 응답하여, 상기 비교 회로를 인에이블시키는 제1 내부 인에이블 신호를 발생하며, 상기 완료 신호를 수신한 후 상기 업 데이트 신호를 발생하고, 상기 제어 신호의 발생 후에 상기 지연 동기 루프 회로를 활성화시키는 제2 내부 인에이블 신호를 발생하는 보정 회로를 구비하며, 상기 제어 신호에 의해 상기 단자들의 상태가 최적의 상태로 변환하기 위해 필요한 보정 시간이 상기 오토 리프레쉬 동작이 수행되는 리프레쉬 시간보다 작으면, 상기 리프레쉬 시간내에 상기 단자들의 상태는 최적의 상태로 변환되며, 상기 보정 시간이 상기 리프레쉬 시간보다 크면, 상기 오토 리프레쉬 동작 중 제1 오토 리프레쉬 동작이 수행되는 동안 상기 비교 회로가 인에이블되며, 상기 제1 오토 리프레쉬 동작이 종료된 후에 수행되는 제2 오토 리프레쉬 동작 동안 상기 단자들의 상태가 최적의 상태로 변환되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 가변 저항 회로들 중 어느 하나는 외부 전원 전압에 연결되며, 상기 제어 신호에 응답하여 저항 값이 상기 외부 기준 저항의 값으로 변하는 제1 가변저항과, 접지 전압에 연결되며, 상기 제어 신호에 응답하여 저항 값이 상기 외부 기준 저항의 값으로 변하는 제2 가변 저항을 구비한다.
이러한 본 발명의 본 발명의 메모리 장치는 공정, 전압 및 온도의 변화에 따라 단자 상태를 최적의 상태로 변환한 후 외부 신호들을 수신하므로, 메모리 장치의 입력/출력 특성이 향상될 수 있다. 또한, 새로이 추가된 명령이 아닌 기존의 명령이 사용되어 단자 상태가 최적화되므로, 본 발명의 메모리 장치의 성능이 향상될 수 있다. 그리고, 본 발명의 메모리 장치는 고속으로 동작하는 경우에도 적합하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 블락 다이어그램이다. 도 1을 참조하면, 본 발명의 메모리 장치(100)는 가변 저항회로들(101, 103, 105, 107), 입력 버퍼들(109, 111, 113, 117), 커맨드 디코더(115), 지연 동기 루프 회로(DLL, 119), 제어 회로(120) 및 코어(core) 부(160)를 구비한다.
단자들(P1, P2, P3, P4, P5)을 통해 메모리 장치를 동작시키기 위한 외부 신호들(DQ, ADDR, CMD, ECLK, DLL_EN)이 인가되며, 단자들(P1, P2, P3, P4, P5)은 외부 시스템(미도시)에 연결되는 채널(미도시)과 연결된다. 여기서, 외부 신호(DQ)는 입력/출력 데이터 신호이고. 외부 신호(ADDR)는 코어부(160)에 포함된 메모리 셀을 선택하기 위한 신호이다. 외부 신호(CMD)는 메모리 장치(100)의 동작을 제어하는 외부 명령 신호이고, 외부 신호(ECLK)는 외부 클락 신호이다. 그리고, 외부 신호(DLL_EN)는 지연 동기 루프 회로(119)를 인에이블(enable)시키기 위한 외부 인에이블 신호(DLL_EN)이다. 또한, 단자(P6)에는 상기 채널의 상태를 최적의 상태로 변환시키기 위해 기준이 되는 외부 기준 저항(Rr)이 연결되며, 외부 기준 저항(Rr)은 접지 전압(VSS)에 연결된다. 그리고, 외부 기준 저항(Rr)은 메모리 장치(100)의 외부에 배치된다.
입력 버퍼들(109, 111, 113, 117)은 각각 외부 신호들(DQ, ADDR, CMD, ECLK)을 버퍼링(buffering)한다. 입력 버퍼들(109, 111, 113, 117) 각각에는 외부 전원 전압(VDD) 및 접지 전압(VSS)이 인가된다.
커맨드 디코더(115)는 디코딩(decoding)된 외부 명령 신호(CMD)를 코어부(160)에 인가한다.
지연 동기 루프 회로(119)는 외부 클락 신호(ECLK)에 동기된 내부 클락 신호(ICLK)를 발생한다. 내부 클락 신호(ICLK)는 입력 버퍼들(109, 111, 113) 및 커맨드 디코더(115)에 인가된다.
도 2는 가변 저항 회로(107)를 구체적으로 나타내는 회로도이다. 도 2를 참조하면, 가변 저항 회로(107)는 제1 가변 저항(RV1) 및 제2 가변 저항(RV2)을 구비한다. 제1 가변 저항(RV1)은 외부 전원 전압(VDDQ)에 연결되고, 제2 가변 저항(RV2)은 접지 전압(VSS)에 연결된다. 다른 가변 저항 회로들(103, 105, 107)도 가변 저항 회로(107)의 구성 요소와 동일한 구성 요소를 구비한다. 따라서, 본 명세서에서는 그것에 대한 설명은 생략된다.
공정, 전압 및 온도의 변화에 따라 제1 가변 저항 및 제2 가변 저항(RV1, RV2)의 저항 값들이 변할 수 있다. 메모리 장치(100)에 전원이 인가되고 외부 인에이블 신호(DLL_EN)가 인에이블되면, 단자(P4)의 상태를 최적의 상태로 변화시키기 위해, 제어 회로(120)로부터 외부 기준 저항(Rr)의 저항 값을 감지하여 발생된 제어 신호(CNT<i>)에 의해 제1 가변 저항 및 제2 가변 저항(RV1, RV2)의 저항 값들은 최적의 저항 값으로 변한다. 상기 최적의 저항 값은 외부 기준 저항(Rr)일 수 있다.
그 후, 외부 클락 신호(ECLK)가 인가되면, 잡음이 적은 외부 클락 신호(ECLK)가 메모리 장치(100)의 내부로 입력될 수 있다. 따라서, 지연 동기 루프 회로(119)의 동기 시간(locking time)이 감소될 수 있다. 마찬가지로, 다른 외부 신호들(DQ, ADDR, CMD)도 각각 단자들(P1, P2, P3)의 상태가 최적의 상태로 변한 후 인가된다.
다시 도 1을 참조하면, 제어 회로(120)는 외부 인에이블 신호(DLL_EN)에 응답하여, 가변 저항 회로들(101, 103, 105, 107)에 포함된 저항의 값을 최적의 저항 값으로 변화시키기 위한 제어 신호(CNT<i>)를 발생한다. 제어 신호(CNT<i>)에 의하여 단자들(P1, P2, P3, P4)의 상태가 최적화된 후, 지연 동기 루프 회로(119)를 인에이블시키기 위한 내부 인에이블 신호(EN2)가 발생된다. 계속하여, 인에이블된 지연 동기 루프 회로(119)는 입력 버퍼(117)에 의해 버퍼링된 외부 클락 신호(ECLK)에 동기된 내부 클락 신호(ICLK)를 발생한다.
또한, 제어 회로(120)는 오토 리프레쉬 동작(auto refresh operation)의 활성화를 나타내는 커맨드 인에이블 신호(CBR_EN)에 응답하여, 본 발명의 메모리 장치(100)가 오토 리프레쉬 동작을 수행하는 동안 단자들(P1, P2, P3, P4)의 상태를 최적화시키는 제어 신호(CNT<i>)를 발생한다. 그럼으로써, 메모리 장치(100)의 다른 동작들은 영향을 받지 않을 수 있다. 오토 리프레쉬 동작은 외부 어드레스 신호가 아닌 내부 어드레스 신호에 의해 수행되는 리프레쉬 동작으로서, 주기적으로 수행되며, CBR 명령(CAS before RAS command)에 의해 제어된다.
따라서, 본 발명의 메모리 장치(100)는 단자들(P1, P2, P3, P4)의 상태를 최적화한 후, 외부 신호들을 수신함으로써 메모리 장치(100)의 입력/출력 특성이 향상될 수 있다. 또한, 동작 중간에 단자들의 상태를 최적화시킴으로써 더욱 더 메모 리 장치(100)의 입력/출력 특성을 향상시킬 수 있다.
도 3은 도 1의 제어 회로를 나타내는 블락 다이어그램이다. 도 3을 참조하면, 제어 회로는 비교 회로(122), 래치 회로(124) 및 보정 회로(126)를 구비한다.
비교 회로(122)는 제1 내부 인에이블 신호(EN1)에 응답하여, 가변 저항 회로들(101, 103, 105, 107)에 포함된 저항의 값과 외부 기준 저항(Rr)의 값을 비교하여 제어 신호(CNT<i>)를 발생하고, 상기 비교가 종료되면 종료 신호(CO)를 발생한다.
래치 회로(124)는 제어 신호(CNT<i>)를 래치하며, 업 데이트 신호(UD)에 응답하여 상기 래치된 제어 신호(CNT<i>)를 발생한다.
보정 회로(126)는 외부 인에이블 신호(DLL_EN) 및 커맨드 인에이블 신호(CBR_EN)에 응답하여, 비교 회로(122)를 인에이블시키는 제1 내부 인에이블 신호(EN1)를 발생한다. 계속하여, 보정 회로(126)는 완료 신호(CO)를 수신한 후 업 데이트 신호(UD)를 발생하고, 제어 신호(CNT<i>)의 발생 후에 지연 동기 루프 회로(119)를 활성화시키는 제2 내부 인에이블 신호(EN2)를 발생한다.
제어 신호(CNT<i>)에 의해 단자들(P1, P2, P3, P4)의 상태가 최적의 상태로 변환하기 위해 필요한 보정 시간(tCAL)이 오토 리프레쉬 동작이 수행되는 리프레쉬 시간(tRFC)보다 작으면, 리프레쉬 시간(tRFC)내에 단자들(P1, P2, P3, P4)의 상태는 최적의 상태로 변환된다.
보정 시간(tCAL)이 리프레쉬 시간(tRFC)보다 크면, 상기 오토 리프레쉬 동작 중 제1 오토 리프레쉬 동작이 수행되는 동안 상기 비교 회로가 인에이블되며, 상기 제1 오토 리프레쉬 동작이 종료된 후에 수행되는 제2 오토 리프레쉬 동작 동안 단자들(P1, P2, P3, P4)의 상태는 최적의 상태로 변환된다.
도 4는 도 1의 메모리 장치의 동작이 시작되는 경우를 나타내는 타이밍 다이어그램이다.
외부 전원 전압들(VDD, VDDQ)이 상승하면, 본 발명의 메모리 장치(100)의 동작이 시작된다. 그 후, 외부 인에이블 신호(DLL_EN)가 활성화되면, 도 1의 제어 회로(120)가 제어 신호(CNT<1>)를 발생하여 단자들(P1, P2, P3, P4)의 상태를 최적화시킨다. 계속하여, 제2 내부 인에이블 신호(EN2)가 활성화되면, 지연 동기 루프 회로(119)가 인에이블되어 내부 클락 신호(ICLK)가 발생한다. 즉, 본 발명의 메모리 장치(100)는 단자들(P1, P2, P3, P4)의 상태를 최적화한 후, 외부 신호들을 수신한다.
도 5a는 도 1의 메모리 장치의 동작이 수행되는 동안의 제어 회로의 동작을 나타내는 타이밍 다이어그램이다. 특히, 도 5a는 보정 시간(tCAL)이 리프레쉬 시간(tRFC) 보다 작은 경우를 나타내는 타이밍 다이어그램이다. 도 5에 도시된 A_CMD는 본 발명의 메모리 장치(100)의 다른 동작(예를 들어, 기입 동작(write operation))을 제어하는 외부 명령 신호이다.
내부 클락 신호(ICLK)에 동기되어 CBR 명령이 발생하면, 커맨드 인에이블 신호(CBR_EN)가 활성화된다. 계속하여, 제1 내부 인에이블 신호(EN1), 종료 신호(CO) 및 업 데이트 신호(UD)가 활성화되어, 업 데이트(update)된 제어 신호(CNT<2>)를 발생한다. 그리하여, 제어 신호(CNT<2>)에 의하여 단자들(P1, P2, P3, P4)의 상태 가 최적화된다.
도 5b는 도 1의 메모리 장치의 동작이 수행되는 동안의 제어 회로의 다른 동작을 나타내는 타이밍 다이어그램이다. 특히, 도 5b는 보정 시간(tCAL)이 오토 리프레쉬 시간(tRFC) 보다 큰 경우를 나타내는 타이밍 다이어그램이다.
내부 클락 신호(ICLK)에 동기되어 제1 CBR 명령이 발생하면, 커맨드 인에이블 신호(CBR_EN)가 활성화된다. 계속하여, 제1 내부 인에이블 신호(EN1) 및 종료 신호(CO)가 활성화될 때, 래치 회로(124)는 단자들(P1, P2, P3, P4)의 상태를 최적화하기 위한 제어 신호(CNT<2>)를 저장한다. 그 후, 내부 클락 신호(ICLK)에 동기된 외부 명령(A_CMD)에 의해 본 발명의 메모리 장치(100)는 다른 동작을 수행한다. 그 후, 내부 클락 신호(ICLK)에 동기된 제2 CBR 명령이 발생하면, 업 데이트 신호(UD)가 활성화된다. 그러면, 단자들(P1, P2, P3, P4)의 상태를 최적화하기 위한 제어 신호(CNT<2>)가 가변 저항 회로들(101, 103, 105, 107)에 인가된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 메모리 장치는 공정, 전압 및 온도의 변화에 따라 단자 상태를 최적의 상태로 변환한 후 외부 신호들을 수신하므로, 메모리 장치의 입력/출력 특성이 향상될 수 있다. 또한, 새로이 추가된 명령이 아닌 기존의 명령이 사용되어 단 자 상태가 최적화되므로, 본 발명의 메모리 장치의 성능이 향상될 수 있다. 그리고, 본 발명의 메모리 장치는 고속으로 동작하는 경우에도 적합하다.

Claims (3)

  1. 지연 동기 루프 회로를 포함하는 메모리 장치에 있어서,
    각각 가변 저항 회로들을 포함하며, 각각 상기 메모리 장치를 동작시키기 위한 외부 신호들을 통과시키는 단자들;
    상기 메모리 장치의 오토 리프레쉬 동작의 활성화를 나타내는 커맨드 인에이블 신호 및 상기 지연 동기 루프 회로를 활성화하기 위한 외부 인에이블 신호에 응답하여, 상기 가변 저항 회로들에 포함된 저항 값을 제어하는 제어 신호를 발생하는 제어 회로를 구비하며,
    상기 제어 신호에 의해 상기 단자들의 상태를 최적의 상태로 변환시킨 후, 상기 지연 동기 루프 회로를 인에이블시키며, 상기 메모리 장치가 오토 리프레쉬 동작을 주기적으로 수행하는 동안 상기 제어 신호에 의해 상기 단자들의 상태를 최적의 상태로 변환시키는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 제어 회로는
    상기 가변 저항 회로에 포함된 저항의 값과 상기 단자들의 상태를 최적의 상태로 하기 위해 기준이 되는 외부 기준 저항의 값을 비교하여 상기 제어 신호를 발생하고, 상기 비교가 종료되면 종료 신호를 발생하는 비교 회로;
    상기 제어 신호를 래치하며, 업 데이트 신호에 응답하여 상기 래치된 제어 신호를 발생하는 래치 회로; 및
    상기 외부 인에이블 신호 및 상기 커맨드 인에이블 신호에 응답하여, 상기 비교 회로를 인에이블시키는 제1 내부 인에이블 신호를 발생하며, 상기 완료 신호를 수신한 후 상기 업 데이트 신호를 발생하고, 상기 제어 신호의 발생 후에 상기 지연 동기 루프 회로를 활성화시키는 제2 내부 인에이블 신호를 발생하는 보정 회로를 구비하며,
    상기 제어 신호에 의해 상기 단자들의 상태가 최적의 상태로 변환하기 위해 필요한 보정 시간이 상기 오토 리프레쉬 동작이 수행되는 리프레쉬 시간보다 작으면, 상기 리프레쉬 시간내에 상기 단자들의 상태는 최적의 상태로 변환되며,
    상기 보정 시간이 상기 리프레쉬 시간보다 크면, 상기 오토 리프레쉬 동작 중 제1 오토 리프레쉬 동작이 수행되는 동안 상기 비교 회로가 인에이블되며, 상기 제1 오토 리프레쉬 동작이 종료된 후에 수행되는 제2 오토 리프레쉬 동작 동안 상기 단자들의 상태가 최적의 상태로 변환되는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 가변 저항 회로들 중 어느 하나는
    외부 전원 전압에 연결되며, 상기 제어 신호에 응답하여 저항 값이 상기 외부 기준 저항의 값으로 변하는 제1 가변저항; 및
    접지 전압에 연결되며, 상기 제어 신호에 응답하여 저항 값이 상기 외부 기준 저항의 값으로 변하는 제2 가변 저항을 구비하는 것을 특징으로 하는 메모리 장 치.
KR20010065447A 2001-10-23 2001-10-23 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치 Expired - Fee Related KR100744109B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR20010065447A KR100744109B1 (ko) 2001-10-23 2001-10-23 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치
TW91123799A TW569227B (en) 2001-10-23 2002-10-16 Memory device and process for improving the state of a termination
US10/272,944 US6714465B2 (en) 2001-10-23 2002-10-18 Memory device and process for improving the state of a termination
JP2002307089A JP3958185B2 (ja) 2001-10-23 2002-10-22 メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20010065447A KR100744109B1 (ko) 2001-10-23 2001-10-23 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치

Publications (2)

Publication Number Publication Date
KR20030034493A KR20030034493A (ko) 2003-05-09
KR100744109B1 true KR100744109B1 (ko) 2007-08-01

Family

ID=19715331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20010065447A Expired - Fee Related KR100744109B1 (ko) 2001-10-23 2001-10-23 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치

Country Status (4)

Country Link
US (1) US6714465B2 (ko)
JP (1) JP3958185B2 (ko)
KR (1) KR100744109B1 (ko)
TW (1) TW569227B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7068064B1 (en) 2003-05-12 2006-06-27 Pericom Semiconductor Corp. Memory module with dynamic termination using bus switches timed by memory clock and chip select
US6940768B2 (en) 2003-11-04 2005-09-06 Agere Systems Inc. Programmable data strobe offset with DLL for double data rate (DDR) RAM memory
KR100816690B1 (ko) 2006-04-13 2008-03-27 주식회사 하이닉스반도체 온도 감지장치를 구비하는 반도체메모리소자
KR20110013704A (ko) * 2009-08-03 2011-02-10 삼성전자주식회사 Ｚｑ 캘리브레이션 회로를 포함하는 반도체 장치 및 그 캘리브레이션 동작 방법
JP2011081893A (ja) * 2009-09-11 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
US8760188B2 (en) * 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
US9071243B2 (en) 2011-06-30 2015-06-30 Silicon Image, Inc. Single ended configurable multi-mode driver
US10381055B2 (en) * 2015-12-26 2019-08-13 Intel Corporation Flexible DLL (delay locked loop) calibration
KR102717627B1 (ko) * 2016-12-26 2024-10-16 에스케이하이닉스 주식회사 동적 터미네이션 회로, 이를 포함하는 반도체 장치 및 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001574A (ko) * 1991-06-12 1993-01-16 김광호 내부 전원전압 발생회로
KR960015597A (ko) * 1994-10-21 1996-05-22 세끼지와 다다시 자체-재생 기능을 갖는 반도체 메모리
KR19980060859A (ko) * 1996-12-31 1998-10-07 김영환 기준전압 발생기
KR20010061466A (ko) * 1999-12-28 2001-07-07 박종섭 온도감지부가 구비된 플래시 메모리의 감지증폭기
KR20010063035A (ko) * 1999-12-21 2001-07-09 박종섭 복합 반도체장치의 리프레쉬 특성 자가 테스터

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125261A (ja) * 1992-10-13 1994-05-06 Mitsubishi Electric Corp 入力回路
JPH08162930A (ja) * 1994-12-02 1996-06-21 Matsushita Electric Ind Co Ltd 入力回路
JP3335886B2 (ja) * 1997-09-01 2002-10-21 株式会社東芝 プログラマブル・インピーダンス回路
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
JP3488152B2 (ja) * 1999-10-19 2004-01-19 日本電気株式会社 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
US6549154B2 (en) * 2001-01-30 2003-04-15 Kabushiki Kaisha Toshiba Digital-to-analog converter and synchronous circuit using the converter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001574A (ko) * 1991-06-12 1993-01-16 김광호 내부 전원전압 발생회로
KR960015597A (ko) * 1994-10-21 1996-05-22 세끼지와 다다시 자체-재생 기능을 갖는 반도체 메모리
KR19980060859A (ko) * 1996-12-31 1998-10-07 김영환 기준전압 발생기
KR20010063035A (ko) * 1999-12-21 2001-07-09 박종섭 복합 반도체장치의 리프레쉬 특성 자가 테스터
KR20010061466A (ko) * 1999-12-28 2001-07-07 박종섭 온도감지부가 구비된 플래시 메모리의 감지증폭기

Also Published As

Publication number Publication date
US20030076712A1 (en) 2003-04-24
JP3958185B2 (ja) 2007-08-15
US6714465B2 (en) 2004-03-30
TW569227B (en) 2004-01-01
JP2003151274A (ja) 2003-05-23
KR20030034493A (ko) 2003-05-09

Similar Documents

Publication Publication Date Title
US6928007B2 (en) ODT mode conversion circuit and method
JP4693089B2 (ja) 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法
KR100470995B1 (ko) 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
US8775761B2 (en) Semiconductor memory device and semiconductor memory system including the same
US7786752B2 (en) Memory systems, on-die termination (ODT) circuits, and method of ODT control
US8054701B2 (en) Delay locked loop and semiconductor memory device with the same
JP4764270B2 (ja) ロックフェイル防止のための遅延固定ループクロックの生成方法及びその装置
WO2017189127A1 (en) Methods and apparatuses including command delay adjustment circuit
US20100271886A1 (en) Semiconductor memory device and latency signal generating method thereof
US7030671B2 (en) Circuit for controlling pulse width
KR100744109B1 (ko) 공정, 전압 및 온도의 변화에 따라 단자들의 상태를최적으로 변화시킬 수 있는 메모리 장치
US9270285B2 (en) Semiconductor chips and semiconductor systems for executing a test mode
US7688129B2 (en) System and method for open-loop synthesis of output clock signals having a selected phase relative to an input clock signal
US6333875B1 (en) Semiconductor circuit with adjustment of double data rate data latch timings
KR20010029703A (ko) 반도체 집적 회로
US7057433B2 (en) Delay-Locked Loop (DLL) capable of directly receiving external clock signals
US6552957B2 (en) Semiconductor integrated circuit having a signal receiving circuit
US6967893B2 (en) Integrated synchronous memory and memory configuration having a memory module with at least one synchronous memory
US6822924B2 (en) Synchronous semiconductor memory device having clock synchronization circuit and circuit for controlling on/off of clock tree of the clock synchronization circuit
US20020114195A1 (en) Integrated circuit devices having delay circuits for controlling setup/delay times of data signals that are provided to memory devices and methods of operating same
KR100576450B1 (ko) 동기식 메모리의 데이타 액세스장치
JPH08180676A (ja) 同期型半導体記憶装置
KR100522428B1 (ko) Ｄｌｌ 제어 장치
CN117674827A (zh) 延迟锁相环及其锁相方法、存储装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011023

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060615

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20011023

Comment text: Patent Application

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070621

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070724

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070725

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100630

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110705

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120706

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130701

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140630

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20160609