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JPH05289760A - 基準電圧発生回路 - Google Patents

基準電圧発生回路

Info

Publication number
JPH05289760A
JPH05289760A JP4083672A JP8367292A JPH05289760A JP H05289760 A JPH05289760 A JP H05289760A JP 4083672 A JP4083672 A JP 4083672A JP 8367292 A JP8367292 A JP 8367292A JP H05289760 A JPH05289760 A JP H05289760A
Authority
JP
Japan
Prior art keywords
field effect
reference voltage
drain
circuit
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4083672A
Other languages
English (en)
Inventor
Kiyohiro Furuya
清広 古谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4083672A priority Critical patent/JPH05289760A/ja
Priority to US07/999,067 priority patent/US5434533A/en
Priority to DE4305850A priority patent/DE4305850C2/de
Priority to KR1019930005441A priority patent/KR960002825B1/ko
Publication of JPH05289760A publication Critical patent/JPH05289760A/ja
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/463—Sources providing an output which depends on temperature
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G05F3/245—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the temperature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/211—Design considerations for internal polarisation
    • H10D89/213—Design considerations for internal polarisation in field-effect devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S323/907—Temperature compensation of semiconductor

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Abstract

(57)【要約】 【構成】 温度補償機能を有する改善された基準電圧発
生回路２０２が開示される。定電圧回路を構成するＰＭ
ＯＳトランジスタ３は、負帰還回路２ｂを構成するＰＭ
ＯＳトランジスタ４と同じ特性を有している。周囲温度
の変化に従って、各トランジスタ３および４のゲート・
ドレイン電圧−ドレイン電流特性がシフトされるが、各
トランジスタのドレイン電流を適当に設定することによ
り、温度補償が達成される。 【効果】 温度補償のためのトランジスタ３および４が
同じ製造工程において形成されうるので、製造工程の追
加なしに温度補償作用が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体基板上
に形成される基準電圧発生回路に関し、特に、温度補償
により安定化された基準電圧発生回路に関する。
【０００２】
【従来の技術】従来より、半導体装置において、周囲温
度の変化により影響されにくい安定化された基準電圧発
生回路を設けることが望まれている。しかしながら、一
般に、半導体の特性は周囲温度の変化による影響を受け
やすいので、基準電圧発生回路から出力される出力電圧
の安定化は難しいものとなっている。
【０００３】ＭＯＳトランジスタは、高集積化に適して
いるなどの理由により、たとえばＤＲＡＭをはじめ様々
な半導体装置を構成するために用いられている。従来的
には、半導体基板上に基準電圧発生回路を形成するため
に、バイポーラトランジスタがよく使用されている。し
かしながら、ＭＯＳトランジスタにより構成された半導
体装置のための製造工程において、バイポーラトランジ
スタを形成するための工程を追加することは、製造工程
の複雑化を招き一般に好ましくない。このことはＭＯＳ
トランジスタにより構成された安定化された基準電圧発
生回路を半導体基板上に形成することが一般に望まれる
ことを意味する。
【０００４】基準電圧発生回路は、たとえば、ＤＲＡＭ
における内部電圧変換器として適用することができる。
ＤＲＡＭは、一般に多数のＣＭＯＳトランジスタにより
構成されるので、ＣＭＯＳトランジスタにより構成され
た安定化された内部電圧変換器、すなわち安定化された
基準電圧発生回路が望まれる。この発明は、一般に電界
効果トランジスタにより構成された基準電圧発生回路を
必要とする半導体装置に好ましく適用されることが指摘
される。
【０００５】図１４は、従来の基準電圧発生回路の一例
を示す回路図である。図１４を参照して、基準電圧発生
回路２１１は、電源電位Ｖｃｃと接地との間に直列に接
続された定電流源２７およびＰＭＯＳトランジスタ２８
を含む。定電流源２７およびトランジスタ２８の共通接
続ノードＮｏを介して、基準電圧、すなわち出力電圧Ｖ
ｏが出力される。トランジスタ２８は、ゲートとドレイ
ンとが一体接続される。
【０００６】図１６は、図１４に示したトランジスタ２
８のゲートとドレインとの間の電圧とドレイン電流との
間の関係を示す特性図である。図１６を参照して、横軸
はゲートとソースとの間の電圧ＶGS（ボルト）を示し、
一方、縦軸はチャネル幅１μｍあたりのドレイン電流
（Ａ／μｍ）を示す。図１４に示したトランジスタ２８
の特性は、図１６においてラインＬＡ３０およびＬＡ１
００により示された特性Ａにより表わされる。ラインＬ
Ａ３０は、周囲温度３０℃における特性を示し、一方、
ラインＬＡ１００は周囲温度１００℃における特性を示
す。
【０００７】図１４に示した定電流源２７から与えられ
るドレイン電流が１０-7（Ａ／μｍ）であるとすると、
トランジスタ２８のゲート・ソース電圧ＶGSは、周囲温
度３０℃においてＶａ（＝−１．０）であり、周囲温度
１００℃においてＶｂ（＝−０．９４）である。従っ
て、図１４に示した基準電圧発生回路２１１からの出力
電圧Ｖｏは、周囲温度３０℃において｜Ｖａ｜＝１．０
Ｖであり、周囲温度１００℃において｜Ｖｂ｜＝０．９
４ボルトである。従って、基準電圧発生回路２１１の電
圧変動率は、（１．０−０．９４）／１．０×１００＝
６％である。
【０００８】図１５は、従来の基準電圧発生回路の別の
例を示す回路図である。図１５に示した基準電圧発生回
路２１２は、Ｍ．Ｈｏｒｉｇｕｃｈｉ他による“Ａ Ｔ
ＵＮＡＢＬＥ ＣＭＯＳ−ＤＲＡＭ ＶＯＬＴＡＧＥ
ＬＩＭＩＴＥＲ ＷＩＴＨＳＴＡＢＩＬＩＺＥＤ ＦＥ
ＥＤＢＡＣＫ ＡＭＰＬＩＦＩＥＲ”と題された論文
（１９９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃ
ｉｒｃｕｉｔｓ， ｐｐ．７５−７６；ＩＥＥＥ）に開
示される。
【０００９】図１５を参照して、基準電圧発生回路２１
２は、二つの定電流源３３および３４と、ダイオード接
続されたＰＭＯＳトランジスタ３０および３１と、差動
増幅器３２とを含む。各トランジスタ３０および３１
は、ゲートとドレインとが一体接続される。定電流源３
３とトランジスタ３０の共通接続ノードＮ２が差動増幅
器３２の非反転入力ノードに接続される。定電流源３４
とトランジスタ３１の共通接続ノードＮ１が差動増幅器
３２の反転入力ノードに接続される。差動増幅器３６の
出力ノードは、トランジスタ３１のゲートに接続され
る。
【００１０】トランジスタ３１は、図１６において特性
Ａにより表わされたゲート・ソース電圧−ドレイン電流
特性を有する。これに対し、トランジスタ３０は、図１
６において特性Ｂにより表わされたゲート・ソース電圧
−ドレイン電流特性を有する。特性Ｂは、周囲温度３０
℃における特性を示すラインＬＢ３０と、周囲温度１０
０℃における特性を示すラインＬＢ１００とによって表
わされる。
【００１１】図１５に示した基準電圧発生回路２１２は
次のように動作する。ノードＮ１の電位がノードＮ２の
電位よりも高いとき、差動増幅器３２がより低い出力電
圧を出力する。従って、トランジスタ３１がより低いオ
ン抵抗でオンするので、ノードＮ１の電位が低下され
る。他方、ノードＮ２の電位がノードＮ１の電位よりも
高いとき、差動増幅器３２がより高い出力電圧を出力す
る。従って、トランジスタ３１がより高いオン抵抗でオ
ンするので、ノードＮ１の電位が上昇される。その結
果、各ノードＮ１およびＮ２における電位は常に同じ値
に保たれる。
【００１２】ここで、トランジスタ３０および３１に定
電流源３３および３４から１０-7（Ａ／μｍ）のドレイ
ン電流がそれぞれ供給されるものと仮定する。周囲温度
３０℃において、ノードＮ１の電位は、図１６に示した
特性図より、Ｖｏ＋｜Ｖａ｜となる。一方、ノードＮ２
の電位は、｜Ｖｃ｜となる。
【００１３】前述のように、ノードＮ１およびＮ２の電
位が互いに同じになるよう制御されるので、｜Ｖｃ｜＝
Ｖｏ＋｜Ｖａ｜の関係が得られる。従って、基準電圧発
生回路２１２の周囲温度３０℃における出力電圧Ｖｏ
は、｜Ｖｃ｜−｜Ｖａ｜となる。同様にして、周囲温度
１００℃における出力電圧Ｖｏは図１６に示した特性図
より、Ｖｏ＝｜Ｖｄ｜−｜Ｖｂ｜となる。
【００１４】図１６において見られるように、値｜Ｖｃ
｜−｜Ｖａ｜および値｜Ｖｄ｜−｜Ｖｂ｜がほぼ等しい
ので、出力電圧Ｖｏは、周囲温度が変化されてもほぼ一
定に保たれることになる。
【００１５】
【発明が解決しようとする課題】図１５に示した基準電
圧発生回路２１２は、図１６に示した異なった特性Ａお
よびＢを有するＰＭＯＳトランジスタ３１および３０を
必要とする。異なった特性ＡおよびＢを有するＰＭＯＳ
トランジスタ３０および３１を形成するためには、半導
体装置の製造工程において、トランジスタ３０のチャネ
ル領域にドープされるｎ型不純物の量を多くする必要が
ある。従って、単一の特性を有するＭＯＳトランジスタ
のみによって回路が構成される場合と比較して、基準電
圧発生回路２１２を形成するための製造工程が長くな
り、従って半導体装置の製造におけるコストが大きくな
る。
【００１６】図１７は、異なった不純物濃度のチャネル
領域を有するＭＯＳトランジスタのための簡単化された
製造工程を示す工程図である。まず、図１７（ａ）に示
したステップにおいて、半導体基板３００上に素子分離
のためのフィールド酸化膜３０１が形成されたあと、低
濃度のｐ型不純物が注入される。つぎに、図１７（ｂ）
に示したステップにおいて、一方の注入領域上にレジス
ト３０２が形成されたあと、他方の注入領域にさらに高
濃度のｐ型不純物が注入される。これにより、異った不
純物濃度を有するｐ型不純物領域３０３および３０４が
形成される。
【００１７】図１７（ｃ）のステップにおいて、ポリシ
リコンによりＭＯＳトランジスタのためのゲート３０５
および３０６が形成される。さらに、図１７（ｄ）のス
テップにおいて、ｎ型不純物が注入され、ＭＯＳトラン
ジスタのソースおよびドレインが形成される。その結
果、半導体基板３００上に、図１６に示した特性Ａを有
するトランジスタ３１および特性Ｂを有するトランジス
タ３０が形成される。
【００１８】図１７（ａ）ないし（ｄ）からわかるよう
に、異った特性ＡおよびＢを有するＭＯＳトランジスタ
３０および３１を形成するために、追加の工程が必要と
なることが指摘される。
【００１９】図１８は、従来の基準電圧発生回路のさら
に別の例を示す回路図である。図１８に示した基準電圧
発生回路は、Ｄ．Ｓ．Ｍｉｎ他による”Ｔｅｍｐｅｒａ
ｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｉｏｎ Ｃｉｒｃｕｉｔ
Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｈｉｇｈ−Ｄｅｎｓ
ｉｔｙ ＣＭＯＳ ＤＲＡＭｓ”と題された論文（ｐ
ｐ．１２５−１２６）に開示される。
【００２０】図１８を参照して、この基準電圧発生回路
は、電流源３１１と、ダイオード接続されたＰＭＯＳト
ランジスタ３１２と、差動増幅器３１３と、ＰＭＯＳト
ランジスタ３１４および３１５とを、ポリシリコンによ
り形成された抵抗３１６と、ボルテージフォロワ型ドラ
イバ３１７とを含む。電流源３１１およびＰＭＯＳトラ
ンジスタ３１２により、基準電圧発生器が構成される。
【００２１】図１８に示した基準電圧発生回路は、ＤＲ
ＡＭにおける内部電圧変換器（ＩＶＣ）として適用され
うる。図１８に示した基準電圧発生回路は、周囲温度の
変化による出力電圧Ｖｏへの影響を補償するために、ポ
リシリコンにより形成された抵抗３１６を用いている。
ポリシリコン抵抗３１６は、温度補償のために有用では
あるが、半導体装置の製造工程において、安定した抵抗
値を有するポリシリコン抵抗を形成することが難しいと
いう問題が指摘される。すなわち、ポリシリコン抵抗３
１６の抵抗値が製造条件によりしばしば変化されるの
で、したがって出力電圧Ｖｏが変化されやすい。
【００２２】この発明は、上記のような課題を解決する
ためになされたもので、その一つの目的は、製造工程を
追加することなしに、温度補償された基準電圧発生回路
を提供することである。
【００２３】この発明のもう一つの目的は、製造工程に
おいて引起こされることがありうる抵抗値の変動により
影響されない、温度補償された基準電圧発生回路を提供
することである。
【００２４】
【課題を解決するための手段】この発明にかかる基準電
圧発生回路は、定電流源と、一体接続されたゲートとド
レインとを有し、かつ定電流源からの出力電流をドレイ
ン電流として受けるように接続された第１の電界効果ト
ランジスタと、定電流源と第１の電界効果トランジスタ
の共通接続ノードに接続された増幅器手段と、増幅器手
段に負帰還信号を与える負帰還回路手段とを含む。負帰
還回路手段は、増幅器手段の出力ノードと電源電位との
間に直接に接続された抵抗手段および第２の電界効果ト
ランジスタを備える。第２の電界効果トランジスタは一
体接続されたゲートとドレインとを有する。抵抗手段お
よび第２の電界効果トランジスタの共通接続ノードを介
して負帰還信号が増幅器手段に与えられる。第１および
第２の電界効果トランジスタは、周囲温度の上昇に従っ
てシフトされるゲート・ドレイン電圧−ドレイン電流特
性を有する。第１および第２の電界効果トランジスタの
ドレイン電流は、増幅器手段の出力電圧の温度依存性が
最小となるように決定される。
【００２５】
【作用】この発明における基準電圧発生回路では、第２
の電界効果トランジスタのドレイン電流が、第１の電界
効果トランジスタのドレイン電流との関係において、増
幅器手段の出力電圧の温度依存性が最小となるように決
定される。第１および第２の電界効果トランジスタは、
同じゲート・ドレイン電圧−ドレイン電流特性を有して
おり、異った特性を必要としないので、製造工程の追加
が必要でない。これに加えて、ポリシリコン抵抗のよう
な温度補償のための特別の特性を有する抵抗素子を用い
ていないので、製造条件の変動により引起こされること
がありうる抵抗値の変動により、出力電圧が影響される
のが防がれる。
【００２６】
【実施例】図１は、この発明の原理を説明するための負
帰還増幅器のブロック図である。図１を参照して、この
負帰還増幅器は、差動増幅器１と、負帰還回路２とを含
む。差動増幅器１は、非反転入力ノードを介して入力電
圧Ｖｉを受ける。負帰還回路２は、出力電圧Ｖｏを受
け、ｋ・Ｖｏ（ｋは帰還量を示す）の帰還電圧を差動増
幅器１の反転入力ノードに与える。したがって、図１に
示した負帰還増幅器において次の式が成立つ。
【００２７】Ｖｏ＝Ａ・（Ｖｉ−ｋ・Ｖｏ）…（１） 従って、 Ｖｏ＝Ｖｉ／（ｋ＋１／Ａ）…（２） ここで、Ａは差動増幅器１の利得を示す。利得Ａが十分
に大きいとき、式（２）により次式が得られる。
【００２８】Ｖｏ＝Ｖｉ／ｋ…（３） 従って、出力電圧Ｖｏが、周囲温度の上昇に伴って次第
に低下するのを補償するためには、帰還量ｋが周囲温度
の上昇に伴って次第に減少されるべきであることがわか
る。
【００２９】図２は、この発明の背景を示す基準電圧発
生回路の回路図である。図２を参照して、基準電圧発生
回路２０１は、電源電位Ｖｃｃと接地との間に直列に接
続された定電流源３５およびダイオード接続されたＰＭ
ＯＳトランジスタ３６と、差動増幅器３７と負帰還回路
２ａとを含む。トランジスタ３６は、ゲートとドレイン
とが一体接続される。定電流源３６およびトランジスタ
３６の共通接続ノードＮｏが差動増幅器３７の非反転入
力に接続される。
【００３０】負帰還回路２ａは、差動増幅器３７の出力
ノードと接地との間に直列に接続された抵抗３８および
３９を備える。抵抗３８および３９の共通接続ノード
が、差動増幅器３７の反転入力ノードに接続されるの
で、負帰還回路２ａが構成される。抵抗３８は、半導体
基板内に形成されたｐ型拡散層により形成される。抵抗
３９は、半導体基板上に形成されるポリシリコンにより
形成される。
【００３１】抵抗３８および３９の抵抗値をそれぞれＲ
１，Ｒ２とすると、出力電圧Ｖｏは次式により得られ
る。
【００３２】 Ｖｏ＝Ｖｉ／ｋ＝（１＋Ｒ１／Ｒ２）・Ｖｉ…（４） たとえば、ｐ型拡散抵抗３８の抵抗値Ｒ２は、周囲温度
３０℃において６３．９Ω／□であり、周囲温度１００
℃において７０．３Ω／□である。一方、ポリシリコン
抵抗３９の抵抗値Ｒ１は、周囲温度３０℃において４
７．９Ω／□であり、一方、周囲温度１００℃において
４９．６Ω／□である。従って、周囲温度３０℃と１０
０℃との間における出力電圧Ｖｏの変化比ＶＲは次式に
より得られる。
【００３３】ＶＲ＝Ｖｉ100 ×（１＋７０．３／４９．
６）／｛Ｖｉ30×（１＋６３．９／４７．９）｝＝１．
０３６×Ｖｉ100 ／Ｖｉ30…（５） ここで、Ｖｉ30は周囲温度３０℃における入力電圧Ｖｉ
の値を示し、Ｖｉ100は周囲温度１００℃における入力
電圧Ｖｉの値を示す。
【００３４】従って、次の式（６）を満たす入力電圧Ｖ
ｉ30およびＶｉ100 が与えられるならば、出力電圧Ｖｏ
が周囲温度の変化により影響されないことがわかる。 Ｖｉ30／Ｖｉ100 ＝１．０３６…（６） 定電流源３５とトランジスタ３６とによって構成された
定電圧回路が式（６）を満足する電圧Ｖｉ30およびＶｉ
100 を出力するように、トランジスタ３６のドレイン電
流は２×１０-6（Ａ）に設定される。言いかえると、ト
ランジスタ３６のドレイン電流が２×１０-6（Ａ）にな
るように定電流源３５が設けられる。
【００３５】従って、トランジスタ３６が図１６に示し
た特性Ａを有するものと仮定すると、ラインＬＡ30およ
びＬＡ100 より、｜Ｖａ´｜＝１．１４，｜Ｖｂ´｜＝
１．１０が得られる。従ってＶｉ30／Ｖｉ100 ＝｜Ｖａ
´｜／｜Ｖｂ´｜＝１．１４／１．１０＝１．０３６が
得られるので、出力電圧Ｖｏが周囲温度の変化により影
響されなくなる。
【００３６】しかしながら、図２に示した基準電圧発生
回路２０１は、温度補償のためにｐ型拡散抵抗３８およ
びポリシリコン抵抗３９を用いているので、図１８に示
した基準電圧発生回路と類似の問題点を有している。す
なわち、製造条件の変動により、半導体ウエハのロット
ごとに抵抗３８および３９の抵抗値Ｒ１およびＲ２が変
動されうるので、次のような問題が引起こされる。
【００３７】前述の式（４）からわかるように、出力電
圧Ｖｏは、抵抗比Ｒ１／Ｒ２にしたがって変化される
（ここでＲ１およびＲ２は抵抗３８および３９の抵抗値
をそれぞれ示す）。従って、Ｒ１／Ｒ２の値が安定して
いないので、基準電圧発生回路２０１から出力される出
力電圧Ｖｏの変化が避けられない。この問題を解決する
ため、図２に示した基準電圧発生回路２０１において次
のような改善が施される。
【００３８】図３は、この発明の一実施例を示す基準電
圧発生回路の回路図である。図３を参照して、基準電圧
発生回路２０２は、定電圧回路を構成する定電流源７お
よびＰＭＯＳトランジスタ３と、差動増幅器１と、負帰
還回路２ｂを構成する抵抗５および６ならびにＰＭＯＳ
トランジスタ４とを含む。各ＰＭＯＳトランジスタ３お
よび４は、図５に示した特性Ｃを有している。
【００３９】図５は、図３に示したＰＭＯＳトランジス
タ３および４のゲート・ソース電圧−ドレイン電流特性
を示す特性図である。図５を参照して、ラインＬＣ
30は、周囲温度３０℃における特性を示す。ラインＬＣ
100 は、周囲温度１００℃における特性を示す。図５に
おいて、横軸はゲートとソースとの間の電圧ＶGSを示
し、縦軸は、チャネル幅１μｍ当りのドレイン電流（Ａ
／μｍ）を示す。
【００４０】図３に示した回路図から、負帰還回路２ｂ
の帰還量ｋは、次式により得られる。 ｋ＝｛Ｖｂ＋
（Ｖｏ−Ｖｂ）／２）｝／Ｖｏ ＝（Ｖｏ＋Ｖｂ）／２・Ｖｏ…（７） ここで、Ｖｂはトランジスタ４のゲートとソースとの間
の電圧（ＶGS）を示す。従って、図３に示した基準電圧
発生回路２０２の出力電圧Ｖｏは、次式により得られ
る。
【００４１】 Ｖｏ＝Ｖａ／ｋ＝２・Ｖｏ・Ｖａ／（Ｖｏ＋Ｖｂ） 従って、 Ｖｏ＝２・Ｖａ−Ｖｂ…（８） ここで、Ｖａは、トランジスタ３のゲートとソースとの
間の電圧（ＶGS）を示す。これに加えて、電圧Ｖａおよ
びＶｂと周囲温度Ｔ℃との間の関係が次式により表わさ
れるものと仮定する。
【００４２】Ｖａ＝Ｖａ30−ｍ・（Ｔ−３０）…（９） Ｖｂ＝Ｖｂ30−ｎ・（Ｔ−３０）…（１０） 従って、式（９）および（１０）を式（８）に適用する
ことにより、次式が得られる。
【００４３】 Ｖｏ＝２・Ｖａ−Ｖｂ ＝２・Ｖａ30−Ｖｂ30−（２・ｍ−ｎ）×（Ｔ−３０）…（１１） ここで、ｍおよびｎは、ゲート・ソース電圧Ｖａおよび
Ｖｂの温度係数をそれぞれ示す。
【００４４】従って、たとえば、トランジスタ３のドレ
イン電流がチャネル幅１μｍあたり４×１０-7（Ａ），
トランジスタ４のドレイン電流がチャネル幅１μｍあた
り１×１０-10 （Ａ）となるように設計することによ
り、温度係数ｍおよびｎは、図５に示した特性図に基づ
いて次のように得られる。
【００４５】 ｍ＝（Ｖａ30−Ｖａ100 ）／（１００−３０） ＝（１．０５７−０．９９０）／（１００−３０） ＝０．９５７×１０-3（Ｖ／℃）…（１２） ｎ＝（Ｖｂ30−Ｖｂ100 ）／（１００−３０） ＝（０．７６２−０．６２９）／（１００−３０） ＝１．９×１０-3（Ｖ／℃）…（１３） その結果、 ２・ｍ−ｎ＝１．４×１０-5（Ｖ／℃）…（１３） 従って、２・ｍ−ｎの値が十分小さいので式（１１）か
ら得られる出力電圧Ｖｏは、周囲温度Ｔの変化により影
響されなくなる。
【００４６】図２に示した基準電圧発生回路２０１の場
合と比較して、図３に示した基準電圧発生回路２０２の
出力電圧Ｖｏは、式（１１）からわかるように、抵抗５
および６の抵抗値に依存していない。すなわち、半導体
装置の製造条件の変動により、抵抗５および６の抵抗値
がロットごとに変化される場合でも、安定した出力電圧
Ｖｏが得られる。たとえば、抵抗５および６の抵抗値が
２０％程度変化された場合において、トランジスタ４の
ドレイン電流密度は約２０％程度変化される。しかしな
がら、図５に示した特性図からわかるように、トランジ
スタ３のゲート・ソース電圧Ｖａがほとんど変化されな
いので、安定した出力電圧Ｖｏが得られる。 図６は、
図３に示した基準電圧発生回路のより詳細な回路図であ
る。図６を参照して、基準電圧発生回路２０６は、ＰＭ
ＯＳトランジスタ１０ないし１８と、ＮＭＯＳトランジ
スタ１９ないし２３と、抵抗２４ないし２６とを備え
る。差動増幅器１は、トランジスタ１２，１３，１４，
２２および２３によって構成される。差動増幅器１を好
ましい感度で動作させるため、各々がダイオード接続さ
れた２つのトランジスタ１５および１６が直列に接続さ
れる。同じ目的のために、各々がダイオード接続された
２つのトランジスタ１７および１８も直列に接続され
る。
【００４７】図３に示した回路と同様に、差動増幅器１
の２つの入力ノードＮ１およびＮ２は、同じ電位になる
ように制御されるので、次の式が成立する。
【００４８】２・Ｖａ＝（Ｖｏ＋２・Ｖｂ）／２ ∴Ｖｏ＝４・Ｖａ−２・Ｖｂ…（１４） 図５に示した特性図より、Ｖａ30＝１．０５７，Ｖｂ30
＝０．７６２が得られるので、式（１４）よりＶｏ＝
２．７（Ｖ）が得られる。
【００４９】従って、抵抗２６の抵抗値を１００ｋΩと
すると、トランジスタ１７および１８を介して流れる電
流Ｉ１７は、次式により得られれる。
【００５０】 Ｉ１７＝（Ｖｏ−２・Ｖｂ）／２×１０００×１０3 ＝（２．７−２×０．７６２）／（２０００×１０3 ） ＝０．５９（μＡ）…（１５） 従って、トランジスタ１７および１８のドレイン電流密
度を１．０×１０-10（Ａ／μｍ）に設定するために、
トランジスタ１７および１８のチャネル幅が５９００μ
ｍに設定される。
【００５１】一方、トランジスタ１５および１６を介し
て流れる電流が２μＡと仮定すると、トランジスタ１５
および１６のドレイン電流密度を４×１０-7（Ａ／μ）
に設定するために、トランジスタ１５および１６のチャ
ネル幅が５μｍに設定される。
【００５２】トランジスタ１０，１１，１９および２０
により構成される２つのカレントミラー回路の作用によ
り、トランジスタ１９を介して流れる電流は、トランジ
スタ１１を介して流れる電流の１０倍、すなわち１０μ
Ａである。従って、電源電圧が５Ｖ，トランジスタ１９
のドレイン電圧を１Ｖとすると、抵抗２４の抵抗値は２
００ＫΩに設定される。
【００５３】図７は、この発明のさらに別の実施例を示
す基準電圧発生回路の回路図である。図６に示した基準
電圧発生回路２０６では、ドレイン電流密度が互いに異
ったトランジスタ間において、ゲート・ソース電圧の温
度依存性が異なることだけが利用されたが、図７に示し
た基準電圧発生回路２０７は、さらに、拡散抵抗および
ポリシリコン抵抗の抵抗値の温度依存性をも利用してい
る。図７を参照して、基準電圧発生回路２０７は、ＰＭ
ＯＳトランジスタ４０ないし４８と、ＮＭＯＳトランジ
スタ４９ないし５３と、抵抗５４ないし５６とを含む。
図７に示した基準電圧発生回路２０７は、図６に示した
回路２０６と比較すると、抵抗５５および５６として、
抵抗５４と比較して温度係数の高い材料が用いられてい
る点において特長を有する。
【００５４】基準電圧発生回路２０７の出力電圧Ｖｏ
は、図６の回路２０６の場合と同様に、Ｖｏ＝４・Ｖａ
−２・Ｖｂにより得られる。トランジスタ４５および４
６の周囲温度３０℃および１００℃におけるバイア電流
がそれぞれＩａ30，Ｉａ100 であると仮定する。同様
に、トランジスタ４７および４８の周囲温度３０℃およ
び１００℃におけるバイア電流がそれぞれＩｂ30，Ｉｂ
100 であると仮定する。
【００５５】抵抗５４はポリシリコンにより形成され
る。抵抗５５および５６はｐ+ 拡散抵抗によって形成さ
れる。抵抗５５および５６を形成しているｐ+ 拡散層
は、抵抗５５を形成しているポリシリコンよりも高い温
度係数を有しているので、トランジスタ４７および４８
を介して流れる電流Ｉｂは、周囲温度が変化されると
き、電流Ｉａよりも大きく変化する。
【００５６】すなわち、図８のゲート・ソース電圧−ド
レイン電流の特性図を参照して、周囲温度が変化された
とき、電圧Ｖｂの差（＝Ｖｂ30−Ｖｂ100 ）が電圧Ｖａ
の差（＝Ｖａ30−Ｖａ100 ）よりも大きいので、抵抗５
４，５５および５６が同じ抵抗材料により形成される場
合と比較して、電流ＩａおよびＩｂの比を小さくするこ
とができる。従って、トランジスタ４７および４８のチ
ャネル幅が図６に示したトランジスタ１７および１８の
チャネル幅と比較してより狭く設計されうるので、基準
電圧発生回路２０７の半導体基板上の集積度を向上させ
ることができる。
【００５７】図４は、この発明のさらに別の実施例を示
す基準電圧発生回路の回路図である。図３に示した基準
電圧発生回路２０２と比較すると、図４に示した基準電
圧発生回路２０３は、ＰＭＯＳトランジスタ３および４
に代えて、ＮＭＯＳトランジスタ５９および６０を用い
ている。すなわち、基準電圧発生回路２０３は、定電流
源５７と、差動増幅器５８と、各々がダイオード接続さ
れたＮＭＯＳトランジスタ５９および６０と、抵抗６１
および６２とを含む。負帰還回路２ｃは、抵抗６１およ
び６２と、トランジスタ６０とによって構成される。
【００５８】図９は、図４に示した定電流源５７の一例
を示す回路図である。図９を参照して、定電流源回路５
７は、ＰＭＯＳトランジスタ６３ないし６５と、ＮＭＯ
Ｓトランジスタ６６および６７と、抵抗７２とを含む。
カレントミラー回路を構成するトランジスタ６４および
６５のチャネル幅が同じであると仮定すると、トランジ
スタ５９を介してＶｔ／Ｒの電流が流れる。ここで、Ｖ
ｔはトランジスタ６６のしきい電圧を示す。
【００５９】抵抗６１および６２をｐ+ 拡散抵抗により
形成し、かつ抵抗７２をポリシリコン抵抗により形成す
ることにより、図７に示した回路２０７と同様に、より
狭いチャネル幅を有するトランジスタ６０により温度補
償を行うことができる。
【００６０】図１０は、この発明のさらに別の実施例を
示す基準電圧発生回路の回路図である。図１０を参照し
て、基準電圧発生回路２０５は、定電流源７２と、各々
がダイオード接続されたＮＭＯＳトランジスタ７３およ
びＰＭＯＳトランジスタ７７と、差動増幅器７４と、抵
抗７５および７６とを含む。出力電圧Ｖｏは、図３に示
した基準電圧発生回路２０２と同様に、Ｖｏ＝２・Ｖａ
−Ｖｂにより得られる。
【００６１】チャネル幅１μｍあたりのドレイン電流Ｉ
ａがトランジスタ７３を介して流れるとき、ゲート・ソ
ース電圧Ｖａは次式により得られる。
【００６２】 Ｖａ＝Ｖａ30−ｕ・（Ｔ−３０）…（１６） チャネル幅１μｍあたりＩｂのドレイン電流がトランジ
スタ７７を介して流れるとき、ゲート・ソース電圧Ｖｂ
は次式により得られる。
【００６３】 Ｖｂ＝Ｖｂ30−ｖ・（Ｔ−３０）…（１７） 従って、式（１６）および（１７）を、式Ｖｏ＝２・Ｖ
ａ−Ｖｂに適用することにより、次式が得られる。
【００６４】 Ｖｏ＝２・Ｖａ30−Ｖｂ30−（２・ｕ−ｖ）・（Ｔ−３０）…（１８） 図１１および図１２は、図１０に示したＮＭＯＳトラン
ジスタ７３およびＰＭＯＳトランジスタ７７のゲート・
ソース電圧−ドレイン電流特性をそれぞれ示す特性図で
ある。図１１および図１２に示した特性図を比較するこ
とによりわかるように、ＰＭＯＳトランジスタ７７は、
ＮＭＯＳトランジスタ７３よりも大きな温度依存性を有
している。従って電流比Ｉａ／Ｉｂのより小さな値で、
２・ｕ＝ｖの関係が得られる。従って、トランジスタ７
７のチャネル幅が小さく設定されうるので、基準電圧発
生回路２０５の半導体基板上の集積度をより高めること
ができる。
【００６５】図１３は、上記の実施例の基準電圧発生回
路が適用されうるＤＲＡＭのブロック図である。図１３
を参照して、ＤＲＡＭ１００は、上記の実施例のいずれ
かの基準電圧発生回路により構成された内部電圧変換器
２００を含む。内部電圧変換器２００は、外部から与え
られる電源電圧Ｖｃｃ１（たとえば５ボルト）を受け、
変換された基準電圧Ｖｏを内部電源電圧Ｖｃｃ２（たと
えば４ボルト）として出力する。出力ドライバ回路１７
０は、外部から与えられる電源電圧Ｖｃｃ１が供給され
る。他の内部回路１０２は、内部電圧変換器２００から
出力された内部電源電圧Ｖｃｃ２が供給される。内部回
路１０２は、メモリセルアレイ１６０と、行および列レ
コーダ１６１および１６２と、アドレス入力バッファ１
６３と、センスアンプ１６４と、入力ラッチ回路１６５
と、出力バッファ１６６と、クロック信号発生器１６７
と、ＯＥバッファ１６８とを含む。従って、各内部回路
１６１ないし１６８は、内部電源電圧Ｖｃｃ２が供給さ
れる。
【００６６】図１３に示したＤＲＡＭ１００は、上記の
実施例の応用の一例であり、上記の実施例の基準電圧発
生回路は、半導体基板上に形成される様々な半導体装置
における基準電圧発生回路として適用されうることが指
摘される。とくに、上記の実施例における基準電圧発生
回路は、いずれも、ＭＯＳトランジスタにより構成され
るので、主としてＭＯＳ製造工程のみによって構成され
る半導体装置に好ましく適用されうる。
【００６７】上記のいずれの実施例においても、出力電
圧Ｖｏの温度依存性ができるだけ小さく設定される例に
ついて説明がなされたが、出力電圧Ｖｏの温度依存性を
意図的に正に設定することも容易に類推できる。たとえ
ば、図３に示した基準電圧発生回路２０２において、Ｐ
ＭＯＳトランジスタ４のドレイン電流密度をさらに小さ
く設定することにより、出力電圧Ｖｏの温度依存性を正
の値に設定することができる。一般に、ＤＲＡＭは、周
囲温度が高くなるにつれて動作速度が遅延されるのであ
るが、内部電源電圧Ｖｃｃ２が周囲温度の上昇に従って
次第に高くなれば、温度上昇によるアクセス遅延を防ぐ
ことができる。すなわち、出力電圧Ｖｏの正の温度依存
性を有する基準電圧発生回路が、図１３に示したＤＲＡ
Ｍ１００内の内部電圧変換器２００として用いられる。
【００６８】このように、たとえば図３に示した基準電
圧発生回路２０２は、他の回路と同じ製造工程において
形成され、かつ互いに同じ特性を有するＰＭＯＳトラン
ジスタ３および４を用いることにより、基準電圧発生回
路２０２の温度補償が行われうるので、製造工程の追加
が必要とならない。これに加えて、半導体装置の製造条
件の変動により影響されるかもしれない、たとえばポリ
シリコン抵抗および／または拡散抵抗が用いられていな
いので、安定した基準電圧発生回路が得られた。
【００６９】
【発明の効果】以上のように、この発明によれば、基準
電圧発生回路を構成する電界効果トランジスタのドレイ
ン電流を適当に設定することにより、温度補償機能が達
成されうるので、製造工程の追加が必要でなく、また、
製造工程におけるばらつきにより影響されない基準電圧
発生回路が得られた。
【図面の簡単な説明】
【図１】この発明の原理を説明するための負帰還増幅器
のブロック図である。
【図２】この発明の背景を示す基準電圧発生回路の回路
図である。
【図３】この発明の一実施例を示す基準電圧発生回路の
回路図である。
【図４】この発明の別の実施例を示す基準電圧発生回路
の回路図である。
【図５】図３に示したＰＭＯＳトランジスタのゲート・
ソース電圧−ドレイン電流特性を示す特性図である。
【図６】図３に示した基準電圧発生回路のより詳細な回
路図である。
【図７】この発明のさらに別の実施例を示す基準電圧発
生回路の回路図である。
【図８】図７に示したＰＭＯＳトランジスタのゲート・
ソース電圧−ドレイン電流特性を示す特性図である。
【図９】図４に示した定電流源の一例を示す回路図であ
る。
【図１０】この発明のさらに別の実施例を示す基準電圧
発生回路の回路図である。
【図１１】図１０に示したＮＭＯＳトランジスタのゲー
ト・ソース電圧−ドレイン電流特性を示す特性図であ
る。
【図１２】図１０に示したＰＭＯＳトランジスタのゲー
ト・ソース電圧−ドレイン電流特性を示す特性図であ
る。
【図１３】この発明の実施例の基準電圧発生回路が適用
されうるＤＲＡＭのブロック図である。
【図１４】従来の基準電圧発生回路の一例を示す回路図
である。
【図１５】従来の基準電圧発生回路の別の例を示す回路
図である。
【図１６】図１３および図１４に示したトランジスタの
ゲート・ドレイン電圧−ドレイン電流特性を示す特性図
である。
【図１７】異った不純物濃度のチャネル領域を有するＭ
ＯＳトランジスタのための簡単化された製造工程を示す
工程図である。
【図１８】従来の基準電圧発生回路のさらに別の例を示
す回路図である。
【符号の説明】
１ 差動増幅器 ２ａ−２ｇ 負帰還回路 ３，４ ＰＭＯＳトランジスタ ５，６ 抵抗 ７ 定電流源 ２０１−２０７ 基準電圧発生回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 定電流源と、 一体接続されたゲートとドレインとを有し、かつ前記定
    電流源からの出力電流をドレイン電流として受けるよう
    に接続された第１の電界効果トランジスタと、 前記定電流源と前記第１の電界効果トランジスタの共通
    接続ノードに接続された増幅器手段と、 前記増幅器手段に負帰還信号を与える負帰還回路手段と
    を含み、 前記負帰還回路手段は、 前記増幅器手段の出力ノードと電源電位との間に直列に
    接続された抵抗手段および第２の電界効果トランジスタ
    とを含み、 前記第２の電界効果トランジスタは、一体接続されたゲ
    ートとドレインとを有し、 前記抵抗手段および前記第２の電界効果トランジスタの
    共通接続ノードを介して、負帰還信号が前記増幅器手段
    に与えられ、 前記第１および第２の電界効果トランジスタは、周囲温
    度の上昇に従ってシフトされるゲート・ドレイン電圧−
    ドレイン電流特性を有し、 前記第１および第２の電界効果トランジスタのドレイン
    電流は、前記増幅器手段の出力電圧の温度依存性が最小
    となるように決定される、基準電圧発生回路。
  2. 【請求項２】 外部電源電圧を受け、温度補償された基
    準電圧を内部動作回路の内部電源電圧として出力する基
    準電圧発生回路であって、 定電流源と、 一体接続されたゲートとドレインとを有し、かつ前記定
    電流源からの出力電流をドレイン電流として受けるよう
    に接続された第１の電界効果トランジスタと、 前記定電流源と前記第１の電界効果トランジスタの共通
    接続ノードに接続された増幅器手段と、 前記増幅器手段に負帰還信号を与える負帰還回路手段と
    を含み、 前記負帰還回路手段は、 前記増幅器手段の出力ノードと電源電位との間に直列に
    接続された抵抗手段および第２の電界効果トランジスタ
    とを含み、 前記第２の電界効果トランジスタは、一体接続されたゲ
    ートとドレインとを有し、 前記抵抗手段および前記第２の電界効果トランジスタの
    共通接続ノードを介して、負帰還信号が前記増幅器手段
    に与えられ、 前記第１および第２の電界効果トランジスタは、周囲温
    度の変化に従ってシフトされるゲート・ドレイン電圧−
    ドレイン電流特性を有し、 前記第１および第２の電界効果トランジスタのドレイン
    電流は、周囲温度の変化に伴う前記内部動作回路の動作
    速度の変化が補償されるように決定される、基準電圧発
    生回路。
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