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KR101396422B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR101396422B1
KR101396422B1 KR1020097015816A KR20097015816A KR101396422B1 KR 101396422 B1 KR101396422 B1 KR 101396422B1 KR 1020097015816 A KR1020097015816 A KR 1020097015816A KR 20097015816 A KR20097015816 A KR 20097015816A KR 101396422 B1 KR101396422 B1 KR 101396422B1
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film
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type transistor
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신야 야마카와
야스시 다테시타
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소니 주식회사
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Abstract

트랜지스터의 채널부에 인가되는 응력을 증가시켜, 전류 증가 효과를 높이는 것을 가능하게 한다.
더미 게이트를 제거하여 형성된 홈(39, 59)을 가지며 반도체 기판(11) 상에 형성된 측벽 절연막(33, 53)과, 상기 홈(39, 59) 내에 게이트 절연막(41)을 통하여 형성된 게이트 전극(43, 63)과, 상기 측벽 절연막(33, 53) 상으로부터 상기 반도체 기판(11)상에 걸쳐 각각에 형성된 제 1, 제 2 응력 인가막(21, 22)과, 상기 게이트 전극(43, 63)의 양측으로 상기 반도체 기판(11)에 형성된 소스·드레인 영역(35, 36, 55, 56)을 가지며, 상기 응력 인가막(21, 22)은 상기 제 1 홈(39), 제 2 홈(59)이 형성되기 전에 성막되어 있는 것을 특징으로 한다.

Description

반도체장치 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은, 트랜지스터 채널부에 응력을 인가한 반도체장치 및 그 제조방법에 관한 것이다.
최근, 반도체 집적회로는 고집적화, 고속화, 저소비 전력화가 진행하여, 개개의 트랜지스터에 대한 특성 향상의 요구는 더욱 더 커지고 있다. 트랜지스터의 능력을 높이기 위해서는 여러 가지 방법이 있지만, 특히 반도체 디바이스에 응력을 가진 박막을 표면에 적층하고, 적당한 응력을 인가하는 것으로 캐리어의 이동도를 올리는 방법은, 게이트 길이 100nm이하의 트랜지스터에 있어서 용량 증가 등의 부차적인 결점이 없기 때문에 적극적으로 이용되고 있다(예를 들면, 특개 2002－198368호 공보, 특개 2005－57301호 공보, 특개 2006－165335호 공보, 특개 2006－269768호 공보 참조.).
종래의 응력 인가막을 이용한 트랜지스터의 제조방법을, 도 26∼도 28의 제조 공정도를 참조하면서 설명한다.
도 26의 (1)에 나타내는 바와 같이, 실리콘기판(111) 상에 STI(Shallow Trench Isolation)구조의 소자분리영역(114)을 형성한다.
다음에, 도 26의 (2)에 나타내는 바와 같이, 실리콘기판(111) 안에 불순물을 이온 주입할 때의 채널링 방지용의 보호막으로서 실리콘 산화막(도시하지 않음)을 표면 산화 등에 의해 형성한다. 그 후, n형 트랜지스터, p형 트랜지스터 각각의 영역에 있어서 불순물의 이온 주입을 행하고, p형 웰 영역(115), n형 웰 영역(116)을 형성한다.
그 후, 상기 보호용의 실리콘 산화막을 제거하여, 도 26의 (3)에 나타내는 바와 같이, 새롭게 게이트 산화막(141)을 1∼3nm정도의 두께로 형성한다.
다음에, 도 26의 (4)에 나타내는 바와 같이, 상기 게이트 산화막(141) 상에 폴리 실리콘막을 막 두께 100∼150nm정도로 형성한 후, 포토 리소그래피 기술과 드라이 에칭 기술을 이용하여, 폴리 실리콘막으로 게이트 전극(143, 163)을 형성한다.
다음에, 도 27의 (5)에 나타내는 바와 같이, 불순물 주입에 의해, n형 트랜지스터 영역에는 As, P 이온 등의 n형 불순물의 주입에 의해 n형 익스텐션 영역(131, 132), p형 트랜지스터 영역에는 B이온 등의 p형 불순물의 주입에 의해 p형 익스텐션 영역(151, 152)을 형성한다.
다음에, 도 27의 (6)에 나타내는 바와 같이, 20nm∼50nm정도의 실리콘 질화막이나 산화막 등으로 이루어지는 게이트 측벽 절연막(133, 153)을, CVD법과 드라이 에칭법을 이용하여 형성한 후, 불순물의 이온 주입을 행하여, n형 트랜지스터 영역에 소스·드레인 영역(135, 136)을 형성하고, p형 트랜지스터 영역에 소스·드레인 영역(155, 156)을 형성한다. 그 다음에, 1050℃정도의 열을 순간적으로 가 하는 것으로 불순물의 활성화를 행한다.
다음에, 도 27의 (7)에 나타내는 바와 같이, 살리사이드 프로세스 기술(salicide process technology)에 의해서, 소스·드레인 영역(135, 136, 155, 156), 게이트 전극(143, 163)에, 코발트(Co)나 니켈(Ni) 등에 의해 20nm∼50nm정도의 실리사이드 전극(silicide electrodes)(137, 138, 157, 158, 139, 159)을 형성하여 저항을 저감시킨다.
다음에, 도 27의 (8)에 나타내는 바와 같이, CVD법, 광 리소그래피법, 드라이 에칭법을 이용하여, p형 트랜지스터(103) 상에, 1GPa∼3GPa 정도의 압축 응력을 가지는 실리콘 질화막의 압축(Compressive) 라이너막(122)을 20nm∼60nm정도의 두께로 형성한다.
또한, 도 28의 (9)에 나타내는 바와 같이, CVD법, 광 리소그래피법, 드라이 에칭법을 이용하여, n형 트랜지스터(102) 상에, 1GPa∼2GPa 정도의 인장 응력을 가지는 실리콘 질화막의 인장(Tensile) 라이너막(121)을 형성한다. 이 라이너막의 영향으로 p형 트랜지스터의 채널부에는 채널 방향으로 압축 응력이 인가되어 정공의 이동도가 향상하고, n형 트랜지스터의 채널부에는 인장 응력이 인가되어 전자의 이동도가 향상된다.
다음에, 도 28의 (10)에 나타내는 바와 같이, 산화 실리콘(SiO) 등으로 이루어지는 층간 절연막(171)을 CVD법을 이용하여 형성한다. 또한 드라이 에칭 기술에 의해서 콘택트 홀이 뚫려진 이후에, 텅스텐(w) 등으로 이루어지는 금속을 매립하여 소스·드레인 영역(135, 136, 155, 156)에 접속하는 콘택트 전극(144, 145, 164, 165)을 형성하여, 트랜지스터(101)가 완성된다.
종래의 트랜지스터 구조에서는, 완성한 트랜지스터 소자 상에 응력을 가진 박막을 형성하는 것으로 비교적 용이하게 소자에 응력을 인가하여 트랜지스터의 이동도를 향상시킬 수 있지만, 게이트 전극으로부터의 반발력을 받기 때문에, 박막의 응력에 대해서 트랜지스터의 채널부에는 작은 응력밖에 가할 수 없다는 문제가 있었다. 따라서 큰 응력을 가하려면, 막 두께를 두껍게 할지, 막의 내부 응력 그 자체를 높일 필요가 있었다. 그렇지만 막 두께를 두껍게 하면 인접하는 트랜지스터의 부분과 접촉해 버려 응력의 효과가 감소하는 것과, 콘택트 홀을 열 때 실리콘 질화막의 부분이 두꺼워지기 때문에 형성이 곤란하게 된다는 문제가 있다. 또 막의 내부 응력을 높이면 크랙 등의 막 결함이 발생한다는 문제가 있다.
해결하고자 하는 문제점은, 트랜지스터 소자 상에 응력을 가진 박막을 형성하는 구조에서는, 게이트 전극으로부터의 반발력을 받기 위해, 박막의 응력에 대해서 트랜지스터의 채널부에는 작은 응력밖에 가할 수 없다는 점이다.
본 발명은, 트랜지스터 채널부에 인가되는 응력을 증가시켜, 전류 증가 효과를 높이는 것을 과제로 한다.
청구항 1과 관련되는 본 발명은, 더미 게이트를 제거하여 형성된 홈을 가지며 반도체 기판상에 형성된 측벽 절연막과, 상기 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로 구성되는 게이트 전극과, 상기 측벽 절연막 상으로부터 상기 반도체 기판상에 걸쳐 형성된 응력 인가막과, 상기 게이트 전극의 양측으로 상기 반도체 기판에 형성된 소스·드레인 영역을 가지며, 상기 응력 인가막은 상기 홈이 형성되기 전에 성막되어 있는 것을 특징으로 한다.
청구항 1과 관련되는 본 발명에서는, 응력 인가막은 홈이 형성되기 전에 성막되어 있기 때문에, 응력 인가막에 의해서 반도체 기판에 응력이 인가된 상태로 더미 게이트가 제거된다. 이 때문에, 더미 게이트가 제거된 영역에 반도체 기판, 즉 트랜지스터의 채널 영역에는, 더미 게이트에 인가되어 있던 응력이 반도체 기판에 가해지게 되므로, 트랜지스터의 채널 영역에 인가되는 응력이 증가된다.
청구항 5와 관련되는 본 발명은, 상기 반도체 기판의 n형 트랜지스터의 형성 영역에, 제 1 더미 게이트를 제거하여 형성된 제 1 홈을 가지며 상기 반도체 기판상에 형성된 측벽 절연막과, 상기 제 2 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 측벽 절연막 상으로부터 상기 반도체 기판상에 걸쳐 형성된 인장 응력을 가지는 제 1 응력 인가막과, 상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스·드레인 영역을 가지는 n형 트랜지스터를 가지며, 반도체 기판의 p형 트랜지스터의 형성 영역에, 제 2 더미 게이트를 제거하여 형성된 제 2 홈을 가지며 상기 반도체 기판상에 형성된 측벽 절연막과, 상기 제 2 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로구성되는 게이트 전극과, 상기 측벽 절연막 상으로부터 상기 반도체 기판상에 걸쳐 형성된 압축 응력을 가지는 제 2 응력 인가막과, 상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스·드레인 영역을 가지는 p형 트랜지스터를 갖추고, 상기 제 1 응력 인가막은 상기 제 1 홈이 형성되기 전에 성막되어 있고, 상기 제 2 응력 인가막은 상기 제 2 홈이 형성되기 전에 성막되어 있는 것을 특징으로 한다.
청구항 5와 관련되는 본 발명에서는, 제 1 응력 인가막은 제 1 홈이 형성되기 전에 성막되어 있고, 제 2 응력 인가막은 제 2 홈이 형성되기 전에 성막되어 있기 때문에, 각 응력 인가막에 의해서 반도체 기판에 응력이 인가된 상태로 더미 게이트가 제거된다. 이 때문에, 더미 게이트가 제거된 영역에 반도체 기판, 즉 트랜지스터의 채널 영역에는, 더미 게이트에 인가되고 있던 응력이 반도체 기판에 가해지게 되므로, 트랜지스터의 채널 영역에 인가되는 응력이 증가된다.
청구항 17과 관련되는 본 발명은, 반도체 기판상에 더미 게이트를 형성한 후, 상기 더미 게이트의 측벽에 측벽 절연막을 형성하고, 상기 더미 게이트의 양측의 상기 반도체 기판에 소스·드레인 영역을 형성하는 공정과, 상기 측벽 절연막으로부터 상기 반도체 기판상에 걸쳐 응력 인가막을 형성하는 공정과, 상기 더미 게이트를 제거하여 홈을 형성하는 공정과, 상기 홈 내의 반도체 기판상에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖춘 것을 특징으로 한다.
청구항 17과 관련되는 본 발명에서는, 응력 인가막은 홈이 형성되기 전에 성막되기 때문에, 응력 인가막에 의해서 반도체 기판에 응력이 인가된 상태로 더미 게이트가 제거된다. 이 때문에, 더미 게이트가 제거된 영역에 반도체 기판, 즉 트랜지스터의 채널 영역에는, 더미 게이트에 인가되어 있던 응력이 반도체 기판에 가해지게 되므로, 트랜지스터의 채널 영역에 인가되는 응력이 증가된다.
청구항 19와 관련되는 본 발명은, 반도체 기판상의 n형 트랜지스터의 형성 영역과 p형 트랜지스터의 형성 영역에 더미 게이트를 형성한 후, 각 더미 게이트의 측벽에 측벽 절연막을 형성하고, 각 더미 게이트의 양측의 상기 반도체 기판에 소스·드레인 영역을 각각에 형성하는 공정과, 상기 n형 트랜지스터의 형성 영역의 상기 측벽 절연막 상으로부터 상기 반도체 기판상에 걸쳐 제 1 응력 인가막을 형성하는 공정과, 상기 p형 트랜지스터의 형성 영역의 상기 측벽 절연막 상으로부터 상기 반도체 기판상에 걸쳐 제 2 응력 인가막을 형성하는 공정과, 상기 각 더미 게이트를 제거하여 홈을 형성하는 공정과, 상기 각 홈 내의 반도체 기판상에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정을 갖춘 것을 특징으로 한다.
청구항 19와 관련되는 본 발명에서는, 제 1 응력 인가막은 제 1 홈이 형성되기 전에 성막되고, 제 2 응력 인가막은 제 2 홈이 형성되기 전에 성막되기 때문에, 각 응력 인가막에 의해서 반도체 기판에 응력이 인가된 상태로 더미 게이트가 제거된다. 이 때문에, 더미 게이트가 제거된 영역에 반도체 기판, 즉 트랜지스터의 채널 영역에는, 더미 게이트에 인가되고 있던 응력이 반도체 기판에 가해지게 되므로, 트랜지스터의 채널 영역에 인가되는 응력이 증가된다.
본 발명에 의하면, 트랜지스터의 채널 영역에 인가되는 응력이 증가되기 때문에, 이동도를 큰 폭으로 향상시킬 수 있으므로, 트랜지스터의 응답 성능의 향상을 도모할 수 있다고 하는 이점이 있다.
도 1은, 본 발명과 관련되는 반도체장치의 실시형태(제 1 실시예)를 나타낸 개략 구성 단면도이다.
도 2는, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 3은, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 4는, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 5는, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 6은, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 7은, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 1 실시예)를 나타낸 제조 공정 단면도이다.
도 8은, 제 1 실시예에 있어서의 n형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 9는, 제 1 실시예에 있어서의 p형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 10은, 제 1 실시예에 있어서의 n형, p형 트랜지스터의 이동도 증가의 효과를 설명하는 도면이다.
도 11은, 본 발명과 관련되는 반도체장치의 실시형태(제 2 실시예)를 나타낸 개략 구성 단면도이다.
도 12는, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 2 실시예)를 나타낸 제조 공정 단면도이다.
도 13은, 본 발명과 관련되는 반도체장치의 제조방법의 실시형태(제 2 실시예)를 나타낸 제조 공정 단면도이다.
도 14는, 제 2 실시예에 있어서의 n형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 15는, 제 2 실시예에 있어서의 p형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 16은, 제 2 실시예에 있어서의 n형, p형 트랜지스터의 이동도 증가의 효과를 설명하는 도면이다.
도 17은, 본 발명과 관련되는 반도체장치의 실시형태(제 3 실시예)를 나타낸 개략 구성 단면도이다.
도 18은, 본 발명과 관련되는 반도체장치의 실시형태(제 4 실시예)를 나타낸 개략 구성 단면도이다.
도 19는, 제 3, 제 4 실시예에 있어서의 p형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 20은, 제 3, 제 4 실시예에 있어서의 p형 트랜지스터의 이동도 증가의 효과를 설명하는 도면이다.
도 21은, 본 발명과 관련되는 반도체장치의 실시형태(제 5 실시예)를 나타낸 개략 구성 단면도이다.
도 22는, 본 발명과 관련되는 반도체장치의 실시형태(제 6 실시예)를 나타낸 개략 구성 단면도이다.
도 23은, 제 5, 제 6 실시예에 있어서의 p형 트랜지스터의 응력 증가의 효과를 설명하는 도면이다.
도 24는, 제 5, 제 6 실시예에 있어서의 p형 트랜지스터의 이동도 증가의 효과를 설명하는 도면이다.
도 25는, 발명과 관련되는 반도체장치의 실시형태(제 7 실시예)를 나타낸 개략 구성 단면도이다.
도 26은, 종래 기술의 반도체장치의 제조방법의 일례를 나타낸 제조 공정 단면도이다.
도 27은, 종래 기술의 반도체장치의 제조방법의 일례를 나타낸 제조 공정 단면도이다.
도 28은, 종래 기술의 반도체장치의 제조방법의 일례를 나타낸 제조 공정 단면도이다.
본 발명의 반도체장치와 관련되는 실시형태(제 1 실시예)를, 도 1의 개략 구성 단면도에 의해서 설명한다.
도 1에 나타내는 바와 같이, 반도체 기판(11)에 n형 트랜지스터의 형성 영역(12)과 p형 트랜지스터의 형성 영역(13)을 전기적으로 분리하는 소자분리영역(14)이 형성되어 있다. 상기 반도체 기판(11)에는, 예를 들면 실리콘기판을 이 용하고, 상기 소자분리영역(14)은, 예를 들면, 산화막으로 이루어지는 STI(Shallow Trench Isolation) 구조로 형성되어 있다.
상기 n형 트랜지스터의 형성 영역(12)의 반도체 기판(11) 안에는, p형 불순물이 도입된 p형 웰 영역(15)이 형성되며, 상기 p형 트랜지스터의 형성 영역(13)의 반도체 기판(11) 안에는, n형 불순물이 도입된 n형 웰 영역(16)이 형성되어 있다.
상기 반도체 기판(11) 상에는, n형 트랜지스터의 형성 영역(12)에, 제 1 더미 게이트(도시하지 않음)를 제거하여 형성된 제 1 홈(39)을 가지는 측벽 절연막(33)과, p형 트랜지스터의 형성 영역(13)에, 제 2 더미 게이트(도시하지 않음)를 제거하여 형성된 제 2 홈(59)을 가지는 측벽 절연막(53)이 형성되어 있다. 이 측벽 절연막(33, 53)은, 예를 들면 20nm∼50nm정도의 두께에 형성되어 있다.
상기 제 1 홈(39) 내의 반도체 기판(11) 상에는 게이트 절연막(41)을 통하여 게이트 전극(43)이 형성되며, 상기 제 2 홈(59) 내의 반도체 기판(11) 상에는 게이트 절연막(41)을 통하여 게이트 전극(63)이 형성되어 있다.
상기 게이트 절연막(41)은, 예를 들면 2nm∼3nm정도의 두께의 고유전율(High－k) 절연막인 산화 하프늄(HfO2) 막으로 형성되어 있다. 본 실시예에서는 HfO2를 사용하고 있지만, HfSiO, 산화 탄탈(Ta205), 산화 알루미늄 하프늄(HfAIOX) 등의 High－k재료를 이용하거나, 혹은 단순하게 반도체 기판(11) 표면, 즉, 실리콘 표면을 산화하는 것으로 게이트 절연막(41)으로 해도 상관없다. 또, 미리 반도체 기판(11) 표면상에 고유전율(High－k) 절연막을 형성해 두고 그대로 이용해도 상관없 다.
또, 상기 게이트 전극(43, 63)은, 예를 들면, 금속 화합물층 혹은 금속층을 이용한다. 여기에서는, 일례로서 질화 티탄(TiN)을 이용하고 있다. 또, 상기 금속층으로서는 텅스텐(w), 티탄(Ti), 질화 티탄(TiN), 하프늄(Hf), 하프늄 실리사이드(HfSi), 루테늄(Ru), 이리듐(rr), 코발트(Co) 등을 선택할 수 있다. 본 실시예에서는 단층의 막을 사용하고 있지만, 저항을 낮추기 위해서나, 상기 임계치 전압을 조정하기 위해서 복수의 금속막을 적층해도 상관없다.
또, 상기 n형 트랜지스터의 형성 영역(12)에는, 상기 제 1 홈(39)의 양측의 반도체 기판(11)에 익스텐션 영역(31, 32)이 형성되어 있다. 또한, 상기 제 1 홈(39)의 양측에 있어서의 반도체 기판(11)에는, 상기 익스텐션 영역(31, 32)을 각각 통하여 소스·드레인 영역(35, 36)이 형성되어 있다. 상기 익스텐션 영역(31, 32), 소스·드레인 영역(35, 36)은, n형 불순물로서 인(p) 혹은 비소(As)가 도입되어 있다.
또, p형 트랜지스터의 형성 영역(13)에는, 상기 제 2 홈(59)의 양측의 반도체 기판(11)에 익스텐션 영역(51, 52)이 형성되어 있다. 또한, 상기 제 2 홈(59)의 양측에 있어서의 반도체 기판(11)에는, 상기 익스텐션 영역(51, 52)을 각각 통하여 소스·드레인 영역(55, 56)이 형성되어 있다. 상기 익스텐션 영역(51, 52), 소스·드레인 영역(55, 56)은, p형 불순물로서 붕소(B), 인듐(In) 등이 도입되어 있다.
상기 소스·드레인 영역(35, 36) 상에는 실리사이드 전극(37, 38)이 형성되 어 있는 동시에, 소스·드레인 영역(55, 56) 상에는 실리사이드 전극(57, 58)이 형성되어 있고, 각 소스·드레인 영역의 저(低) 저항화가 도모되고 있다. 상기 실리사이드 전극(37, 38, 57, 58)은, 예를 들면, 코발트(Co), 니켈(Ni), 백금(Pt) 또는 그러한 화합물에 의해 20nm∼50nm정도의 두께에 형성된 실리사이드 층으로 이루어진다.
상기 n형 트랜지스터의 형성 영역(12)에 있어서, 상기 측벽 절연막(33)으로부터 상기 반도체 기판(11) 상에는 인장 응력을 가지는 제 1 응력 인가막(21)이 형성되며, 상기 p형 트랜지스터의 형성 영역(13)에 있어서, 상기 측벽 절연막(53)으로부터 상기 반도체 기판(11) 상에는 압축 응력을 가지는 제 2 응력 인가막(22)이 형성되어 있다. 이와 같이, 상기 제 1 응력 인가막(21)은 상기 제 1 홈(39)이 형성되기 전에 성막되어 있고, 상기 제 2 응력 인가막(22)은 상기 제 2 홈(59)이 형성되기 전에 성막되어 있는 것이 특징으로 되어 있다.
상기 제 1 응력 인가막(21)은, 예를 들면 막 두께가 40nm정도의 인장 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 인장 응력을 가진 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께로 한정되는 것은 아니다.
또, 상기 제 2 응력 인가막(22)은, 예를 들면 막 두께가 40nm정도의 압축 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 압축 응력을 가지는 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께로 한정되는 것은 아니다.
또한 상기 반도체 기판(11) 상의 전면에는, 제 1 층간 절연막(71), 제 2 층간 절연막(72)이 형성되어 있다. 이 제 1, 제 2 층간 절연막(71, 72)은, 예를 들면 산화 실리콘(SiO2) 막으로 형성되어 있다.
상기 제 2 층간 절연막(72), 제 1 층간 절연막(71)에는, 소스·드레인 영역(35, 36, 55, 56)에 통하는 콘택트 홀(73, 74, 75, 76)이 형성되며, 텅스텐(w) 등으로 이루어지는 금속을 매립한 소스·드레인 전극(44, 45, 64, 65)이 형성되어 있다. 이와 같이, n형 트랜지스터(Tr1), p형 트랜지스터(Tr2)로 이루어지는 반도체장치(1)가 구성되어 있다.
다음에, 본 발명의 반도체장치의 제조방법의 실시형태(제 1 실시예)를, 도 2∼도 7의 제조 공정 단면도에 의해서 설명한다. 여기에서는, 상기 제 1 실시예의 반도체장치의 제조방법을 설명한다.
도 2의 (1)에 나타내는 바와 같이, 반도체 기판(11)에 n형 트랜지스터의 형성 영역(12)과 p형 트랜지스터의 형성 영역(13)을 전기적으로 분리하는 소자분리영역(14)을 형성한다. 상기 반도체 기판(11)에는, 예를 들면 실리콘기판을 이용하고, 상기 소자분리영역(14)은, 예를 들면, 산화막으로 이루어지는 STI(Shallow Trench Isolation) 구조로 형성한다.
다음에, 도 2의 (2)에 나타내는 바와 같이, 상기 반도체 기판(11) 상에, 이온 주입시의 채널링을 방지하기 위해 보호막(80)을 형성한다. 이 보호막(80)은, 예를 들면, 실리콘 산화막을 5nm∼10nm정도의 두께로 형성한다. 그 형성 방법은, 예를 들면 표면 산화에 따른다. 그 다음에, p형 트랜지스터의 형성 영역(13)을 가리는 이온 주입 마스크(도시하지 않음)를 형성한 후, 이온 주입법에 의해서, n형 트랜지스터의 형성 영역(12)의 반도체 기판(11) 안에 p형 불순물을 도입하고, p형 웰 영역(15)을 형성한다.
그 후, 상기 이온 주입 마스크를 제거한다.
그 다음에, n형 트랜지스터의 형성 영역(12)을 가리는 이온 주입 마스크(도시하지 않음)를 형성한 후, 이온 주입법에 의해서, p형 트랜지스터의 형성 영역(13)의 반도체 기판(11) 안에 n형 불순물을 도입하고, n형 웰 영역(16)을 형성한다.
그 후, 상기 이온 주입 마스크를 제거한다. 또한, 상기 보호막(80)을 제거한다.
또한, 상기 p형 웰 영역(15), n형 웰 영역(16)은, 어느 쪽을 먼저 형성해도 좋다.
다음에, 도 2의 (3)에 나타내는 바와 같이, 상기 반도체 기판(11) 상에, 더미 게이트 절연막(81), 더미 게이트 형성막(82), 하드 마스크층(83)을 순서대로 형성한다.
상기 더미 게이트 절연막(81)은, 예를 들면 1nm∼3nm정도의 산화막으로 형성한다. 그 형성방법은, 예를 들면 열 산화 프로세스를 이용한다.
상기 더미 게이트 형성막(82)은, 예를 들면 100nm∼150nm정도의 두께의 폴리 실리콘막으로 형성한다. 그 형성 방법은, 예를 들면 CVD법 등을 이용한다. 본 실시예에서는 더미 게이트 절연막을 후의 공정에서 제거하지만, 이 시점에서, 예를 들면 게이트 절연막을 형성하는 경우도 있다. 예를 들면 게이트 절연막에는, 산화 하프늄(HfO2) 등의 고유전율(High－k) 절연막을 이용할 수 있다. 또, 상기 더미 게이트 형성막(82)에는, 어모퍼스 실리콘막을 이용할 수도 있다.
상기 하드 마스크층(83)은, 예를 들면, 30nm∼100nm정도의 두께의 질화 실리콘막을 이용한다. 그 성막 방법은, 예를 들면 CVD법에 따른다.
그 다음에, 상기 하드 마스크층(83) 상에, 광 리소그래피 기술이나 전자빔 리소그래피 기술을 이용하여 레지스터(도시하지 않음)를 패터닝하고, 트랜지스터의 게이트 전극을 형성하기 위한 레지스터 마스크 패턴(도시하지 않음)을 형성한다. 상기 레지스터 마스크 패턴을 마스크로서, 드라이 에칭법 등에 의해, 하드 마스크 층(83)을 에칭한다. 에칭 후, 레지스터 마스크 패턴을 제거하고, 남은 하드 마스크 층(83)을 에칭 마스크로서, 다시 드라이 에칭법 등을 이용하여 더미 게이트 형성막(82) 및 더미 게이트 절연막(81)의 에칭을 행한다.
이 결과, 도 3의 (4)에 나타내는 바와 같이, 상기 반도체 기판(11) 상에 더미 게이트(84, 85)가 형성된다.
또한, 상기 드라이 에칭에서는 하드 마스크 층(83)을 거의 에칭하지 않은 듯한 선택비로 행해지는 것이 바람직하다.
다음에, 도 3의 (5)에 나타내는 바와 같이, n형 트랜지스터의 형성 영역(12)에 있어서, 상기 더미 게이트(84)의 양측의 n형 트랜지스터의 형성 영역(12)의 반 도체 기판(11)에 익스텐션 영역(31, 32)을 형성한다.
또, p형 트랜지스터의 형성 영역(13)에 있어서, 상기 더미 게이트(85)의 양측의 p형 트랜지스터의 형성 영역(13)의 반도체 기판(11)에 익스텐션 영역(51, 52)을 형성한다.
구체적으로는, p형 트랜지스터의 형성 영역(13)을 가리는 이온 주입 마스크(도시하지 않음)를 형성한 후, 이온 주입법에 의해서, 더미 게이트(84)의 양측에 있어서의 n형 트랜지스터의 형성 영역(12)의 반도체 기판(11) 안에 n형 불순물을 도입하고, 상기 익스텐션 영역(31, 32)을 형성한다. 이 이온 주입에서는, n형 불순물에 예를 들면 인(p), 비소(As) 등을 이용한다. 또, 상기 n형 불순물의 이온 주입 마스크에는 예를 들면 레지스터 막을 이용한다. 그 후, 상기 이온 주입 마스크를 제거한다.
그 다음에, n형 트랜지스터의 형성 영역(12)을 가리는 이온 주입 마스크(도시하지 않음)를 형성한 후, 이온 주입법에 의해서, 더미 게이트(85)의 양측에 있어서의 p형 트랜지스터의 형성 영역(13)의 반도체 기판(11) 안에 p형 불순물을 도입하고, 상기 익스텐션 영역(51, 52)을 형성한다. 이 이온 주입에서는, n형 불순물에 예를 들면 붕소(B), 인듐(In) 등을 이용한다. 또, 상기 p형 불순물의 이온 주입 마스크에는 예를 들면 레지스터 막을 이용한다.
그 후, 상기 이온 주입 마스크를 제거한다.
또, 상기 각 익스텐션 영역(31, 32, 51, 52)의 불순물 주입을 하기 전에, 더미 게이트(84, 85)의 각 측벽을 질화 실리콘막이나 산화 실리콘막 등의 측벽 보호 막으로 보호해 두어도 좋다.
다음에, 도 3의 (6)에 나타내는 바와 같이, 상기 더미 게이트(84, 85)의 각 측벽에 측벽 절연막(33, 53)을 각각 형성한다. 이 측벽 절연막(33, 53)은, 예를 들면 20nm∼50nm정도의 두께에 형성된다.
그 후, 상기 더미 게이트(84)의 양측에 있어서의 반도체 기판(11)에 상기 익스텐션 영역(31, 32)을 각각 통하여 소스·드레인 영역(35, 36)을 형성한다.
마찬가지로, 상기 더미 게이트(85)의 양측에 있어서의 반도체 기판(11)에 상기 익스텐션 영역(51, 52)을 각각 통하여 소스·드레인 영역(55, 56)을 형성한다.
상기 소스·드레인 영역(35, 36)의 형성에는, p형 트랜지스터의 형성 영역 상에 이온 주입 마스크(도시하지 않음)를 형성한 후, 예를 들면 n형 불순물을 상기 반도체 기판(11)에 이온 주입하여 형성한다.
그 다음에, 상기 이온 주입 마스크를 제거한다.
또, 상기 소스·드레인 영역(55, 56)의 형성에는, n형 트랜지스터의 형성 영역 상에 이온 주입 마스크(도시하지 않음)를 형성한 후, 예를 들면 p형 불순물을 상기 반도체 기판(11)에 이온 주입하여 형성한다.
그 다음에, 상기 이온 주입 마스크를 제거한다.
그 후, 활성화 아닐을 행하고, 상기 익스텐션 영역(31, 32, 51, 52) 및 소스·드레인 영역(35, 36, 55, 56)에 주입된 불순물을 활성화한다. 이 활성화 아닐은, 예를 들면 1000℃∼1100℃정도의 급속 열처리(RTA)에 따른다.
다음에, 도 4의 (7)에 나타내는 바와 같이, 살리사이드 프로세스 기술에 의 해서, 소스·드레인 영역(35, 36) 상에 실리사이드 전극(37, 38)을 형성하는 동시에, 소스·드레인 영역(55, 56) 상에 실리사이드 전극(57, 58)을 형성하여, 각 소스·드레인 영역의 저저항화를 도모한다. 상기 살리사이드 프로세스 기술에서는, 코발트(Co), 니켈(Ni), 백금(Pt) 또는 그러한 화합물에 의해 20nm∼50nm정도의 두께의 실리사이드 층을 형성한다.
다음에, 도 4의 (8)에 나타내는 바와 같이, 전면에 압축 응력을 가지는 제 2 응력 인가막(압축(Compressive) 라이너 막)(22)을 형성한다. 이 응력 인가막(22)은, 플라스마 CVD법에 의하여, 막 두께가 40nm정도로 1.2GPa정도의 압축 응력을 가지는 질화 실리콘막으로 형성한다.
또한, 제 2 응력 인가막(22)은, 수소(H2) 가스(1OOOcm3／min∼5000cm3／min), 질소(N2) 가스(500cm3／min∼2500cm3／min), 아르곤(Ar) 가스(1000cm3／min∼5000cm3／min), 암모니아(NH3) 가스(50cm3／min∼200cm3／min), 트리메틸실란가스(10cm3／min∼50cm3／min)를 공급하고, 기판 온도가 400℃∼600℃, 압력이 O.13kPa∼O.67kPa, RF파워가 50W∼500W의 조건으로 화학 반응시켜 형성된다.
본 실시예에서는, 1.2GPa의 압축 응력을 가진 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께에 한정되는 것은 아니다.
그 후, 광 리소그래피 기술 및 드라이 에칭 기술을 이용하고, p형 트랜지스터의 형성 영역(13) 상에만 상기 제 2 응력 인가막(22)을 남기도록 가공한다.
다음에, 도 4의 (9)에 나타내는 바와 같이, 전면에 인장 응력을 가지는 제 1 응력 인가막(끌어당기기(Tensile) 라이너막)(21)을 형성한다. 이 제 1 응력 인가막(21)은, 플라스마 CVD법에 의해서, 막 두께가 40nm정도로 1.2GPa정도의 인장 응력을 가지는 질화 실리콘막으로 형성한다.
또한, 제 1 응력 인가막(21)은, 질소(N2) 가스(500cm3／min∼2000cm3／min), 암모니아(NH3) 가스(500cm3／min∼1500cm3／min), 모노실란(SiH4) 가스(50cm3／min∼300cm3／min)를 공급하고, 기판 온도가 200℃∼400℃, 압력이 O.67kPa∼2.OkPa, RF파워가 50W∼500W의 조건에서 화학반응시킨다. 또한 성막 후, 헬륨(He) 가스(1OL／min∼20L／min)를 공급하고, 온도 400℃∼600℃, 압력 O.67kPa∼2.OkPa, 자외선(UV) 램프 파워가 1kW∼10kW의 조건으로 자외선(UV) 조사 처리를 행하여 형성한다.
본 실시예에서는 1.2GPa의 인장 응력을 가진 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께로 한정되는 것은 아니다.
그 후, 광 리소그래피 기술 및 드라이 에칭 기술을 이용하여, n형 트랜지스터의 형성 영역(12) 상에만 상기 제 1 응력 인가막(21)을 남기도록 가공한다. 또 한, 상기 제 1, 제 2 응력 인가막(21, 22)의 형성 순서는 어느 쪽이 먼저 형성되어도 좋다.
다음에, 도 5의 (10)에 나타내는 바와 같이, 상기 반도체 기판(11) 상의 전면에 제 1 층간 절연막(71)을 형성한다. 이 제 1 층간 절연막(71)은, 예를 들면 산화 실리콘(SiO2) 막으로 형성된다.
다음에, 도 5의 (11)에 나타내는 바와 같이, 각 더미 게이트(84, 85)의 상부가 노출할 때까지, 상기 제 1 층간 절연막(71) 표면을 제거한다. 이 제거 가공에서는, 예를 들면 CMP법에 의해서, 제 1 층간 절연막(71) 표면의 연마를 행한다. 그리고, 각 더미 게이트(84, 85) 상부를 노출시킨다.
다음에, 도 5의 (12)에 나타내는 바와 같이, 상기 더미 게이트(84, 85)〔상기 도 5의 (11) 참조〕를 제거한다. 이 제거 가공은, 드라이 에칭에 의해 행한다. 계속하여 더미 게이트 절연막(81)의 실리콘 산화막을 플루오르화 수소산(hydrofluoric acid)에 의한 웨트 에칭에 의해 제거하여, 홈(39, 59)을 형성한다. 따라서, 상기 측벽 절연막(33, 53) 내에 홈(39, 59)이 형성된다.
다음에, 도 6의 (13)에 나타내는 바와 같이, 상기 홈(39, 59)의 내면을 포함한 상기 제 1 층간 절연막(71) 표면에, 게이트 절연막(41)을 형성한다. 이 게이트 절연막(41)은, 예를 들면 2nm∼3nm정도의 두께의 고유전율(High－k) 절연막인 산화 하프늄(HfO2) 막을 CVD법 등에 의해서 형성한다. 본 실시예에서는 HfO2를 사용하고 있지만, HfSiO, 산화 탄탈(Ta205), 산화 알루미늄 하프늄(HfAIOX) 등의 High －k재료를 이용할 수 있으며, 또 반도체 기판(11) 표면, 즉, 실리콘 표면을 산화하는 것으로, 게이트 절연막(41)으로 해도 상관없다. 또, 미리 반도체 기판(11) 표면상에 고유전율(High－k) 절연막을 형성해 두고 그대로 이용해도 상관없다.
다음에, 도 6의 (14)에 나타내는 바와 같이, 상기 홈(39, 59)의 내부에 상기 게이트 절연막(41)을 통하여 게이트 전극 형성층(42)을 매립한다. 이 게이트 전극 형성층(42)은, 예를 들면, 금속 화합물층 혹은 금속층을 이용한다. 여기에서는, 일례로서 질화 티탄(TiN)을 이용한다. 게이트 전극 형성층(42)의 성막 방법에는, 예를 들면 ALD법(Atomic Layer Deposition)이나 PVD법(Physical Vapor Deposition)을 이용한다. 본 실시예에서는, PVD법에 의해 압축 응력을 가지는 질화 티탄(TiN) 막을 채용했다. 또, 상기 금속층으로서는 텅스텐(w), 티탄(Ti), 질화 티탄(TiN), 하프늄(Hi), 하프늄 실리사이드(HfSi), 루테늄(Ru), 이리듐(rr), 코발트(Co) 등을 선택할 수 있다. 본 실시예에서는 단층의 막을 사용하고 있지만, 저항을 낮추기 위해서나, 임계치 전압을 조정하기 위해서 복수의 금속막을 적층해도 상관없다.
다음에, 도 6의 (15)에 나타내는 바와 같이, 제 1 층간 절연막(71) 상의 잉여인 게이트 전극 형성층(42) 및 게이트 절연막(41)을 제거하고, 홈(39, 59)을 매립하도록 게이트 전극 형성층(42)을 남겨, 게이트 전극(43, 63)을 형성한다. 이 제거 가공에서는, 예를 들면 CMP를 이용하여 제 1 층간 절연막(71)의 표면이 노출할 때까지 연마한다.
다음에, 도 7의 (16)에 나타내는 바와 같이, 상기 제 1 층간 절연막(71) 상 에 제 2 층간 절연막(72)을 형성한다. 이 제 2 층간 절연막(72)은, 예를 들면, 산화 실리콘(SiO2) 막으로 형성되어 있다. 그리고, 제 2 층간 절연막(72), 제 1 층간 절연막(71)에 소스·드레인 영역(35, 36, 55, 56)에 통하는 콘택트 홀(73, 74, 75, 76)을 드라이 에칭 기술로 형성한 후, 텅스텐(w) 등으로 이루어지는 금속을 매립하여 소스·드레인 전극(44, 45, 64, 65)을 형성하고, n형 트랜지스터(Tr1), p형 트랜지스터(Tr2)로 이루어지는 반도체장치(1)가 완성된다.
다음에, 상기 제 1 실시예에 있어서의 응력의 증가 효과에 대해서, 도 8∼도 10에 의해서 설명한다. 또한, 도 8∼도 10은 상기 제 1 실시예의 구조에 의거하여 행한 응력 시뮬레이션의 결과를 나타내고 있다.
도 8은, 종래 기술 및 본 발명의 제 1 실시예에 있어서의 각 공정에서의 n형 트랜지스터의 채널부의 응력을 나타내고 있다. 또한, 본 시뮬레이션에 있어서는, 게이트 길이가 60nm인 것을 가정하고 있다. 또, 본 시뮬레이션에 있어서 x축은 소스부터 드레인을 향한 방향(트랜지스터의 게이트 길이(L) 방향), y축은 게이트 전극부터 기판 깊이 방향을 향한 방향, z축은 앞에서 안쪽으로 향한 방향(트랜지스터의 게이트 폭(w) 방향)에 각각 설정하고, Sxx, Syy, Szz는 각각의 방향으로의 주응력 성분이다. 또 채널에서의 응력은, 게이트의 중앙부에서 실리콘기판 표면으로부터 1mn의 깊이의 값이다. 도 8∼도 10 중의 「종래 기술」은, 상기 도 28의 (10)의 상태에서의 응력, 「더미 게이트 제거 후」는 본 실시예에서의 더미 게이트를 제거한 직후에서의 응력, 「더미 게이트, 더미 산화막 제거 후」는 본 실시예에 서의 더미 게이트 및 더미 게이트 절연막을 제거한 직후(도 5의 (12))에서의 응력, 「게이트 전극 형성 후」는 게이트 전극(43, 63)을 형성한 직후(도 6의 (15))에서의 응력치로, 각각 Sxx, Syy, Szz의 값을 나타내고 있다. 또 응력치는 플러스(＋)의 값이 인장 응력, 마이너스(－)의 값이 압축 응력을 나타내고 있다.
상기 시뮬레이션 결과에 의하면, 종래 기술에 대해서 더미 게이트를 제거한 직후에 Sxx의 값이 크게 증가하고 있는 것을 알 수 있다. 이것은 종래 기술에서는 응력 인가(스트레스 라이너) 막으로부터 인가된 응력이 게이트 전극으로부터의 반발력을 위해서 효과적으로 반도체 기판(실리콘기판)에 인가되어 있지 않았던 것이, 폴리실리콘의 더미 게이트를 제거하여 효과적으로 x방향의 인장 응력이 인가되어 있는 것을 나타내고 있다. 다만, 종래 기술에서는 Syy로서 압축 응력이 가해져 있지만, 더미 게이트를 제거한 직후에는 거의 없어져 있는 것을 알 수 있다. 또 Szz에 대해서는, 종래 기술에서는 거의 가해있지 않았던 것이, 더미 게이트를 제거하여 인장 응력이 가해져 있다. 또 더미 게이트 절연막을 제거한 후의 것으로는, 더미 게이트 절연막을 제거하여, 또한 Sxx가 증가하고 있는 것을 알 수 있다. 또, 이러한 응력은, 게이트 전극(43, 63)을 형성한 후에 있어서도 경향은 변하고 있지 않다.
도 9는, p형 트랜지스터에서의 응력의 변화를 나타내고 있다. p형 트랜지스터에서는 n형 트랜지스터와는 반대의, 압축 응력을 가진 응력 인가(스트레스 라이너) 막을 이용하고 있기 때문에, 응력의 값은 양,음으로 역전하고 있지만, 경향은 n형 트랜지스터의 경우와 같다. 즉, 더미 게이트를 제거하여, Sxx, Szz는 증 가하고 있지만 Syy는 감소하고 있다. 또 게이트 전극(43, 63)을 형성한 후에도 거의 같은 경향을 유지하고 있는 것을 알 수 있다.
이러한 응력치로부터 이동도의 변화를 추측하는 방법으로서는, 피에조(piezo) 계수를 이용하는 방법이 알려져 있다. C.S.Smith저, Phys.Rev. vo.94, pp42－49(1954)에 보고되어 있는 피에조 계수를 이용하면, n형, p형 각각의 트랜지스터에 있어서 이동도 향상률은 이하와 같이 기술할 수 있다.
n형:(μxx／μ0)＝1＋0.316Sxx－0.534Syy＋0.176Szz
p형:(μxx／μ0)＝1－0.718Sxx＋0.01ISyy＋0.663Szz
상기 식을 이용하여 각 상태에서의 이동도 향상률을 플롯한 것을 도 10에 나타낸다. 계산에 이용한 Sxx, Syy, Szz는 도 8, 도 9에 나타낸 것이다. 이동도 향상률은, 아무것도 응력이 인가되어 있지 않은 상태에서의 이동도를 1로 했을 경우의 상대치이다.
도 10에 나타내는 바와 같이, 더미 게이트(84, 85)를 제거하여 이동도가 크게 향상하고 있는 것을 알 수 있다. 또 더미 게이트 절연막(81)을 제거하여, 한층 더 이동도가 향상하고 있다. 이것보다, 더미 게이트(84, 85) 아래에 미리 High－k절연막을 만들어 두는 것보다 더미 게이트 절연막(81)을 제거하는 쪽이 바람직한 것을 알 수 있다. 매립 게이트를 제작한 후의 이동도 향상률은, 게이트 전극 형성층(42)의 TiN이 압축 응력을 가지고 있는 것으로, p형 트랜지스터(Tr2)에 있어서 약간 감소하고 있다. 그렇지만, 종래 기술과 비교하면, 제 1 실시예에 있어서의 트랜지스터는, n형, p형 모두 종래 기술보다 큰 이동도 향상률을 실현하고 있는 것을 알 수 있다.
본 발명의 반도체장치와 관련되는 실시형태(제 2 실시예)를, 도 11의 개략 구성 단면도에 의해서 설명한다.
도 11에 나타내는 바와 같이, 반도체 기판(11)에 n형 트랜지스터의 형성 영역(12)과 p형 트랜지스터의 형성 영역(13)을 전기적으로 분리하는 소자분리영역(14)이 형성되어 있다. 상기 반도체 기판(11)에는, 예를 들면 실리콘기판을 이용하고, 상기 소자분리영역(14)은, 예를 들면, 산화막으로 이루어지는 STI (Shallow Trench Isolation) 구조로 형성되어 있다.
상기 n형 트랜지스터의 형성 영역(12)의 반도체 기판(11) 안에는, p형 불순물이 도입된 p형 웰 영역(15)이 형성되며, 상기 p형 트랜지스터의 형성 영역(13)의 반도체 기판(11) 안에는, n형 불순물이 도입된 n형 웰 영역(16)이 형성되어 있다.
상기 반도체 기판(11) 상에는, n형 트랜지스터의 형성 영역(12)에, 제 1 더미 게이트(도시하지 않음)를 제거하여 형성된 제 1 홈(39)을 가지는 측벽 절연막(33)과, p형 트랜지스터의 형성 영역(13)에, 제 2 더미 게이트(도시하지 않음)를 제거하여 형성된 제 2 홈(59)을 가지는 측벽 절연막(53)이 형성되어 있다. 이 측벽 절연막(33, 53)은, 예를 들면 20nm∼50nm정도의 두께에 형성되어 있다.
상기 제 1 홈(39) 내에는 게이트 절연막(41)을 통하여 게이트 전극(43)이 형성되며, 상기 제 2 홈(59) 내에는 게이트 절연막(41)을 통하여 게이트 전극(63)이 형성되어 있다.
상기 게이트 절연막(41)은, 예를 들면 2nm∼3nm정도의 두께의 고유전율(High －k) 절연막인 산화 하프늄(HfO) 막으로 형성되어 있다. 본 실시예에서는 HfO2를 사용하고 있지만, HfSiO, 산화 탄탈(Ta205), 산화 알루미늄 하프늄(HfAIOX) 등의 High－k재료를 이용할 수도 있으며, 또 단순하게 반도체 기판(11) 표면, 즉, 실리콘 표면을 산화하는 것이나, 미리 반도체 기판(11) 표면에 형성해 둔 고유전율 막을 게이트 절연막(41)이라고 해도 상관없다.
또, 상기 게이트 전극(43, 63)은, 예를 들면, 금속 화합물층 혹은 금속층을 이용한다. 여기에서는, 일례로서 질화 티탄(TiN)을 이용하고 있다. 또, 상기 금속층으로서는 텅스텐(w), 티탄(Ti), 질화 티탄(TiN), 하프늄(Hf), 하프늄 실리사이드(HfSi), 루테늄(Ru), 이리듐(rr), 코발트(Co) 등을 선택할 수 있다. 본 실시예에서는 단층의 막을 사용하고 있지만, 저항을 낮추거나 또는, 임계치 전압을 조정하기 위해서 복수의 금속막을 적층해도 상관없다.
또, 상기 n형 트랜지스터의 형성 영역(12)에는, 상기 제 1 홈(39)의 양측의 반도체 기판(11)에 익스텐션 영역(31, 32)이 형성되어 있다. 또한 상기 제 1 홈(39)의 양측에 있어서의 반도체 기판(11)에는, 상기 익스텐션 영역(31, 32)을 각각 통하여 소스·드레인 영역(35, 36)이 형성되어 있다. 상기 익스텐션 영역(31, 32), 소스·드레인 영역(35, 36)은, n형 불순물로서 인(p) 혹은 비소(As)가 도입되어 있다.
또, p형 트랜지스터의 형성 영역(13)에는, 상기 제 2 홈(59)의 양측의 반도체 기판(11)에 익스텐션 영역(51, 52)이 형성되어 있다. 또한, 상기 제 2 홈(59) 의 양측에 있어서의 반도체 기판(11)에는, 상기 익스텐션 영역(51, 52)을 각각 통하여 소스·드레인 영역(55, 56)이 형성되어 있다. 상기 익스텐션 영역(51, 52), 소스·드레인 영역(55, 56)은, p형 불순물로서 붕소(B), 인듐(In) 등이 도입되어 있다.
상기 소스·드레인 영역(35, 36) 상에는 실리사이드 전극(37, 38)이 형성되어 있는 동시에, 소스·드레인 영역(55, 56) 상에는 실리사이드 전극(57, 58)이 형성되어 있고, 각 소스·드레인 영역의 저저항화가 도모되어 있다. 상기 실리사이드 전극(37, 38, 57, 58)은, 예를 들면, 코발트(Co), 니켈(Ni), 백금(Pt) 또는 그러한 화합물에 의해 20nm∼50nm정도의 두께로 형성된 실리사이드 층으로 이루어진다.
상기 n형 트랜지스터의 형성 영역(12)에 있어서, 상기 측벽 절연막(33)으로부터 상기 반도체 기판(11) 상에는 압축 응력을 가지는 제 1 응력 인가막(21)이 형성되며, 상기 p형 트랜지스터의 형성 영역(13)에 있어서, 상기 측벽 절연막(53)으로부터 상기 반도체 기판(11) 상에는 인장 응력을 가지는 제 2 응력 인가막(22)이 형성되어 있다. 이와 같이, 상기 제 1 응력 인가막(21)은 상기 제 1 홈(39)이 형성되기 전에 성막되어 있고, 상기 제 2 응력 인가막(22)은 상기 제 2 홈(59)이 형성되기 전에 성막되어 있는 것이 특징으로 되어 있다.
상기 제 1 응력 인가막(21)은, 예를 들면 막 두께가 40nm정도의 인장 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 인장 응력을 가지는 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께로 한정되는 것은 아니다. 또, 상기 제 2 응력 인가막(22)은, 예를 들면 막 두께가 40nm정도의 압축 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 압축 응력을 가지는 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께에만 한정되는 것은 아니다.
또한, 상기 제 1 응력 인가막(21) 상에, 인장 응력을 가지는 제 3 응력 인가막(23)이 형성되어 있고, 상기 제 2 응력 인가막(22) 상에, 압축 응력을 가지는 제 4 응력 인가막(24)이 형성되어 있다.
상기 제 3 응력 인가막(23)은, 예를 들면 막 두께가 40nm정도의 인장 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 인장 응력을 가지는 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께에 한정되는 것은 아니다.
또, 상기 제 4 응력 인가막(24)은, 예를 들면 막 두께가 40nm정도의 압축 응력을 가지는 질화 실리콘막으로 형성된다. 본 실시예에서는 1.2GPa의 압축 응력을 가지는 막을 형성하고 있지만, 응력에 대해서는 이러한 값에 한정되는 것은 아니다. 또 막 두께에 대해서도 본 실시예의 막 두께로 한정되는 것은 아니다.
또한 상기 반도체 기판(11) 상의 전면에는, 제 1 층간 절연막(71), 제 2 층간 절연막(72)이 형성되어 있다. 이 제 1, 제 2 층간 절연막(71, 72)은, 예를 들면 산화 실리콘(SiO2) 막으로 형성되어 있다.
상기 제 2 층간 절연막(72), 제 1 층간 절연막(71)에는, 소스·드레인 영역(35, 36, 55, 56)에 통하는 콘택트 홀(73, 74, 75, 76)이 형성되며, 텅스텐(w) 등으로 이루어지는 금속을 매립한 소스·드레인 전극(44, 45, 64, 65)이 형성되어 있다. 이와 같이, n형 트랜지스터(Tr1), p형 트랜지스터(Tr2)로 이루어지는 반도체장치(2)가 구성되어 있다.
다음에, 본 발명의 반도체장치의 제조방법과 관련되는 실시형태(제 2 실시예)를, 도 12∼도 13의 제조 공정 단면도에 의해서 설명한다. 여기에서는, 상기 제 2 실시예의 반도체장치의 제조방법을 설명한다.
제 2 실시예의 제조방법은, 이하와 같이 하여 행한다.
우선, 상기 도 2의 (1)∼상기 도 6의 (15)에 의해서 설명한 공정을 행함으로써, 도 12의 (1)에 나타내는 바와 같이, 제 1 층간 절연막(71) 상의 잉여 부분이 되는 게이트 전극 형성층(42) 및 게이트 절연막(41)을 제거하고, 홈(39, 59)을 매립하도록 게이트 전극 형성층(42)을 남겨, 게이트 전극(43, 63)을 형성한다. 이 제거 가공에서는, 예를 들면 CMF를 이용하고, 제 1 층간 절연막(71)의 표면이 노출할 때까지 연마한다.
다음에, 도 12의 (2)에 나타내는 바와 같이, 드라이 에칭법에 따라 제 1 층간 절연막(71)(상기 도 12의 (1) 참조)을 제거한다.
다음에, 도 12의 (3)에 나타내는 바와 같이, p형 트랜지스터의 형성 영역(13) 상에만, 압축 응력을 가지는 제 4 응력 인가막(24)을 형성한다. 이 제 4 응력 인가막(24)은, 예를 들면, 전면에 플라스마 CVD법에 의해서, 막 두께 40nm정도의 압축 응력을 가지는 질화 실리콘막(압축(Compressive) 라이너막)을 형성하고, 광 리소그래피 기술 및 드라이 에칭 기술을 이용하여, p형 트랜지스터의 형성 영역 (13) 상에만 남기도록 하여 형성한다. 본 실시예에 있어서는, 먼저 형성한 압축 응력을 가지는 제 2 응력 인가막(22)과 마찬가지로, 1.2GPa의 압축 응력을 가지는 막을 40nm형성하고 있지만, 본 응력 및 막 두께에만 한정되는 것은 아니다.
다음에, 도 13의 (4)에 나타내는 바와 같이, n형 트랜지스터의 형성 영역(12) 상에만, 인장 응력을 가지는 제 3 응력 인가막(23)을 형성한다. 이 제 3 응력 인가막(23)은, 예를 들면, 전면에 플라스마 CVD법에 의해서, 막 두께 40nm정도의 인장 응력을 가지는 질화 실리콘막(인장(Tensile) 라이너막)을 형성하고, 광리소그래피 기술 및 드라이 에칭 기술을 이용하고, n형 트랜지스터의 형성 영역(12) 상에만 남기도록 하여 형성된다. 본 실시예에 대해서는, 먼저 형성한 인장 응력을 가지는 제 1 응력 인가막(21)과 마찬가지로, 1.2GPa의 인장 응력을 가지는 막을 40nm형성하고 있지만, 본 응력 및 막 두께로 한정되는 것은 아니다.
다음에, 도 13의 (5)에 나타내는 바와 같이, 층간 절연막(77)을 형성한다. 이 층간 절연막(77)은, 예를 들면 산화 실리콘(SiO2)으로 형성되어 있다.
다음에, 도 13의 (6)에 나타내는 바와 같이, 상기 층간 절연막(77)으로부터 소스·드레인 영역(35, 36, 55, 56)에 통하는 콘택트 홀(73, 74, 75, 76)을 드라이 에칭 기술로 형성한 후, 텅스텐(W) 등으로 이루어지는 금속을 매립하고 소스·드레인 전극(44, 45, 64, 65)을 형성하여, n형 트랜지스터(Tr1), p형 트랜지스터(Tr2) 로 이루어지는 반도체장치(2)가 완성된다.
다음에, 상기 제 2 실시예에 있어서의 응력의 증가 효과에 대해 도 14∼도 16을 이용하여 설명한다. 도 14는, n형 트랜지스터에 있어서의 종래 기술, 제 1 실시예, 제 2 실시예에서의 응력 시뮬레이션치를 나타내고 있다.
도 14에 나타내는 바와 같이, 제 1 실시예에서는 인장 응력을 가지는 제 1 응력 인가막의 상부를 CMP에 의해 제거하고, 더미 게이트를 에칭에 의해 제거하기 위해, 깊이 방향의 압축 응력(Syy)이 감소하고 있었지만, 제 2 실시예에 있어서는 인장 응력을 가지는 제 3 응력 인가막을 매립하여 프로세스에 의해 제작한 게이트 전극의 상부에 형성되어 있기 때문에, 깊이 방향의 압축 응력이 어느 정도 회복하고 있는 것을 알 수 있다. 제 1 실시예에서 나타낸 이동도 향상률의 식에 따르면, n형 트랜지스터에 있어서는 깊이 방향의 응력(Syy)으로서는 마이너스의 값이 되는 압축 응력이 커지는 만큼 이동도가 향상하는 것을 알 수 있다. 따라서, 인장 응력을 가지는 제 3 응력 인가막은 이동도 향상에 유효하다는 것을 알 수 있다.
도 15에 나타내는 바와 같이, p형 트랜지스터에 있어서도, 압축 응력을 가지는 제 4 응력 인가막을 형성하는 것으로 Syy가 커지고 있다. 단지 p형 트랜지스터의 경우는 조금 전의 이동도 향상률의 식에 있어서, Syy의 계수가 작기 때문에 효과는 한정적이 된다.
상기 각 응력치를 기초로 하여 계산한 이동도의 향상률을 나타낸 도 16에 나타내는 바와 같이, 제 2 실시예에 있어서는, n형, p형 트랜지스터 모두 제 1 실시예보다 이동도의 향상을 한층 더 얻을 수 있다.
다음에, 본 발명의 반도체장치와 관련되는 실시형태(제 3 실시예)를, 도 17의 개략 구성 단면도에 의해서 설명한다.
도 17에 나타내는 바와 같이, 제 3 실시예의 반도체장치(3)는, 상기 도 1에 의해서 설명한 제 1 실시예의 반도체장치(1)에 있어서, 각 게이트 전극(43, 63) 상을 피복하도록, 제 1, 제 2 응력 인가막(21, 22) 상에 인장 응력을 가지는 제 3 응력 인가막(23)을 형성한 구성으로 되어 있다. 그 외의 구성은 상기 제 1 실시예의 반도체장치(1)와 같다. 또한, 도면에서는, 소스·드레인 전극의 도시는 생략되어 있다.
다음에, 본 발명의 반도체장치의 제조방법과 관련되는 실시형태(제 3 실시예)를 설명한다. 여기에서는, 상기 반도체장치(3)의 제조방법을 설명한다.
제 3 실시예의 제조방법은, 상기 도 12의 (2)에 나타낸 공정까지를 행하고, 그 후, 상기 도 17에 나타내는 바와 같이, 전면에 인장 응력을 가지는 제 3 응력 인가막(23)을 형성한다. 그 후, 상기 도 12의 (5)에 나타낸 공정 이후의 공정을 행한다.
상기 제 3 실시예의 반도체장치(3)에서는, 1층째의 인장 응력을 가지는 제 1 응력 인가막(21), 압축 응력을 가지는 제 2 응력 인가막(22)에 대해서는 상기 제 1, 제 2 실시예와 같지만, 2층째의 제 3 응력 인가막(23)은 인장 응력을 가지는 제 3 응력 인가막(23) 만으로 되어 있다. 이것에 의해, 상기 제 2 실시예와 같이, 2층째의 응력 인가막을 n형, p형으로 따로따로 만들 필요가 없어지며, 공정 단축이나 수율(yield) 향상을 기대할 수 있다. 제 3 실시예에 있어서, 인장 응력을 가 지는 제 3 응력 인가막(23)은 40nm의 1.2GPa의 인장 응력을 가지는 질화 실리콘막을 이용하고 있지만, 막 두께 및 내부 응력은 이것에 한정되는 것은 아니다. 본 실시예에 있어서는 p형 트랜지스터 상의 응력 인가막은 인장 응력을 가지는 제 3 응력 인가막(23)이 이용되고 있으므로, p형 트랜지스터에 있어서 바람직하지 않은 방향으로 특성이 변화하지만, 그 크기는 작다.
다음에, 본 발명의 반도체장치와 관련되는 실시형태(제 4 실시예)를, 도 18의 개략 구성 단면도에 의해서 설명한다.
도 18에 나타내는 바와 같이, 제 4 실시예의 반도체장치(4)는, 상기 도 17에 의해서 설명한 제 3 실시예의 반도체장치(3)에 있어서, p형 트랜지스터의 소스·드레인 영역(55, 56)이 응력 인가원으로 형성되어 있다. 이 응력 인가원은, 예를 들면 실리콘 게르마늄(SiGe)층으로 형성되어 있다. 그 외의 구성은, 상기 반도체장치(3)와 같다.
다음에, 본 발명의 반도체장치의 제조방법과 관련되는 실시형태(제 4 실시예)를 설명한다. 여기에서는, 상기 반도체장치(4)의 제조방법을 설명한다.
제 4 실시예의 제조방법은 이하와 같이 행한다.
우선, 상기 도 2의 (1)∼상기 도 3의 (6)에 의해서 설명한 공정을 행한다. 그 때, p형 트랜지스터의 소스·드레인 영역(55, 56)을 응력 인가원으로 형성한다. 이 응력 인가원은, 예를 들면 게르마늄 인프라에 의해 형성된다. 또는, 소스·드레인의 형성 영역을 에칭에 의해 제거하여 홈을 형성하고, 그 홈의 부분에 실리콘 게르마늄(SiGe) 층을 선택 에피택셜 성장(epitaxial growth)시켜 형성한다. 이 경우, 그 외의 영역은 에피택셜 성장이 일어나지 않도록 절연막에 의해 피복해 둔다. 이 절연막은, 에피택셜 성장 후에 제거한다. 본 제 4 실시예에서는, 압축 응력을 가지는 응력 인가원으로서, 에피택셜 성장시켜 형성한 실리콘 게르마늄(SiGe) 층을 이용했다. 그 게르마늄(Ge) 농도는 예를 들면 18%이지만, 게르마늄 농도는 이것에 한정되는 것은 아니다. 또, 본 실시예에서는 SiGe를 이용하고 있지만, 채널 영역에 압축 응력을 인가할 수 있는 것이면, SiGe로 한정되는 것은 아니다.
또, 소스·드레인 영역에 SiGe를 이용하여 p형 트랜지스터에 압축 응력을 인가하는 방법은, 예를 들면 특개 2006－186240호 공보나 「IEDM2003 Technical Digest」, T.Ghani 외, “A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors", (미), 2003년, p.987에도 나타나고 있다.
그 후, 상기 도 4의 (7)∼상기 도 6의 (15)에 의해서 설명한 공정을 행한다. 그리고, 상기 도 12의 (2)에 나타낸 공정 후, 상기 도 17에 나타내는 바와 같이, 전면에 인장 응력을 가지는 제 3 응력 인가막(23)을 형성한다. 그 후, 상기 도 12의 (5)에 나타낸 공정 이후의 공정을 행한다.
상기 제 3, 제 4 실시예에서의 효과를 도 19 및 도 20에 나타내는 시뮬레이션의 결과를 이용하여 설명한다. n형 트랜지스터에 대해서는 상기 제 2 실시예 2의 경우와 같기 때문에 생략하고 있다. 도 19는, 종래 기술, 제 1 실시예 및 제 3 실시예, 제 4 실시예에서의 p형 트랜지스터에 있어서의 응력 시뮬레이션의 결과 를 나타내고 있다. 또, 도 20에서는 각각의 경우의 이동도 향상률을 비교하고 있다.
도 19에 나타내는 바와 같이, 제 3 실시예에 있어서는, p형 트랜지스터에 형성된 2층째의 제 3 응력 인가막(23)이 인장 응력을 가지는 막으로 되어 있고, 이 영향으로, Syy의 압축 응력의 값이 제 1 실시예에 비해 커지고 있다. 이동도 증가율의 식을 보면, Syy의 압축 응력이 커지면, p형 트랜지스터에 있어서는 이동도가 감소하는 방향이 된다. 제 4 실시예에 있어서는, 소스·드레인 영역에 압축 응력원을 형성하고 있기 때문에, 채널 방향의 압축 응력(Sxx)이 크게 증가하고 있다.
또, 도 20에 나타내는 바와 같이, 제 3 실시예에 있어서는, 깊이 방향의 압축 응력(Syy)이 증가했기 때문에, 제 1 실시예의 경우에 비해 이동도 향상률은 작아지고 있지만, 그런데도 종래 기술과 비교하면 이동도는 향상하고 있다. 제 4 실시예에 있어서는 채널 방향 압축 응력(Sxx)이 크게 개선되어 있기 때문에, 큰 이동도 향상률을 얻을 수 있다. 제 3, 제 4 실시예에 있어서는, n형 트랜지스터의 이동도 향상을 감소시키지 않기 위해 2층째의 응력 인가막을 가지는 인장 응력을 가지는 질화 실리콘막으로 하고 있지만, p형 트랜지스터의 이동도 향상이 중요한 경우는, 2층째의 응력 인가막은 압축 응력을 가지는 압축(Compressive) 라이너 막이라고 해도 좋다.
본 발명의 반도체장치와 관련되는 실시형태(제 5 실시예)를, 도 21의 개략 구성 단면도에 의해서 설명한다.
도 21에 나타내는 바와 같이, 제 5 실시예의 반도체장치(5)는, 상기 도 18에 의해서 설명한 제 4 실시예의 반도체장치(4)에 있어서, p형 트랜지스터 상에는 응력 인가막을 형성하지 않는 구성으로 되어 있다. 즉, 응력 인가막은, n형 트랜지스터 상의 인장 응력을 가지는 제 1 응력 인가막(21)과, 제 3 응력 인가막(23) 만으로 되어 있다. 그 외의 구성은, 상기 반도체장치(4)와 같다.
다음에, 본 발명의 반도체장치와 관련되는 제조방법의 실시형태(제 5 실시예)를 설명한다. 여기에서는, 상기 반도체장치(5)의 제조방법을 설명한다.
제 5 실시예의 제조방법은, 상기 제 4 실시예의 제조방법에 있어서, 압축 응력을 가지는 제 2 응력 인가막을 형성하지 않고, 인장 응력을 가지는 제 1 응력 인가막(21) 상에, 인장 응력을 가지는 제 3 응력 인가막(23)을 형성하고, p형 트랜지스터 영역의 제 3 응력 인가막(23)을 제거한다. 그 외의 공정은 상기 제 4 실시예의 제조방법과 같다.
상기 제 5 실시예에서는, 상기 제 4 실시예보다 더 공정 단축을 행할 수 있다. 또, 응력을 가지는 응력 인가막(인장 응력을 가지는 제 1 응력 인가막(21), 제 3 응력 인가막(23))은 n형 트랜지스터 상에만 형성되어 있다. 한편, p형 트랜지스터에는, 제 4 실시예와 마찬가지로, 소스·드레인 영역(55, 56)이 응력 인가원이 되도록, 소스·드레인 영역(55, 56)을 에피택셜 성장에 의해서 SiGe층으로 형성하고 있다. 이것에 의해, p형 트랜지스터의 채널 영역은 SiGe층으로부터 채널 방향으로 압축의 힘을 받기 위해, 압축 응력을 가지는 응력 인가막을 형성하지 않아도 이동도를 개선하여 트랜지스터의 능력을 향상시킬 수 있다. 제 5 실시예에서 는 SiGe를 이용하고 있지만, 채널 영역에 압축 응력을 인가할 수 있는 것이라면, SiGe에 한정되는 것은 아니다.
본 발명의 반도체장치와 관련되는 실시형태(제 6 실시예)를, 도 22의 개략 구성 단면도에 의해서 설명한다.
도 22에 나타내는 바와 같이, 제 6 실시예의 반도체장치(6)는, 상기 제 5 실시예의 반도체장치(5)에 있어서, 인장 응력을 가지는 제 3 응력 인가막(23)이 전면에 형성된 구성으로 되어 있다. 그 외의 구성은 상기 제 5 실시예의 반도체장치(5)와 같다.
다음에, 본 발명의 반도체장치의 제조방법과 관련되는 실시형태(제 6 실시예)를 설명한다. 여기에서는, 상기 반도체장치(6)의 제조방법을 설명한다.
제 6 실시예의 제조방법은, 상기 제 5 실시예의 제조방법에 있어서, 인장 응력을 가지는 제 3 응력 인가막(23)을 전면에 형성한 후, p형 트랜지스터 영역의 제 3 응력 인가막(23)의 제거를 행하지 않고, 전면에 남긴다. 그 외의 제조 공정은, 상기 제 5 실시예의 제조방법과 같다.
상기 제 6 실시예의 반도체장치(6)에서는, p형 트랜지스터에 있어서는 인장 응력을 가지는 제 3 응력 인가막이 트랜지스터 능력을 떨어뜨리는 방향으로 작용하지만, 게이트 전극을 형성한 후에 제 3 응력 인가막이 형성되기 때문에, 상기 제 3 실시예와 같이 그 영향은 커지지 않는다. 또 n형 트랜지스터 상에 1층째와 2층째의 인장 응력을 가지는 제 1 응력 인가막, 제 3 응력 인가막을 형성하고 있지만, 공정 단축을 위해서 2층째의 제 3 응력 인가막은 생략해도 좋다.
상기 제 5, 제 6 실시예에서의 효과를 도 23 및 도 24에 나타내는 시뮬레이션의 결과를 이용하여 설명한다. n형 트랜지스터에 대해서는 상기 제 2 실시예의 경우와 같기 때문에 생략하고 있다. 도 23은 종래 기술, 제 1 실시예 및 제 5 실시예, 제 6 실시예에서의 p형 트랜지스터에 있어서의 응력 시뮬레이션의 결과를 나타내고 있다. 또, 도 24는, 각각의 경우의 이동도 향상률을 비교하고 있다.
도 23에 나타내는 바와 같이, 제 5 실시예에서는, p형 트랜지스터에 있어서 압축 응력을 가지는 응력 인가막을 이용하는 대신에, 소스·드레인 영역에 SiGe로 이루어지는 압축 응력원을 이용하고 있기 때문에, 제 1 실시예에 가까운 응력치로 되어 있다. 제 6 실시예에서는, 인장 응력을 가지는 제 3 응력 인가막을 형성하고 있기 때문에, Sxx의 압축 응력은 약간 감소하고, 한편 Syy에 대해서는 압축 응력이 크게 증가하고 있다.
또, 도 24에 나타내는 바와 같이, 제 5 실시예에서는, 가로 방향 압축 응력(Sxx)이 증가하고 있기 때문에, 제 1 실시예에 비해 이동도 향상률이 커지고 있다. 한편, 제 6 실시예에서는, 인장 응력을 가지는 제 3 응력 인가막(23)의 영향으로 Syy의 압축 응력이 증가하고 있기 때문에, 이동도 향상률은 제 1 실시예와 거의 같은 향상률로 되어 있다. 어느 쪽의 경우도 종래 기술에 비해 큰 이동도 향상률을 얻을 수 있다. 또한, 제 5, 제 6 실시예에서는, p형 트랜지스터의 소스·드레인 영역(55, 56)을 SiGe층에서 형성하는 것으로, 채널부에 압축 응력을 주고 있지만, n형 트랜지스터의 소스·드레인 영역(35, 36)에 SiC 등의 인장 응력을 가지는 층을 형성하는 것으로, n형 트랜지스터에 대해서도 마찬가지로, 소스·드레인 영역(35, 36)에 응력 인가원을 가지는 구조를 제작할 수 있다.
본 발명의 반도체장치와 관련되는 실시형태(제 7 실시예)를, 도 25의 개략 구성 단면도에 의해서 설명한다.
도 25에 나타내는 바와 같이, 제 7 실시예의 반도체장치(7)는, 상기 도 11에 의해서 설명한 제 2 실시예의 반도체장치(2)에 있어서, p형 트랜지스터의 소스·드레인 영역(55, 56)이 응력 인가원으로 형성되어 있는 것이다. 이 응력 인가원은, 예를 들면 실리콘 게르마늄(SiGe) 층으로 형성되어 있다. 그 외의 구성은, 상기 반도체장치(2)와 같다.
다음에, 본 발명의 반도체장치의 제조방법과 관련되는 실시형태(제 7 실시예)를 설명한다. 여기에서는, 상기 반도체장치(7)의 제조방법을 설명한다.
제 7 실시예의 제조방법은, 상기 제 2 실시예의 제조방법에 있어서, p형 트랜지스터의 소스·드레인 영역(55, 56)을 응력 인가원으로 형성한다. 이 응력 인가원은, 예를 들면 게르마늄 인프라에 의해 형성된다. 또는, 소스·드레인의 형성 영역을 에칭에 의해 제거하여 홈을 형성하고, 그 홈의 부분에 실리콘 게르마늄(SiGe) 층을 선택 에피택셜 성장시켜 형성한다. 이 경우, 그 외의 영역은 에피택셜 성장이 일어나지 않게 절연막에 의해 피복 해 둔다. 이 절연막은, 에피택셜 성장 후에 제거한다. 본 제 4 실시예에서는, 압축 응력을 가지는 응력 인가원으로서, 에피택셜 성장시켜 형성한 실리콘 게르마늄(SiGe) 층을 이용했다. 그 게르마늄(Ge) 농도는 예를 들면 18%이지만, 게르마늄 농도는 이것에 한정되는 것은 아니다. 또 본 실시예에서는 SiGe를 이용하고 있지만, 채널 영역에 압축 응력을 인 가할 수 있는 것이라면, SiGe에 한정되는 것은 아니다.
상기 제 7 실시예의 반도체장치(7)에서는, p형 트랜지스터에 있어서 상기 제 3, 제 4 실시예와 마찬가지로 소스·드레인 영역(55, 56)에 에피택셜 성장에 의해 제작된 SiGe 층을 형성하고, 한층 더 상기 제 2 실시예와 마찬가지로, 압축 응력을 가지는 제 2 응력 인가막과 제 4 응력 인가막을 형성하고 있다. 따라서, p형 트랜지스터의 게이트 전극하의 채널 영역에는, SiGe층으로부터의 압축 응력과 제 2, 제 3 응력 인가막으로부터의 압축 응력을 가하기 때문에, 채널 영역에 큰 응력을 가할 수 있다. 또 n형 트랜지스터에 있어서는 상기 제 2 실시예와 같은 구조가 채용되어 있는 것으로, n형, p형 양쪽 모두의 트랜지스터에 있어서 큰 이동도의 향상을 얻을 수 있다.
또한, 본 제 7 실시예에 있어서도, n형 트랜지스터의 소스·드레인 영역에 SiC 등의 인장 응력을 가지는 층을 형성하는 것으로, n형 트랜지스터에 대해서도 마찬가지로, 소스·드레인 영역에 응력 인가원을 가지는 구조를 제작할 수 있다.

Claims (23)

  1. 더미 게이트를 제거하여 형성된 홈을 가지며 반도체 기판상에 형성된 측벽 절연막과,
    상기 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로 구성되는 게이트 전극과,
    상기 반도체 기판 상부의 상기 측벽 절연막을 따라 형성된 응력 인가막과,
    상기 게이트 전극의 양측에서 상기 반도체 기판에 형성된 소스·드레인 영역을 가지며,
    상기 응력 인가막은, 상기 홈이 형성되기 이전에 성막되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 응력 인가막은, 상기 반도체장치가 n형 트랜지스터에서는 인장 응력을 가지는 것이며, 상기 반도체장치가 p형 트랜지스터에서는 압축 응력을 가지는 것임을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 게이트 전극 상을 포함하는 상기 응력 인가막 상에 제 2 응력 인가막을 가지는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 응력 인가막은 질화 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 반도체 기판의 n형 트랜지스터의 형성 영역에,
    제 1 더미 게이트를 제거하여 형성된 제 1 홈을 가지며 상기 반도체 기판상에 형성된 측벽 절연막과,
    상기 제 1 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로 구성되는 게이트 전극과,
    상기 반도체 기판 상부의 상기 측벽 절연막을 따라 형성되고, 인장 응력을 가지는 제 1 응력 인가막과,
    상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스·드레인 영역을 가지는 n형 트랜지스터를 가지며,
    반도체 기판의 p형 트랜지스터의 형성 영역에,
    제 2 더미 게이트를 제거하여 형성된 제 2 홈을 가지며 상기 반도체 기판상에 형성된 측벽 절연막과,
    상기 제 2 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로 구성되는 게이트 전극과,
    상기 반도체 기판 상부의 상기 측벽 절연막을 따라 형성된 압축 응력을 가지는 제 2 응력 인가막과,
    상기 게이트 전극의 양측의 상기 반도체 기판에 형성된 소스·드레인 영역을 가지는 p형 트랜지스터를 갖추고,
    상기 제 1 응력 인가막은 상기 제 1 홈이 형성되기 이전에 성막되어 있고,
    상기 제 2 응력 인가막은 상기 제 2 홈이 형성되기 이전에 성막되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 5항에 있어서,
    상기 반도체 기판의 n형 트랜지스터의 형성 영역에,
    상기 게이트 전극을 포함하는 상기 제 1 응력 인가막 상부의 제 3 응력 인가막을 가지며,
    상기 반도체 기판의 p형 트랜지스터의 형성 영역에,
    상기 게이트 전극을 포함하는 상기 제 2 응력 인가막 상부에 제 4 응력 인가막을 가지는 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 제 3 응력 인가막은 인장 응력을 가지는 것이며, 상기 제 4 응력 인가막은 압축 응력을 가지는 것임을 특징으로 하는 반도체장치.
  8. 제 6항에 있어서,
    상기 제 3 응력 인가막 및 상기 제 4 응력 인가막은 공통인 것을 특징으로 하는 반도체장치.
  9. 제 5항에 있어서,
    상기 제 1 응력 인가막은 질화 실리콘으로 형성되어 있고,
    상기 제 2 응력 인가막은 질화 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 6항에 있어서,
    상기 제 3 응력 인가막은 질화 실리콘으로 형성되어 있고,
    상기 제 4 응력 인가막은 질화 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 6항에 있어서,
    상기 p형 트랜지스터의 소스·드레인 영역에 응력 인가원을 가지는 것을 특징으로 하는 반도체장치.
  12. 제 5항에 있어서,
    상기 n형 트랜지스터의 소스·드레인 영역에 제 1 응력 인가원을 가지며,
    상기 p형 트랜지스터의 소스·드레인 영역에 제 2 응력 인가원을 가지는 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 제 1 응력 인가원은 인장 응력을 가지는 것이며,
    상기 제 2 응력 인가원은 압축 응력을 가지는 것임을 특징으로 하는 반도체장치.
  14. 반도체 기판에, 제 1 도전형의 제 1 트랜지스터와 제 1 도전형과는 반대인 제 2 도전형의 제 2 트랜지스터가 형성되며,
    상기 제 1 트랜지스터는,
    더미 게이트를 제거하여 형성된 홈을 가지며 상기 반도체 기판상에 형성된 측벽 절연막과,
    상기 홈 내의 반도체 기판상에 게이트 절연막을 통하여 형성된 금속 화합물 또는 금속으로 구성되는 게이트 전극과,
    상기 반도체 기판 상부의 상기 측벽 절연막을 따라 형성된 응력 인가막과,
    상기 게이트 전극의 양측으로 상기 반도체 기판에 형성된 소스·드레인 영역을 가지며,
    상기 응력 인가막은 상기 홈이 형성되기 전에 성막되어 있고,
    상기 제 2 트랜지스터는, 그 소스·드레인 영역에 응력 인가원을 가지는 것을 특징으로 하는 반도체장치.
  15. 제 14항에 있어서,
    상기 응력 인가원은, 상기 제 2 트랜지스터가, n형 트랜지스터에서는 인장 응력을 가지는 것이며, p형 트랜지스터에서는 압축 응력을 가지는 것임을 특징으로 하는 반도체장치.
  16. 제 14항에 있어서,
    상기 제 1 트랜지스터 상 및 상기 제 2 트랜지스터 상에 공통의 제 2 응력 인가막을 가지는 것을 특징으로 하는 반도체장치.
  17. 제 1항 내지 제 16항중 어느 한 항에 있어서,
    상기 게이트 전극은, 질화 실리콘으로 형성되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 17항에 있어서,
    상기 절연막은, 고유전율 절연막이 되는 것을 특징으로 하는 반도체장치.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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