JP2007103654A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】チャンネル領域に応力を与えて表層部において高いキャリアの移動度を得られるようにする。
【解決手段】シリコン基板２のソース／ドレイン領域４の形成領域をエッチングで除去し、ＳｉＧｅ層を選択的に形成する。チャンネル領域３はＳｉＧｅによる応力を受けて圧縮歪を生ずる。チャンネル領域３の上部にあらかじめ形成したダミーゲート１１を除去して応力を開放することでチャンネル領域３の表層部に大きい歪を生じさせる。この後、シリコン窒化膜７、ゲート絶縁膜５、ゲート電極６を形成する。
【選択図】図１

Description

本発明は、チャンネル領域に対して応力歪を与える構成のＭＯＳトランジスタを備えた半導体装置およびその製造方法に関する。

半導体基板は、応力歪を受ける状態とすることでキャリアの移動度が変化する特性を有するものがある。このような特性を利用して、ＭＯＳトランジスタにおいて、チャンネル部に応力を与えた状態の素子を構成してキャリアの移動度を向上させ、これによって応答速度を高めるようにしたものが考えられている。

このようなものとして、例えば非特許文献１に示すようなものがある。これは、半導体基板にゲート絶縁膜およびゲート電極を作成した後に、チャンネル端部およびゲート電極上にチャネルに対して応力を与える層を形成してチャネルに応力をかけて歪ませる構成のものである。
Gannavaram,S Pesovic,N Ozturk,C 、"Low Temperature(800℃) Recessed Junction Selective Silicon-Germanium Source/Drain Technology for sub-70nm CMOS"、Electron Devices Meeting,2000.IEDM Technical Digest. International、2000、p.437-440

上記した非特許文献１に示すものを採用することで、半導体基板のチャンネル領域の部分に両側のソース／ドレイン領域から応力を加えることができ、これによってチャンネル領域に横方向に応力歪を与えてキャリアの移動度を高めることができるようになる。

しかしながら、この非特許文献１のものは、チャンネル領域の表層部、つまりゲート電極の直下の領域については、ゲート電極が形成されていることで、応力が加わっても歪が発生し難い構成となっている。デバイスの特性としては、チャンネル領域の表層部でキャリアの移動度が向上することが最も効果的な特性の改善となるので、所望の歪を生じさせるためにさらに大きい応力を与えるようにソース／ドレイン領域の厚さを増すと、歪が大きくなりすぎる部分が生じ、これによってクラックが入るなどの不具合が発生したり、あるいは微小な構成のデバイスを作製することの支障となるなどの不具合があった。

本発明は、上記事情を考慮してなされたものであり、その目的は、チャンネル領域の表層部においてもキャリアの移動度を高めることができる構成の半導体装置を提供することにある。

本発明の半導体装置は、半導体基板と、この半導体基板に形成されたチャンネル領域と、前記半導体基板に前記チャンネル領域を挟んで形成されたソース／ドレイン領域であって、前記半導体基板と格子定数が異なる半導体材料で形成されたソース／ドレイン領域と、前記チャンネル領域の上面に形成されたゲート絶縁膜およびゲート電極とを備え、前記チャンネル領域は、前記ソース／ドレイン領域から受ける応力で発生する歪が、前記半導体基板の表面側で大きく表面から深さ方向に小さくなるように分布した構成とされているところに特徴を有する。

また、本発明の半導体装置の製造方法は、半導体基板のチャンネル形成領域の両側に形成するソース／ドレイン領域部分を除去する工程と、前記半導体基板の前記ソース／ドレイン領域部分を除去した部分に前記半導体基板の格子定数と異なる格子定数の半導体材料を埋め込み形成する工程と、前記半導体基板のチャンネル形成領域の表面にゲート絶縁膜およびゲート電極を形成する工程とを備えたところに特徴を有する。

チャンネル領域に応力により与えられる歪が、表面側で大きく表面から深さ方向に小さくなるように分布した状態に構成されているので、トランジスタとして機能させる場合に、キャリアの移動度が表層部で大きくなることで動作速度の向上を図りながら、応力による悪影響を受けない構成とすることができる。

以下、本発明の一実施形態について図面を参照して説明する。
図１はｐチャンネル型のＭＯＳトランジスタ１の模式的な断面を示すもので、この図１において、半導体基板としてのシリコン基板２には、チャンネル領域３が設けられると共に、そのチャンネル領域３の両側にこれを挟むようにして形成されたソース／ドレイン領域４が設けられている。

このソース／ドレイン領域４は、シリコンではなくＳｉＧｅ（シリコンゲルマニウム）が選択的エピタキシャル成長により形成されたもので、ＳｉＧｅの格子定数は、シリコンのそれよりも大きい値を有するものである。そして、この格子定数の違いにより、シリコン基板２の一部であるチャンネル領域３は、ソース／ドレイン領域４から応力を受けて歪んだ状態に形成されている。

チャンネル領域３の上部には、シリコン酸化膜からなるゲート絶縁膜５が所定膜厚で形成されると共に、この上には多結晶シリコンからなるゲート電極６が形成されている。ゲート電極６の形状は、全体の幅寸法はチャンネル領域３の幅寸法よりも広く、両サイドがソース／ドレイン領域４側に突出する形状に形成されている。また、ゲート電極６は、後述する製造工程の関係から、ゲート絶縁膜５と接する側の幅寸法に比べて上部が小さくなるように形成されている。ゲート電極６の側壁部には、シリコン窒化膜７が所定膜厚で形成され、ゲート電極６とソース／ドレイン領域４との電気的な絶縁状態を形成している。

上記したゲート絶縁膜５およびゲート電極６、シリコン窒化膜７は、後述するように、ソース／ドレイン領域４となるＳｉＧｅの結晶を形成した後に、一度チャンネル領域３の上部を露出させる状態とし、この後に形成したものである。したがって、チャンネル領域３は、ＳｉＧｅの結晶からなるソース／ドレイン領域４からの圧縮応力を受けて歪みを生じるが、表層部において最も大きく歪みを生じることになる。

このことにより、シリコン基板２つまりシリコン単結晶からなるチャンネル領域３のキャリアの移動度が応力歪みを受けない場合に比べて大きくなり、動作速度が向上することになる。この場合、チャンネル領域３が受けている応力としては、発明者らの測定によると、例えば図５に示すような分布となっている。図５では、縦軸にチャンネル領域３の表面からの深さ寸法（ｎｍ）をとり、横軸にチャンネル領域３にかかる応力の大きさを圧力の単位（ＭＰａ）で示している。

この図５からわかるように、表層部において応力が１．３ＧＰａと最も高くなっていることがわかる。また、チャンネル領域３の中間部においては、１．１ＧＰａと略同じ程度の応力を受けており、深くなるにしたがって、底部側のシリコン基板２による応力緩和が起こり、応力の大きさは小さくなっていく。

この結果は、発明者らの従来相当物の構成についての別の測定から、チャンネル領域の表層部において最も顕著な効果が得られていることがわかった。すなわち、ゲート電極が先に形成されている構成のものでは、後からソース／ドレイン領域に対応する部分をＳｉＧｅにより形成した場合でも、チャンネル領域の表層部では、先に形成しているゲート電極が存在することでソース／ドレイン領域からの応力が緩和され、内部の応力に比べてもこれよりも小さくなってしまう応力分布状態であった。

したがって上記構成のＭＯＳトランジスタ１を形成することにより、チャンネル領域３にかかる応力の深さ方向の分布を抑制し、もっともキャリア（ここでは正孔）の流れる量の多い、表層部のチャンネルとして機能する部分での歪量を従来と比較して大きくすることが可能となり、したがって、同じＧｅ濃度／構造であっても、キャリア（正孔）の移動度を向上させることが可能となる。

次に、上記構成の製造工程について図２〜図４も参照して説明する。
まず、図２（ａ）に示すように、半導体基板としてのシリコン基板２の上面にシリコン酸化膜８を膜厚５〜５０ｎｍ程度で形成し、さらにこの上面に多結晶シリコン膜９およびシリコン窒化膜１０を積層形成する。

次に、フォトリソグラフィ処理によりレジストを塗布してパターニングを行い、ゲート電極形成部分に対応してシリコン酸化膜８、多結晶シリコン膜９およびシリコン窒化膜１０を残すようにエッチング処理を行い、ダミーゲート１１を形成する。ダミーゲート１１の側面には、図２（ｂ）に示すように、保護膜としてシリコン窒化膜１２を形成する。ここでは、全面にシリコン窒化膜を形成した後に異方性エッチングによりエッチング処理をすることでダミーゲート１１の側面にシリコン窒化膜１２を残すように処理している。なお、シリコン窒化膜１２に代えてシリコン酸化膜を形成することもできる。

続いて、図２（ｃ）に示すように、シリコン基板２のソース／ドレイン領域４を形成する部分をエッチング処理により除去する。このエッチング処理では、イオンによるエッチング処理または溶液によるエッチング処理、あるいは塩酸ガスによるエッチング処理などの方法を採用することができる。このとき、シリコンのエッチングでは、ダミーゲート１１がチャンネル領域３を残すためのマスクとして機能している。

次に、シリコン基板２の上記したソース／ドレイン領域４を形成する部分に、図３（ｄ）に示すように、ＳｉＧｅの結晶を選択的に形成する。この場合、Ｇｅの濃度は１０〜３０％、シリコン基板２の表面部分からの持ち上げ膜厚は０〜５０ｎｍである。このとき、チャンネル領域３にかかる応力は、図６に示すように分布している。図からわかるように、深さ方向に応力分布があり、シリコン酸化膜８の直下の部分では４００ＭＰａ程度であるが、シリコン酸化膜８から２０ｎｍ程度の深さで最大値１．１ＧＰａとなっている。

この後、全面にＴＥＯＳ膜１３を１００ｎｍ程度の膜厚で形成し、続いてＣＭＰ（Chemical Mechanical Polishing）処理によりシリコン窒化膜１０が露出するまで研磨を行い、図３（ｅ）に示すような状態に形成する。続いて、リン酸溶液によりゲート電極９上のシリコン窒化膜１０を除去し、さらにダミーゲート１１を構成している多結晶シリコン膜９を除去する。

続いて、側壁に残ったシリコン窒化膜１２および底面に残ったシリコン酸化膜８を除去してゲート電極６を形成するための凹部１４を形成して図３（ｆ）に示すような状態とする。この場合、凹部１４は、開口部の幅が狭く、底面部に向かうにしたがって幅が広くなるような形状となっている。また、この状態では、チャンネル領域３にかかる応力は、前述した図５に示すように分布している。すなわち、深さ方向に応力に差があり、シリコン基板２の表面では１．３ＧＰａであり深くなるにつれて応力は単調に減少するという分布状態である。

次に、全面にシリコン窒化膜７を形成し、これをＲＩＥ（Reactive Ion Etching）法によりエッチング加工し、図４（ｇ）に示すように、ソース／ドレイン領域４を形成しているＳｉＧｅ層の側壁を覆う状態とする。

この後、シリコン基板２の表面の酸化膜を希ＨＦ（沸酸）を含む溶液により除去し、再度、酸化処理を行ってシリコン基板２のチャンネル領域３の表面にゲート絶縁膜５を形成する。続いて、多結晶シリコン膜６を形成し、その後、ＣＭＰ処理によりゲート形成部分以外の多結晶シリコン膜６を除去して図４（ｈ）の示すような状態とする。次に、溶液によるエッチング処理により、ＴＥＯＳ膜１４を除去して図１に示すような構成を得る。

上記したような製造工程を採用しているので、次のような効果を得ることができる。
すなわち、チャンネル領域３の両側のソース／ドレイン領域４をＳｉＧｅを選択的に形成することでチャンネル領域３に応力を与える構成とし、そのチャンネル領域３の上部に形成したダミーゲート１１を一旦除去して応力を開放させることで、チャンネル領域３の表層部に最も歪が生ずるようにすることができる。

また、上述のようにして形成するから、チャンネル領域３の表層部に最も大きい歪を与える構成とする場合でも、従来方式と同等の応力を付与する程度のＳｉＧｅの層を形成するだけでよく、これによって不必要な応力を他の部分に与えるなどして不具合を生じさせるようなことなく製作することができるようになる。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記実施形態においては、チャンネル領域３に圧縮応力を与える構成としてキャリアとしての正孔の移動度を高める場合で説明したが、逆にソース／ドレイン領域４をＳｉＣ（炭化シリコン）のような引張応力を与えるような材料を選んで構成することもできる。この場合には、チャンネル領域３の表層部に最も大きい歪を与えることができ、これによってキャリアである電子の移動度の向上を図ることができるようになり、ｎチャンネル型のＭＯＳＦＥＴに適用することができる。

ダミーゲート１１の側壁をシリコン窒化膜１２で覆う構成としているが、他の絶縁膜を用いても良いし、設けなくとも良いプロセスを採用することもできる。
シリコン基板２に限らず、チャンネル領域３に応力を発生させる関係を保つことができるものであれば採用できる。

本発明の一実施形態を示す模式的な断面図 製造工程の各段階で示す模式的な断面図（その１） 製造工程の各段階で示す模式的な断面図（その２） 製造工程の各段階で示す模式的な断面図（その３） チャンネル領域の深さ方向の応力分布を示す図 ダミーゲートが残っている状態での図５相当図

符号の説明

図面中、１はＭＯＳトランジスタ（半導体装置）、２はシリコン基板（半導体基板）、３はチャンネル領域、４はソース／ドレイン領域、５はゲート絶縁膜、６はゲート電極、７はシリコン窒化膜、１１はダミーゲートである。

Claims (5)

1. 半導体基板と、
   この半導体基板に形成されたチャンネル領域と、
   前記半導体基板に前記チャンネル領域を挟んで形成されたソース／ドレイン領域であって、前記半導体基板と格子定数が異なる半導体材料で形成されたソース／ドレイン領域と、
   前記チャンネル領域の上面に形成されたゲート絶縁膜およびゲート電極とを備え、
   前記チャンネル領域は、前記ソース／ドレイン領域から受ける応力で発生する歪が、前記半導体基板の表面側で大きく表面から深さ方向に小さくなるように分布した構成とされていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体基板はシリコン（Ｓｉ）基板であり、前記ソース／ドレイン領域はシリコンゲルマニウム（ＳｉＧｅ）により形成され、
   前記チャンネル領域は、前記ソース／ドレイン領域から圧縮応力を受けるように構成されていることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記半導体基板はシリコン（Ｓｉ）基板であり、前記ソース／ドレイン領域は炭化シリコン（ＳｉＣ）により形成され、
   前記チャンネル領域は、前記ソース／ドレイン領域から引張応力を受けるように構成されていることを特徴とする半導体装置。
4. 半導体基板のチャンネル形成領域の両側に形成するソース／ドレイン領域部分を除去する工程と、
   前記半導体基板の前記ソース／ドレイン領域部分を除去した部分に前記半導体基板の格子定数と異なる格子定数の半導体材料を埋め込み形成する工程と、
   前記半導体基板のチャンネル形成領域の表面にゲート絶縁膜およびゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法において、
   前記ソース／ドレイン領域への半導体材料の埋め込み形成工程では、選択的エピタキシャル成長を行うことを特徴とする半導体装置の製造方法。
   
   

Images