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JP5569243B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に関し、特に、金属―絶縁膜（酸化膜）―半導体電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
金属−酸化膜（絶縁膜）−半導体電界効果トランジスタ（metal-oxide(insulator)-semiconductor field effect transistor、ＭＯＳＦＥＴあるいはＭＩＳＦＥＴ、以下代表してＭＯＳＦＥＴと称する）は、半導体装置の基本的な素子である。
ＭＯＳＦＥＴは、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきている。
同一基板上にｎチャネルＭＯＳＦＥＴ（以下ＮＴｒとも称する）とｐチャネルＭＯＳＦＥＴ（以下ＰＴｒとも称する）を有する構成は、一般にＣＭＯＳ（Complementary MOS）回路と呼ばれている。
ＣＭＯＳ回路は、消費電力が少なく、また微細化や高集積化が容易で高速動作が可能であることから、多くのＬＳＩを構成するデバイスとして広く用いられている。
近年の半導体集積回路では、回路を構成するトランジスタの駆動能力の向上を目的として、応力導入層を用いてトランジスタのチャネル形成領域へ応力を印加することにより、キャリアの移動度を高くする技術が盛んに用いられている。
また、チャネル形成領域の形状をフィン（Fin）型にしたフィン型ＭＯＳＦＥＴが知られている。フィン型に対して、半導体基板上に形成される従来の構成のＭＯＳＦＥＴはプレーナー型と称せられる。
フィン型ＭＯＳＦＥＴは、フィン型のチャネル形成領域をダブルゲート電極あるいはトリプルゲート電極で挟み込んだ構成であり、完全空乏化が可能であり、短チャネル特性やサブスレッショルド特性を向上させることができる。
近年の半導体装置では、ゲート長の縮小に伴い、エッチング後のゲート電極形状やゲート長のばらつきが悪化している。これらを改善するため、ゲート電極材料の薄膜化が進んでいる。
そのため、特許文献１の従来技術のように、ゲート電極を覆うように応力導入層が配置された構造では、ゲート電極の薄膜化に伴い、応力導入層が平坦化されていく傾向にある。
一方、応力導入層はゲート電極やパターニングなどによりその平坦性が途切れることで、チャネル形成領域へ応力を局在化させる効果が得られることが報告されている。
そのため、ゲート電極材料の薄膜化により、応力導入層からチャネル形成領域へ印加される応力が低下しており、トランジスタの駆動能力向上効果が低下している。
図３１は従来例に係るプレーナー型のＭＯＳＦＥＴの断面図である。
例えば、シリコン基板などからなる半導体基板１１０上にゲート絶縁膜１２０が形成されている。
ゲート絶縁膜１２０の上層にポリシリコンなどからなるゲート電極１２１が形成されている。
ゲート電極１２１の両側部に窒化シリコンなどからなる第１サイドウォール絶縁膜１２２及び第２サイドウォール絶縁膜１２３が形成されている。
例えば、ゲート電極１２１の両側部における半導体基板１１０の表層部においてゲート電極１２１の下方まで至るエクステンション領域１１１が形成されている。
また、第２サイドウォール絶縁膜１２３の両側部における半導体基板１１０の表層部において、エクステンション領域１１１に接続してソースドレイン領域１１２が形成されている。
ゲート電極１２１の表面にＮｉＳｉなどの高融点金属シリサイド層１２４が形成されている。また、ソースドレイン領域１１２の表面においても高融点金属シリサイド層１１３が形成されている。
上記のようにして、ＭＯＳＦＥＴが形成されている。
例えば、ＭＯＳＦＥＴを被覆して全面に窒化シリコンなどからなる応力導入層１３０が形成されている。
応力導入層１３０の上層に酸化シリコンなどからなる層間絶縁膜１３１が形成されている。
上記の構成において、応力導入層１３０はゲート電極１２１とその両側部に配置された第２サイドウォール絶縁膜１２３の脇で屈曲した形状となっている。
この形状により、ゲート電極１２１の端部近傍にて半導体基板１１０の内部へ応力が印加され、キャリア移動度が向上する。
ところが、ゲート電極１２１を薄膜化すると、応力導入層１３０の曲がり方が小さくなり、応力導入層１３０が平坦化されてしまう。
そのため、ゲート電極１２１の端部近傍において半導体基板１１０の内部へ印加される応力が小さくなってしまう。
特許文献２及び特許文献３に報告されているダブルゲート電極あるいはトリプルゲート電極を有するフィン型のＭＯＳＦＥＴでは、応力導入層を用いることによるキャリア移動度の向上が実現されていない。
上記のフィン型のＭＯＳＦＥＴに対して、図３１に示すプレーナー型のＭＯＳＦＥＴと同様にゲート電極を覆うように応力導入層を適用しても、上記と同様にゲート電極の薄膜化に伴いフィン型のチャネルへ印加される応力が低下してしまう問題が生じる。
応力の印加によるキャリア移動度の変化は、ピエゾ係数を用いて以下の式（１）で示される。
［数１］
Figure 0005569243



…（１）
ここで、μｘｘは応力印加後のキャリア移動度、μ０は応力印加前のキャリア移動度である。Ｓｘｘ，Ｓｙｙ，Ｓｚｚは、それぞれゲート長方向（longitudinal方向）Ｌ、ゲート幅方向（transverse方向）Ｔおよび基板に垂直な方向（vertical方向）Ｖに印加される応力である。πｌ，πｔ，πｖは、それぞれゲート長方向（longitudinal方向）Ｌ、ゲート幅方向（transverse方向）Ｔおよび基板に垂直な方向（vertical方向）Ｖのピエゾ係数である。
図３２及び図３３は、それぞれプレーナー型のＭＯＳＦＥＴおよびフィン型のＭＯＳＦＥＴのチャネル形成領域における応力の方向を示す模式的斜視図である。
図３２において、半導体基板ＳＵＢ上に不図示のゲート絶縁膜を介してゲート電極Ｇが形成されており、ゲート電極Ｇの両側部における半導体基板ＳＵＢの表層部にソースドレイン領域ＳＤが形成されている。
図３３において、フィン型の半導体領域Ｆの上面及び側面Ｓを被覆して不図示のゲート絶縁膜を介してゲート電極Ｇが形成されており、ゲート電極Ｇの両側部におけるフィン型の半導体領域Ｆに接続してソースドレイン領域ＳＤが形成されている。
表１及び表２は、非特許文献２及び非特許文献３にて報告されているプレーナー型のＭＯＳＦＥＴおよびフィン型のＭＯＳＦＥＴにおける各ピエゾ係数をまとめたものである。
Figure 0005569243
Figure 0005569243
表１及び表２より、チャネルの種類および面方位、チャネル方向により、πｌとπｖの符号が異なることがわかる。
これは、ゲート長方向（longitudinal方向）Ｌと基板に垂直な方向（vertical方向）Ｖで異なる応力を印加するとキャリア移動度の向上効果が高くなることを表している。
特開２００２−１９８３６８号公報 特開２００６−１３３０３号公報 特開２００６−５１７０６０号公報
D.Kosemura et al.、 "Characterization of Strain for High Performance MOSFETs", SSDM, pp.390, (2007) S.E. Thompson et al., "Uniaxial-Process-Induced Strained-Si: Extending the CMOS Roadmap", IEEE Trans. Electron. Device, Vol. 53, pp.1010 (2006) M. Saitoh et al., "Three-Dimensional Stress Engineering in FinFETs for Mobility/On-Current Enhancement and Gate Current Reduction", Symp. On VLSI, pp. 18 (2008)
解決しようとする課題は、チャネル形成領域に印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることである。
本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記チャネル形成領域において前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の上層に形成され、前記チャネル形成領域に応力を印加する第１応力導入層と、前記ゲート電極及び前記第１応力導入層の両側部における前記半導体基板の表層部に形成されたソースドレイン領域と、少なくとも前記第１応力導入層の領域を除き、前記ソースドレイン領域の上層に形成され、前記チャネル形成領域に前記第１応力導入層と異なる応力を印加する第２応力導入層とを有する。
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板上にゲート絶縁膜が形成され、ゲート絶縁膜の上層にゲート電極が形成され、ゲート電極の上層にチャネル形成領域に応力を印加する第１応力導入層が形成されている。ゲート電極及び第１応力導入層の両側部における半導体基板の表層部にソースドレイン領域が形成されている。また、少なくとも第１応力導入層の領域を除き、ソースドレイン領域の上層に、チャネル形成領域に第１応力導入層と異なる応力を印加する第２応力導入層が形成されている。
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板の前記チャネル形成領域において前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の上層に、前記チャネル形成領域に応力を印加する第１応力導入層を形成する工程と、前記ゲート電極及び前記第１応力導入層の両側部における前記半導体基板の表層部にソースドレイン領域を形成する工程と、少なくとも前記第１応力導入層の領域を除き、前記ソースドレイン領域の上層に、前記チャネル形成領域に前記第１応力導入層と異なる応力を印加する第２応力導入層を形成する工程とを有し、電界効果トランジスタを形成する。
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板のチャネル形成領域において半導体基板上にゲート絶縁膜を形成する。
次に、ゲート絶縁膜の上層にゲート電極を形成し、ゲート電極の上層に、チャネル形成領域に応力を印加する第１応力導入層を形成する。
次に、ゲート電極及び第１応力導入層の両側部における半導体基板の表層部にソースドレイン領域を形成する。
次に、少なくとも第１応力導入層の領域を除き、ソースドレイン領域の上層に、チャネル形成領域に第１応力導入層と異なる応力を印加する第２応力導入層を形成する。
上記のようにして、電界効果トランジスタを形成する。
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板の前記チャネル形成領域において前記半導体基板上にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜の上層にダミーゲート電極を形成する工程と、前記ダミーゲート電極の上層にオフセット膜を形成する工程と、前記ダミーゲート電極及び前記オフセット膜の両側部における前記半導体基板の表層部にソースドレイン領域を形成する工程と、少なくとも前記オフセット膜の領域を除き、前記ソースドレイン領域の上層に、前記チャネル形成領域に応力を導入する第１応力導入層を形成する工程と、前記オフセット膜、前記ダミーゲート電極及び前記ダミーゲート絶縁膜を除去し、ゲート電極用溝を形成する工程と、前記ゲート電極用溝の底面を被覆してゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層に前記ゲート電極用溝の途中の深さまでのゲート電極を形成する工程と、前記ゲート電極の上層に前記ゲート電極用溝を埋め込んで前記チャネル形成領域に前記第１応力導入層と異なる応力を導入する第２応力導入層を形成する工程とを有し、電界効果トランジスタを形成する。
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板のチャネル形成領域において半導体基板上にダミーゲート絶縁膜を形成する。
次に、ダミーゲート絶縁膜の上層にダミーゲート電極を形成し、ダミーゲート電極の上層にオフセット膜を形成する。
次に、ダミーゲート電極及びオフセット膜の両側部における半導体基板の表層部にソースドレイン領域を形成する。
次に、少なくともオフセット膜の領域を除き、ソースドレイン領域の上層に、チャネル形成領域に応力を導入する第１応力導入層を形成する。
次にオフセット層、ダミーゲート電極及びダミーゲート絶縁膜を除去し、ゲート電極用溝を形成する。
次に、ゲート電極用溝の底面を被覆してゲート絶縁膜を形成し、ゲート絶縁膜の上層にゲート電極用溝の途中の深さまでのゲート電極を形成する。
次に、ゲート電極の上層にゲート電極用溝を埋め込んでチャネル形成領域に第１応力導入層と異なる応力を導入する第２応力導入層を形成する。
上記のようにして、電界効果トランジスタを形成する。
本発明の半導体装置は、第１応力導入層と第２応力導入層により印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
本発明の半導体装置の製造方法によれば、第１応力導入層と第２応力導入層を形成することにより印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
図１は本発明の第１実施形態に係る半導体装置の模式断面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図３（ａ）及び図３（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図４（ａ）及び図４（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図５は本発明の第２実施形態に係る半導体装置の模式断面図である。 図６（ａ）〜（ｃ）は本発明の第２実施形態の変形例に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図７（ａ）及び図７（ｂ）は本発明の第２実施形態の変形例に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図８（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図９（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す模式断面図である。 図１０は本発明の第１変形例に係る半導体装置の模式断面図である。 図１１は本発明の第２変形例に係る半導体装置の模式断面図である。 図１２（ａ）は本発明の第３実施形態に係る半導体装置の平面図であり、図１２（ｂ）は図１２（ａ）中のＡ−Ａ’における模式断面図であり、図１２（ｃ）は図１２（ａ）中のＢ−Ｂ’における模式断面図である。 図１３（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１３（ｂ）は図１３（ａ）中のＡ−Ａ’における模式断面図であり、図１３（ｃ）は図１３（ａ）中のＢ−Ｂ’における模式断面図である。 図１４（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１４（ｂ）は図１４（ａ）中のＡ−Ａ’における模式断面図であり、図１４（ｃ）は図１４（ａ）中のＢ−Ｂ’における模式断面図である。 図１５（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１５（ｂ）は図１５（ａ）中のＡ−Ａ’における模式断面図であり、図１５（ｃ）は図１５（ａ）中のＢ−Ｂ’における模式断面図である。 図１６（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１６（ｂ）は図１６（ａ）中のＡ−Ａ’における模式断面図であり、図１６（ｃ）は図１６（ａ）中のＢ−Ｂ’における模式断面図である。 図１７（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１７（ｂ）は図１７（ａ）中のＡ−Ａ’における模式断面図であり、図１７（ｃ）は図１７（ａ）中のＢ−Ｂ’における模式断面図である。 図１８（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１８（ｂ）は図１８（ａ）中のＡ−Ａ’における模式断面図であり、図１８（ｃ）は図１８（ａ）中のＢ−Ｂ’における模式断面図である。 図１９（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１９（ｂ）は図１９（ａ）中のＡ−Ａ’における模式断面図であり、図１９（ｃ）は図１９（ａ）中のＢ−Ｂ’における模式断面図である。 図２０（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２０（ｂ）は図２０（ａ）中のＡ−Ａ’における模式断面図であり、図２０（ｃ）は図２０（ａ）中のＢ−Ｂ’における模式断面図である。 図２１（ａ）は本発明の第３実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２１（ｂ）は図２１（ａ）中のＡ−Ａ’における模式断面図であり、図２１（ｃ）は図２１（ａ）中のＢ−Ｂ’における模式断面図である。 図２２（ａ）は本発明の第４実施形態に係る半導体装置の平面図であり、図２２（ｂ）は図２２（ａ）中のＡ−Ａ’における模式断面図であり、図２２（ｃ）は図２２（ａ）中のＢ−Ｂ’における模式断面図である。 図２３（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２３（ｂ）は図２３（ａ）中のＡ−Ａ’における模式断面図であり、図２３（ｃ）は図２３（ａ）中のＢ−Ｂ’における模式断面図である。 図２４（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２４（ｂ）は図２４（ａ）中のＡ−Ａ’における模式断面図であり、図２４（ｃ）は図２４（ａ）中のＢ−Ｂ’における模式断面図である。 図２５（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２５（ｂ）は図２５（ａ）中のＡ−Ａ’における模式断面図であり、図２５（ｃ）は図２５（ａ）中のＢ−Ｂ’における模式断面図である。 図２６（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２６（ｂ）は図２６（ａ）中のＡ−Ａ’における模式断面図であり、図２６（ｃ）は図２６（ａ）中のＢ−Ｂ’における模式断面図である。 図２７（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２７（ｂ）は図２７（ａ）中のＡ−Ａ’における模式断面図であり、図２７（ｃ）は図２７（ａ）中のＢ−Ｂ’における模式断面図である。 図２８（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２８（ｂ）は図２８（ａ）中のＡ−Ａ’における模式断面図であり、図２８（ｃ）は図２８（ａ）中のＢ−Ｂ’における模式断面図である。 図２９（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２９（ｂ）は図２９（ａ）中のＡ−Ａ’における模式断面図であり、図２９（ｃ）は図２９（ａ）中のＢ−Ｂ’における模式断面図である。 図３０（ａ）は本発明の第４実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図３０（ｂ）は図３０（ａ）中のＡ−Ａ’における模式断面図であり、図３０（ｃ）は図３０（ａ）中のＢ−Ｂ’における模式断面図である。 図３１は従来例に係るプレーナー型のＭＯＳＦＥＴの断面図である。 図３２はプレーナー型のＭＯＳＦＥＴのチャネル形成領域における応力の方向を示す模式的斜視図である。 図３３はフィン型のＭＯＳＦＥＴのチャネル形成領域における応力の方向を示す模式的斜視図である。
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
尚、説明は以下の順序で行う。
１．第１実施形態（プレーナー型ＭＯＳＦＥＴにおいてゲートファーストでゲートを形成した構成）
２．第２実施形態（プレーナー型ＭＯＳＦＥＴにおいてゲートラストでゲートを形成した構成）
３．第１変形例（ゲート電極が全て高融点金属シリサイド化された構成）
４．第２変形例（ゲート電極が全て高融点金属シリサイド化された構成）
５．第３実施形態（フィン型ＭＯＳＦＥＴにおいてフィン型半導体領域の２面にゲート電極を有する構成）
６．第４実施形態（フィン型ＭＯＳＦＥＴにおいてフィン型半導体領域の３面にゲート電極を有する構成）
＜第１実施形態＞
［半導体装置の構造］
図１は本実施形態に係る半導体装置の模式断面図である。
例えば、シリコン基板などからなる半導体基板１０上にゲート絶縁膜２０が形成されている。
ゲート絶縁膜２０の上層にポリシリコンなどからなるゲート電極２１が形成されている。
ゲート電極２１の上層に第１応力導入層２２が形成されている。
ゲート電極２１及び第１応力導入層２２の両側部に窒化シリコンなどからなる第１サイドウォール絶縁膜２４及び第２サイドウォール絶縁膜２５が形成されている。
例えば、ゲート電極２１及び第１応力導入層２２の両側部における半導体基板１０の表層部においてゲート電極２１の下方まで至るエクステンション領域１２が形成されている。
また、第２サイドウォール絶縁膜２５の両側部における半導体基板１０の表層部において、エクステンション領域１２に接続してソースドレイン領域１３が形成されている。
ソースドレイン領域１３の表面において高融点金属シリサイド層１４が形成されている。
上記のようにして、ＭＯＳＦＥＴが形成されている。
例えば、第１応力導入層２２の形成領域を除いて、ＭＯＳＦＥＴを被覆して全面に窒化シリコンなどからなる第２応力導入層２６が形成されている。より具体的には、第２応力導入層２６は第１応力導入層２２の上部領域には形成されておらず、第１応力導入層２２とゲート電極２１の両側部に第２応力導入層２６が形成されている。
例えば、第２応力導入層２６の上層に酸化シリコンなどからなる不図示の層間絶縁膜が形成され、ゲート電極２１及びソースドレイン領域１３に対するコンタクトホールが開口され、コンタクトプラグが埋め込まれ、上層配線に接続されている。
上記の構成において、第１応力導入層２２は、ゲート電極２１の上層に形成されている。第１応力導入層２２は、チャネル形成領域に応力を導入する。
一方、第２応力導入層２６は、少なくとも第１応力導入層２２の領域を除き、ソースドレイン領域１３の上層に形成されている。
第２応力導入層２６は、チャネル形成領域に第１応力導入層と異なる応力を導入する。
また、エクステンション領域１２及びソースドレイン領域１３の一部または全部を含む領域において、ＳｉＣあるいはＳｉＧｅなどからなる第３応力導入層１１が形成されている。第３応力導入層１１は、チャネル形成領域に応力を導入する。
半導体基板１０は，例えばシリコン（Ｓｉ）基板が用いられる。
ゲート絶縁膜２０は、例えば１〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜を用いることができる。また、酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。さらに、各膜を積層にして用いることもできる。
ゲート電極２１は、３０〜１００ｎｍ程度の厚さを持つポリシリコン層、金属層、金属化合物層を用いることができる。
金属層や金属化合物層としては，窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、あるいはインジウム（Ｉｎ）などを用いることができる。
しきい値電圧や抵抗値の調整のために，これらの膜を積層して用いることができる。
また，酸化アルミニウム（ＡｌＯ）あるいは酸化ランタン（ＬａＯ）などと前述の金属層や金属化合物層を積層にすることでしきい値電圧の調整を行うこともできる。また、前述の金属層や金属化合物層により、チャネルの種類に応じて応力を印加することもできる。
第１応力導入層２２は、例えば窒化シリコンを３０〜１００ｎｍ程度の膜厚で用いることができる。ＮＴｒの場合は２．０ＧＰａ程度の圧縮応力を持った膜、ＰＴｒの場合は１．５ＧＰａ程度の引っ張り応力を持った膜を用いることができる。
なお、本実施形態では記載していないが，第１応力導入層２２の上部または下部に第１応力導入層２２と異なる絶縁膜を積層してもよい。
第１サイドウォール絶縁膜２４及び第２サイドウォール絶縁膜２５は、それぞれ酸化シリコンあるいは窒化シリコン膜などを単層であるいは積層して用いることができる。それぞれ、例えば２〜１０ｎｍおよび２０〜６０ｎｍ程度の厚さに形成されている。
また、ゲート容量を低減するために、配線絶縁膜などに用いられるいわゆる低誘電率（Ｌｏｗ−ｋ）膜を用いることもできる。
半導体基板１０のチャネル形成領域とエクステンション領域１２には、ＮＴｒの場合にはそれぞれｐ型不純物とｎ型不純物、ＰＴｒの場合にはそれぞれｎ型不純物とｐ型不純物が導入される。
例えば、ｎ型不純物としてはリン（Ｐ）あるいはヒ素（Ａｓ）などが用いられる。ｐ型不純物としては、ホウ素（Ｂ）、フッ化ボロン（ＢＦ２）あるいは（Ｉｎ）などを用いることができる。
場合によっては、エクステンション領域１２と異なる導電型の不純物をエクステンション領域１２よりも深く注入した構成としてもよい。この場合、エクステンション領域１２の深さ方向の不純物プロファイルをさらに急峻にすることができる。
ソースドレイン領域１３にはエクステンション領域１２と同じ導電型の不純物が導入されている。
本実施形態においては、エクステンション領域１２及びソースドレイン領域１３の一部または全部が第３応力導入層１１中に形成されているが、第３応力導入層１１が形成されていない構成でもよい。
第３応力導入層１１は、炭素（Ｃ）あるいはゲルマニウム（Ｇｅ）などとシリコンの化合物からなり、３０〜１００ｎｍ程度の厚さで形成されている。半導体基板１０のチャネル形成領域に印加したい応力に応じてＣとＧｅの含有量を調整することができる。
高融点金属シリサイド層１４は、例えばＴｉ，Ｃｏ，Ｎｉ，Ｐｔまたはそれらの化合物からなり、２０〜７０ｎｍ程度の厚さで形成されている。
第２応力導入層２６は、第２サイドウォール絶縁膜２５と高融点金属シリサイド層１４を覆うように形成されており、第１応力導入層２２と第２サイドウォール絶縁膜２５の両端で切断された形状になっている。
第２応力導入層２６は、例えば窒化シリコンを８０〜２００ｎｍ程度の膜厚で、ＮＴｒの場合は１．６ＧＰａ程度の引っ張り応力を持った膜が用いられ、ＰＴｒの場合は２．０ＧＰａ程度の圧縮応力を持った膜が用いられる。
上記のように、ゲート電極２１上に第１応力導入層２２が形成され、第１応力導入層２２の領域を除く領域における半導体基板１０上が第２応力導入層２６で被覆された構造となっている。これにより、第２応力導入層２６がゲートの端部で切断された構造となる。
また、第１応力導入層２２と第２応力導入層２６で異なる応力を有する材料が用いられている。
非特許文献１によると、応力導入層が切断されると、切断された応力導入層の端部の半導体基板上に応力が局在化されることが報告されている。
本実施形態では、第２応力導入層２６がゲートの端部で切断された構造となっており、ゲートの端部において効果的にチャネル形成領域へ応力印加を行うことができる。
さらに、ゲート電極の薄膜化を行っても、第１応力導入層２２の膜厚を調整することで、第２応力導入層２６の膜厚を厚くすることができるため、第２応力導入層２６からチャネル形成領域に印加される応力の緩和が起こらない。
本実施形態の半導体装置によれば、チャネル形成領域に異なる応力を印加する第１および第２応力導入層を用い、印加する応力の組み合わせを調整することで、従来例よりもキャリア移動度を向上させることができる。
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法について、図２〜４を参照して説明する。
まず、図２（ａ）に示すように、例えば半導体基板１０上にゲート絶縁膜２０、ゲート電極２１及び第１応力導入層２２を積層する。
次に、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチングなどを行い、ゲート絶縁膜２０、ゲート電極２１及び第１応力導入層２２をパターン加工する。
なお、図面上に明示されていないが、ゲート絶縁膜２０を形成する前に、半導体基板１０中に素子分離領域を形成し、イオン注入法にて不純物を導入してウェル領域を形成しておいてもよい。
ゲート絶縁膜２０は、例えば１〜３ｎｍ程度の１〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜により形成する。また、酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。さらに、各膜を積層にして用いることもできる。その形成方法は、熱酸化プロセス、化学気相成長法（ＣＶＤ法）、あるいは物理気相成長法（ＰＶＤ法）などを用いることができる。
ゲート電極２１は、例えばＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法あるいはＰＶＤ法により、５０〜１００ｎｍ程度の厚さを持つポリシリコン層、金属層、金属化合物層を堆積して形成する。
金属層や金属化合物層としては，窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、あるいはインジウム（Ｉｎ）などを用いることができる。
しきい値電圧や抵抗値の調整のために、これらの膜を積層してもよい。また、酸化アルミニウム（ＡｌＯ）あるいは酸化ランタン（ＬａＯ）などと前述の金属層や金属化合物層を積層にすることもできる。また、前述の金属層や金属化合物層により、チャネルの種類に応じて応力を印加することもできる。
第１応力導入層２２は、例えば窒化シリコンを３０〜１００ｎｍ程度の膜厚で用いることができる。ＮＴｒの場合は２．０ＧＰａ程度の圧縮応力を持った膜、ＰＴｒの場合は１．５ＧＰａ程度の引っ張り応力を持った膜を用いることができる。
次に、図２（ｂ）に示すように、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、ゲート絶縁膜２０、ゲート電極２１、第１応力導入層２２の側壁部のみにダミーサイドウォール絶縁膜２３を形成する。
ダミーサイドウォール絶縁膜２３の形成には、まず、例えば５０〜１５０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ（原料ガスにtetraethylorthosilicateを用いた酸化シリコン膜）、ＮＳＧ膜をＣＶＤ法などにより形成する。
その後、ドライエッチング法などにより全面にリセスエッチングする。この時、半導体基板１０に対して第１応力導入層２２とダミーサイドウォール絶縁膜２３の選択比を高くすることで，半導体基板１０を選択的にエッチングできる。
また、素子分離領域を形成している場合は、素子分離領域材料との選択比もできるだけ高くしておくことが望ましい。
上記により、半導体基板１０に５０〜１００ｎｍ程度の溝を形成する。
その後、半導体基板１０のエッチングした領域内へ選択的に第３応力導入層１１を形成する。第３応力導入層１１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて５０〜２００ｎｍ程度の膜厚で形成する。
さらに、第３応力導入層１１を形成する際には、ソースドレイン領域を形成することを目的として、不純物を導入しておいてもよい。例えば、ＮＴｒの場合にはｎ型不純物を導入し、ＰＴｒの場合にはそれぞれｐ型不純物を導入しておく。
次に、図２（ｃ）に示すように、ダミーサイドウォール絶縁膜２３をウェットエッチング法にて除去する。
次に、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、ゲート絶縁膜２０、ゲート電極２１、第１応力導入層２２の側壁部のみに第１サイドウォール絶縁膜２４を形成する。
第１サイドウォール絶縁膜２４の形成には、まず、例えば２〜１０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ、ＮＳＧ膜をＣＶＤ法などにより形成する。その後、ドライエッチング法などにより全面にリセスエッチングする。
本実施形態では第１サイドウォール絶縁膜２４を形成しているが、不要であれば形成しなくてもよい。また、ダミーサイドウォール絶縁膜２３を除去せずに、そのまま残して第１サイドウォール絶縁膜２４として用いてもよい。
その後、イオン注入法により不純物をイオン注入してエクステンション領域１２を形成する。
エクステンション領域１２は、ＮＴｒの場合にはそれぞれｎ型不純物を、ＰＴｒの場合にはｐ型不純物を導入して形成する。
さらに、場合によってはエクステンション領域１２と異なる導電型の不純物をエクステンション領域１２よりも深く注入してもよい。この場合、エクステンション領域１２の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
次に、図３（ａ）に示すように、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、第１サイドウォール絶縁膜２４の側壁部のみに第２サイドウォール絶縁膜２５を形成する。
第２サイドウォール絶縁膜２５の形成には、まず、例えば２０〜６０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ、ＮＳＧ膜をＣＶＤ法などにより形成する。その後、ドライエッチング法などにより全面にリセスエッチングする。
本実施形態では第２サイドウォール絶縁膜２５を単層構成で形成しているが、複数層を積層した構成としてもよい。
その後、イオン注入法により不純物をイオン注入してソースドレイン領域１３を形成する。
ソースドレイン領域１３は、エクステンション領域１２と同じ導電型の不純物にて形成する。
その後、エクステンション領域１２及びソースドレイン領域１３に注入された不純物をアニール処理により活性化する。この活性化アニール処理は、例えば１０００〜１１００℃度程度の急速熱処理（Rapid Thermal Annealing）により行う。
次に、サリサイドプロセス技術により、ソースドレイン領域１３の表面に高融点金属シリサイド層１４を形成する。これは、例えばＴｉ，Ｃｏ，Ｎｉ，Ｐｔまたはそれらの化合物により、２０〜７０ｎｍ程度の厚さで形成する。
次に、図３（ｂ）に示すように、例えばＣＶＤ法により基板全面に第２応力導入層２６と層間絶縁膜２７を形成する。
第２応力導入層２６としては、例えば窒化シリコンを２００〜３００ｎｍ程度の膜厚で形成し、チャネルの種類に応じて１．５〜２．０ＧＰａ程度の引っ張り応力や圧縮応力を持った膜を形成する。
また、層間絶縁膜２７としては，例えばＴＥＯＳやＮＳＧ膜などを用いることができる。さらに、場合によっては第２応力導入層２６のみを形成し、層間絶縁膜２７を形成しないこともある。
次に、図４（ａ）に示すように、第１応力導入層２２の上面部が露出するように、第２応力導入層２６と層間絶縁膜２７を除去する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法によりそれぞれの膜を研磨除去する。
これにより、第２応力導入層２６が第１応力導入層２２の両脇で切断された構造となる。
以上のようにして、図１に示す構成の本実施形態に係る半導体装置を製造できる。
以降の工程としては、例えば図４（ｂ）に示すように、基板全面に第２層間絶縁膜２８を堆積し、ソースドレイン領域及びゲート電極に達するコンタクトホールＣＨを開口し、プラグ２９を埋め込んで形成し、必要に応じて上層配線３０を形成する。
本発明の半導体装置の製造方法によれば、第１応力導入層と第２応力導入層を形成することにより印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
＜第２実施形態＞
［半導体装置の構造］
図５は本実施形態に係る半導体装置の模式断面図である。
実質的には第１実施形態と同様の構成であるが、以下の点が異なる。
第１実施形態の半導体装置におけるゲート絶縁膜２０、ゲート電極２１及び第１応力導入層２２が除去されてゲート電極用溝ＴＲが形成されており、ゲート電極用溝ＴＲ内にゲート絶縁膜３１、ゲート電極３２及び第１応力導入層３３が埋め込まれている。
ゲート絶縁膜３１は、ゲート電極用溝ＴＲの底面とゲート電極用溝ＴＲの途中の深さまでの側面を被覆して形成されており、ゲート電極３２はゲート絶縁膜３１が形成された深さまで形成されている。
ゲート電極３２の上層において、ゲート電極用溝ＴＲを埋め込んで、第１応力導入層３３が形成されている。
本実施形態の半導体装置によれば、チャネル形成領域に異なる応力を印加する第１および第２応力導入層を用い、印加する応力の組み合わせを調整することで、従来例よりもキャリア移動度を向上させることができる。
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法について、図６〜９を参照して説明する。
まず、図６（ａ）に示すように、例えば半導体基板１０上にダミーゲート絶縁膜２０ａ、ダミーゲート電極２１ａ及びハードマスクとなるオフセット膜２２ａを積層する。
次に、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジストパターンを形成し、そのレジストパターンをマスクとしてドライエッチングなどを行う。これにより、ダミーゲート絶縁膜２０ａ、ダミーゲート電極２１ａ及びオフセット膜２２ａをパターン加工する。そのレジストパターンをマスクとしてオフセット膜２２ａのパターン加工を行い、オフセット膜２２ａをハードマスクとしてダミーゲート絶縁膜２０ａとダミーゲート電極２１ａをパターン加工してもよい。
なお、図面上に明示されていないが、ダミーゲート絶縁膜２０ａを形成する前に、半導体基板１０中に素子分離領域を形成し、イオン注入法にて不純物を導入してウェル領域を形成しておいてもよい。
ダミーゲート絶縁膜２０ａは、例えば１〜３ｎｍ程度の例えば１〜３ｎｍ程度の酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。その形成方法は、熱酸化プロセス、化学気相成長法（ＣＶＤ法）、あるいは物理気相成長法（ＰＶＤ法）などを用いることができる。
ダミーゲート電極２１ａは、例えばＣＶＤ法あるいはＰＶＤ法により、３０〜１００ｎｍ程度の厚さを持つポリシリコン層を堆積して形成する。
オフセット膜２２ａは、例えばＣＶＤ法により酸化シリコンを３０〜１００ｎｍ程度の膜厚で形成することができる。
次に、図６（ｂ）に示すように、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、ダミーゲート絶縁膜２０ａ、ダミーゲート電極２１ａ、オフセット膜２２ａの側壁部のみにダミーサイドウォール絶縁膜２３を形成する。
ダミーサイドウォール絶縁膜２３の形成には、まず、例えば５０〜１５０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ（原料ガスにtetraethylorthosilicateを用いた酸化シリコン膜）、ＮＳＧ膜をＣＶＤ法などにより形成する。
その後、ドライエッチング法などにより全面にリセスエッチングする。この時、半導体基板１０に対してオフセット膜２２ａとダミーサイドウォール絶縁膜２３の選択比を高くすることで、半導体基板１０を選択的にエッチングできる。
また、素子分離領域を形成している場合は、素子分離領域材料との選択比もできるだけ高くしておくことが望ましい。
上記により、半導体基板１０に５０〜１００ｎｍ程度の溝を形成する。
その後、半導体基板１０のエッチングした領域内へ選択的に第３応力導入層１１を形成する。第３応力導入層１１は、例えば、圧縮応力を導入する際にはシリコンゲルマニウム（ＳｉＧｅ）、引っ張り応力を導入する際には炭化シリコン（ＳｉＣ）を選択エピタキシャル成長法にて５０〜２００ｎｍ程度の膜厚で形成する。
さらに、第３応力導入層１１を形成する際には、ソースドレイン領域を形成することを目的として、不純物を導入しておいてもよい。例えば、ＮＴｒの場合にはｎ型不純物を導入し、ＰＴｒの場合にはそれぞれｐ型不純物を導入しておく。
次に、図６（ｃ）に示すように、ダミーサイドウォール絶縁膜２３をウェットエッチング法にて除去する。
次に、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、ダミーゲート絶縁膜２０ａ、ダミーゲート電極２１ａ、オフセット膜２２ａの側壁部のみに第１サイドウォール絶縁膜２４を形成する。
第１サイドウォール絶縁膜２４の形成には、まず、例えば２〜１０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ、ＮＳＧ膜をＣＶＤ法などにより形成する。その後、ドライエッチング法などにより全面にリセスエッチングする。
本実施形態では第１サイドウォール絶縁膜２４を形成しているが、不要であれば形成しなくてもよい。また、ダミーサイドウォール絶縁膜２３を除去せずに、そのまま残して第１サイドウォール絶縁膜２４として用いてもよい。
その後、イオン注入法により不純物をイオン注入してエクステンション領域１２を形成する。
エクステンション領域１２は、ＮＴｒの場合にはそれぞれｎ型不純物を、ＰＴｒの場合にはｐ型不純物を導入して形成する。
さらに、場合によってはエクステンション領域１２と異なる導電型の不純物をエクステンション領域１２よりも深く注入してもよい。この場合、エクステンション領域１２の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
次に、図７（ａ）に示すように、絶縁膜を基板全面に形成した後、ドライエッチング法などによりリセスエッチングして、第１サイドウォール絶縁膜２４の側壁部のみに第２サイドウォール絶縁膜２５を形成する。
第２サイドウォール絶縁膜２５の形成には、まず、例えば２０〜６０ｎｍ程度の窒化シリコン膜、酸化シリコン、ＴＥＯＳ、ＮＳＧ膜をＣＶＤ法などにより形成する。その後、ドライエッチング法などにより全面にリセスエッチングする。
本実施形態では第２サイドウォール絶縁膜２５を単層構成で形成しているが、複数層を積層した構成としてもよい。
その後、イオン注入法により不純物をイオン注入してソースドレイン領域１３を形成する。
ソースドレイン領域１３は、エクステンション領域１２と同じ導電型の不純物にて形成する。
その後、エクステンション領域１２及びソースドレイン領域１３に注入された不純物をアニール処理により活性化する。この活性化アニール処理は、例えば１０００〜１１００℃度程度の急速熱処理（Rapid Thermal Annealing）により行う。
次に、サリサイドプロセス技術により、ソースドレイン領域１３の表面に高融点金属シリサイド層１４を形成する。これは、例えばＴｉ，Ｃｏ，Ｎｉ，Ｐｔまたはそれらの化合物により、２０〜７０ｎｍ程度の厚さで形成する。
次に、図７（ｂ）に示すように、例えばＣＶＤ法により基板全面に第２応力導入層２６と層間絶縁膜２７を形成する。
第２応力導入層２６としては、例えば窒化シリコンを２００〜３００ｎｍ程度の膜厚で形成し、チャネルの種類に応じて１．５〜２．０ＧＰａ程度の引っ張り応力や圧縮応力を持った膜を形成する。
また、層間絶縁膜２７としては，例えばＴＥＯＳやＮＳＧ膜などを用いることができる。さらに、場合によっては第２応力導入層２６のみを形成し、層間絶縁膜２７を形成しないこともある。
次に、図８（ａ）に示すように、オフセット膜２２ａの上面部が露出するように、第２応力導入層２６と層間絶縁膜２７を除去する。例えば、ＣＭＰ（Chemical Mechanical Polishing）法によりそれぞれの膜を研磨除去する。
これにより、第２応力導入層２６がオフセット膜２２ａの両脇で切断された構造となる。
次に、図８（ｂ）に示すように、オフセット膜２２ａ、ダミーゲート電極２１ａ及びダミーゲート絶縁膜２０ａを除去して、ゲート電極用溝ＴＲを形成する。
ダミーゲート電極２１ａは，例えばドライエッチング法を用いて選択的に除去する。また、オフセット膜２２ａとダミーゲート絶縁膜２０ａは、例えばドライエッチング法やウェットエッチング法を用いて選択的に除去する。
次に、図８（ｃ）に示すように、ゲート電極用溝ＴＲの内部にゲート絶縁膜３１とゲート電極３２を形成するための材料を半導体基板１０上全面に堆積する。
ここで、ゲート絶縁膜３１には、１〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜により形成する。また、酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。さらに、各膜を積層にして用いることもできる。その形成方法は、ＡＬＤ法あるいはＣＶＤ法などを用いることができる。
ゲート電極３２は、例えばＣＶＤ法、ＡＬＤ法あるいはＰＶＤ法により、５０〜１００ｎｍ程度の厚さを持つポリシリコン層、金属層、金属化合物層を堆積して形成する。
金属層や金属化合物層としては，窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、あるいはインジウム（Ｉｎ）などを用いることができる。その形成方法は、ＡＬＤ法あるいはＰＶＤ法などを用いることができる。
しきい値電圧や抵抗値の調整のために、これらの膜を積層してもよい。また、酸化アルミニウム（ＡｌＯ）あるいは酸化ランタン（ＬａＯ）などと前述の金属層や金属化合物層を積層にすることもできる。また、前述の金属層や金属化合物層により、チャネルの種類に応じて応力を印加することもできる。
次に、図９（ａ）に示すように、第２応力導入層２６の上部にあるゲート絶縁膜３１とゲート電極３２の材料をＣＭＰ法あるいはドライエッチング法を用いて除去する。
これにより、ゲート電極用溝ＴＲ内部のみにゲート絶縁膜３１とゲート電極３２が残る構造となる。
次に、図９（ｂ）に示すように、例えばゲート電極用溝ＴＲ内のゲート絶縁膜３１とゲート電極３２をドライエッチング法を用いて選択的にゲート電極用溝ＴＲの深さの半分程度のところまで除去する。
このとき、第２応力導入層２６、第１サイドウォール絶縁膜２４及び第２サイドウォール絶縁膜２５と、ゲート絶縁膜３１およびゲート電極３２との選択比を高めておく必要がある。
次に、図９（ｃ）に示すように、ゲート電極用溝ＴＲ内部のゲート電極３２と第２応力導入層２６の上部を覆うように、第１応力導入層３３を堆積する。
第１応力導入層３３には、例えば窒化シリコンを５０〜１５０ｎｍ程度の膜厚で、チャネル種類に応じて１．５〜２．０ＧＰａ程度の引っ張り応力や圧縮応力を持った膜を形成し、第２応力導入層２６と異なる応力を印加する膜とする。
次に、第２応力導入層２６の上部にある第１応力導入層３３をＣＭＰ法を用いて除去する。
なお、本実形態で示した各材料の膜厚や応力は、形成するトランジスタ特性や半導体基板へ導入する応力に応じて調整する必要があるため、これに限定されるものではない。
以上のようにして、図５に示す構成の本実施形態に係る半導体装置を製造できる。
上記の製造方法では、ダミーゲート絶縁膜を除去して、改めてゲート絶縁膜を形成しているが、これに限らず、除去せずにそのまま用いるようにしてもよい。
以降の工程としては、例えば、基板全面に第２層間絶縁膜を堆積し、ソースドレイン領域及びゲート電極に達するコンタクトホールを開口し、プラグを埋め込んで形成し、必要に応じて上層配線を形成する。
本発明の半導体装置の製造方法によれば、第１応力導入層と第２応力導入層を形成することにより印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
＜第１変形例＞
図１０は本変形例に係る半導体装置の模式断面図である。
実質的には第２実施形態と同様の構成であるが、ゲート電極が全て高融点金属シリサイドにより形成されたゲート電極３２ｓからなることが異なる。
本変形例に係る半導体装置の製造方法は、図９（ｂ）まで第２実施形態と同様に形成した後、ゲート電極３２を全てシリサイド化する。
以降は第２実施形態と同様にして形成できる。
＜第２変形例＞
図１１は本変形例に係る半導体装置の模式断面図である。
実質的には第１実施形態と同様の構成であるが、ゲート電極が全て高融点金属シリサイドにより形成されたゲート電極２１ｓからなることが異なる。
本変形例に係る半導体装置の製造方法は、図８（ａ）まで第２実施形態と同様に形成した後、オフセット膜２２ａを除去し、ダミーゲート電極をシリサイド化する。
得られたシリサイド化したダミーゲート電極２１ａをそのままゲート電極として用いる。また、ダミーゲート絶縁膜をそのままゲート絶縁膜として用いる。
以降は第２実施形態と同様にして形成できる。
＜第３実施形態＞
［半導体装置の構造］
図１２（ａ）は本実施形態に係る半導体装置の平面図であり、図１２（ｂ）は図１２（ａ）中のＡ−Ａ’における模式断面図であり、図１２（ｃ）は図１２（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板４０上に埋め込み絶縁膜４１が形成されており、埋め込み絶縁膜４１の上部にフィン型のチャネル形成領域を有する半導体領域４２とハードマスク４３が形成されている。
例えば，半導体基板４０はシリコン基板であり、埋め込み絶縁膜４１は５０〜１００ｎｍ程度の酸化シリコンが用いられる。
また、フィン型の半導体領域４２とハードマスク４３は、３０〜８０ｎｍ程度の膜厚のシリコン、５０ｎｍの膜厚の窒化シリコンが用いられる。
フィン型の半導体領域４２は、半導体基板４０の主面から突出した凸状の半導体領域であり、チャネル形成領域が半導体領域４２に形成されている。
ここでは、フィン型の半導体領域４２が埋め込み絶縁膜４１の上部に配置されているが、埋め込み絶縁膜４１が形成されておらず、半導体基板４０とフィン型の半導体領域４２が直接つながった構造を用いてもよい。
埋め込み絶縁膜４１、フィン型の半導体領域４２およびハードマスク４３を覆うように、ゲート絶縁膜４５とゲート電極４６が形成されている。
ゲート絶縁膜４５は、１〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜により形成する。また、酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。さらに、各膜を積層にして用いることもできる。
フィン型のチャネル形成領域をダブルゲート電極で挟み込んだ構成である。
ゲート電極４６は、例えばポリシリコン層、金属層、金属化合物層を用いて形成されている。
金属層や金属化合物層としては，窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、あるいはインジウム（Ｉｎ）などを用いることができる。
しきい値電圧や抵抗値の調整のために、これらの膜を積層してもよい。また、酸化アルミニウム（ＡｌＯ）あるいは酸化ランタン（ＬａＯ）などと前述の金属層や金属化合物層を積層にすることもできる。また、前述の金属層や金属化合物層により、チャネルの種類に応じて応力を印加することもできる。
また、フィン型の半導体領域４２が形成されていない領域にある埋め込み絶縁膜４１の上面がフィン型の半導体領域４２の底面よりも低く形成されている。
このため、フィン型の半導体領域４２の側壁面がゲート絶縁膜４５とゲート電極４６で完全に覆われる構造となっている。
ゲート電極４６の上部には、第１応力導入層４７が形成されている。第１応力導入層４７としては、例えば３０〜１００ｎｍ程度膜厚の窒化シリコンが用いられる。フィン型のＭＯＳＦＥＴのチャネル種類に応じて、１．０ＧＰａ程度の圧縮応力または１．５ＧＰａ程度の引っ張り応力を持った膜を用いることができる。
ゲート絶縁膜４５、ゲート電極４６及び第１応力導入層４７の側壁部には，サイドウォール絶縁膜５０，５１が形成されている。
サイドウォール絶縁膜５０，５１は、例えば酸化シリコンや窒化シリコン膜等などを単層あるいは複数層を積層して用いることができ、２０〜１００ｎｍ程度の膜厚で形成されている。
また、ゲート容量を低減するために、配線絶縁膜等に用いられるいわゆる低誘電率（Ｌｏｗ−ｋ）膜を用いることもできる。
サイドウォール絶縁膜５０，５１の側面には、第２応力導入層５４が形成されており、第２応力導入層５４の上面部は、第１応力導入層４７の上面部と同じ高さなっている。
さらに、第２応力導入層５４はサイドウォール絶縁膜５０の両端で分離された構造になっている。より具体的には、第２応力導入層５４は第１応力導入層４７の上部領域には形成されておらず、第１応力導入層４７とゲート電極４６の両側部に第２応力導入層５４が形成されている。
本実施形態の半導体装置のＭＯＳＦＥＴは、フィン型のＭＯＳＦＥＴである。
ここで、本実施形態の半導体装置によれば、チャネル形成領域に異なる応力を印加する第１および第２応力導入層を用い、印加する応力の組み合わせを調整することで、従来例よりもキャリア移動度を向上させることができる。
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法について、図１３〜２１を参照して説明する。
図１３（ａ）は本実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図１３（ｂ）は図１３（ａ）中のＡ−Ａ’における模式断面図であり、図１３（ｃ）は図１３（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板４０、埋め込み絶縁膜４１および半導体領域４２の３層構造を持ったＳＯＩ（Silicon On Insulator）基板上に、ハードマスク４３を堆積する。その後、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジスト膜４４を形成する。
次に、レジスト膜４４をマスクとしてドライエッチング法などによるエッチングを行い、ハードマスク４３をパターンエッチングする。
このとき，例えば半導体基板４０はシリコン基板、埋め込み絶縁膜４１は５０〜１００ｎｍ程度の酸化シリコンを用いる。
また、半導体領域４２としては、３０〜８０ｎｍのシリコン層を用いる。また、ハードマスク４３には、例えば５０ｎｍ程度の膜厚の窒化シリコンを用いる。
図１４（ａ）は図１３の次の工程を示す平面図であり、図１４（ｂ）は図１４（ａ）中のＡ−Ａ’における模式断面図であり、図１４（ｃ）は図１４（ａ）中のＢ−Ｂ’における模式断面図である。
レジスト膜４４を削除した後、ハードマスク４３を用いて半導体領域４２をドライエッチング処理によりエッチングする。
このとき、埋め込み絶縁膜４１の一部も同時にエッチングしておくことで、フィン型の半導体領域４２の端部で埋め込み絶縁膜４１が凹んだ構造にしておく。
上記により、フィン型の半導体領域４２は、半導体基板４０の主面から突出した凸状の形状となる。
本実施形態では、ＳＯＩ基板を用いてフィン型の半導体領域４２を形成しているが、ＳＯＩ基板を用いない方法もある。例えば、半導体基板４０上にハードマスク４３及びレジスト膜４４を形成し、直接フィン型の半導体領域を形成する。半導体基板４０上の全面にハードマスク４３の上面と同じかそれよりも高くなる膜厚で酸化シリコンなどの絶縁膜を堆積する。その後、ＣＭＰ法を用いてハードマスク４３の上面まで絶縁膜を除去した後、ドライエッチング法を用いて選択的に絶縁膜をエッチングすることで、半導体基板４０上でフィン型の半導体領域が形成されていない領域のみ酸化シリコン膜を形成することが可能となる。
図１５（ａ）は図１４の次の工程を示す平面図であり、図１５（ｂ）は図１５（ａ）中のＡ−Ａ’における模式断面図であり、図１５（ｃ）は図１５（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板４０上の全面に、ゲート絶縁膜４５とゲート電極４６を堆積して形成する。
ここで、ゲート絶縁膜４５には、１〜３ｎｍ程度の酸化ハフニウム（ＨｆＯ２）、酸化アルミニウムハフニウム（ＨｆＡｌＯ２）、酸化シリコンハフニウム（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）などのいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜により形成する。また、酸化シリコン（ＳｉＯ２）および酸窒化シリコン（ＳｉＯＮ）などを用いることができる。さらに、各膜を積層にして用いることもできる。その形成方法は、ＡＬＤ法あるいはＣＶＤ法などを用いることができる。
ゲート電極４６は、例えばＣＶＤ法、ＡＬＤ法あるいはＰＶＤ法により、５０〜１００ｎｍ程度の厚さを持つポリシリコン層、金属層、金属化合物層を堆積して形成する。
金属層や金属化合物層としては，窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタンシリコン（ＴｉＳｉ）、ニッケル（Ｎｉ）、ニッケルシリコン（ＮｉＳｉ）、ハフニウム（Ｈｆ）、ハフニウムシリコン（ＨｆＳｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、コバルト（Ｃｏ）、コバルトシリコン（ＣｏＳｉ）、ルテニウム（Ｒｕ）、あるいはインジウム（Ｉｎ）などを用いることができる。その形成方法は、ＡＬＤ法あるいはＰＶＤ法などを用いることができる。
しきい値電圧や抵抗値の調整のために、これらの膜を積層してもよい。また、酸化アルミニウム（ＡｌＯ）あるいは酸化ランタン（ＬａＯ）などと前述の金属層や金属化合物層を積層にすることもできる。また、前述の金属層や金属化合物層により、チャネルの種類に応じて応力を印加することもできる。
図１６（ａ）は図１５の次の工程を示す平面図であり、図１６（ｂ）は図１６（ａ）中のＡ−Ａ’における模式断面図であり、図１６（ｃ）は図１６（ａ）中のＢ−Ｂ’における模式断面図である。
ゲート電極４６の上面からＣＭＰ処理を行ってゲート電極４６を所定の膜厚に加工する。
次に、ゲート電極４６上に第１応力導入層４７を形成した後、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジスト膜４８を形成する。
レジスト膜４８をマスクとしてドライエッチング法などのエッチング処理を行うことで、第１応力導入層４７をエッチングする。
ここで，第１応力導入膜４７は、例えば３０〜１００ｎｍ程度の膜厚の窒化シリコンを用いることができる。
フィン型のＭＯＳＦＥＴのチャネルの種類に応じて、２．０ＧＰａ程度の圧縮応力または１．５ＧＰａ程度の引っ張り応力を持った膜を用いることができる。
図１７（ａ）は図１６の次の工程を示す平面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’における模式断面図であり、図１７（ｃ）は図１７（ａ）中のＢ−Ｂ’における模式断面図である。
レジスト膜４８を除去した後、第１応力導入層４７をマスクとしてドライエッチング法などによりエッチング処理を行い、ゲート電極４６とゲート絶縁膜４５をエッチングする。
また、本実施形態とは異なり、レジスト膜４８を残したまま、レジスト膜４８を第１応力導入層４７とゲート電極４６及びゲート絶縁膜４５のエッチングのマスクとして用いてもよい。
図１８（ａ）は図１７の次の工程を示す平面図であり、図１８（ｂ）は図１８（ａ）のＡ−Ａ’における模式断面図であり、図１８（ｃ）は図１８（ａ）中のＢ−Ｂ’における模式断面図である。
フィン型の半導体領域４２内にイオン注入法を用いてエクステンション領域４９を形成する。
エクステンション領域４９は、ＮＴｒの場合にはそれぞれｎ型不純物、ＰＴｒの場合にはｐ型不純物を導入する。
さらに、場合によってはエクステンション領域４９と異なる導電型の不純物をエクステンション領域４９よりも深く注入してもよい。この場合、エクステンション領域４９の深さ方向の不純物プロファイルをさらに急峻にすることもできる。
図１９（ａ）は図１８の次の工程を示す平面図であり、図１９（ｂ）は図１９（ａ）のＡ−Ａ’における模式断面図であり、図１９（ｃ）は図１９（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板上の全面に絶縁膜を形成後、ドライエッチング法を用いてリセスエッチングして、ゲート絶縁膜４５、ゲート電極４６と第１応力導入層４７の側壁にサイドウォール絶縁膜５０，５１を形成する。
サイドウォール絶縁膜５０，５１は、例えば２０〜１００ｎｍ程度の厚さで窒化シリコン膜、ＴＥＯＳ、ＮＳＧ膜及び酸化シリコンをＣＶＤ法などによりにて形成することができる。
本実施形態では、サイドウォール絶縁膜５０，５１は１層で形成されているが、複数の膜を積層して形成することもできる。
その後、エクステンション領域４９に接続するように、ソースドレイン領域５２を埋め込み絶縁膜４１の上面付近までの深さでイオン注入法を用いて形成する。
ソースドレイン領域５２は、エクステンション領域４９と同型の不純物にて形成する。
その後、エクステンション領域４９、ソースドレイン領域５２に注入された不純物をアニールにて活性化する。この活性化アニールは、例えば１０００〜１１００℃程度の急速熱処理（Rapid Thermal Annealing）により行う。
次に、サリサイドプロセス技術により、ソースドレイン領域５２の表面に高融点金属シリサイド層５３を形成する。これは、例えばＴｉ，Ｃｏ，Ｎｉ，Ｐｔまたはそれらの化合物により、２０〜７０ｎｍ程度の厚さで形成する。
図２０（ａ）は図１９の次の工程を示す平面図であり、図２０（ｂ）は図２０（ａ）のＡ−Ａ’における模式断面図であり、図２０（ｃ）は図２０（ａ）中のＢ−Ｂ’における模式断面図である。
例えばＣＶＤ法により基板全面に第２応力導入層５４を形成する。第２応力導入層５４は、例えば窒化シリコンを２００〜３００ｎｍ程度の膜厚で、フィン型のＭＯＳＦＥＴのチャネルの種類に応じて、１．５〜２．０ＧＰａ程度の引っ張り応力や圧縮応力を持った膜を形成する。
また、第１応力導入層４７とは異なる応力を持った膜を形成する。
図２１（ａ）は図２０の次の工程を示す平面図であり、図２１（ｂ）は図２１（ａ）のＡ−Ａ’における模式断面図であり、図２１（ｃ）は図２１（ａ）中のＢ−Ｂ’における模式断面図である。
第１応力導入層４７の上面部が露出するように、例えばＣＭＰ法により第２応力導入層５４を除去する。
これにより、第２応力導入層５４が第１応力導入層４７の両脇で切断された構造となる。
以上のようにして、図１２に示す構成の本実施形態に係る半導体装置を製造できる。
以降の工程としては、例えば、基板全面に層間絶縁膜を堆積し、ソースドレイン領域及びゲート電極に達するコンタクトホールを開口し、プラグを埋め込んで形成し、必要に応じて上層配線を形成する。
本発明の半導体装置の製造方法によれば、第１応力導入層と第２応力導入層を形成することにより印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
＜第４実施形態＞
［半導体装置の構造］
図２２（ａ）は本実施形態に係る半導体装置の平面図であり、図２２（ｂ）は図２２（ａ）中のＡ−Ａ’における模式断面図であり、図２２（ｃ）は図２２（ａ）中のＢ−Ｂ’における模式断面図である。
実質的には第３実施形態と同様の構成であるが、以下の点が異なる。
第３実施形態の半導体装置におけるハードマスク４３が除去されている。このため、フィン型のチャネル形成領域をトリプルゲート電極で挟み込んだ構成となっている。
本実施形態の半導体装置のＭＯＳＦＥＴは、フィン型のＭＯＳＦＥＴである。
ここで、本実施形態の半導体装置によれば、チャネル形成領域に異なる応力を印加する第１および第２応力導入層を用い、印加する応力の組み合わせを調整することで、従来例よりもキャリア移動度を向上させることができる。
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法について、図２３〜３０を参照して説明する。
図２３（ａ）は本実施形態に係る半導体装置の製造方法の製造工程を示す平面図であり、図２３（ｂ）は図２３（ａ）中のＡ−Ａ’における模式断面図であり、図２３（ｃ）は図２３（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板４０、埋め込み絶縁膜４１および半導体領域４２の３層構造を持ったＳＯＩ（Silicon On Insulator）基板上に、ハードマスク４３を堆積する。その後、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジスト膜４４を形成する。
次に、レジスト膜４４をマスクとしてドライエッチング法などによるエッチングを行い、ハードマスク４３をパターンエッチングする。
このとき，例えば半導体基板４０はシリコン基板、埋め込み絶縁膜４１は５０〜１００ｎｍ程度の酸化シリコンを用いる。
また、半導体領域４２としては、３０〜８０ｎｍのシリコン層を用いる。また、ハードマスク４３には、例えば５０ｎｍ程度の膜厚の窒化シリコンを用いる。
図２４（ａ）は図２３の次の工程を示す平面図であり、図２４（ｂ）は図２４（ａ）中のＡ−Ａ’における模式断面図であり、図２４（ｃ）は図２４（ａ）中のＢ−Ｂ’における模式断面図である。
レジスト膜４４を削除した後、ハードマスク４３を用いて半導体領域４２をドライエッチング処理によりエッチングする。
このとき、埋め込み絶縁膜４１の一部も同時にエッチングしておくことで、フィン型の半導体領域４２の端部で埋め込み絶縁膜４１が凹んだ構造にしておく。
上記により、フィン型の半導体領域４２は、半導体基板４０の主面から突出した凸状の形状となる。
さらに、ハードマスク４３をドライエッチングまたはウェットエッチング処理によりエッチングする。
図２５（ａ）は図２４の次の工程を示す平面図であり、図２５（ｂ）は図２５（ａ）中のＡ−Ａ’における模式断面図であり、図２５（ｃ）は図２５（ａ）中のＢ−Ｂ’における模式断面図である。
半導体基板４０上の全面に、ゲート絶縁膜４５とゲート電極４６を堆積して形成する。
図２６（ａ）は図２５の次の工程を示す平面図であり、図２６（ｂ）は図２６（ａ）中のＡ−Ａ’における模式断面図であり、図２６（ｃ）は図２６（ａ）中のＢ−Ｂ’における模式断面図である。
ゲート電極４６の上面からＣＭＰ処理を行ってゲート電極４６を所定の膜厚に加工する。
次に、ゲート電極４６上に第１応力導入層４７を形成した後、フォトリソグラフィー技術や電子線リソグラフィー技術を用いてレジスト膜４８を形成する。
レジスト膜４８をマスクとしてドライエッチング法などのエッチング処理を行うことで、第１応力導入層４７をエッチングする。
図２７（ａ）は図２６の次の工程を示す平面図であり、図２７（ｂ）は図２７（ａ）のＡ−Ａ’における模式断面図であり、図２７（ｃ）は図２７（ａ）中のＢ−Ｂ’における模式断面図である。
レジスト膜４８を除去した後、第１応力導入層４７をマスクとしてドライエッチング法などによりエッチング処理を行い、ゲート電極４６とゲート絶縁膜４５をエッチングする。
図２８（ａ）は図２７の次の工程を示す平面図であり、図２８（ｂ）は図２８（ａ）のＡ−Ａ’における模式断面図であり、図２８（ｃ）は図２８（ａ）中のＢ−Ｂ’における模式断面図である。
フィン型の半導体領域４２内にイオン注入法を用いてエクステンション領域４９を形成する。次に、ゲート絶縁膜４５、ゲート電極４６と第１応力導入層４７の側壁にサイドウォール絶縁膜５０，５１を形成する。
その後、エクステンション領域４９に接続するように、ソースドレイン領域５２を埋め込み絶縁膜４１の上面付近までの深さでイオン注入法を用いて形成する。
次に、サリサイドプロセス技術により、ソースドレイン領域５２の表面に高融点金属シリサイド層５３を形成する。
図２９（ａ）は図２８の次の工程を示す平面図であり、図２９（ｂ）は図２９（ａ）のＡ−Ａ’における模式断面図であり、図２９（ｃ）は図２９（ａ）中のＢ−Ｂ’における模式断面図である。
例えばＣＶＤ法により基板全面に第２応力導入層５４を形成する。
図３０（ａ）は図２９の次の工程を示す平面図であり、図３０（ｂ）は図３０（ａ）のＡ−Ａ’における模式断面図であり、図３０（ｃ）は図３０（ａ）中のＢ−Ｂ’における模式断面図である。
第１応力導入層４７の上面部が露出するように、例えばＣＭＰ法により第２応力導入層５４を除去する。
これにより、第２応力導入層５４が第１応力導入層４７の両脇で切断された構造となる。
以上のようにして、図２２に示す構成の本実施形態に係る半導体装置を製造できる。
以降の工程としては、例えば、基板全面に層間絶縁膜を堆積し、ソースドレイン領域及びゲート電極に達するコンタクトホールを開口し、プラグを埋め込んで形成し、必要に応じて上層配線を形成する。
本発明の半導体装置の製造方法によれば、第１応力導入層と第２応力導入層を形成することにより印加する応力の組み合わせを調整して従来例よりもキャリア移動度を向上させることができる。
本実施形態の半導体装置及びその製造方法では、ゲート電極上に第１応力導入層を配置して、半導体基板上でゲート電極と第１応力導入層が形成されていない領域に第２応力導入層を形成する。
これにより、第２応力導入層がゲート電極端で切断された構造となる。このため、ゲート電極端部の半導体基板内へ効果的に応力を印加することができる。
また、第２応力導入層が切断された構造になっているため、ゲート電極材料の薄膜化を行っても、第１応力導入層の膜厚を調整することで第２応力導入層の膜厚を厚くすることができる。これにより、第２応力導入層からチャネル形成領域に印加される応力の緩和を防ぐことができる。
さらに，第１応力導入層と第２応力導入層で異なる応力を有する材料を用いることにより、ゲート電極のゲート長方向（longitudinal方向）と基板に垂直な方向（vertical方向）に異なる応力を印加することができる。
これにより、ＦＥＴ構造、チャネルの種類、基板の面方位、チャネル方向に最適な応力印加が可能となり、キャリア移動度の向上効果を高めることができる。
本発明は上記の説明に限定されない。
例えば、実施形態においてはＮＴｒまたはＰＴｒを有する半導体装置を説明しているが、これに限らず、両者を有するＣＭＯＳ構成であってもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１０…半導体基板、１１…第３応力導入層、１２…エクステンション領域、１３…ソースドレイン領域、１４…高融点金属シリサイド層、２０…ゲート絶縁膜、２０ａ…ダミーゲート絶縁膜、２１…ゲート電極、２１ａ…ダミーゲート電極、２２…第１応力導入層、２２ａ…オフセット膜、２３…ダミーサイドウォール絶縁膜、２４…第１サイドウォール絶縁膜、２５…第２サイドウォール絶縁膜、２６…第２応力導入層、２７…第１層間絶縁膜、２８…第２層間絶縁膜、２９…プラグ、３０…上層配線、３１…ゲート絶縁膜、３２…ゲート電極、３３…第１応力導入層、４０…半導体基板、４１…埋め込み絶縁膜、４２…半導体領域、４３…ハードマスク、４４…レジスト膜、４５…ゲート絶縁膜、４６…ゲート電極、４７…第１応力導入層、４８…レジスト膜、４９…エクステンション領域、５０，５１…サイドウォール絶縁膜、５２…ソースドレイン領域、５３…高融点金属シリサイド層、５４…第２応力導入層、ＴＲ…ゲート電極用溝

Claims (11)

  1. チャネル形成領域を有する半導体基板と、
    前記チャネル形成領域において前記半導体基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上層に形成されたゲート電極と、
    前記ゲート電極の上層に形成され、前記チャネル形成領域に応力を導入する第１応力導入層と、
    前記ゲート電極及び前記第１応力導入層の両側部における前記半導体基板の表層部に形成されたソースドレイン領域と、
    少なくとも前記第１応力導入層の領域を除き、前記ソースドレイン領域の上層に形成され、前記チャネル形成領域に前記第１応力導入層と異なる応力を導入する第２応力導入層と
    を有する電界効果トランジスタを有し、
    前記チャネル形成領域が前記半導体基板の主面から突出した凸状の半導体領域に形成されており、前記電界効果トランジスタがフィン型の電界効果トランジスタである
    半導体装置。
  2. 前記第１応力導入層の上面と前記第２応力導入層の上面が同じ高さに形成されている
    請求項１に記載の半導体装置。
  3. 前記ゲート電極と前記ゲート絶縁膜が前記半導体領域の対向する２つの側面を被覆するように形成されている
    請求項１または２に記載の半導体装置。
  4. 前記ゲート電極と前記ゲート絶縁膜が前記半導体領域の対抗する２つ側面及び上面の３面を被覆するように形成されている
    請求項１または２に記載の半導体装置。
  5. 前記第１応力導入層が前記チャネル形成領域に圧縮応力を導入し、前記第２応力導入層が前記チャネル形成領域に引っ張り応力を導入する
    請求項１〜４のいずれかに記載の半導体装置。
  6. 前記第１応力導入層が前記チャネル形成領域に引っ張り応力を導入し、前記第２応力導入層が前記チャネル形成領域に圧縮応力を導入する
    請求項１〜４のいずれかに記載の半導体装置。
  7. 前記第１応力導入層は、前記電界効果トランジスタがｎチャネル電界効果トランジスタの場合は圧縮応力を持った膜、前記電界効果トランジスタがｐチャネル電界効果トランジスタの場合は引っ張り応力を持った膜であり、
    前記第２応力導入層は、前記電界効果トランジスタがｎチャネル電界効果トランジスの場合は引っ張り応力を持った膜、前記電界効果トランジスタがｐチャネル電界効果トランジスタの場合は圧縮応力を持った膜である
    請求項１〜４のいずれかに記載の半導体装置。
  8. 前記半導体領域が絶縁膜を介して前記半導体基板から分離して形成されている
    請求項１〜７のいずれかに記載の半導体装置。
  9. 前記半導体領域が前記半導体基板に接続して形成されている
    請求項１〜７のいずれかに記載の半導体装置。
  10. チャネル形成領域を有する半導体基板の前記チャネル形成領域において前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上層にゲート電極を形成する工程と、
    前記ゲート電極の上層に、前記チャネル形成領域に応力を導入する第１応力導入層を形成する工程と、
    前記ゲート電極及び前記第１応力導入層の両側部における前記半導体基板の表層部にソースドレイン領域を形成する工程と、
    少なくとも前記第１応力導入層の領域を除き、前記ソースドレイン領域の上層に、前記チャネル形成領域に前記第１応力導入層と異なる応力を導入する第２応力導入層を形成する工程と
    を有し、電界効果トランジスタを形成し、
    前記チャネル形成領域を有する半導体基板として前記チャネル形成領域が前記半導体基板の主面から突出した凸状の半導体領域と用い、前記電界効果トランジスタとしてフィン型の電界効果トランジスタを形成する
    半導体装置の製造方法。
  11. 前記第２応力導入層を形成する工程の後に、前記第１応力導入層の上面と前記第２応力導入層の上面が同じ高さとなるように少なくとも前記第１応力導入層または前記第２応力導入層の上面から研磨処理する工程をさらに有する
    請求項１０に記載の半導体装置の製造方法。
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