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JP6100589B2 - 自己整合型ソース・ドレインコンタクトを有する半導体装置およびその製造方法 - Google Patents

自己整合型ソース・ドレインコンタクトを有する半導体装置およびその製造方法 Download PDF

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Description

本発明は、自己整合型ソースコンタクトまたはドレインコンタクトを有する半導体装置およびその製造方法に関する。
トランジスタの小型化に伴い、意図したソース領域またはドレイン領域のみを露出し、ゲート電極部分を露出しないソースコンタクトホールまたはドレインコンタクホールを形成することが益々困難になっている。ソースコンタクトまたはドレインコンタクトがソースまたはドレインに到達するだけではなく、ゲート電極にも到達すれば、電気ショートが生じ、トランジスタは機能しなくなる。
そのため、コンタクトホールを形成する前に、ゲート電極上にゲートサイドウォールとして、ＳｉＮなどの保護誘電体膜が形成される。保護誘電体膜は、反応性イオンエッチング（ＲＩＥ）によるコンタクトホールの形成中、ゲート電極を保護する。これは、ＲＩＥプロセスが、コンタクトホールが形成される二酸化シリコン層間誘電体に対しては選択的であるが、ＳｉＮ保護層に対しては非選択的であるためである。
しかしながら、コンタクトホールの形成中、特に、置換金属ゲート（ＲＭＧ）トランジスタに自己整合型のソース・ドレインコンタクトを形成する場合、ゲート電極を保護するための従来の技術および構造を得るには、いくつかの困難が伴う。誘電体キャップの選択的形成では、保護すべき領域に対する選択性が不十分であることが分かった。他の手法として、金属ゲート膜の上面を酸化し不導態化することがあるが、この手法では、金属の酸化の程度を制御することが困難であるため、ゲート電極での抵抗が高くなり、トランジスタのしきい値電圧の変動が増大しうる。さらに他の手法として、金属電極に凹部を形成し、その凹部を誘電体キャップで覆うことがあるが、金属ゲート電極に凹部を形成する従来の技術では、ＲＩＥを伴うため、処理時間および選択性の点で実行が困難である。
本願発明者は、ダミーゲートを凹型ポリシリコン層と置換し、アルミニウム・ポリシリコン置換を行うことによって、自己整合型のコンタクト形成によく適した置換金属ゲートが作成されることを発見した。その結果得られる上側ポリシリコン層は、凹型アルミニウム層からより簡単に除去され、凹型アルミニウム層は、ソースコンタクトホールまたはドレインコンタクトホールを後で形成するための保護誘電体層で保護されうる。
このように、本発明は、一の態様において、半導体基板と、半導体基板上に形成されたトランジスタとを備え、トランジスタが、ゲート電極と、前記ゲート電極と前記半導体基板との間に位置するゲート誘電体膜と、を備える半導体装置に関する。ゲート電極は、金属置換層と、バリア導電層とを備え、バリア導電層は、ゲート誘電体膜と金属置換層との間に位置する。ゲートサイドウォールは、誘電体材料で形成され、トランジスタのソースおよびドレイン側でゲート電極に沿って延伸する。保護誘電体層がゲート電極上にあり、コンタクトが、トランジスタのソース領域またはドレイン領域まで延伸し、ゲート電極と部分的に重複するコンタクトホールを充填する。バリア導電層は、サイドウォールの上面を露出しながら、サイドウォールの下面を覆うようにサイドウォールに対して凹設される。
本発明による半導体装置の好ましい実施形態において、保護誘電体層は窒化シリコンを含む。
本発明による半導体装置の好ましい実施形態において、保護誘電体層は、トランジスタのチャネル領域に応力を与える。
本発明による半導体装置の好ましい実施形態において、バリア導電層は窒素を含む。
本発明による半導体装置の好ましい実施形態において、トランジスタはＮチャネルトランジスタであり、半導体装置は、Ｐチャネルトランジスタである別のトランジスタをさらに備え、Ｐチャネルトランジスタも半導体基板上に形成され、Ｎチャネルのバリア導電層の厚さは、Ｐチャネルトランジスタのバリア導電層の厚さと異なる。
本発明による半導体装置の好ましい実施形態において、金属置換層は、０．１〜１０原子％の範囲のシリコン濃度を有する。
本発明による半導体装置の好ましい実施形態において、金属置換層は、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つを含む。
本発明による半導体装置の好ましい実施形態において、トランジスタは、２０ｎｍ以下のゲート長を有する。
本発明による半導体装置の好ましい実施形態において、トランジスタは、１０〜２０ｎｍのゲート長を有する。
本発明による半導体装置の好ましい実施形態において、トランジスタは、６０ｎｍ以下のゲート高さを有する。
本発明による半導体装置の好ましい実施形態において、トランジスタは、４０〜６０ｎｍのゲート高さを有する。
本発明による半導体装置の好ましい実施形態において、ゲート電極は、サイドウォールの上面を露出しながら、サイドウォールの下面を覆うようにサイドウォールに対して凹設される。
他の態様において、本発明は、半導体基板上にあるダミーゲート電極上、ならびにダミーゲート電極に隣接するサイドウォールおよびサイドウォールに隣接するソースおよびドレイン領域上に誘電体層を形成する工程を含む半導体装置の製造方法に関する。ダミーゲート電極の上面が露出され、ダミーゲート電極が除去されることで、サイドウォール間にトレンチを形成する。次に、トレンチに、ゲート誘電体層、バリア導電層およびシリコン層が形成される。シリコン層は、シリコン層の上面がサイドウォールの上面から凹設されるようにエッチングされ、シリコン層上およびサイドウォール間に金属が堆積され、金属は、ポリシリコンと置換反応可能なものである。金属は、シリコン層を金属で置換するようにアニールされ、その後、置換反応の後に金属上にわたって形成されたシリコン層が除去される。保護誘電体層が、金属上にわたってサイドウォール間に形成され、コンタクトホールの形成中に金属を保護する。
本発明による方法の好ましい実施形態において、保護誘電体層は窒化シリコンを含む。
本発明による方法の好ましい実施形態において、バリア導電層は窒素含有膜である。
本発明による方法の好ましい実施形態において、ＮチャネルトランジスタおよびＰチャネルトランジスタが、同じ半導体基板に形成され、Ｎチャネルトランジスタのバリア導電層の厚さは、Ｐチャネルトランジスタのバリア導電層の厚さと異なる。
本発明による方法の好ましい実施形態において、アニールは、４００℃〜５００℃の温度で行われる。
本発明による方法の好ましい実施形態において、アニールステップ後、金属は、０．１〜１０原子％のシリコン含有量を有する。
本発明による方法の好ましい実施形態において、金属は、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つである。
本発明による方法の好ましい実施形態において、サイドウォールは、２０ｎｍ以下の長さだけ互いに間隔を空けて設けられる。
本発明による方法の好ましい実施形態において、サイドウォールは、１０〜２０ｎｍの長さだけ互いに間隔を空けて設けられる。
本発明による方法の好ましい実施形態において、トレンチは、６０ｎｍ以下の深さを有する。
本発明による方法の好ましい実施形態において、トレンチは、４０〜６０ｎｍ以下の深さを有する。
本発明は、添付の図面を参照しながら、本発明のさまざまな非限定的な実施例の以下の詳細な説明からさらに深く理解されるであろう。
本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の第１の処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による半導体装置および本発明の一の実施形態による方法の後続する処理段階を示す。 本発明の一の実施形態による装置を示す。
図１では、置換金属ゲート（ＲＭＧ）トランジスタを形成する従来の態様がすでに実行されている。特に、半導体基板１０上に、ダミーゲート誘電体およびダミーゲート電極が形成されたが、これらの層はすでに除去されているため、図１には示されていない。次に、ダミーゲート電極の両側で、基板１０上に一対のサイドウォールスペーサ１２が形成された。
サイドウォールスペーサ１２は、既知の材料、例えば、窒化シリコンから形成されてもよい。次に、拡散によって基板１０にソース１４およびドレイン１６の領域が形成される。この実施形態において、ソース・ドレイン領域１４、１６は、基板１０内に凹設されているが、本発明の他の実施形態において、基板１０に対して高い位置に設けられてもよい。
その後、例えば二酸化シリコンの誘電体層１８が、ダミーゲート電極、サイドウォール１２、ソース・ドレイン領域１４、１６上にわたって形成された。次に、ダミーゲート電極の上面が、誘電体層１８を通して露出され、ダミーゲート電極およびダミーゲート誘電体層は、サイドウォール１２の間にトレンチ２０を形成するように除去される。当業者に知られているように、トレンチ２０は、通常、図１の紙面に垂直な方向に延伸しており、このトレンチに形成されるゲートは、トレンチに沿って整列された複数のトランジスタの働きをする。
次に、図１に示されるように、ゲート誘電体層２２が形成され、ゲート誘電体層２２は、トレンチ２０を覆い、すなわち、サイドウォール１２の内面と、サイドウォール１２の間に露出された基板１０の表面とを覆う。形成されたゲート誘電体層２２は、誘電体膜１８も覆う。ゲート誘電体層２２は、現世代および次世代のデバイス寸法に適したｈｉｇｈ−ｋ（ＨＫ）材料であることが好ましい。適切なｈｉｇｈ−ｋゲート誘電体の例は、ケイ酸ハフニウム材料および異なる化学組成を有する材料層で構成された誘電体を含むハフニウム系のゲート誘電体である。ゲート誘電体層２２は、原子層成長法（ＡＬＤ）によって、０．１〜１０ｎｍの範囲の厚さまで堆積されることが好ましい。
次に、図２に示されるように、ゲート誘電体層２２上に、バリア導電層２４が形成される。バリア導電層２４は、窒化チタン（ＴｉＮ）などの仕事関数金属であることが好ましい。バリア導電層２４は、以下に記載する金属・シリコン置換反応中にストッパとして作用する。また、バリア導電層により、トランジスタのしきい値電圧の調節が可能になる。例えば、ＮチャネルトランジスタおよびＰチャネルトランジスタの両方が基板１０上に形成される場合、バリア導電層２４の厚さは、ＮチャネルトランジスタとＰチャネルトランジスタとでは異なり、特に、ＮＭＯＳデバイスよりＰＭＯＳデバイスの厚さのほうが厚いことが好ましい。これにより、ＰＭＯＳデバイスおよびＮＭＯＳデバイスに必要な異なるしきい値電圧が、バリア導電層の厚さを変更するだけで達成可能になる。
バリア導電層２４は、例えば、化学気相成長法（ＣＶＤ）または原子層成長法（ＡＬＤ）によって形成されてもよく、０．１〜１０ｎｍの範囲の厚さまで形成されることが好ましい。
次に、図３に示されるように、トレンチ２０にポリシリコン２６が充填され、例えば、ＣＶＤによって堆積され、層２２および２４とともに余分なポリシリコン２６が、例えば、化学機械研磨法（ＣＭＰ）によって誘電体層１８およびサイドウォール１２の上面から除去される。このように、ポリシリコン層と、層２２および２４とが、トレンチ２０内にのみ留まり、トレンチ２０は、これらの層が充填された状態になる。
次に、図４に示されるように、ポリシリコン層２６の上側部分が除去されることで、残りのポリシリコンが、サイドウォール１２と、サイドウォール１２の内面を覆うままの層２２および２４とに対して凹設される。これにより、サイドウォール１２間と下方からポリシリコン層２６によって規定された浅いトレンチ２８が作られる。
このようなポリシリコン層２６の部分的除去は、反応性イオンエッチング（ＲＩＥ）によって実行されることが好ましい。当業者であれば分かるように、ポリシリコンは、例えば、アルミニウムと対照的に、ＲＩＥによって比較的除去しやすく、このように除去しやすい点は、本発明の好ましい実施形態による装置および方法の重要な利点である。
次に、図５に示されるように、トレンチ２８を充填するように、例えば、スパッタリングまたはＣＶＤによって金属層３０が堆積される。余分な金属３０は、実際には通常、誘電体層１８およびサイドウォール１２の上部を覆い、この場合、余分な金属３０は、例えば、ＣＭＰによって除去されることで、金属３０は、図６に示されるように、サイドウォール１２の間にのみ留まる。
金属３０は、熱の影響下で、シリコン、特に、ポリシリコンと置換反応することが可能な金属である。このような材料の例は、アルミニウム、銅、銀、白金およびタングステンを含む。このような金属の混合物が使用されてもよい。アルミニウムは、このような金属の中で現時点で最も好ましい。
次に、図６に示される構造体に、４００℃〜５００℃の範囲の温度、より好ましくは、４００℃〜４５０℃の範囲の温度でアニールが施される。例えば、Ｆｕｋｕｄａ ｅｔ．ａｌ．の “Ａ Ｎｅｗ Ａｌｕｍｉｎｕｍ Ｐａｔｔｅｒｎ Ｆｏｒｍａｔｉｏｎ Ｕｓｉｎｇ Ｓｕｂｓｔｉｔｕｔｉｏｎ Ｒｅａｃｔｉｏｎ ｏｆ Ａｌｕｍｉｎｕｍ ｆｏｒ Ｐｏｌｙｓｉｌｉｃｏｎ ａｎｄ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ＭＯＳ Ｄｅｖｉｃｅ Ｆａｂｒｉｃａｔｉｏｎ”， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒ． Ｄｅｖ．， ｖｏｌ． ＥＤ−３１， ｎｏ． ６， ｐｐ． ８２８−８３２ （Ｊｕｎｅ １９８４）に記載されているように、このようなアニール処理により、アルミニウム３０およびポリシリコン２６は置換反応する。
ポリシリコンをアルミニウムと置換すること、およびその逆は、このような置換反応でほぼ完了するが、少量の残留シリコンが下地のアルミニウム層に留まり、置換反応が行われたことの法鑑定指標となりうる。特に、金属層３０は、置換反応によって再配置された後、０．１〜１０原子％の範囲のシリコン濃度を有することが好ましい。
次に、図８に示されるように、再配置されたポリシリコン層２６は、金属層３０の上方から除去され、新しいトレンチ３２が作成される。ポリシリコン層２６は、ＲＩＥによって除去されることが好ましく、これは、ポリシリコンがＲＩＥによって比較的容易に除去可能であるという点から、従来の技術と関連して著しく有益である。ＲＩＥは、金属層３０の上方にあったバリア導電層２４の部分を除去するように働くことで、バリア導電層２４が、金属層３０とほぼ同じ程度までサイドウォール１２に対して凹設されることに留意されたい。一方で、ｈｉｇｈ−ｋ層２２は、ＲＩＥに影響を受けにくいため、サイドウォール１２の内面のすべてまたは実質的にすべてを被覆した状態である。
以下、図９を参照すると、次に、新しく形成されたトレンチ３２には、保護誘電体層３４が充填され、保護誘電体層３４は、この実施形態において、サイドウォール１２に対して利用された材料と同じ窒化シリコン（ＳｉＮ）である。図９において、保護誘電体層３４は、サイドウォール１２の間にのみ示されており、層１８およびサイドウォール１２の上面に堆積された過剰な誘電体材料が、ＣＭＰによって除去されたことを示す。
次に、図１０に示されるように、層間誘電体層３６が形成される。層間誘電体層３６は、例えば、二酸化シリコンであってもよい。次に、図１１に示されるように、層３６および１８のＲＩＥによって、コンタクトホール３８が形成され、ドレイン領域１６が露出される。コンタクトホール３８は、この実施形態において、ゲート電極と部分的に重複するが、コンタクトホール３８は、ＲＩＥによって影響を受けない保護層３４により、金属層３０を露出しない。
最後に、図１２に示されるように、コンタクトホール３８に導電性材料が充填され、ドレインコンタクト４０が形成される。この実施形態において、コンタクト４０は銅であり、トレンチおよびビアを使用してより大きなパターンの配線が形成されるダマシン技術によって形成される。コンタクト４０は、必須ではないが、金属層３０の材料とは異なる材料であることが好ましい。この実施形態において、金属層３０はアルミニウムであり、コンタクト４０は銅である。あるいは、コンタクト４０は、例えば、タングステンで形成されうる。
図１２は、本発明の装置および方法が、共通の半導体基板１０上でのＮチャネルおよびＰチャネルトランジスタの形成に利点を与えることを示す。図１２において、基板１０は、Ｐチャネル領域４２およびＮチャネル領域４４を有するように適切にドープされることで、図１２の左側トランジスタはＰＭＯＳトランジスタになり、図１２の右側トランジスタはＮＭＯＳトランジスタになる。当業者に知られているように、異なるしきい値電圧が、ＰＭＯＳデバイスおよびＮＭＯＳデバイスに必要である。図１２において、ＰＭＯＳトランジスタのバリア導電層２４−１の厚さは、ＮＭＯＳトランジスタのバリア導電層２４−２より厚く形成される。これにより、ＰＭＯＳデバイスおよびＮＭＯＳデバイスに必要な異なるしきい値電圧が、バリア導電層の厚さを変更するだけで達成される。
上述したように、本明細書に記述した実施形態および実施例は非限定的であり、上述したもの以外の種々の構成も採用可能である。
例えば、ポリシリコンの代わりにアモルファスシリコンが使用されてもよい。アモルファスシリコンは、ポリシリコンより低温で形成されうるため、特定の応用には有益であり、より良好なギャップ充填特性を与え、および／または、トランジスタのしきい値電圧が変動するおそれを防止しうる。
さらに、本発明は、添付の特許請求の範囲に示されているように、本発明の範囲および趣旨から逸脱されることなく種々に修正されてもよいことが明らかである。

Claims (21)

  1. 半導体基板と、
    前記半導体基板上に形成され、前記半導体基板上のゲート誘電体膜と、前記ゲート誘電体膜上のゲート電極と、を備えるトランジスタと、
    誘電体材料で形成され、前記トランジスタのソース側で前記ゲート電極に沿って延伸する第１部分と、前記トランジスタのドレイン側で前記ゲート電極に沿って延伸する第２部分と、を含むゲートサイドウォールと、
    前記ゲートサイドウォールの前記第１部分と前記第２部分の間にあって前記ゲート電極上にある保護誘電体層と、
    前記トランジスタのソース領域またはドレイン領域まで延伸し、前記ゲート電極と部分的に重複するコンタクトホールを充填するコンタクトと、を備え、
    前記ゲートサイドウォールの前記第１部分は、前記ゲートサイドウォールの前記第２部分に対向する第１内面を有し、
    前記ゲートサイドウォールの前記第２部分は、前記ゲートサイドウォールの前記第１部分に対向する第２内面を有し、
    前記ゲート電極は、バリア導電層と、金属置換層と、を有し、
    前記バリア導電層は、前記ゲート誘電体膜上で前記ゲート誘電体膜に沿う第１領域と、前記第１領域から前記保護誘電体層にかけて前記ゲートサイドウォールの前記第１内面に沿う第２領域と、前記第１領域から前記保護誘電体層にかけて前記ゲートサイドウォールの前記第２内面に沿う第３領域と、を含み、
    前記金属置換層は、前記バリア導電層の前記第１領域と前記保護誘電体層の間かつ前記バリア導電層の前記第２領域と前記第３領域の間に位置し、
    前記金属置換層は、０．１〜１０原子％の範囲のシリコン濃度を有する半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記保護誘電体層が窒化シリコンを含む半導体装置。
  3. 請求項２に記載の半導体装置であって、
    前記保護誘電体層が、前記トランジスタのチャネル領域に応力を与える半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記バリア導電層が窒素を含む半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記トランジスタがＮチャネルトランジスタであり、
    Ｐチャネルトランジスタである別の前記トランジスタをさらに備え、前記Ｐチャネルトランジスタも前記半導体基板上に形成され、前記Ｎチャネルトランジスタの前記バリア導電層の厚さが、前記Ｐチャネルトランジスタの前記バリア導電層の厚さと異なる半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記金属置換層が、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つを含む半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記トランジスタが、２０ｎｍ以下のゲート長を有する半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記トランジスタが、１０〜２０ｎｍのゲート長を有する半導体装置。
  9. 請求項１に記載の半導体装置であって、
    前記トランジスタが、６０ｎｍ以下のゲート高さを有する半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記トランジスタが、４０〜６０ｎｍのゲート高さを有する半導体装置。
  11. 半導体基板上にあるダミーゲート電極上、ならびに前記ダミーゲート電極に隣接するサイドウォールおよび前記サイドウォールに隣接するソースおよびドレイン領域上に誘電体層を形成する工程と、
    前記ダミーゲート電極の上面を露出する工程と、
    前記ダミーゲート電極を除去することで、前記サイドウォール間にトレンチを形成する工程と、
    前記トレンチに、ゲート誘電体層、バリア導電層およびシリコン層を形成する工程と、
    前記シリコン層の上面の位置が前記サイドウォールの頂部の表面の位置よりも低くなるように前記シリコン層をエッチングする工程と、
    前記シリコン層上および前記サイドウォール間に、シリコンとの置換反応が可能な金属を堆積する工程と、
    前記シリコン層を前記金属で置換するように前記金属をアニールし、前記置換によって前記金属上にわたって形成されたシリコン層を除去する工程と、
    コンタクトホールの形成中に前記金属を保護する保護誘電体層を、前記金属上にわたって前記サイドウォール間に形成する工程と、
    を含む半導体装置の製造方法。
  12. 請求項１１に記載の方法であって、
    前記保護誘電体層が窒化シリコンを含む方法。
  13. 請求項１１に記載の方法であって、
    前記バリア導電層が窒素含有膜である方法。
  14. 請求項１１に記載の方法であって、
    ＮチャネルトランジスタおよびＰチャネルトランジスタが、同じ半導体基板に形成され、前記Ｎチャネルトランジスタの前記バリア導電層の厚さが、前記Ｐチャネルトランジスタの前記バリア導電層の厚さと異なる方法。
  15. 請求項１１に記載の方法であって、
    前記アニールが、４００℃〜５００℃の温度で行われる方法。
  16. 請求項１１に記載の方法であって、
    前記金属が、０．１〜１０原子％のシリコン含有量を有する方法。
  17. 請求項１１に記載の方法であって、
    前記金属が、Ａｌ、Ｃｕ、Ａｇ、ＰｔおよびＷの少なくとも１つである方法。
  18. 請求項１１に記載の方法であって、
    前記サイドウォールが、２０ｎｍ以下の長さだけ互いに間隔を空けて設けられる方法。
  19. 請求項１８に記載の方法であって、
    前記サイドウォールが、１０〜２０ｎｍの長さだけ互いに間隔を空けて設けられる方法。
  20. 請求項１８に記載の方法であって、
    前記トレンチが、６０ｎｍ以下の深さを有する方法。
  21. 請求項２０に記載の方法であって、
    前記トレンチが、４０〜６０ｎｍ以下の深さを有する方法。
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