JP2007242737A - 半導体装置 - Google Patents

Abstract

【課題】チャネルに対して、より効果的に応力を作用させてキャリア移動度の向上を図った半導体装置を提供すること。
【解決手段】絶縁層から突出して第１の方向ｘに延在して設けられた半導体フィンと、半導体フィンにおける少なくともチャネル部の側面に対向して設けられ、第１の方向ｘに対して略直交する第２の方向ｙに延在するゲート電極と、半導体フィンとゲート電極との間に介在された絶縁膜と、チャネル部の上に設けられたスペーサ層と、スペーサ層における第２の方向ｙに沿った側面に設けられた側壁絶縁層と、側壁絶縁層及びスペーサ層を覆って設けられ、半導体フィンを歪ませるための初期応力を有するストレスライナーと、を備え、側壁絶縁層の第１の方向の厚さｔが４５ナノメータ（ｎｍ）以上であり、かつスペーサ層の高さｈ１が１０５ナノメータ（ｎｍ）以上である。
【選択図】図１

Description

本発明は、半導体装置に関し、特にチャネル部に応力を与えて結晶を歪ませ、キャリア移動度を高めるようにした半導体装置に関する。

近年、半導体トランジスタに求められる性能が高まるにつれ、その構造が見直されてきている。そのような中、「ＦｉｎＦＥＴ」と呼ばれる３次元構造のマルチゲート型トランジスタが提案されている（例えば、特許文献１参照）。

プレーナ型のトランジスタは、平面状にソース−チャネル−ドレインが並び、チャネルの上にゲート絶縁膜を挟んでゲート電極が設けられている。
これに対して、「ＦｉｎＦＥＴ」では、ソース−チャネル−ドレインが形成される半導体層がフィン状（ビーム状）に設けられており、チャネルの両側を、絶縁膜を挟んでゲート電極が包み込む構造をとる。

「ＦｉｎＦＥＴ」は、ゲート面積が同サイズのプレーナ型トランジスタに比べて大きいことから駆動電流が大きく、より高速なデバイスを実現できる。また、さらに駆動電流を高めるには、チャネルに応力を作用させて結晶を歪ませてキャリア移動度を高めることが有効であるが、この場合、いかに効果的にチャネルに応力を作用させるかが重要となる。
特開２００５−１５９３６２号公報

本発明は、チャネルに対して、より効果的に応力を作用させてキャリア移動度の向上を図った半導体装置を提供する。

本発明の一態様によれば、絶縁層と、前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在するゲート電極と、前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、前記チャネル部の上に設けられたスペーサ層と、前記スペーサ層における前記第２の方向に対して略平行な側面に隣接して設けられた側壁絶縁層と、前記側壁絶縁層及び前記スペーサ層を覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、を備え、前記側壁絶縁層の前記第１の方向の厚さが４５ナノメータ（ｎｍ）以上であり、かつ前記スペーサ層の高さが１０５ナノメータ（ｎｍ）以上であることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、絶縁層と、前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在すると共に、前記第２の方向の端部の前記チャネル部からの長さが、前記絶縁層と接する部分から前記半導体フィンの上面高さ部分に至るまで略同一であるゲート電極と、前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、前記ゲート電極における前記第１の方向に対して略平行な側面上を少なくとも覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、を備え、前記ストレスライナーが、前記絶縁層上で前記ゲート電極における前記側面上から前記第２の方向に張り出していないことを特徴とする半導体装置が提供される。

また、本発明のさらに他の一態様によれば、絶縁層と、前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在すると共に、前記第２の方向の端部の前記チャネル部からの長さが、前記絶縁層と接する部分から前記半導体フィンの上面高さ部分に至るまで略同一であるゲート電極と、前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、前記ゲート電極における前記第１の方向に対して略平行な側面上を少なくとも覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、を備え、前記ストレスライナーが、前記絶縁層上で前記ゲート電極における前記側面上から前記第２の方向に張り出しており、前記絶縁層における前記ストレスライナーの張り出した部分と接する部分は、前記絶縁層と前記ゲート電極との界面よりもくぼんでいることを特徴とする半導体装置が提供される。

本発明によれば、チャネルに対して、より効果的に応力を作用させてキャリア移動度の向上を図った半導体装置が提供される。

以下に、図面を参照しつつ、本発明の実施形態について説明する。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２は、同第１の実施形態に係る半導体装置において、半導体フィン２と、ゲート電極４との配置関係を表す模式斜視図である。図１における半導体フィン２及びゲート電極４の断面は、図２におけるＡ−Ａ方向の断面に対応する。
図３は、同第１の実施形態に係る半導体装置において、半導体フィン２と、ゲート電極４と、ストレスライナー６との配置関係を表す模式平面図である。

図２に表されるように、半導体フィン２は、絶縁層８から突出して、絶縁層８の主面に対して平行な第１の方向ｘに延在するフィン状（ビーム状）を呈する。半導体フィン２は、半導体基板１１上に設けられ、半導体基板１１表面及び半導体フィン２の下部を覆うように絶縁層（ＳＴＩ：Shallow Trench Isolation）８が設けられる。半導体フィン２は、例えばシリコンからなる。絶縁層８は、例えば酸化シリコンからなる。

半導体フィン２の表層部には、図１に表されるように、第１の方向ｘに並んで、ソース領域Ｓ、チャネル部１３、ドレイン領域Ｄが形成されている。さらに、ソース領域Ｓのまわりにはソースエクステンション領域ＳＥが形成され、ドレイン領域Ｄのまわりにはドレインエクステンション領域ＤＥが形成されている。ソースエクステンション領域ＳＥとドレインエクステンション領域ＤＥとの間にチャネル部１３が形成される。

図２に表されるように、半導体フィン２のチャネル部１３をまたぐようにゲート電極４が設けられている。ゲート電極４は、例えばポリシリコン（多結晶シリコン）からなる。図３に表されるように、ゲート電極４は、上からみると、半導体フィン２の延在方向（第１の方向ｘ）に対して略直交し、かつ絶縁層８の主面に対して平行な第２の方向ｙに延在している。なお、ゲート電極４の端部に例えば四角形状のコンタクト部を一体に設けた構造でもよく、またゲート電極４の端部が例えばＬ字状に屈曲していてもよい。

図２に表されるように、半導体フィン２における第１の方向ｘに平行な両側面には、絶縁膜１５が形成されている。絶縁膜１５は、例えば熱酸化法により形成される酸化シリコン膜である。また、半導体フィン２のチャネル部１３の上には絶縁層１７が設けられている。絶縁層１７は、例えば窒化シリコンからなる。ゲート電極４は、絶縁膜１５を介してチャネル部１３の側面に対向し、絶縁層１７を介してチャネル部１３の上面に対向している。図１に表される半導体フィン２の断面においては、点線のハッチングで示す部分が、ゲート電極４が対向する部分である。

ゲート電極４の上には、例えば窒化シリコンからなる絶縁層１９が設けられている。したがって、チャネル部１３上には、絶縁層１７、ゲート電極４、絶縁層１９が順に積層され、本実施形態では、それらがチャネル部１３上のスペーサ層２１を構成する。

また、図２に表されるように、ゲート電極４の第２の方向ｙの両端部において絶縁層８に接する部分（下端部）はその上の部分よりも第２の方向ｙに張り出しておらず、ゲート電極４の第２の方向ｙの両端部のチャネル部１３からの長さが、絶縁層８と接する部分から半導体フィン２の上面高さ部分に至るまで略同一である。すなわち、ゲート電極４の第２の方向ｙの両端面は、上から下まで段差がなく、絶縁層８表面に対して略垂直面となっている。

図１に表されるように、スペーサ層２１（絶縁層１７、ゲート電極４、絶縁層１９）における第２の方向（図１においては紙面を貫く方向）に平行な側面には、第１〜第３の側壁絶縁層（サイドウォール）２３〜２５が設けられている。例えば、第１及び第２の側壁絶縁層２３、２４は窒化シリコンからなり、第３の側壁絶縁層２５はＴＥＯＳ（tetraethylorthonsillicate）からなる。

側壁絶縁層２３〜２５及びスペーサ層２１は、ストレスライナー６によって覆われている。ストレスライナー６は、図３に表されるように、半導体フィン２及びゲート電極４を覆っている。ストレスライナー６は、例えば窒化シリコンからなり、側壁絶縁層２３〜２５に用いられる窒化シリコンよりも、強い初期応力（intrinsic stress）を有している。ストレスライナー６は、その初期応力（引張応力または圧縮応力）により、半導体フィン２（特にチャネル部１３）の結晶を歪ませて、キャリア移動度を向上させる役割を担う。

次に、本実施形態に係る半導体装置の製造方法の一例について説明する。
図４〜図１７は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。

図４に表されるように、例えばシリコンからなる半導体基板１１上に、パターニングされた絶縁層１７をマスクとしたエッチング加工により、第１の方向ｘに延在する半導体フィン２が形成される。なお、絶縁層１７を形成するにあたっては、半導体フィン２の上面の熱酸化が行われ、その熱酸化膜の上に絶縁層１７が形成される。

次に、図５に表されるように、半導体基板１１表面及び半導体フィン２の下部を覆うように絶縁層（ＳＴＩ：Shallow Trench Isolation）８を埋め込んだ後、絶縁層８より突出する半導体フィン２の側面を熱酸化させて絶縁膜（酸化シリコン膜）１５を形成する。

次に、半導体フィン２及び絶縁層１７を覆うようにポリシリコン（多結晶シリコン）層４ａを絶縁層８上に堆積した後、そのポリシリコン層４ａを、図６に表されるように半導体フィン２上の絶縁層１７上面が露出するまで研磨して平坦化する。

この後、図７に表されるようにさらにポリシリコン層４ａを堆積した後、そのポリシリコン層４ａ上に、例えば窒化シリコンからなる絶縁層１９を堆積する。この後、その絶縁層１９を、例えばＲＩＥ（Reactive Ion Etching）法により選択的にエッチングしてパターニングする。そして、この絶縁層１９をマスクとして、ポリシリコン層４ａをＲＩＥすることで、図２に表されるゲート電極４が形成される。
なお、半導体フィン２上の絶縁層１７は、ゲート電極４の下の部分（チャネル部１３の上の部分）のみが残される。また、半導体フィン２の側面に形成された絶縁膜１５は、ゲート電極４と半導体フィン２のチャネル部１３との間の部分のみ残され、他の部分は除去される。あるいは、絶縁膜１５は、半導体フィン２の全側面にわたって残しておいてもよい。

図８は、図２におけるＢ−Ｂ断面図である。
図９は、図２におけるＡ−Ａ断面図である。

続く工程では、図１０に表されるように、絶縁層１７、ゲート電極４、絶縁層１９からなるスペーサ層２１の第２の方向（図１０においては紙面を貫く方向）に沿った側面に、第１の側壁絶縁層２３が形成される。第１の側壁絶縁層２３は、例えば窒化シリコンからなる。

次に、スペーサ層２１及び第１の側壁絶縁層２３をマスクとした傾斜イオン注入を行い、図１１に表されるように、半導体フィン２の表層部にソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥを形成する。なお、ソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥを形成するにあたっては、傾斜イオン注入法に限らず、例えばプラズマドープ法を用いてもよい。

図１２は、ソースエクステンション領域ＳＥ、ドレインエクステンション領域ＤＥ及びこれら両領域間のチャネル部１３の不純物分布を表す模式図である。
ソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥは、例えばヒ素（Ａｓ）が注入されて、第１導電型（本実施形態ではｎ型）とされる。ソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥのまわり（ソースエクステンション領域ＳＥとドレインエクステンション領域ＤＥとの間のチャネル部１３を含む）は、例えばボロン（Ｂ）が注入されて、第２導電型（本実施形態ではｐ型）とされる。
なお、図１２の半導体フィン２において、濃淡が濃い部分ほど、ヒ素（Ａｓ）またはボロン（Ｂ）の濃度が高い。

次に、図１３に表されるように、半導体フィン２及びスペーサ層２１を覆うようにして、第２の側壁絶縁層２４が形成される。第２の側壁絶縁層２４は、例えば窒化シリコンからなる。さらに、図１４に表されるように、第２の側壁絶縁層２４を覆う第３の側壁絶縁層２５が形成される。第３の側壁絶縁層２５は、例えばＴＥＯＳ（tetraethylorthonsillicate）からなる。

次に、第３の側壁絶縁層２５をＲＩＥして、図１５に表されるように、スペーサ層２１の側面に対向する部分にのみ第３の側壁絶縁層２５が残るようにする。さらに、第２の側壁絶縁層２４をＲＩＥして、図１６に表されるように、第１の側壁絶縁層２３に隣接する部分及び第３の側壁絶縁層２５の下の部分にのみ第２の側壁絶縁層２４が残るようにする。

そして、スペーサ層２１及び第１〜第３の側壁絶縁層２３〜２５をマスクとしてイオン注入を行い、図１７に表されるように、ソースエクステンション領域ＳＥ中にソース領域Ｓを、ドレインエクステンション領域ＤＥ中にドレイン領域Ｄを形成する。ソース領域Ｓ及びドレイン領域Ｄの形成は、例えば、略垂直イオン注入法によって行われる。あるいは、傾斜イオン注入法、プラズマドープ法によってソース領域Ｓ及びドレイン領域Ｄを形成してもよい。ソース領域Ｓ及びドレイン領域Ｄは、拡散によってわずかに第２、第３の側壁絶縁層２４、２５の下方の領域におよんでいるが、大部分は第１〜第３の側壁絶縁層２３〜２５から外れた部分に存在する。

続いて、第１〜第３の側壁絶縁層２３〜２５及びスペーサ層２１を覆うようにストレスライナー６が形成されて、図１に表される構造が得られる。ストレスライナー６は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される窒化シリコン膜である。このストレスライナー形成時のガス種、ガス流量、温度、圧力などのプロセス条件や膜厚を制御することで、初期応力（intrinsic stress）として引張応力を持つか、圧縮応力を持つか、さらにそれら応力の大きさ等を制御できる。なお、ストレスライナー６の応力は、ストレスライナー６の形成後に行われる熱工程などによって初期応力から変化していく。

次に、ｎ型ＭＯＳにおいて、ストレスライナー６が、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとし、また７００℃から２７℃の熱負荷条件を設定してシミュレーションを行い、チャネル部近傍に作用する応力を計算した結果について説明する。

図１８は、そのシミュレーションによって得られたチャネル部近傍における応力分布を表す図である。図１８において、白い点線で囲まれる領域がチャネル部を表す。

図１８（ａ）は、第１の方向ｘ（ドレイン電流方向）に作用する応力成分の分布を表す。
図１８（ｂ）は、第２の方向ｙ（半導体フィン幅方向）に作用する応力成分の分布を表す。
図１８（ｃ）は、高さ方向（ウェーハ面に垂直な方向）に作用する応力成分の分布を表す。
また、図中、実線で囲まれた領域は引張応力が作用している領域を表し、１点鎖線で囲まれた領域は圧縮応力が作用している領域を表す。濃淡が濃い部分ほど、引張応力または圧縮応力は大きい。

チャネル部近傍には、図１８（ａ）〜（ｃ）に表される３方向成分の応力を合成した応力が作用する。
また、図１９は、ｎ型ＭＯＳにおいて、チャネル部に作用する応力がゼロの場合と、ストレスライナーの初期応力が１．３ギガパスカル（ＧＰａ）の引張応力の場合とで、駆動電流−ゲート電圧特性を比較したグラフ図を表す。同図において、横軸はゲート電圧（Ｖ）を、縦軸は駆動電流（ドレイン電流）（Ａ）を表す。
この図１９の結果より、ｎ型ＭＯＳにおいて、引張応力が生ずるストレスライナーを用いれば、駆動電流の増大が図れることがわかる。なお、ｐ型ＭＯＳにおいては、ｎ型ＭＯＳとは逆に、圧縮応力が生ずるストレスライナーを用いることで、駆動電流の増大が図れる。

また、本発明者らは、検討の結果、ｎ型ＭＯＳにおいては、チャネル部において電流方向に作用する引張応力が強くなるほどキャリア移動度を高めることができ、このためには側壁絶縁層２３〜２５の第１の方向の厚さ（図１における寸法ｔ）を厚くすればよいとの知見を得た。

図２０は、側壁絶縁層の第１の方向の厚さｔと、駆動電流との関係を例示するグラフ図である。横軸は側壁絶縁層の第１の方向の厚さｔ（ｎｍ）を、縦軸は駆動電流（Ａ）を表す。凡例における数値は、ゲート高さ（図１におけるスペーサ層２１の高さｈ１）（ｎｍ）を表す。また、下段のグラフ群はストレスライナー６の厚さが１５（ｎｍ）の場合を、中段のグラフ群はストレスライナー６の厚さが３０（ｎｍ）の場合を、上段のグラフ群はストレスライナー６の厚さが４５（ｎｍ）の場合を表す。

なお、圧縮応力が生ずるストレスライナーを用いるｐ型ＭＯＳにおいては、チャネル部において電流方向に作用する圧縮応力が強くなるほどキャリア移動度を高めることができ、これを実現するのにも、側壁絶縁層の第１の方向の厚さｔを厚くすればよいとの知見を得ることができた。

また、本発明者らは、検討の結果、ｎ型ＭＯＳにおいては、チャネル部において高さ方向に作用する圧縮応力が強くなるほどキャリア移動度を高めることができ、このためにはゲート高さ（図１におけるスペーサ層２１の高さｈ１）を高くすればよいとの知見を得た。

図２１は、ゲート高さ（図１におけるスペーサ層２１の高さｈ１）と、駆動電流との関係を例示するグラフ図である。横軸はゲート高さ（ｎｍ）を、縦軸は駆動電流（Ａ）を表す。なお、ゲート高さｈ１の測定は困難であるため、実際には、半導体フィン２上のストレスライナー６表面と、スペーサ層２１を覆う部分のストレスライナー６表面との間の高さｈ２を測定し、このｈ２をゲート高さの測定値として用いた。図２１のグラフ図において、凡例における数値は、側壁絶縁層の第１の方向の厚さｔ（ｎｍ）を表す。

なお、圧縮応力が生ずるストレスライナーを用いるｐ型ＭＯＳにおいては、チャネル部の高さ方向に作用する引張応力が強くなるほどキャリア移動度を高めることができ、これを実現するのにも、ゲート高さ（図１におけるスペーサ層２１の高さｈ１）を厚くすればよいとの知見を得た。

図２０、２１の結果より、要求される製品仕様やデザインルールによって制限される上限寸法内において、側壁絶縁層の第１の方向の厚さｔを４５ナノメータ（ｎｍ）以上、ゲート高さ（スペーサ層の高さ）ｈ１を１０５ナノメータ（ｎｍ）以上とすれば、実用上有効な駆動電流の増大効果が得られる。特に、側壁絶縁層の第１の方向の厚さｔを６０ナノメータ（ｎｍ）以上とし、かつスペーサ層の高さｈ１を１２０ナノメータ（ｎｍ）以上とした場合に、より大きな駆動電流が得られる。

図４１は、参考例に係る半導体装置において、チャネル部を、第２の方向ｙに平行な面で断面した模式断面図である。

この参考例では、ゲート電極４の第２の方向ｙの両端の下端部がその上の部分よりも、絶縁層８上で第２の方向ｙに張り出して形成されている。そして、ストレスライナー６が、そのゲート電極４の第２の方向ｙに張り出した部分を覆って設けられている。

ｎ型ＭＯＳでは、チャネル部に対して、第２の方向ｙ（半導体フィン幅方向）に圧縮応力が作用すればキャリア移動度の増大が図れる。しかし、参考例の構造では、ゲート電極４の第２の方向ｙへの張出し部の上に形成されたストレスライナー６の張出し部６ａが、ゲート電極４及び絶縁膜１５を挟んで、チャネル部の高さ方向にみた中間部分に位置し、そのストレスライナー６の張出し部６ａからの引張応力が、チャネル部に広く作用しやすい。すなわち、チャネル部に対して、キャリア移動度を向上させるべく圧縮応力が作用しにくい。

これに対して、本実施形態では、図１におけるＣ−Ｃ断面図である図２２に表されるように、ゲート電極４の第２の方向ｙの両端面を、絶縁層８の主面に対して略垂直にすることで、ストレスライナー６の第２の方向ｙの張出し部６ａを、ゲート電極４と絶縁層８との界面近くに位置させることができる。すなわち、チャネル部（半導体フィン２において、絶縁膜１５を介してゲート電極４に対向する部分）の下端に、ストレスライナー６の第２の方向ｙの張出し部６ａを位置させることができ、ストレスライナー６の張出し部６ａからの引張応力が、チャネル部全体に広く作用しにくくなる。
なお、本実施形態では、ゲート電極４の第２の方向ｙの両端面上にも図１に示されたような第１〜第３の側壁絶縁層２３〜２５が形成され、これら側壁絶縁層を介してストレスライナー６がゲート電極４の端面を覆うこととなるが、図２２においては側壁絶縁層の図示を省略している。

ただし、この場合でも、ストレスライナー６の張出し部６ａからの引張応力が強いと、チャネル部に対しての影響が無視できなくなる。

図２３は、ｎ型ＭＯＳにおいて、ストレスライナー６が、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとした場合の応力分布のシミュレーション結果を表す図である。
図２３において、点線で囲まれる部分は、ストレスライナー６が絶縁層（ＳＴＩ：Shallow Trench Isolation）８上でその上の部分よりも第２の方向ｙに張り出した部分近傍を表す。図中、実線で囲まれた領域は引張応力が作用している領域を表し、１点鎖線で囲まれた領域は圧縮応力が作用している領域を表す。濃淡が濃い部分ほど、引張応力または圧縮応力は大きい。

図２３の結果より、絶縁層（ＳＴＩ）８上でその上の部分よりも第２の方向ｙに張り出したストレスライナーの強い引張応力が、チャネル部まで影響しているのがわかる。

［第２の実施形態］
図２４は、本発明の第２の実施形態に係る半導体装置において、図２２に対応する断面構造を例示する模式図である。
なお、以下に説明する各実施形態において、前述の第１の実施形態と同様の構成要素については同一の符号を付し、その詳細な説明は省略する。

本実施形態では、図２２におけるストレスライナー６の第２の方向ｙ（半導体フィン幅方向）への張出し部６ａを例えばＲＩＥにより除去しており、ストレスライナー６の第２の方向ｙの両端部のチャネル部からの長さが、絶縁層（ＳＴＩ）８と接する部分から半導体フィン２の上面高さ部分に至るまで略同一である。すなわち、ストレスライナー６の第２の方向ｙの両端面は、上から下まで段差がなく、絶縁層８表面に対して略垂直面となっている。絶縁層１９上のストレスライナー６もＲＩＥにより除去され、ストレスライナー６は、ゲート電極４の第２の方向ｙの両端面（第１の方向ｘに平行な側面）に残される。なお、図２２において図示を省略したゲート電極４の第２の方向ｙの両端面上における側壁絶縁層は、形成されていても形成されていなくてもいずれであってもよい。

ストレスライナー６の第２の方向ｙ（半導体フィン幅方向）への張出し部６ａを設けないことで、チャネル部において第２の方向ｙに、ストレスライナー６からの引張応力が作用するのを抑えることができる。この結果、チャネル部のキャリア移動度を高めて駆動電流の増大を図ることができる。

図２５は、ストレスライナー６の第２の方向ｙへの張出し部６ａのＲＩＥ前後で、チャネル部における第２の方向ｙの応力をシミュレーションして比較した応力分布図である。ｎ型ＭＯＳにおいて、ストレスライナー６が、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとした。図中、白い点線で囲まれた領域はチャネル部を表し、実線で囲まれた領域は引張応力が作用している領域を表し、１点鎖線で囲まれた領域は圧縮応力が作用している領域を表す。濃淡が濃い部分ほど、引張応力または圧縮応力は大きい。

図２５（ａ）は、張出し部６ａのＲＩＥ前、すなわち図２２の構造における第２の方向ｙの応力分布を表し、図２５（ｂ）は、張出し部６ａのＲＩＥ後、すなわち図２４の構造における第２の方向ｙの応力分布を表す。
この図２５の結果より、ストレスライナー６の第２の方向ｙへの張出し部６ａを設けないことで、チャネル部において第２の方向ｙ（半導体フィン幅方向）に効果的に圧縮応力を作用させることことができ、キャリア移動度の向上が図れる。

図２６は、図２４の構造と、図２２の構造とで、駆動電流増加率を比較したグラフ図である。縦軸に表される駆動電流増加率は、ストレスライナー６を用いない、すなわち応力がゼロの場合に対する駆動電流の増加率（％）を表す。
この図２６の結果より、ストレスライナー６の第２の方向ｙの張出し部６ａを設けない構造（図２４の構造）の方が、駆動電流増加率を高くすることができる。

なお、ｐ型ＭＯＳにおいては、第２の方向ｙ（半導体フィン幅方向）の応力は、引張応力である方がキャリア移動度が増大する。したがって、ｐ型ＭＯＳでは、圧縮応力を初期応力として有するストレスライナーの張出し部６ａからの圧縮応力がチャネル部に作用しにくくすることが望ましい。そこで、ｐ型ＭＯＳにおいても、ストレスライナー６の第２の方向ｙへの張出し部６ａを設けないことで、チャネル部において第２の方向ｙ（半導体フィン幅方向）に効果的に引張応力を作用させることができ、これにより、キャリア移動度を向上させて、駆動電流の増大が図れる。

［第３の実施形態］
図２７及び図２８は、本発明の第３の実施形態に係る半導体装置において、図２２に対応する断面構造を例示する模式図である。

本実施形態では、図２２の構造と同様、ストレスライナー６は、ゲート電極４の第２の方向ｙの両端面及び絶縁層１９の上面を覆っており、なおかつストレスライナー６の第２の方向ｙの両端部が、第２の方向ｙに張り出して絶縁層８上を覆っている。ただし、絶縁層８において、ストレスライナー６の張出した部分６ａと接する部分は、絶縁層８とゲート電極４との界面よりもくぼんでいる。その絶縁層８のくぼみは、ストレスライナー６を形成する前に、エッチング（例えばＲＩＥ）されて形成される。すなわち、本実施形態では、ストレスライナー６の第２の方向ｙの張出し部６ａが、チャネル部（半導体フィン２において、絶縁膜１５を介してゲート電極４に対向する部分）よりも下方に位置するようにしている。ここでも、図２２において図示を省略したゲート電極４の第２の方向ｙの両端面上における側壁絶縁層は、形成されていても形成されていなくてもいずれであってもよい。

図２７は、絶縁層８がくぼんだ部分の深さ（エッチング深さ）ｄが、ストレスライナー６の厚さよりも大きい場合を表す。
図２８は、絶縁層８がくぼんだ部分の深さ（エッチング深さ）ｄが、ストレスライナー６の厚さと略等しい場合を表す。

図２９は、ストレスライナー６の厚さが２０ナノメータ（ｎｍ）の場合に、絶縁層８のエッチング深さｄの違いによる、チャネル部における第２の方向ｙの応力分布をシミュレーションした結果を表す図である。ｎ型ＭＯＳにおいて、ストレスライナー６が、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとした。図中、白い点線で囲まれた領域はチャネル部を表し、実線で囲まれた領域は引張応力が作用している領域を表し、１点鎖線で囲まれた領域は圧縮応力が作用している領域を表す。濃淡が濃い部分ほど、引張応力または圧縮応力は大きい。

図２９（ａ）は、エッチング深さｄが０ナノメータ（ｎｍ）の場合、すなわち図２２の構造の場合の応力分布を表す。
図２９（ｂ）は、エッチング深さｄが、ストレスライナー厚と同じ２０ナノメータ（ｎｍ）の場合、すなわち図２８の構造の場合の応力分布を表す。
図２９（ｃ）、（ｄ）は、それぞれ、エッチング深さｄが、ストレスライナー厚より大きい３０、４０ナノメータ（ｎｍ）の場合、すなわち図２７の構造の場合の応力分布を表す。
この図２９の結果より、絶縁層８のエッチング深さｄが大きいほど、チャネル部において第２の方向ｙ（半導体フィン幅方向）に効果的に圧縮応力を作用させることができ、キャリア移動度の向上が図れる。

図３０は、ストレスライナー６の厚さが２０ナノメータ（ｎｍ）の場合に、絶縁層（ＳＴＩ）８のエッチング深さ（絶縁層８とゲート電極４との界面に対して、絶縁層８がくぼんだ深さ）ｄに対する、駆動電流増加率及び駆動電流の関係を例示するグラフ図である。横軸は、絶縁層８のエッチング深さｄ（ｎｍ）を表し、左側の縦軸は、ストレスライナー６を用いない、すなわち応力がゼロの場合に対する駆動電流増加率（％）を表し、右側の縦軸は、駆動電流（Ａ／μｍ）を表す。
この図３０の結果より、絶縁層８のエッチング深さｄをストレスライナー厚より大きくすることで、駆動電流及び駆動電流増加率を顕著に高めることができる。

なお、ｐ型ＭＯＳにおいては、第２の方向ｙ（半導体フィン幅方向）の応力は、引張応力である方がキャリア移動度が増大する。したがって、ｐ型ＭＯＳでは、圧縮応力を初期応力として有するストレスライナーの張出し部６ａからの圧縮応力がチャネル部に作用しにくくすることが望ましい。そこで、ｐ型ＭＯＳにおいても、ストレスライナー６の張出し部６ａと接する絶縁層８を、絶縁層８とゲート電極４との界面よりもくぼませることで、チャネル部において第２の方向ｙ（半導体フィン幅方向）に効果的に引張応力を作用させることことができ、これにより、キャリア移動度を向上させて、駆動電流の増大が図れる。

［第４の実施形態］
図３１は、本発明の第４の実施形態に係る半導体装置において、半導体フィン２と、ゲート電極４との配置関係を表す模式斜視図であり、前述の第１の実施形態における図２に対応する図である。

本実施形態では、半導体フィン２におけるチャネル部の両側面及び上面に絶縁膜１５を設け、その絶縁膜１５を介在させて、ゲート電極４が半導体フィン２のチャネル部に対向する構造としている。すなわち、ゲート電極４のゲート電圧印加により、半導体フィン２の両側面及び上面付近にチャネルが生ずるいわゆる「トライゲート構造」となっている。

［第５の実施形態］
図３２は、本発明の第５の実施形態に係る半導体装置において、半導体フィン２と、ゲート電極４との配置関係を表す模式斜視図であり、前述の第１の実施形態における図２に対応する図である。

本実施形態では、ゲート電極４が、半導体フィン２及び絶縁層１７によって第２の方向ｙにみて２つに分断されて、ソース電極端子、ドレイン電極端子、および２つのゲート電極端子を有する「４端子構造」となっている。

［第６の実施形態］
図３３は、本発明の第６の実施形態に係る半導体装置において、半導体フィン２と、ゲート電極４との配置関係を表す模式斜視図であり、前述の第１の実施形態における図２に対応する図である。

本実施形態は、前述の第５の実施形態と同様にゲート電極４が第２の方向ｙに２つに分断された「４端子構造」であるが、半導体フィン２のチャネル部上に絶縁層１７が設けられず、チャネル部の両側面及び上面を絶縁膜１５が覆っている。

［第７の実施形態］
図３４〜図３６は、本発明の第７の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。なお、図３６は、図３５におけるＤ−Ｄ断面図である。

第１の実施形態に関して前述した図１１に表される工程の後、すなわちソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥを形成した後、例えばＲＩＥ法により、絶縁層１９の側面の第１の側壁絶縁層２３、絶縁層１７上のゲート電極（ポリシリコン）４、ソースエクステンション領域ＳＥの一部分、およびドレインエクステンション領域ＤＥの一部分を除去する。

その後、ゲート電極（ポリシリコン）４、ソースエクステンション領域ＳＥ、およびドレインエクステンション領域ＤＥが除去された部分に、ＳｉＧｅ（シリコンゲルマニウム）選択的にエピタキシャル成長させる。

これにより、図３５、３６に表されるように、ＳｉＧｅ（シリコンゲルマニウム）からなるソース領域３２及びドレイン領域３３が得られ、またゲート電極の一部（絶縁層１７より上の部分）３１も、ＳｉＧｅ（シリコンゲルマニウム）から構成される構造が得られる。この後、絶縁層１７、ＳｉＧｅ（シリコンゲルマニウム）層３１、側壁絶縁層２３および半導体フィン２を覆って、ストレスライナー６が形成される。本実施形態においては、絶縁層１７とＳｉＧｅ（シリコンゲルマニウム）層３１とから、スペーサ層が構成される。

［第８の実施形態］
図３７〜図３９は、本発明の第８の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。なお、図３９は、図３８におけるＥ−Ｅ断面図である。

第１の実施形態に関して前述した図１０に表される工程の後、イオン注入によりソースエクステンション領域ＳＥ及びドレインエクステンション領域ＤＥを形成する前に、半導体フィン２表層部において、ソース領域及びドレイン領域となる部分を、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化する。これにより、図３８に表されるように、例えば、ＮｉＳｉ、ＣｏＳｉなどのシリサイドからなるソース領域４２及びドレイン領域４３が得られる。「ＦｉｎＦＥＴ」では非常に薄い半導体フィンを用いるので、ソース領域及びドレイン領域の抵抗は無視できず、本実施形態のようにソース領域及びドレイン領域をシリサイド化して低抵抗化するのは「ＦｉｎＦＥＴ」にとって有効である。

また、図１０に表される工程の後、例えばＲＩＥ法により、絶縁層１９及びこの側面の第１の側壁絶縁層２３を除去して、絶縁層１７上のゲート電極（ポリシリコン）４を、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）を用いてシリサイド化してもよい。これにより、図３８、３９に表されるように、ゲート電極の一部４１がシリサイド化されて低抵抗化される。この後、絶縁層１７、シリサイド層４１、側壁絶縁層２３および半導体フィン２を覆って、ストレスライナー６が形成される。本実施形態においては、絶縁層１７とシリサイド層４１とから、スペーサ層が構成される。

［第９の実施形態］
図４０は、本発明の第９の実施形態に係る半導体装置において、前述の第１の実施形態における図８に対応する模式断面図である。

本実施形態では、例えばシリコンなどの半導体基板５１上に埋め込み絶縁層（酸化シリコン層）５２が設けられ、この埋め込み絶縁層５２上に、ＳＯＩ（Silicon On Insulator）層を形成した後、このＳＯＩ層を選択的にエッチング加工して、半導体フィン２を得るようにしている。

前述した各実施形態は、技術的に可能な限り適宜組み合わせて実施してもよく、これらも本発明の範囲に包含される。
例えば、第１の実施形態と第２の実施形態とを組み合わせて、側壁絶縁層の第１の方向の厚さｔを４５ナノメータ（ｎｍ）以上、ゲート高さ（スペーサ層の高さ）ｈ１を１０５ナノメータ（ｎｍ）以上としつつ、ストレスライナー６の第２の方向ｙへの張出し部６ａを設けない構造にすれば、チャネル部におけるキャリア移動度をより高めて、駆動電流をより大きくできる。
同様に、第１の実施形態と第３の実施形態とを組み合わせて、側壁絶縁層の第１の方向の厚さｔを４５ナノメータ（ｎｍ）以上、ゲート高さ（スペーサ層の高さ）ｈ１を１０５ナノメータ（ｎｍ）以上としつつ、ストレスライナー６の張出し部６ａと接する絶縁層８を、絶縁層８とゲート電極４との界面よりもくぼませる構造としてもよい。

また、複数の半導体フィン２を平行に並設させ、これら半導体フィン２の各チャネル部をまたいでゲート電極４を設けてもよい。

また、ストレスライナー６の材料は、窒化シリコンに限らず、例えば、窒化酸化シリコンなどを用いてもよい。

本発明の第１の実施形態に係る半導体装置の要部断面構造を例示する模式図である。 同第１の実施形態に係る半導体装置において、半導体フィンと、ゲート電極との配置関係を表す模式斜視図である。 同第１の実施形態に係る半導体装置において、半導体フィンと、ゲート電極と、ストレスライナーとの配置関係を表す模式平面図である。 同第１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図４に続く工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図２におけるＢ−Ｂ断面図である。 図２におけるＡ−Ａ断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 ソースエクステンション領域、ドレインエクステンション領域及びこれら両領域間のチャネル部の不純物分布を表す模式図である。 図１１に続く工程断面図である。 図１３に続く工程断面図である。 図１４に続く工程断面図である。 図１５に続く工程断面図である。 図１６に続く工程断面図である。 ｎ型ＭＯＳにおいて、ストレスライナーが、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとし、また７００℃から２７℃の熱負荷条件を設定してシミュレーションを行って得られたチャネル部近傍における応力分布を表す図である。 ｎ型ＭＯＳにおいて、チャネル部に作用する応力がゼロの場合と、１．３ギガパスカル（ＧＰａ）の引張応力が作用する場合とで、駆動電流−ゲート電圧特性を比較したグラフ図を表す。 側壁絶縁層の第１の方向の厚さｔと、駆動電流との関係を例示するグラフ図である。 ゲート高さｈ１と、駆動電流との関係を例示するグラフ図である。 図１におけるＣ−Ｃ断面図である。 ｎ型ＭＯＳにおいて、ストレスライナーが、１．３ギガパスカル（ＧＰａ）の引張応力を初期応力として有するとした場合において、ストレスライナーの第２の方向ｙに張り出した部分近傍の応力分布のシミュレーション結果を表す図である。 本発明の第２の実施形態に係る半導体装置において、図２２に対応する断面構造を例示する模式図である。 ストレスライナーの第２の方向ｙへの張出し部のＲＩＥ前後で、チャネル部における第２の方向ｙの応力をシミュレーションして比較した応力分布図である。 図２４の構造と、図２２の構造とで、駆動電流増加率を比較したグラフ図である。 本発明の第３の実施形態に係る半導体装置において、図２２に対応する断面構造を例示する模式図であり、絶縁層がくぼんだ部分の深さ（エッチング深さ）ｄが、ストレスライナーの厚さよりも大きい場合を表す。 本発明の第３の実施形態に係る半導体装置において、図２２に対応する断面構造を例示する模式図であり、絶縁層がくぼんだ部分の深さ（エッチング深さ）ｄが、ストレスライナーの厚さと略等しい場合を表す。 ストレスライナーの厚さが２０ナノメータ（ｎｍ）の場合に、絶縁層のエッチング深さｄの違いによる、チャネル部における第２の方向ｙの応力分布をシミュレーションした結果を表す図である。 ストレスライナーの厚さが２０ナノメータ（ｎｍ）の場合に、絶縁層のエッチング深さｄに対する、駆動電流増加率及び駆動電流の関係を例示するグラフ図である。 本発明の第４の実施形態に係る半導体装置において、半導体フィンと、ゲート電極との配置関係を表す模式斜視図である。 本発明の第５の実施形態に係る半導体装置において、半導体フィンと、ゲート電極との配置関係を表す模式斜視図である。 本発明の第６の実施形態に係る半導体装置において、半導体フィンと、ゲート電極との配置関係を表す模式斜視図である。 本発明の第７の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図３４に続く工程断面図である。 図３５におけるＤ−Ｄ断面図である。 本発明の第８の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。 図３７に続く工程断面図である。 図３８におけるＥ−Ｅ断面図である。 本発明の第９の実施形態に係る半導体装置において、図８に対応する模式断面図である。 参考例に係る半導体装置において、図２２に表される断面図に対応する模式断面図である。

符号の説明

２…半導体フィン、４…ゲート電極、６…ストレスライナー、８…絶縁層、１１…半導体基板、１３…チャネル部、１５…絶縁膜、１７…絶縁膜、１９…絶縁層、２１…スペーサ層、２３…第１の側壁絶縁層、２４…第２の側壁絶縁層、２５…第３の側壁絶縁層、Ｓ…ソース領域、ＳＥ…ソースエクステンション領域、Ｄ…ドレイン領域、ＤＥ…ドレインエクステンション領域、ｘ…第１の方向（電流方向）、ｙ…第２の方向（半導体フィン幅方向）

Claims (5)

1. 絶縁層と、
   前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、
   前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在するゲート電極と、
   前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、
   前記チャネル部の上に設けられたスペーサ層と、
   前記スペーサ層における前記第２の方向に対して略平行な側面に隣接して設けられた側壁絶縁層と、
   前記側壁絶縁層及び前記スペーサ層を覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、
   を備え、
   前記側壁絶縁層の前記第１の方向の厚さが４５ナノメータ（ｎｍ）以上であり、かつ前記スペーサ層の高さが１０５ナノメータ（ｎｍ）以上であることを特徴とする半導体装置。
2. 絶縁層と、
   前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、
   前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在すると共に、前記第２の方向の端部の前記チャネル部からの長さが、前記絶縁層と接する部分から前記半導体フィンの上面高さ部分に至るまで略同一であるゲート電極と、
   前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、
   前記ゲート電極における前記第１の方向に対して略平行な側面上を少なくとも覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、
   を備え、
   前記ストレスライナーが、前記絶縁層上で前記ゲート電極における前記側面上から前記第２の方向に張り出していないことを特徴とする半導体装置。
3. 絶縁層と、
   前記絶縁層から突出して、前記絶縁層の主面に対して平行な第１の方向に延在し、前記第１の方向に並んで形成されたソース領域と、チャネル部と、ドレイン領域と、を有する半導体フィンと、
   前記半導体フィンにおける少なくとも前記チャネル部の側面に対向して設けられ、前記第１の方向に対して略直交し、前記絶縁層の主面に対して平行な第２の方向に延在すると共に、前記第２の方向の端部の前記チャネル部からの長さが、前記絶縁層と接する部分から前記半導体フィンの上面高さ部分に至るまで略同一であるゲート電極と、
   前記半導体フィンと前記ゲート電極との間に介在された絶縁膜と、
   前記ゲート電極における前記第１の方向に対して略平行な側面上を少なくとも覆って設けられ、前記半導体フィンを歪ませるための初期応力を有するストレスライナーと、
   を備え、
   前記ストレスライナーが、前記絶縁層上で前記ゲート電極における前記側面上から前記第２の方向に張り出しており、
   前記絶縁層における前記ストレスライナーの張り出した部分と接する部分は、前記絶縁層と前記ゲート電極との界面よりもくぼんでいることを特徴とする半導体装置。
4. 前記絶縁層がくぼんだ部分の深さは、前記ストレスライナーの厚さよりも大であることを特徴とする請求項３記載の半導体装置。
5. 前記ストレスライナーは、窒化シリコンからなることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。