KR100553703B1 - 반도체 소자 및 그 형성 방법 - Google Patents

Abstract

본 발명은 핀 전계 효과 트랜지스터들을 갖는 반도체 소자 및 그 형성방법을 제공한다. 이 소자는 기판 상에 돌출되되, 채널부, 소오스부 및 드레인부로 구성된 핀 패턴을 포함한다. 소오스부 및 드레인부는 채널부의 양측에 접속되며 채널부에 비하여 높은 높이를 갖는다. 채널부의 상면 및 양측벽들을 지나는 게이트 전극이 배치된다. 소오스 및 드레인부들의 일부분에 금속실리사이드가 형성된다. 높아진 소오스 및 드레인부들로 인하여 금속실리사이드는 채널부 위에 형성될 수 있다. 이로써, 소오스/드레인 영역의 접촉저항을 감소시킬 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor devices and methods of forming the same}

도 1a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 사시도이다.

도 1b 및 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.

도 2a 내지 8a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이다.

도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅲ-Ⅲ'을 따라 취해진 공정단면도들이다.

도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅳ-Ⅳ'을 따라 취해진 공정단면도들이다.

도 9a는 본 발명의 실시예에 따른 반도체 소자 중 불순물확산층들을 형성하는 다른 방법을 설명하기 위한 사시도이다.

도 9b 및 도 9c는 각각 도 9a의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 공정단면도들이다.

본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 기판으로 부터 돌출된 핀 형태의 채널을 갖는 전계 효과 트랜지스터 및 그 형성 방법에 관한 것이다.

통상, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)는 반도체기판(이하, 기판이라고함)에 서로 이격되어 형성된 소오스/드레인 영역들과, 상기 소오스 영역 및 드레인 영역 사이의 채널영역 상부에 형성된 게이트 전극으로 구성될 수 있다.

반도체 소자의 고집적화 경향에 따라, 트랜지스터의 크기가 점점 감소되어 많은 문제점들이 대두되고 있다. 예를 들면, 채널 길이의 감소로 인하여 소오스/드레인 영역들 간의 펀치스루 특성이 열화되고 있으며, 게이트 전극의 채널 영역에 대한 컨트롤 능력(controllability)이 저하되어 누설전류의 량이 증가되고 있다. 이러한 문제점들을 해결하기 위한 방안으로서, 핀 전계 효과 트랜지스터(Fin Field Effect Transistor; Fin FET)가 제안된 바 있다.

상기 핀 전계 효과 트랜지스터는 기판 상에 돌출된 실리콘 핀을 가로지르도록 게이트 전극을 형성한다. 상기 게이트 전극의 아래의 상기 실리콘 핀은 채널영역에 해당하며, 상기 게이트 전극은 상기 실리콘 핀의 양측벽들을 지난다. 이로써, 상기 게이트 전극은 상기 채널영역의 양측을 컨트롤함으로써, 컨트롤 능력이 향상된다. 또한, 상기 채널 영역 양측의 상기 실리콘 핀에 소오스/드레인 영역들이 형성됨으로써, 소오스/드레인 영역들 간의 펀치스루 특성등이 향상될 수 있다.

하지만, 종래의 핀 전계 효과 트랜지스터를 형성하는 방법은 상기 실리콘 핀 을 형성한 후에, 상기 게이트 전극을 형성한다. 즉, 상기 실리콘 핀 상부에 게이트 도전막을 형성하고, 상기 게이트 도전막을 패터닝하여 상기 게이트 전극을 형성한다. 이때, 상기 패터닝 공정의 식각 공정은 이방성 식각으로 수행된다. 이에 따라, 상기 식각 공정시, 과도한 식각 공정으로 상기 소오스/드레인 영역들이 손상될 수 있다. 특히, 상기 게이트 전극 가장자리에 노출되고, 상기 실리콘 핀 상부에 위치하는 게이트 절연막은 더 식각될 수 있다. 이는, 상기 돌출된 실리콘 핀 양측벽 상에 배치된 게이트 도전막의 수직 높이가 매우 높기 때문이다. 상기 게이트 전극의 가장자리의 게이트 절연막이 더 식각되어 얇아질 경우, GIDL(Gate-Induced Drain Leakage)등이 증가될 수 있다. 그 결과, 상기 핀 전계 효과 트랜지스터의 특성이 열화될 수 있다.

또한, 상기 소오스/드레인 영역들은 상기 실리콘 핀에 형성됨으로써, 수평적인 면적이 매우 좁을 수 있다. 이로써, 상기 소오스/드레인 영역과, 상기 소오스/드레인 영역에 접속하는 상부 도전체 간의 접촉저항이 증가할 수 있다.

본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역들의 저항을 감소시킬 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인 영역들의 식각 손상을 방지할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.

상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 본 발명의 바람직한 실시예에 따른 반도체 소자는 기판 상에 돌출되되, 채널부, 상기 채널부 양측에 각각 접촉되고, 상기 채널부에 비하여 높은 높이를 갖는 소오스부 및 드레인부로 구성된 핀 패턴을 포함한다. 상기 채널 부의 상부면 및 양측벽들의 상부를 지나는 게이트 전극이 배치되고, 상기 채널부와 상기 게이트 전극 사이에 게이트 절연막이 개재된다. 적어도 상기 소오스 및 드레인부들에 각각 형성된 불순물확산층들이 배치된다.

구체적으로, 적어도 상기 소오스부의 일측벽과 상기 게이트 전극 사이와, 상기 드레인부의 일측벽과 상기 게이트 전극 사이에 각각 개재된 스페이서들을 더 포함하는 것이 바람직하다. 상기 스페이서들은 상기 게이트 전극과 인접한 상기 소오스부의 일측벽과, 상기 드레인부의 일측벽에 각각 형성될 수 있다. 상기 게이트 전극은 도핑된 폴리실리콘, 폴리사이드, 금속실리사이드 및 도전성 금속 함유물질 중 선택된 적어도 하나로 이루어질 수 있다. 상기 반도체 소자는 상기 불순물확산층의 일부분에 형성된 금속실리사이드를 더 포함하는 것이 바람직하다. 상기 불순물확산층에 형성된 금속실리사이드는 그것의 하부면 높이가 상기 채널부의 상부면과 같거나 높은 것이 바람직하다. 상기 반도체 소자는 상기 기판 상에 배치되어 상기 핀 패턴의 상부면이 노출되도록 상기 핀 패턴을 덮되, 상기 핀 패턴을 가로지르는 그루브를 갖는 몰드층을 더 포함할 수 있다. 상기 채널부의 소정영역은 상기 그루브의 바닥면으로 부터 돌출되고, 상기 그루브의 내측벽들은 상기 게이트 전극과 인접한 상기 소오스 및 드레인부들의 측면들을 노출시킨다. 상기 게이트 전극은 상기 그루브 내에 상기 돌출된 채널부를 가로지르는 것이 바람직하다. 상기 노출된 소오 스 및 드레인부들의 측면들을 포함하는 상기 그루브의 내측벽들에 각각 스페이서들이 배치될 수 있다. 이때, 적어도 상기 채널부 상부의 상기 게이트 전극은 상기 스페이서들 사이에 개재된다. 상기 게이트 전극 상에 캐핑 패턴이 배치될 수 있다. 상기 캐핑 패턴은 불순물 이온들의 투사 범위가 상기 핀 패턴에 비하여 적은 절연 물질로 이루어질 수 있다.

상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공하는데 있다. 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성 방법은 기판 상에 채널부와, 상기 채널부 양측에 각각 접촉하고 상기 채널부에 비하여 높은 높이를 갖는 소오스부 및 드레인부로 구성된 핀 패턴을 형성하는 단계를 포함한다. 적어도 상기 채널부의 상면 및 양측벽들의 표면에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 채널부의 상면 및 양측벽들을 지나는 게이트 전극을 형성한다.

구체적으로, 상기 게이트 전극을 형성하기 전에, 적어도 상기 채널부와 인접한 상기 소오스 및 드레인부들의 일측벽들에 스페이서들을 형성하는 단계를 더 포함할 수 있다. 상기 핀 패턴을 형성하는 단계는 기판 상에 돌출된 예비 핀 패턴을 형성하는 단계, 상기 기판 상에 상기 예비 핀 패턴의 상부면이 노출되도록 평탄화된 몰드층을 형성하는 단계 및, 상기 몰드층 및 예비 핀 패턴을 패터닝하여 상기 핀 패턴과, 양 내측벽들에 각각 상기 소오스 및 드레인부들의 일측벽을 노출시키고, 바닥면에 상기 채널부가 돌출된 그루브를 형성하는 단계를 포함할 수 있다. 상기 게이트 전극은 상기 그루브 내에 형성된다. 이 경우에, 상기 게이트 절연막을 형성하기 전에, 상기 그루브의 내측벽들에 상기 노출된 소오스 및 드레인부들을 각 각 덮는 스페이서들을 형성하는 단계를 더 포함할 수 있다. 상기 형성 방법은 적어도 상기 소오스부 및 드레인부에 각각 불순물확산층을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 소오스부의 일부분 및 상기 드레인부의 일부분에 각각 금속실리사이드를 형성하는 단계를 더 포함할 수 있다. 상기 금속실리사이드의 하부면의 높이는 상기 채널부의 상부면과 같거나 높은 것이 바람직하다.

본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 기판으로 부터 돌출된 예비 핀 패턴을 형성하는 단계와, 상기 기판 상에 상기 예비 핀 패턴의 상부면이 노출되도록 평탄화된 몰드층을 형성하는 단계를 포함할 수 있다. 상기 몰드층 및 예비 핀 패턴 상에 상기 몰드층 및 예비 핀 패턴의 소정영역을 노출시키는 개구부를 갖는 하드마스크막을 형성한다. 소오스, 채널 및 드레인부들로 구성된 핀 패턴과, 그것의 바닥면에 상기 채널부가 돌출되고, 그것의 내측벽들에 상기 소오스 및 드레인부들의 일측벽들이 노출되는 그루브와, 상기 노출된 소오스 및 드레인부들의 측벽들을 덮는 스페이서를 형성한다. 이때, 상기 소오스 및 드레인부들은 상기 채널부에 비하여 높은 높이를 갖는다. 적어도 상기 채널부의 노출된 표면에 게이트 절연막을 형성하고, 상기 그루브 내에 상기 채널부의 상면 및 양측벽들의 상부를 지나는 게이트 전극을 형성한다.

구체적으로, 상기 핀 패턴, 그루브 및 스페이서를 형성하는 단계는 상기 개구부에 노출된 몰드층 및 예비 핀 패턴을 선택적으로 식각하여 상기 핀 패턴과, 그것의 양 내측벽들에 각각 상기 소오스 및 드레인부들의 일측벽들을 노출시키고, 그것의 바닥면에 상기 채널부의 상면을 노출시키는 예비 그루브를 형성하는 단계를 포함할 수 있다. 상기 예비 그루브의 양 내측벽들에 스페이서들을 형성하고, 상기 하드마스크막 및 스페이서를 마스크로 사용하여 상기 몰드층을 리세스하여 상기 채널부를 돌출시키는 상기 그루브를 형성한다. 상기 그루브를 형성한 후에, 상기 돌출된 채널부의 표면을 치유하는 표면 처리 공정을 수행할 수 있다. 상기 게이트 전극을 형성하기 전에 상기 채널부에 문턱전압을 조절하는 불순물 이온들을 선택적으로 주입할 수 있다. 상기 게이트 전극은 상기 그루브를 채우는 게이트 도전막을 형성하고, 상기 게이트 도전막을 상기 하드마스크막이 노출될때까지 평탄화한 후, 상기 평탄화된 게이트 도전막을 리세스하여 형성할 수 있다. 상기 게이트 전극은 도핑된 폴리실리콘, 일부 또는 전부가 금속실리사이드화된 도핑된 폴리실리콘 및 도전성 금속 함유 물질 중 선택된 적어도 하나로 형성할 수 있다. 상기 게이트 전극을 형성한 후에, 상기 기판 전면 상에 캐핑막을 형성하는 단계, 상기 캐핑막 및 상기 하드마스크막을 상기 몰드층, 소오스부 및 드레인부가 노출될때까지 평탄화시키어 상기 게이트 전극 상에 캐핑 패턴을 형성하는 단계 및 상기 소오스부 및 드레인부의 일부분들에 금속실리사이드를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 금속실리사이드의 하부면의 높이는 상기 채널부의 상부면과 같거나 높게 형성하는 것이 바람직하다. 상기 금속실리사이드를 형성하기 전에, 적어도 상기 소오스부 및 드레인부에 불순물확산층들을 형성하는 단계를 더 포함하는 것이 바람직하다. 이때, 상기 금속실리사이드는 상기 불순물확산층의 일부분에 형성된다. 상기 불순물확산층은 상기 몰드층 및 예비 핀 패턴 상에 상기 예비 핀 패턴을 가로지르는 마스크 패턴을 형성하고, 상기 마스크 패턴을 마스크로 사용하여 불순물 이온들을 주 입하여 형성할 수 있다. 이와는 달리, 상기 불순물확산층은 적층된 상기 게이트 전극 및 캐핑 패턴을 마스크로 사용하여 불순물 이온들을 주입하여 형성할 수 있다. 상기 캐핑 패턴은 상기 핀 패턴에 비하여 불순물 이온들의 투사 범위(projected range)가 적은 절연 물질로 형성할 수 있다. 상기 금속실리사이드를 형성한 후에, 상기 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 패터닝하여 금속실리사이드를 노출시키는 콘택홀을 형성하는 단계 및 상기 콘택홀을 채우는 상부 도전체를 형성하는 단계를 더 포함할 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1a는 본 발명의 실시예에 따른 반도체 소자를 나타내는 사시도이고, 도 1b 및 1c는 각각 도 1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.

도 1a, 도 1b 및 도 1c를 참조하면, 반도체기판(100, 이하 기판이라고 함) 상에 핀 패턴(104a)이 배치된다. 상기 핀 패턴(104a)은 상기 기판(100)으로 부터 돌출된다. 상기 핀 패턴(104a)은 채널부(103b)와 상기 채널부(103b) 양측에 각각 접촉된 소오스부(103a) 및 드레인부(103c)로 구성된다. 상기 소오스부(103a) 및 드레인부(103c)는 제1 높이(H1)를 가지며, 상기 채널부(103b)는 제2 높이(H2)를 갖는다. 이때, 상기 제1 높이(H1)는 상기 제2 높이(H2)에 비하여 높다. 즉, 상기 소오스부(103a) 및 드레인부(103c)는 상기 채널부(103b)에 비하여 높은 높이를 갖는다. 상기 핀 패턴(104a)은 상기 기판(100)과 동일한 물질인 것이 바람직하다. 예를 들면, 상기 기판(100)이 단결정 실리콘 기판이면, 상기 핀 패턴(104a)은 단결정 실리콘으로 이루어진다. 상기 채널부(103b)는 트랜지스터의 채널 영역에 해당하고, 상기 소오스 및 드레인부들(103a,103c)은 각각 트랜지스터의 소오스 및 드레인 영역에 해당할 수 있다.

상기 핀 패턴(104a)을 가로지르는 게이트 전극(118a)이 배치된다. 상기 게이트 전극(118a)은 상기 채널부(103b)를 가로지른다. 즉, 상기 게이트 전극(118a)은 상기 채널부(103b)의 상면 및 양측벽들의 상부를 지난다. 상기 게이트 전극(118a)과 상기 채널부(103b) 사이에 게이트 절연막(116)이 개재된다.

상기 게이트 절연막(116)은 실리콘 산화막, 특히, 열산화막으로 이루어질수 있다. 상기 게이트 전극(118a)은 도핑된 폴리실리콘으로 이루어질 수 있다. 이 경우에, 상기 게이트 전극(118a)의 일부 또는 전부는 금속실리사이드화된 상태일 수 있다. 즉, 상기 게이트 전극(118a)은 도핑된 폴리실리콘, 폴리사이드 또는 금속실리사이드로 이루어질 수 있다. 상기 폴리사이드는 차례로 적층된 도핑된 폴리실리콘 및 금속실리사이드로 구성된다. 상기 금속실리사이드는 니켈실리사이드, 코발트 실리사이드 또는 티타늄실리사이드등 내열화성 금속(refractory metal)을 함유하는 실리사이드로 이루어질 수 있다. 이와는 달리, 상기 게이트 전극(118a)은 티탄늄질화막, 탄탈늄질화막, 텅스텐질화막 또는 몰리브덴등의 도전성 금속함유 물질로 이루어질 수 있다. 상기 게이트 전극(118a)은 상기 도핑된 폴리실리콘, 금속실리사이드 또는 도전성 금속함유 물질로 이루어짐으로써, 트랜지스터가 요구하는 문턱전압을 조절할 수 있다.

상기 게이트 전극(118a)과 인접한 상기 소오스 및 드레인부들(103a,103c)에 스페이서들(114)이 각각 배치된다. 상기 스페이서들(114)로 인하여 상기 게이트 전극(118a)은 상기 소오스 및 드레인부들(103a,103c)과 전기적으로 단절된다.

적어도 상기 소오스 및 드레인부들(103a,103c) 내에 불순물확산층들(124)이 각각 배치된다. 상기 불순물확산층들(124)은 트렌지스터의 소오스/드레인 영역들에 해당한다. 상기 불순물확산층(124)은 상기 스페이서(114) 아래의 상기 채널부(103b)의 소정영역으로 연장될 수 있다. 즉, 상기 게이트 전극(118a) 양측의 상기 핀 패턴(104a) 내에 상기 불순물확산층들(124)이 배치된다.

상기 불순물확산층들(124), 상기 채널부(103b) 및 상기 게이트 전극(118a)은 핀 전계 효과 트랜지스터를 구성한다.

상기 불순물확산층(124)의 일부분에 금속실리사이드(127)가 형성된다. 상기 금속실리사이드(127)의 하부면은 상기 채널부(103b)의 상부면과 동일한 높이이거나, 상기 채널부(103b)의 상부면에 비하여 높은 것이 바람직하다. 상기 소오스 및 드레인부들(103a,103c)이 상기 채널부(103b)에 비하여 높은 높이를 가짐으로써, 상 기 금속실리사이드(127)는 상기 채널부(103b) 보다 높게 위치함과 동시에 두꺼운 두께를 가질 수 있다. 이로 인하여, 상기 핀 전계 효과 트랜지스터의 소오스/드레인 영역들의 저항을 감소시킬 수 있다. 그 결과, 상기 소오스/드레인 영역들과 상부 도전체(미도시함)간의 접촉저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있다. 또한, 상기 금속실리사이드(127) 내의 금속이 상기 채널부(103b)로 확산되어 야기될 수 있는 반도체 소자의 특성 열화를 최소화할 수 있다.

종래의 핀 전계 효과 트랜지스터의 경우, 채널영역과 소오스/드레인 영역은 동일한 높이를 갖는다. 이로써, 소오스/드레인 영역의 표면에 금속실리사이드를 형성할 경우, 매우 얇게 형성하여야 한다. 이는, 금속실리사이드 내에 금속이 채널영역으로 침투하여 트랜지스터의 특성을 열화시킬 수 있기 때문이다. 금속실리사이드가 얇게 형성할 경우, 금속실리사이드의 그레인에 기인하여 그것의 일부분이 단절될 수 있다.

상기 기판(100) 상에 상기 핀 패턴(104a)의 상부면이 노출되도록 평탄화되고, 그루브(112a)를 갖는 몰드층(106)이 배치되는 것이 바람직하다. 상기 핀 패턴(104a)의 하부면은 상기 기판(100)에 접속되어 있다. 이로써, SOI 기판에서 발생할 수 있는 플로팅 바디 효과등을 방지할 수 있다. 또한, 상기 핀 전계 효과 트랜지스터의 동작이 반복되어 상기 핀 패턴(104a) 내에 열이 발생할 경우, 상기 기판(100)을 통하여 열을 효율적으로 방출할 수 있다.

상기 몰드층(106)의 상부면은 상기 소오스 및 드레인부들(103a,103c)의 상부면과 동일한 높이일 수 있다.

상기 그루브(112a)는 상기 핀 패턴(104a)을 가로지른다. 이때, 상기 그루브(112a)의 바닥면은 상기 몰드층(106)으로 이루어지며, 상기 그루브(112a)의 바닥면으로 부터 상기 채널부(103b)가 돌출된다. 즉, 상기 그루브(112a)는 상기 돌출된 채널부(103b)의 상면 및 양측벽들을 노출시킨다. 상기 그루브(112a)의 양 내측벽들에는 상기 채널부(103b)와 인접한 상기 소오스 및 드레인부들(103a,103c)의 일측면들을 각각 노출된다. 상기 그루브(112a)의 내측벽들은 각각 상기 노출된 소오스 및 드레인부들(103a,103c)의 일측면들과 정렬되어 있다.

상기 스페이서들(114)은 상기 노출된 소오스 및 드레인부들(103a,103c)의 일측면들에 각각 배치된다. 상기 스페이서(114)는 상기 그루브(112a)의 내측벽을 따라 연장될 수 있다. 특히, 상기 그루브(112a)의 내측벽이 계단 형태로 이루어져, 상기 스페이서(114)는 상기 그루브(112a)의 상부 내측벽을 따라 연장될 수 있다.

상기 게이트 절연막(116)은 적어도 상기 그루브(112a)에 노출된 상기 채널부(103b)의 상면 및 양측벽들 표면에 배치된다. 상기 게이트 전극(118a)은 상기 그루브(112a)를 따라, 상기 그루브(112a)내에 배치되는 것이 바람직하다. 상기 게이트 전극(118a)의 상면은 평탄화된 상태일 수 있다. 상기 몰드층(106)은 상기 채널부(103b)의 돌출된 부분 아래에 위치하는 상기 핀 패턴(104a)의 하부를 둘러싸며, 상기 핀 패턴(104a) 양측의 기판(100) 상에 위치된 상기 게이트 전극(118a)의 일부분과 상기 기판(100) 사이에 상기 몰드층(106)이 개재된다. 이로써, 상기 핀 전계 효과 트랜지스터는 이웃하는 다른 핀 전계 효과 트랜지스터와 격리된다. 즉, 상기 몰드층(106)은 소자분리막의 역활을 수행할 수 있다.

상기 게이트 전극(118a)의 상면은 상기 몰드층(106)의 상면에 비하여 낮을 수 있다. 이때, 상기 게이트 전극(118a) 상에 캐핑 패턴(122a)이 배치될 수 있다. 상기 캐핑 패턴(122a)은 상기 그루브(112a)를 채운다. 즉, 상기 캐핑 패턴(122a) 및 상기 몰드층(106)의 상면들은 동일한 높이를 가질 수 있다. 상기 캐핑 패턴(122a)은 절연막인 실리콘 산화막으로 이루어질 수 있다. 이와는 달리, 상기 캐핑 패턴(122a)은 상기 핀 패턴(104a)에 비하여 불순물 이온들의 투사 범위(projected range)가 적은 절연 물질로 이루어질 수 있다. 예컨대, 실리콘 질화막으로 이루어질 수 있다.

도 2a 내지 8a는 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 사시도들이고, 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a의 Ⅲ-Ⅲ'을 따라 취해진 공정단면도들이며, 도 2c 내지 도 8c는 각각 도 2a 내지 도 8a의 Ⅳ-Ⅳ'을 따라 취해진 공정단면도들이다.

도 2a, 도 2b 및 도 2c를 참조하면, 기판(100) 상에 제1 하드마스크막을 형성하고, 상기 제1 하드마스크막을 패터닝하여 제1 하드마스크 패턴(102)을 형성한다. 상기 기판(100)은 실리콘 기판일 수 있다. 상기 제1 하드마스크 패턴(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 제1 하드마스크 패턴(102)은 실리콘 질화막으로 형성할 수 있다. 물론, 상기 제1 하드마스크 패턴(102)은 실리콘 질화막 아래에 형성된 버퍼절연막을 더 포함할 수 있다.

상기 제1 하드마스크 패턴(102)을 마스크로 사용하여 상기 기판(100)을 식각하여 예비 핀 패턴(104, preliminary fin pattern)을 형성한다. 상기 예비 핀 패턴(104)은 상기 기판(100)으로 부터 돌출된다.

상기 예비 핀 패턴(104)을 갖는 기판(100) 전면 상에 몰드층(106)을 형성한다. 상기 몰드층(106)은 실리콘 산화막인 CVD 실리콘 산화막 또는 SOG막으로 형성할 수 있다.

도 3a, 도 3b 및 도 3c를 참조하면, 상기 몰드층(106)을 상기 제1 하드마스크 패턴(102)이 노출될때까지 평탄화시킨다. 이어서, 상기 제1 하드마스크 패턴(102)을 제거하여 상기 예비 핀 패턴(104)을 노출시키고, 상기 평탄화된 몰드층(106)을 상기 예비 핀 패턴(104)의 상부면에 근접한 높이 혹은 동일한 높이가 되도록 리세스한다.

이와는 달리, 상기 제1 하드마스크 패턴(102)은 상기 몰드층(106)이 형성되기 전에 제거될 수도 있다. 이 경우에는, 상기 제1 하드마스크 패턴(102)을 제거하고, 상기 몰드층(106)을 형성한 후에, 상기 몰드층(106)을 상기 예비 핀 패턴(104)이 노출될때까지 평탄화시킬 수 있다.

상기 노출된 예비 핀 패턴(104)을 갖는 기판(100) 전면 상에 제2 하드마스크막(108)을 형성하고, 상기 제2 하드마스크막(108)을 패터닝하여 상기 몰드층(106) 및 상기 노출된 예비 핀 패턴(104)의 소정영역들을 노출시키는 개구부(110)를 형성한다. 상기 개구부(110)는 상기 예비 핀 패턴(104)을 가로지른다. 상기 제2 하드마스크막(108)은 상기 예비 핀 패턴(104) 및 상기 몰드층(106)에 대하여 식각선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제2 하드마스크막(108)은 실리콘 질화막으로 형성할 수 있다.

상기 제2 하드마스크막(108)을 마스크로 사용하여 상기 개구부(110)에 노출된 상기 몰드층(106) 및 예비 핀 패턴(104)을 식각하여 핀 패턴(104a) 및 상기 핀 패턴(104a)을 가로지르는 예비 그루브(112)를 형성한다. 상기 예비 그루브(112)를 형성하는 방법은 먼저, 상기 노출된 예비 핀 패턴(104)을 소정의 깊이로 식각하여 핀 패턴(104a)을 형성한 후에, 상기 노출된 몰드층(106)을 상기 핀 패턴(104a)의 식각된 부분과 근접한 또는 동일한 높이로 식각하여 형성할 수 있다. 이와는 달리, 먼저, 상기 노출된 몰드층(106)을 소정의 깊이로 식각한 후에, 상기 노출된 예비 핀 패턴(104)을 식각할 수 있다. 더 나아가서, 상기 노출된 몰드층(106) 및 노출된 예비 핀 패턴(104)에 대하여 동일한 식각율을 갖는 레씨피(recipe)를 사용하여 상기 노출된 몰드층(106) 및 예비 핀 패턴(104)을 동시에 식각할 수도 있다.

결과적으로, 상기 예비 그루브(112)를 형성함으로써, 상기 예비 핀 패턴(104)은 소오스부(103a), 채널부(103b) 및 드레인부(103c)로 구성된 핀 패턴(104a)으로 형성된다. 제1 높이(H1)를 갖는 상기 소오스 및 드레인부들(103a,103c)은 제2 높이(H2)를 갖는 상기 채널부(103b)에 비하여 높다. 상기 소오스 및 드레인부들(103a,103c)는 각각 상기 채널부(103b)의 양측벽에 접촉된다. 즉, 상기 예비 그루브(112)의 양측에 위치한 상기 핀 패턴(104a)의 일부분들은 상기 소오스 및 드레인부들(103a,103c)에 해당하고, 상기 예비 그루브(112)의 바닥면을 이루는 상기 핀 패턴(104a)의 일부분은 상기 채널부(103b)에 해당한다.

상기 개구부(110) 및 예비 그루브(112)의 양측벽들에 스페이서들(114)을 각각 형성한다. 상기 스페이서(114)는 상기 몰드층(106)에 대하여 식각선택비를 갖는 절연막으로 형성한다. 예를 들면, 상기 스페이서(114)는 실리콘 질화막으로 형성할 수 있다.

도 4a, 도 4b 및 도 4c를 참조하면, 상기 제2 하드마스크막(108) 및 스페이서(114)를 마스크로 사용하여 상기 예비 그루브(112)에 노출된 상기 몰드층(106)을 선택적으로 리세스하여 상기 채널부(103b)의 소정영역을 돌출시키는 그루브(112a)를 형성한다. 상기 그루브(112a)는 상기 채널부(103b)의 돌출된 부분의 상면 및 양측벽들을 노출시킨다. 상기 그루브(112a)의 내측벽들은 상기 스페이서들(114)로 인하여 계단 형태로 형성될 수 있다.

이어서, 상기 채널부(103b)의 노출된 표면의 식각손상을 치유하기 위한 표면 처리 공정을 수행하는 것이 바람직하다. 상기 표면 처리 공정은 수소 분위기의 어닐링 공정으로 수행할 수 있다. 상기 수소 분위기의 어닐링 공정은 600℃ 내지 900℃의 공정온도로 수행할 수 있다.

상기 노출된 채널부(103b)에 문턱전압을 조절하는 불순물 이온들을 주입할 수 있다. 이때, 상기 문턱전압을 조절하는 불순물 이온들은 상기 제2 하드마스크막(108)으로 인하여, 상기 채널부(103b)에만 선택적으로 주입된다. 즉, 상기 문턱전압을 조절하는 불순물 이온들은 상기 소오스 및 드레인부들(103a,103c)에는 주입되지 않는다. 이로 인하여, 소오스/드레인 영역에 서로 다른 타입의 불순물들이 교대로 주입되어 발생할 수 있는 정션 누설전류를 최소화할 수 있다.

서로 다른 타입의 불순물들이 교대로 주입되는 불순물확산층의 경우, 정션 부근의 도핑 농도가 증가되어 정션 부근의 공핍층이 얇아질 수 있다. 이로써, 공핍 층을 직접 터널링하는 정션 누설전류가 발생할 수 있다. 본 발명에서는, 상술한 방법들에 의하여 상기 정션 누설전류를 최소화할 수 있다.

상기 문턱전압 조절을 위한 불순물 이온들을 주입한 후에, 상기 채널부(103b)에 이온들 주입으로 발생할 수 있는 손상을 치유하기 위한 공정을 수행할 수 있다. 예를 들면, 수소 분위기의 어닐링 공정을 수행할 수 있다.

이어서, 적어도 상기 채널부(103b)의 노출된 표면에 게이트 절연막(116)을 형성한다. 상기 게이트 절연막(116)은 실리콘산화막으로 형성할 수 있다. 특히, 상기 게이트 절연막(116)은 열산화막으로 형성하는 것이 바람직하다. 이와는 달리, 상기 게이트 절연막(116)은 CVD 실리콘 산화막으로 형성할 수도 있다.

상기 게이트 절연막(116)을 갖는 기판(100) 전면에 상기 그루브(112a)를 채우는 게이트 도전막(118)을 형성한다. 상기 게이트 도전막(118)은 도핑된 폴리실리콘으로 형성할 수 있다. 이와는 달리, 상기 게이트 도전막(118)은 티타늄질화막, 탄탈늄질화막, 텅스텐질화막 또는 몰리브덴등의 도전성 금속함유막으로 형성할 수도 있다.

도 5a, 도 5b, 도 5c, 도 6a, 도 6b 및 도 6c를 참조하면, 상기 게이트 도전막(118)을 상기 제2 하드마스크막(108)이 노출될때까지 평탄화시키고, 상기 평탄화된 게이트 도전막(118)을 상기 몰드층(106)의 상부면 보다 낮게 리세스하여 게이트 전극(118a)을 형성한다. 상기 게이트 전극(118a)의 상부면은 상기 게이트 절연막(116)에 비하여 높다. 상기 노출된 소오스 및 드레인부들(103a,103c)에 인접한 상기 게이트 전극(118a)은 상기 그루브(114)의 내측벽들에 형성된 상기 스페이 서들(114) 사이에 개재된다. 이로써, 상기 게이트 전극(118a)은 상기 소오스 및 드레인부들(103a,103c)과 전기적으로 절연된다.

상기 게이트 전극(118a)을 형성하기 위한 평탄화 공정 또는 리세스 공정 수행시, 상기 게이트 절연막(116)은 상기 평탄화 및 리세스 공정에 전혀 노출되지 않는다. 따라서, 종래의 게이트 전극 형성시, 게이트 전극의 가장자리의 게이트 산화막이 손상되어 발생할 수 있는 트랜지스터의 특성 열화를 방지할 수 있다.

상기 게이트 전극(118a)이 도핑된 폴리실리콘으로 형성될 경우, 상기 게이트 전극(118)은 그것의 일부 또는 전부를 금속실리사이드로 형성하는 공정을 더 수행할 수 있다. 즉, 상기 게이트 전극(118a)을 형성한 후에, 상기 기판(100) 전면에 제1 금속막(120)을 증착하고, 실리사이드화 공정을 수행하여 상기 게이트 전극(118a)의 일부 또는 전부를 금속실리사이드로 형성한다. 상기 제1 금속막(120)의 두께 또는 상기 실리사이드화 공정의 공정시간등을 조절하여 상기 게이트 전극(118a)의 일부 또는 전부를 금속실리사이드화할 수 있다. 상기 제1 금속막(120)을 증착하는 공정과 상기 실리사이드화 공정은 인시츄(in-situ)로 수행될 수 있다. 상기 제1 금속막(120)을 증착하는 공정 챔버(미도시함)의 내부 온도 또는 상기 기판(100)이 로딩된 웨이퍼 척(미도시함)의 온도를 상기 실리사이드화 공정의 공정온도로 유지시킨다. 이에 따라, 상기 제1 금속막(120)이 상기 기판(100)에 증착됨과 동시에, 도핑된 폴리실리콘과 반응하여 상기 게이트 전극(118a)의 일부 또는 전부가 금속실리사이드로 형성될 수 있다. 상기 제1 금속막(120)은 니켈, 코발트 또는 티타늄등의 내열화성 금속(refractory metal)으로 형 성할 수 있다. 이에 따라, 상기 게이트 전극(118a)의 일부 또는 전부는 니켈실리사이드, 코발트실리사이드 또는 티타늄실리사이드등의 내열화성 금속을 포함하는 실리사이드로 형성될 수 있다. 상기 게이트 전극(118a)의 일부 또는 전부를 금속실리사이드로 형성한 후에, 미반응된 제1 금속막(120)을 상기 기판(100)으로 부터 제거한다.

이와는 달리, 상기 게이트 전극(118a)이 도전성 금속함유막으로 형성될 경우에, 상기 제1 금속막(120)의 증착 공정 및 실리사이드화 공정은 생략될 수 있다.

이어서, 상기 게이트 전극(118a)을 갖는 기판(100) 전면 상에 상기 그루브(112a)를 채우는 캐핑막(122)을 형성한다.

도 7a, 도 7b, 도 7c, 도 8a, 도 8b 및 도 8c를 참조하면, 상기 캐핑막(122), 상기 스페이서(114) 및 제2 하드마스크막(108)을 상기 몰드층(106) 및 핀 패턴(104a)의 소오스 및 드레인부들(103a,103c)이 노출될때까지 평탄화시키어 상기 게이트 전극(118a) 상에 캐핑 패턴(122a)을 형성한다.

이어서, 불순물 이온들을 선택적으로 주입하여 상기 게이트 전극(118a) 양측의 상기 핀 패턴(104a)에 불순물확산층들(124)을 각각 형성한다. 이때, 상기 게이트 전극(118a)은 금속실리사이드 또는 도전성 금속함유막으로 형성될 수 있음으로, 상기 게이트 전극(118a)의 상기 불순물 이온들의 투사 범위(projected range; Rp)가 상기 핀 패턴(104a)의 그것에 비하여 적다. 이로 인하여, 상기 소오스 및 드레인부들(103a,103c)에만 선택적으로 불순물 이온들이 주입될 수 있다. 이에 더하여, 상기 캐핑 패턴(122a)을 불순물 이온들의 투사 범위가 상기 핀 패턴(104a)에 비하 여 적은 절연 물질로 형성할 수 있다. 이로써, 상기 채널부(103b)에는 상기 불순물확산층(124) 형성을 위한 불순물 이온들로 부터 더욱 보호될 수 있다. 또한, 상기 캐핑 패턴(122a)은 후속에 형성된 층간절연막에 대하여 식각선택비를 갖을 수 있다. 상기 캐핑 패턴(122a)은 실리콘 질화막으로 형성할 수 있다. 실리콘 질화막은 실리콘으로 형성된 상기 핀 패턴(104a)에 비하여 불순물 이온들의 투사 범위가 적으며, 상기 층간절연막으로 사용될 수 있는 실리콘 산화막에 대하여 식각선택비를 갖는다.

상기 스페이서(114)는 실리콘 질화막으로 형성될 수 있음으로, 상기 불순물확산층(124) 형성을 위한 불순물 이온들을 주입시, 상기 스페이서(114) 하부의 상기 채널부(103b)는 보호될 수 있다.

상기 불순물 이온들을 주입한 후에, 주입된 불순물들의 전기적 활성화 및 손상된 격자들을 재결정화하기 위한 열공정 수행시, 상기 주입된 불순물들은 확산되어 상기 불순물확산층(124)은 상기 스페이서(114) 아래의 채널부(103b)로 연장될 수 있다. 상기 불순물확산층들(124)은 핀 전계 효과 트랜지스터의 소오스 및 드레인 영역들에 해당한다.

이어서, 상기 불순물확산층(124)을 갖는 기판(100) 전면 상에 제2 금속막(126)을 형성하고, 실리사이드화 공정을 수행하여 상기 불순물확산층들(124)의 일부분에 금속실리사이드들(127)을 각각 형성한다. 이때, 상기 금속실리사이드(127)는 그것의 하부면이 상기 채널부(103b)의 상부면에 비하여 높거나, 같은 높이를 갖도록 형성하는 것이 바람직하다. 이는, 상기 제2 금속막(126) 의 두께 또는 실리사이드화 공정의 공정시간등을 조절하여 구현할 수 있다.

상기 제2 금속막(126)은 니켈, 코발트 또는 티타늄등의 내열화성 금속(refractory metal)으로 형성할 수 있다. 이로써, 상기 금속실리사이드(127)는 니켈실리사이드, 코발트실리사이드 또는 티타늄실리사이드등의 내열화성 금속을 함유하는 실리사이드로 형성될 수 있다. 상기 금속실리사이드(127)를 형성한 후에, 미반응된 상기 제2 금속막(126)을 제거한다.

결과적으로, 상기 금속실리사이드(127)는 상기 채널부(103b)에 비하여 높은 제1 높이(H1)를 갖는 소오스 및 드레인부들(103a,103c)의 상부에 형성됨으로써, 충분한 두께를 갖도록 형성할 수 있다. 이에 따라, 상기 금속실라시이드(127)는 그것의 일부분이 단절되는 현상없이 형성되어 핀 전계 효과 트랜지스터의 소오스/드레인 영역들의 저항을 감소킬 수 있다.

일반적으로, 금속실리사이드의 폭이 그레인(grain) 크기에 근접하게 좁고, 얇을 경우, 금속실리사이드는 그것의 일부가 단절될 수 있다. 이에 반해, 상기 금속실리사이드(127)는 두꺼운 두께를 갖도록 형성할 수 있음으로, 그것의 일부분이 단절되는 현상을 방지할 수 있다. 또한, 상기 금속실리사이드(127)는 상기 채널부(103b)의 양측으로 부터 멀어짐으로써, 상기 금속실리사이드(127) 내의 금속들이 상기 채널부(103b)로 확산되어 발생할 수 있는 반도체 소자의 특성 열화를 최소화할 수 있다.

상기 미반응된 제2 금속막(126)이 제거된 기판(100) 전면에 층간절연막(129)을 형성한다. 상기 층간절연막(129)은 실리콘산화막으로 형성할 수 있다. 상기 층 간절연막(129)을 패터닝하여 상기 소오스/드레인 영역들을 각각 노출시키는 콘택홀(131)을 형성하고, 상기 콘택홀(131) 내에 상부 도전체(133)를 형성한다.

상기 콘택홀(131) 형성시, 일부 오정렬이 발생할지라도, 상기 게이트 전극(118a)은 상기 캐핑 패턴(122a)에 의해 보호됨으로써, 상기 상부 도전체(133)와 상기 게이트 전극(118a)은 전기적으로 접속되지 않는다. 상기 상부 도전체(133) 및 소오스/드레인 영역의 접촉저항은 상기 금속실리사이드(127)으로 인하여 매우 감소되어 반도체 소자의 특성을 향상시킬 수 있다.

상술한 반도체 소자의 형성 방법에 있어서, 상기 불순물확산층(124)은 상기 게이트 전극(118a)을 형성한 후에 형성하는 방법이 개시되어 있다. 이와는 다르게, 상기 불순물확산층(124)은 상기 게이트 전극(118a) 형성 전에 형성될 수도 있다. 이 방법을 도 9a, 도 9b 및 도 9c를 참조하여 설명한다.

도 9a는 본 발명의 실시예에 따른 반도체 소자 중 소오스/드레인 영역들을 형성하는 다른 방법을 설명하기 위한 사시도이고, 도 9b 및 도 9c는 각각 도 9a의 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'을 따라 취해진 공정단면도들이다.

도 9a, 도 9b 및 도 9c를 참조하면, 이 방법에 따르면, 몰드층(106)이 평탄화되어 상기 예비 핀 패턴(104)의 상부면이 노출된 상태의 기판 전면(100) 전면 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 상기 예비 핀 패턴(104)을 가로지르는 마스크 패턴(150)을 형성한다. 상기 예비 핀 패턴(104)이 노출되도록 상기 몰드층(106)을 평탄화하는 방법은 도 2a 및 도 3a를 참조하여 설명한 방법들과 동일하게 수행할 수 있다.

상기 마스크 패턴(150)은 감광막 패턴으로 형성할 수 있다. 상기 마스크 패턴(150)은 도 3a의 예비 그루브(112)가 형성될 자리에 형성되는 것이 바람직하다. 즉, 도 5a의 게이트 전극(118a)이 형성될 자리에 형성된다. 상기 마스크 패턴(150)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 마스크 패턴(150) 양측의 상기 예비 핀 패턴(104)에 불순물확산층(124')을 형성한다. 이때, 상기 마스크 패턴(150)의 폭은 도 5a의 게이트 전극(118a)의 폭에 비하여 넓을 수 있다. 이는, 상기 불순물 이온들을 주입한 후에, 불순물들의 전기적 활성화 및 격자 손상을 치유하는 열 공정 수행시, 불순물들이 확산되어 상기 불순물확산층(124')이 확대될 수 있기 때문이다. 상기 마스크 패턴(150)을 도 5a의 게이트 전극(118a)의 폭에 비하여 넓게 형성함으로써, 상기 마스크 패턴(150)과 도 5a의 게이트 전극(118a)의 정렬마진을 확보할 수 있다.

상기 불순물확산층(124')을 형성한 후에, 상기 마스크 패턴(150)을 제거한다. 이후에 수행되는 후속 공정들은 도 3a 내지 도 8a를 참조하여 상술한 방법들과 동일하게 수행할 수 있다. 이때, 도 7a, 도 7b 및 도 7c를 참조하여 설명한 불순물확산층(124)을 형성하는 단계는 생략되며, 도 6a의 캐핑막(122)은 실리콘 산화막으로 형성할 수도 있다.

상술한 바와 같이, 본 발명에 따르면, 기판 상에 돌출된 핀 패턴은 채널부와, 상기 채널부의 양측에 각각 접촉되는 소오스부 및 드레인부로 구성된다. 이때, 상기 소오스 및 드레인부들은 상기 채널부에 비하여 높다. 이로써, 상기 소오스 및 드레인부들의 상부에 충분한 두께를 갖는 금속실리사이드를 형성할 수 있다. 그 결과, 소오스/드레인 영역들과 상부 도전체간의 접촉저항을 감소시켜 반도체 소자의 특성을 향상시킬 수 있다.

또한, 상기 채널부의 상부면과 양측벽들의 상부를 지나는 게이트 전극은 상기 핀 패턴 및 몰드층 내에 형성된 그루브 내에 평탄화 또는 리세스 공정을 수행하여 형성된다. 이때, 상기 게이트 전극 아래의 게이트 절연막은 상기 평탄화 또는 리세스 공정에 노출되지 않는다. 이에 따라, 종래의 게이트 전극 양측의 게이트 산화막이 식각 손상되어 야기될 수 있는 핀 전계 효과 트랜지스터의 특성 열화를 방지할 수 있다.

이에 더하여, 상기 채널부와, 상기 소오스 및 드레인부들은 서로 구분되어 불순물 이온들이 주입될 수 있다. 이에 따라, 서로 다른 타입의 불순물 이온들이 교대로 주입되어 발생할 수 있는 불순물확산층의 정션 누설전류를 최소화할 수 있다.

Claims (27)

1. 채널부와, 상기 채널부의 서로 마주보는 한쌍의 제1 측벽들에 각각 접속된 소오스부 및 드레인부로 구성되되, 기판 상에 돌출된 핀 패턴;

   상기 제1 측벽들과 다른 상기 채널부의 서로 마주보는 한쌍의 제2 측벽들과, 상기 채널부의 상부면을 지나는 게이트 전극;

   상기 채널부와 상기 게이트 전극 사이에 개재된 게이트 절연막; 및

   적어도 상기 소오스 및 드레인부들에 형성된 불순물확산층들을 포함하되, 상기 소오스부의 상부면 및 상기 드레인부의 상부면은 상기 채널부의 상부면에 비하여 높은 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   적어도 상기 소오스부의 일측벽과 상기 게이트 전극 사이 및, 상기 드레인부의 일측벽과 상기 게이트 전극 사이에 각각 개재된 스페이서들을 더 포함하는 것을 특징으로 하는 반도체 소자.
3. 제 2 항에 있어서,

   상기 스페이서들은 상기 게이트 전극과 인접한 상기 소오스부의 일측벽 및 드레인부의 일측벽에 각각 형성된 것을 특징으로 하는 반도체 소자.
4. 제 1 항에 있어서,

   상기 게이트 전극은 도핑된 폴리실리콘, 폴리사이드, 금속실리사이드 및 도 전성 금속 함유물질 중 선택된 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 소자.
5. 제 1 항에 있어서,

   상기 불순물확산층의 일부분에 형성된 금속실리사이드를 더 포함하되, 상기 금속실리사이드의 하부면의 높이는 상기 채널부의 상부면과 같거나 높은 것을 특징으로 하는 반도체 소자.
6. 제 1 항에 있어서,

   상기 기판 상에 배치되어 상기 핀 패턴의 상부면이 노출되도록 상기 핀 패턴을 덮되, 상기 핀 패턴을 가로지르는 그루브를 갖는 몰드층을 더 포함하되, 상기 채널부의 소정영역은 상기 그루브의 바닥면으로 부터 돌출되고, 상기 그루브의 내측벽들은 상기 게이트 전극과 인접한 상기 소오스 및 드레인부들의 측면들을 노출시키며 상기 게이트 전극은 상기 그루브 내에 상기 돌출된 채널부를 가로지르는 것을 특징으로 하는 반도체 소자.
7. 제 6 항에 있어서,

   상기 노출된 소오스 및 드레인부들의 측면들을 포함하는 상기 그루브의 내측벽들에 형성된 스페이서들을 더 포함하되, 적어도 상기 채널부 상부의 상기 게이트 전극은 상기 스페이서들 사이에 개재되는 것을 특징으로 하는 반도체 소자.
8. 제 6 항에 있어서,

   상기 게이트 전극 상에 배치된 캐핑 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
9. 제 8 항에 있어서,

   상기 캐핑 패턴은 불순물 이온들의 투사 범위가 상기 핀 패턴에 비하여 적은 절연 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
10. 기판 상에 채널부와, 상기 채널부의 서로 마주보는 한쌍의 제1 측벽들에 각각 접속된 소오스부 및 드레인부로 구성된 핀 패턴을 형성하는 단계;

    상기 제1 측벽들과 다른 상기 채널부의 서로 마주보는 한쌍의 제2 측벽들의 표면 및 상기 채널부의 상부면의 표면에 게이트 절연막을 형성하는 단계; 및

    상기 게이트 절연막 상에 상기 채널부의 상부면 및 제2 측벽들을 지나는 게이트 전극을 형성하는 단계를 포함하되, 상기 소오스부의 상부면 및 상기 드레인부의 상부면은 상기 채널부의 상부면에 비하여 높게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
11. 제 10 항에 있어서,

    상기 게이트 전극을 형성하기 전에,

    적어도 상기 채널부와 인접한 상기 소오스 및 드레인부들의 일측벽들에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방 법.
12. 제 10 항에 있어서,

    상기 핀 패턴을 형성하는 단계는,

    기판 상에 돌출된 예비 핀 패턴을 형성하는 단계;

    상기 기판 상에 상기 예비 핀 패턴의 상부면이 노출되도록 평탄화된 몰드층을 형성하는 단계; 및

    상기 몰드층 및 예비 핀 패턴을 패터닝하여 상기 핀 패턴과, 양 내측벽들에 상기 소오스 및 드레인부들의 일측벽을 노출시키고, 바닥면에 상기 채널부가 돌출된 그루브를 형성하는 단계를 포함하되, 상기 게이트 전극은 상기 그루브 내에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
13. 제 12 항에 있어서,

    상기 게이트 전극을 형성하기 전에,

    상기 그루브의 내측벽들에 상기 노출된 소오스 및 드레인부들을 덮는 스페이서들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
14. 제 10 항에 있어서,

    적어도 상기 소오스부 및 드레인부에 각각 불순물확산층들을 형성하는 단계 를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
15. 제 10 항에 있어서,

    상기 소오스부의 일부분 및 상기 드레인부의 일부분에 금속실리사이드를 형성하는 단계를 더 포함하되, 상기 금속실리사이드의 하부면의 높이는 상기 채널부의 상부면과 같거나 높은 것을 특징으로 하는 반도체 소자의 형성 방법.
16. 기판으로 부터 돌출된 예비 핀 패턴을 형성하는 단계;

    상기 기판 상에 상기 예비 핀 패턴의 상부면이 노출되도록 평탄화된 몰드층을 형성하는 단계;

    상기 몰드층 및 예비 핀 패턴 상에 상기 몰드층 및 예비 핀 패턴의 소정영역을 노출시키는 개구부를 갖는 하드마스크막을 형성하는 단계;

    소오스, 채널 및 드레인부들로 구성된 핀 패턴과, 그것의 바닥면에 상기 채널부가 돌출되고, 그것의 내측벽들에 상기 소오스 및 드레인부들의 일측벽들이 노출되는 그루브와, 상기 노출된 소오스 및 드레인부들의 측벽들을 덮는 스페이서들을 형성하는 단계;

    상기 채널부의 노출된 표면에 게이트 절연막을 형성하는 단계; 및

    상기 그루브 내에 상기 채널부의 상면 및 양측벽들 상부를 지나는 게이트 전극을 형성하는 단계를 포함하되, 상기 소오스 및 드레인부들은 상기 채널부에 비하여 높은 높이를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
17. 제 16 항에 있어서,

    상기 핀 패턴, 그루브 및 스페이서를 형성하는 단계는,

    상기 개구부에 노출된 몰드층 및 예비 핀 패턴을 선택적으로 식각하여 상기 핀 패턴과, 그것의 양 내측벽들에 상기 소오스 및 드레인부들의 일측벽들을 노출시키고, 그것의 바닥면에 상기 채널부의 상면을 노출시키는 예비 그루브를 형성하는 단계;

    상기 예비 그루브의 양 내측벽들에 스페이서들을 형성하는 단계; 및

    상기 하드마스크막 및 스페이서를 마스크로 사용하여 몰드층을 리세스하여 상기 채널부을 돌출시키는 상기 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자.
18. 제 16 항에 있어서,

    상기 그루브를 형성한 후에,

    상기 돌출된 채널부의 표면을 치유하는 표면 처리 공정을 수행하는 것을 특징으로 하는 반도체 소자.
19. 제 16 항에 있어서,

    상기 게이트 전극을 형성하기 전에,

    상기 채널부에 문턱전압을 조절하는 불순물 이온들을 선택적으로 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자.
20. 제 16 항에 있어서,

    상기 게이트 전극을 형성하는 단계는,

    상기 그루브를 채우는 게이트 도전막을 상기 기판 전면에 형성하는 단계;

    상기 게이트 도전막을 상기 하드마스크막이 노출될때까지 평탄화시키는 단계; 및

    상기 평탄화된 게이트 도전막의 상부면을 리세스하여 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
21. 제 16 항에 있어서,

    상기 게이트 전극은 도핑된 폴리실리콘, 일부 또는 전부가 금속실리사이드화된 도핑된 폴리실리콘 및, 도전성 금속함유물질 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
22. 제 16 항에 있어서,

    상기 게이트 전극을 형성한 후에,

    상기 기판 전면 상에 캐핑막을 형성하는 단계;

    상기 캐핑막 및 상기 하드마스크막을 상기 몰드층, 소오스부 및 드레인부가 노출될때까지 평탄화시키어 상기 게이트 전극 상에 캐핑 패턴을 형성하는 단계; 및

    상기 소오스부 및 드레인부의 일부분들에 금속실리사이드을 형성하는 단계를 더 포함하되, 상기 금속실리사이드의 하부면의 높이는 상기 채널부의 상부면과 같거나 높게 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
23. 제 22 항에 있어서,

    상기 금속실리사이드를 형성하기 전에,

    적어도 상기 소오스부 및 드레인부에 불순물확산층들을 형성하는 단계를 더 포함하되, 상기 금속실리사이드는 상기 불순물확산층의 일부분에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
24. 제 23 항에 있어서,

    상기 불순물확산층을 형성하는 단계는,

    상기 몰드층 및 예비 핀 패턴 상에 상기 예비 핀 패턴을 가로지르는 마스크 패턴을 형성하는 단계; 및

    상기 마스크 패턴을 마스크로 사용하여 불순물 이온들을 주입하여 상기 불순물확산층들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
25. 제 23 항에 있어서,

    상기 불순물확산층을 형성하는 단계는,

    적층된 상기 게이트 전극 및 캐핑 패턴을 마스크로 사용하여 불순물 이온들을 주입하여 적어도 상기 소오스부 및 드레인부에 불순물확산층들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
26. 제 25 항에 있어서,

    상기 캐핑 패턴은 상기 핀 패턴에 비하여 불순물 이온들의 투사 범위(projected range)가 적은 절연 물질로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
27. 제 22 항에 있어서,

    상기 금속실리사이드를 형성한 후에,

    상기 기판 상에 층간절연막을 형성하는 단계;

    상기 층간절연막을 패터닝하여 금속실리사이드를 노출시키는 콘택홀을 형성하는 단계; 및

    상기 콘택홀을 채우는 상부 도전체를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.

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