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JP2021009971A - 半導体装置及び製造方法 - Google Patents

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JP2021009971A
JP2021009971A JP2019124243A JP2019124243A JP2021009971A JP 2021009971 A JP2021009971 A JP 2021009971A JP 2019124243 A JP2019124243 A JP 2019124243A JP 2019124243 A JP2019124243 A JP 2019124243A JP 2021009971 A JP2021009971 A JP 2021009971A
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forming region
insulating film
region
source
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浩二 長友
Koji Nagatomo
浩二 長友
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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Publication date
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Priority to CN202080040105.3A priority patent/CN113950741A/zh
Priority to US17/596,936 priority patent/US20220320272A1/en
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Abstract

【課題】トランジスタの性能を向上させる。【解決手段】実施形態に係る半導体装置は、ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、半導体基板上の第１の方向に形成されたゲート電極と、前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる。【選択図】図３Ａ

Description

本開示は、半導体装置及び製造方法に関する。
近年、半導体集積回路は高集積化、高速化、低消費電力化が進行し、個々のトランジスタに対する性能向上の要求はますます大きくなっている。また、トランジスタの世代が進む中で、２次元の構造（プレーナー型）をもつトランジスタだけでなく、３次元の構造をもつトランジスタも実用化されてきている。
特開２０１０−１４１１０２号公報 特開２０１０−１９２５８８号公報
２次元型のトランジスタおよび３次元型のトランジスタのいずれにおいても、トランジスタの性能を向上させるためには、例えば、キャリア移動度を向上させること、トランジスタの特性ばらつきを抑えることが必要である。
そこで、本開示では、トランジスタの性能を向上させることができる半導体装置及び製造方法を提案する。
上記の課題を解決するために、本開示に係る一形態の半導体装置は、ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、半導体基板上の第１の方向に形成されたゲート電極と、前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタと前記ｐ型トランジスタで異なる。
第１の実施形態に係る半導体装置の構成例を示す図である。 キャリア移動度特性を示す図である（その１）。 キャリア移動度特性を示す図である（その２）。 第１の実施形態に係る半導体装置の平面形状を示す図である。 第１の実施形態に係る半導体装置の他の平面形状を示す図である。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その１）。 第１の実施形態に係る半導体装置の他の製造方法を示す平面図である（その１）。 第１の実施形態に係る半導体装置の他の製造方法を示す断面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その２）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その２）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その３）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その３）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その４）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その４）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その５）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その５）。 第１の実施形態に係る半導体装置の製造方法を示す平面図である（その６）。 第１の実施形態に係る半導体装置の製造方法を示す断面図である（その６）。 第２の実施形態の第１例に係る半導体装置の平面形状の一例を示す図である。 第２の実施形態の第１例に係る半導体装置の他の平面形状の一例を示す図である。 第２の実施形態の第２例に係る半導体装置の平面形状の一例を示す図である。 第２の実施形態の第２例に係る半導体装置の他の平面形状の一例を示す図である。 第３の実施形態の第１例に係る半導体装置の構成例を示す図である。 第３の実施形態の第１例に係る半導体装置の断面形状を示す断面図である。 第３の実施形態の第１例に係る半導体装置の平面形状を示す平面図である。 第３の実施形態の第１例に係る半導体装置の他の平面形状を示す平面図である。 第３の実施形態の第２例に係る半導体装置の構成例を示す図である。 第３の実施形態の第２例に係る半導体装置の断面形状を示す断面図である。 第３の実施形態の第２例に係る半導体装置の平面形状を示す平面図である。 第３の実施形態の第２例に係る半導体装置の他の平面形状を示す平面図である。 第３の実施形態の第３例に係る半導体装置の構成例を示す図である。 第３の実施形態の第３例に係る半導体装置の断面形状を示す断面図である。 第４の実施形態に係る半導体装置の断面形状の一例を示す断面図である。 第４の実施形態に係る半導体装置の他の断面形状の一例を示す断面図である。 第５の実施形態に係る半導体装置の断面形状の一例を示す断面図である。 第５の実施形態に係る半導体装置の他の断面形状の一例を示す断面図である。
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１．１ 第１の実施形態に係る半導体装置の構成例
１．２ 第１の実施形態に係るトランジスタの構成例
１．３ キャリアの移動度特性
１．４ 第１の実施形態に係る半導体装置の平面形状
１．５ 第１の実施形態に係る半導体装置の製造方法
１．６ 作用・効果
２．第２の実施形態
２．１ 第２の実施形態に係る半導体装置の平面形状
２．２ 作用・効果
３．第３の実施形態
３．１ 第３の実施形態の第１例に係る半導体装置の構成例
３．２ 第３の実施形態の第１例に係るトランジスタの構成例
３．３ 第３の実施形態の第１例に係る半導体装置の平面形状
３．４ 第３の実施形態の第２例に係る半導体装置の構成例
３．５ 第３の実施形態の第３例に係る半導体装置の構成例
３．６ 作用・効果
４．第４の実施形態
４．１ 第４の実施形態に係る半導体装置の断面形状
４．２ 作用・効果
５．第５の実施形態
５．１ 第５の実施形態に係る半導体装置の構成例
５．２ 作用・効果
６．その他
（１．第１の実施形態）
１．１ 第１の実施形態に係る半導体装置の構成例
図１は、第１の実施形態に係る半導体装置の構成例を示す図である。
図１に示すように、半導体装置１は、半導体基板１１と、絶縁膜１２と、ｎ型トランジスタ形成領域Ｔｒ１と、ｐ型トランジスタ形成領域Ｔｒ２とを備える。
半導体基板１１は、例えばシリコン基板を用いる。絶縁膜１２は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とを電気的に絶縁している。絶縁膜１２は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とを分離する素子分離膜でもよく、酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成されてもよい。
１．２ 第１の実施形態に係るトランジスタの構成例
ｎ型トランジスタ形成領域Ｔｒ１は、ゲート電極１３と、ゲート絶縁膜１４と、サイドウォール絶縁膜１５と、一対のソース・ドレイン領域２２とからなるｎ型トランジスタを含む。半導体基板１１におけるゲート電極１３の下の領域であって、一対のソース・ドレイン領域２２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域２２に接触するコンタクト電極２３を介して不図示の配線又は回路素子に電気的に接続されている。
同様に、ｐ型トランジスタ形成領域Ｔｒ２は、ゲート電極１３と、ゲート絶縁膜１４と、サイドウォール絶縁膜１５と、一対のソース・ドレイン領域３２とからなるｐ型トランジスタを含む。半導体基板１１におけるゲート電極１３の下の領域であって、一対のソース・ドレイン領域３２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域３２に接触するコンタクト電極３３を介して不図示の配線又は回路素子に電気的に接続されている。
なお、図１には、ゲート電極１３とゲート絶縁膜１４とサイドウォール絶縁膜１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
ｎ型トランジスタ形成領域Ｔｒ１の半導体基板１１中には、ｐ型の不純物が導入されたｐ型ウェル領域（図示せず）が形成され、ｐ型トランジスタ形成領域Ｔｒ２の半導体基板１１中には、ｎ型の不純物が導入されたｎ型ウェル領域（図示せず）が形成される。
チャネル形成領域２１は、上記ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域３１は、上記ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。
ゲート電極１３は、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ１と、ｐ型トランジスタ形成領域Ｔｒ２に形成される。なお、Ｘ方向（ゲート幅方向）とは、例えば、特許請求の範囲に記載される第１の方向に該当する。ゲート電極１３には、例えば、金属化合物層もしくは金属層が用いられる。金属層としては、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。金属層は、単層の膜でもよいが、閾値電圧を調整するために複数の金属膜が積層された積層構造を有してもよい。
ゲート絶縁膜１４は、例えば、２ｎｍ（ナノメートル）〜３ｎｍの厚さの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜で形成される。Ｈｉｇｈ−ｋ材料としては、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリサイド（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などを用いることができる。もしくは、半導体基板１１の表面を酸化することでゲート絶縁膜１４を形成してもよい。
サイドウォール絶縁膜１５は、ゲート絶縁膜１４の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等で形成される。
一対のソース・ドレイン領域２２は、半導体基板１１における素子形成面側の上層部分であって、ゲート電極１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。同様に、一対のソース・ドレイン領域３２は、半導体基板１１における素子形成面側の上層部分であって、ゲート電極１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。なお、Ｙ方向（ゲート長方向）とは、例えば、特許請求の範囲に記載される第２の方向に該当する。
また、ソース・ドレイン領域２２、３２の表面には、それぞれ低抵抗化層が形成されてもよい。低抵抗化層は、ソース・ドレイン領域２２、３２とコンタクト電極２３、３３との間の抵抗を低減するための層であり、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物等により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
１．３ キャリアの移動度特性
チャネル形成領域２１、３１のキャリア移動度（チャネル移動度ともいう）を向上させるためには、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１にはＹ方向（ゲート長方向）の引張応力が印加され、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１にはＹ方向（ゲート長方向）の圧縮応力が印加されることが望ましい。
図２Ａは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合の、ｎ型トランジスタ形成領域Ｔｒ１およびｐ型トランジスタ形成領域Ｔｒ２のキャリア移動度を示すものである。
ａ（μｍ）は、Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離を示している。Ｕ０（ａ）は、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離がａμｍの場合のキャリア移動度を示している。Ｕ０（ａ＿ｍｉｎ）は、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離が最小の距離がａ＿ｍｉｎ（μｍ）である場合のキャリア移動度を示している。この場合の最小の距離は、例えば、０．４（＝ａ＿ｍｉｎ）μｍである。
図２Ｂに示すように、ｐ型トランジスタのチャネル形成領域にＹ方向（ゲート長方向）の圧縮応力を印加することで、キャリア移動度が高められる。一方、ｎ型トランジスタに関しては、チャネル形成領域にＹ方向（ゲート長方向）の引張応力を印加することで、キャリア移動度が高められる。
そこで例えば、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用することで、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域に、圧縮応力を印加することが可能となる。これは、絶縁膜１２の成膜プロセスやその後の高温熱処理プロセスにおいて絶縁膜１２が膨張する力が半導体基板１１に加えられた結果、半導体装置１内に、半導体基板１１におけるチャネル形成領域２１、３１を圧縮する方向の応力（以下、単に圧縮応力という）が残留するためである。
一方で、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合、半導体基板１１における絶縁膜１２と隣接する領域又は２つの絶縁膜１２で挟まれた領域には、引張応力を印加することが可能となる。これは、絶縁膜１２の成膜プロセスやその後の高温熱処理プロセスにおいて半導体基板１１が膨張する力が絶縁膜１２に加えられた結果、半導体装置１内に、上記とは逆の、半導体基板１１におけるチャネル形成領域２１、３１を引張する方向の応力（以下、単に引張応力という）が残留するためである。
なお、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域には、ソース・ドレイン領域２２、３２と、チャネル形成領域２１、３１とが含まれ得る。以下の説明では、半導体基板１１における絶縁膜１２と隣接する領域又は２つ以上の絶縁膜１２で挟まれた領域をトランジスタ形成領域と称する。
上記のようなＹ方向の圧縮応力及び引張応力は、例えば、絶縁膜１２とソース・ドレイン領域２２／３２との界面から、ゲート電極１３の端部までの距離（以下、これを距離ａという）に依存する。例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合には、距離ａを短くするほど、言い換えれば、絶縁膜１２とソース・ドレイン領域２２／３２との界面をチャネル形成領域２１／３１に近づけるほど、チャネル形成領域２１／３１に働く圧縮応力を高くすることが可能となる。同様に、例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合には、距離ａを短くするほど、言い換えれば、絶縁膜１２とソース・ドレイン領域２２／３２との界面をチャネル形成領域２１／３１に近づけるほど、チャネル形成領域２１／３１に働く引張応力を高くすることが可能となる。
そこで本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差を設ける。
例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合に、ｐ型トランジスタ形成領域Ｔｒ２における距離ａを小さくし、ｎ型トランジスタ形成領域Ｔｒ１における距離ａを大きくすることで、ｐ型トランジスタのキャリア移動度を高めつつ、ｎ型トランジスタのキャリア移動度の低減を抑制することが可能となる。同様に、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域Ｔｒ１における距離ａを小さくし、ｐ型トランジスタ形成領域Ｔｒ２における距離ａを大きくすることで、ｎ型トランジスタのキャリア移動度を高めつつ、ｐ型トランジスタのキャリア移動度の低減を抑制することが可能となる。
なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａを近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。例えば、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２にエピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などを用いた場合、チャネル形成領域２１にＹ方向（ゲート長方向）の引張応力を印加することが可能となる。また、例えば、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２にエピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などを用いた場合、チャネル形成領域３１にＹ方向（ゲート長方向）の圧縮応力を印加することが可能となる。
１．４ 第１の実施形態に係る半導体装置の平面形状
図３Ａ及び図３Ｂは、図１のＸ−Ｙ平面での平面形状を示す。Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように絶縁膜１２が形成されている。
図３Ａは、絶縁膜１２がチャネル形成領域２１、３１に圧縮応力を印加する場合を示している。絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２は、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
図３Ｂは、絶縁膜１２がチャネル形成領域２１、３１に引張応力を印加する場合を示している。絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２は、ｎ型トランジスタ形成領域Ｔｒ１がｐ型トランジスタ形成領域Ｔｒ２よりも短くなっている（Ｌ１＜Ｌ２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の差は大きい方が望ましい。距離Ｌ１、Ｌ２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
コンタクト電極２３、３３の端部から、絶縁膜１２とソース・ドレイン領域２２、３２との界面までの距離Ｌ３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
ただし、距離Ｌ１を大きくし過ぎると、Ｙ方向において隣接するトランジスタが近接し過ぎてしまい、それにより、隣接トランジスタ間でリーク電流が発生する可能性が高まる。そこで、距離Ｌ１は、隣接トランジスタ間の素子分離が破綻しない範囲で、大きな値とすることが望ましい。
一方、距離Ｌ２を短くし過ぎると、コンタクト電極２３、３３とソース・ドレイン領域２２、３２との間の抵抗が増加したり、結線不良が生じたりなどの不具合が発生し得る。そこで、距離Ｌ２は、コンタクト電極２３、３３が結線不良を起こさないよう、距離Ｌ３がゼロより大きな値をとるように設定されることが望ましい。ただし、結線不良を生じさせない範囲内であれば、距離Ｌ２はできるだけ小さい方が好ましい。
また、本実施例では、ソース・ドレイン領域２２、３２の両方において、絶縁膜１２とソース・ドレイン領域２２、３２の界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成したが、それに限定されない。ソース・ドレイン領域２２、３２のいずれか一方において、絶縁膜１２とソース・ドレイン領域２２、３２の界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成してもよい。つまり、ソース・ドレイン領域２２、３２のソース領域もしくはドレイン領域のいずれか一方と絶縁膜１２との界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なればよい。
なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。また、本実施例では、インバータなどに適用される単一ゲート電極を備えるシングルゲート構造によるものを説明したが、それに限定されることはなく、複数のゲート電極を備えるマルチゲート構造でも適用可能である。
１．５ 第１の実施形態に係る半導体装置の製造方法
図４Ａ〜図１０Ｂは第１の実施形態に係る製造工程を示す。図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のＸ−Ｙ平面での平面形状を示し、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａに示すＹ−Ｙ’面での断面形状を示す断面図である。なお、図４Ａ及び図４Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合の一工程を例示し、図５Ａ及び図５Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合の一工程を例示している。
図４Ｂ、図５Ｂに示すように、半導体基板１１を酸化させることでシリコン酸化膜４１（ＳｉＯ２）を形成し、その上にシリコン窒化膜４２（ＳｉＮ）をＣＶＤ（化学気相成長）技術により形成する。そして、レジストパターン４３、４４を形成する。レジストパターン４３は、後の製造工程で形成されるｎ型トランジスタ形成領域Ｔｒ１の上に形成され、レジストパターン４４は、後の製造工程で形成されるｐ型トランジスタ形成領域Ｔｒ２の上に形成される。なお、レジストパターン４３、４４は、後の製造工程で形成される絶縁膜１２とソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成される。
つまり、Ｙ方向（ゲート長方向）において、レジストパターン４３の幅Ｌ４と、レジストパターン４４の幅Ｌ５とが異なるように、レジストパターン４３、４４が形成される。
互いに異なる幅（幅Ｌ４及びＬ５）を持つレジストパターン４３及び４４の設計には、例えば、ＯＰＣ（光近接効果補正）技術を用いることができる。ＯＰＣ技術とは、設計パターンと転写パターンが一致するように、あらかじめレジストパターンを補正しておく技術である。
後の製造工程で形成される絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合には、図４Ａに示すようにレジストパターン４３の幅Ｌ４がレジストパターン４４の幅Ｌ５より長くなるように形成する。絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合には、図５Ａに示すようにレジストパターン４４の幅Ｌ５がレジストパターン４３の幅Ｌ４より長くなるように形成する。なお、以降の工程については、説明の簡略化のため、図４Ａ及び図４Ｂで示した絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合について、図６Ａ〜図１０Ｂを用いて説明するが、図５Ａ及び図５Ｂで示した絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合についても同様の工程を適用することが可能である。
図６Ａ及び図６Ｂで示すように、レジストパターン４３、４４をマスクとして、リソグラフィー技術、ドライエッチング技術、もしくはウェットエッチング技術等により半導体基板１１に溝６１を形成する。溝６１を形成後、レジストパターン４３、４４を除去する。
次に、図７Ａ及び図７Ｂで示すように、溝６１に絶縁膜１２をＣＶＤ技術により埋め込む。絶縁膜１２は、例えば、シリコン酸化膜（ＳｉＯ２）、窒化シリコン膜（ＳｉＮ）で形成される。そして、ＣＭＰ（化学的機械研磨）技術により、余分な絶縁膜１２を除去する。これにより、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２が形成され、また、絶縁膜１２と後の工程で製造されるソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように形成されることになる。
前述の通り、絶縁膜１２の成膜プロセスや高温熱処理プロセスによって絶縁膜１２の膨張係数と半導体基板１１の膨張係数の大小関係は異なる。本製造方法では、絶縁膜１２の熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、絶縁膜１２が膨張する力が半導体基板１１に加えられるような力関係となる場合を想定する。つまり、前述の通り、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を想定する。
そのため本製造方法では、絶縁膜１２と後の工程で製造されるソース・ドレイン領域２２，３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２は、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１より短くなるように形成される（Ｌ１＞Ｌ２）。
つづいて、チャネル形成領域２１、３１が形成される。チャネル形成領域２１は、ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域３１は、ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。そして、シリコン酸化膜４１（ＳｉＯ２）とシリコン窒化膜４２（ＳｉＮ）を除去する。
次に、図８Ａ及び図８Ｂで示すように、半導体基板１１の上にダミーゲート構造８１と、サイドウォール絶縁膜１５と、ソース・ドレイン領域２２、３２を形成する。ダミーゲート構造８１は、ダミーゲート、ダミー絶縁膜等で構成される。ダミーゲートは、例えば、ポリシリコンで形成される。サイドウォール絶縁膜１５は、ダミーゲート構造８１の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜４２（ＳｉＮ）等で形成される。
ダミーゲート構造８１及びサイドウォール絶縁膜１５をマスクとしてリソグラフィー技術、ドライエッチング技術、もしくはウェットエッチング技術等により半導体基板１１にリセス領域（図示せず）を形成する。つづいて、ソース・ドレイン領域２２、３２を、そのリセス領域にエピタキシャル成長により形成する。ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２には、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などを用いることができる。一方、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２には、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などを用いることができる。なお、図８Ａではソース・ドレイン領域２２、３２が四角形で示されているが、形状はそれに限定されない。また、図８Ｂでは、ソース・ドレイン領域２２、３２の上面は、半導体基板１１の上面と面一となっているが、それに限定されず、例えば、ソース・ドレイン領域２２、３２の上面は、半導体基板１１の上面より上に形成されてもよい。
次に、図９Ａ及び図９Ｂで示すように、半導体基板１１上に、絶縁膜９１が形成される。絶縁膜９１は、ＣＶＤ技術により、例えば酸化シリコン（ＳｉＯ２）で形成される。絶縁膜９１を形成後、ダミーゲート構造８１の上部が露出するまで絶縁膜９１をＣＭＰ技術により除去する。そして、ダミーゲート構造８１がドライエッチング、ウェットエッチング等を用いて除去されることで、一対のサイドウォール絶縁膜１５の間に溝９２が形成される。
次に、図１０Ａ及び図１０Ｂで示すように、半導体基板１１上に、ゲート絶縁膜１４と、ゲート電極１３と、コンタクト電極２３、３３が形成される。ゲート絶縁膜１４は、溝９２の底部及び側壁に形成され、高誘電率（Ｈｉｇｈ−ｋ）絶縁膜で形成される。もしくは、半導体基板１１の表面を酸化することで溝の底部に形成してもよい。つづいて、ゲート電極１３は、ゲート絶縁膜１４を介して溝９２の内部に形成され、例えば、金属化合物層もしくは金属層が用いられる。ゲート電極１３の成膜は、例えば、ＡＬＤ（原子層堆積）技術、ＰＶＤ（物理的気相成長）技術を用いる。つづいて、絶縁膜９１の上に絶縁膜（図示せず）を形成し、コンタクト電極２３、３３を形成する。コンタクト電極２３、３３は、タングステン（Ｗ）、銅（Ｃｕ）等で形成され、ドライエッチング技術で形成される。これにより、ｎ型トランジスタ形成領域Ｔｒ１、ｐ型トランジスタ形成領域Ｔｒ２からなる半導体装置１が完成する。なお、図１０Ａは、説明の都合上、絶縁膜９１を省略したＸ−Ｙ平面での平面形状を示している。
本製造方法では、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用することで、チャネル形成領域２１、３１に、Ｙ方向（ゲート長方向）の圧縮応力を印加する場合を前提に説明したが、それに限定されない。例えば、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合、チャネル形成領域２１、３１に、Ｙ方向（ゲート長方向）の引張応力を印加する場合は、レジストパターン４４の幅Ｌ５をレジストパターン４３の幅Ｌ４より長くするように設計する。
もしくは、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用して製造してもよい。
１．６ 作用・効果
以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａを近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、上述したように、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
（２．第２の実施形態）
２．１ 第２の実施形態に係る半導体装置の平面形状
第１の実施形態では、図３に示すように、Ｙ方向（ゲート長方向）における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１，Ｌ２が、いずれにおいてもｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で異なるように絶縁膜１２が形成されていた。しかし、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離は、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で少なくとも一部が異なるように絶縁膜１２が形成されていればよい。第２の実施形態では、それを説明する。
なお、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
図１１Ａ及び図１１Ｂは、図１をＸ−Ｙ平面から見た場合の第２の実施形態の第１例に係る半導体装置の平面形状の一例を示す。図１２Ａ及び図１２Ｂは、図１をＸ−Ｙ平面から見た場合の第２の実施形態の第２例に係る半導体装置の平面形状の一例を示す。
なお、図１１Ａ、図１２Ａは、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合の平面形状を示す。つまり、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合である。一方、図１１Ｂ、図１２Ｂは、絶縁膜１２の材料に、その熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合の平面形状を示す。つまり、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合である。
図１１Ａ、図１２Ａに示すように、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合では、第１例及び第２例の双方において、絶縁膜１２の一部がｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に対して突出している。一方、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の一部が絶縁膜１２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部が異なるように絶縁膜１２が形成される。図１１Ａ、図１２Ａでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。
これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
一方、図１１Ｂ、図１２Ｂに示すように、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合では、第１例及び第２例の双方において、絶縁膜１２の一部がｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に対して突出している。一方、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の一部が絶縁膜１２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部が異なるように絶縁膜１２が形成される。図１１Ｂ、図１２Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｎ型トランジスタ形成領域Ｔｒ１がｐ型トランジスタ形成領域Ｔｒ２よりも短くなっている（Ｌ１＜Ｌ２）。
これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
また、本実施形態においても、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２における、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の差は大きい方が望ましい。距離Ｌ１、Ｌ２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
また、コンタクト電極２３、３３の端部から、絶縁膜１２とソース・ドレイン領域２２、３２との界面までの距離Ｌ３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
ただし、上述したように、距離Ｌ１は、隣接トランジスタ間の素子分離が破綻しない範囲で大きな値とすることが望ましく、また、距離Ｌ２は、距離Ｌ３がゼロより大きな値をとることが確保される範囲でできるだけ小さい方が好ましい。
また、Ｘ方向（ゲート幅方向）において、ゲート電極１３の下部における絶縁膜１２がチャネル形成領域２１、３１に対して突出してもよく、チャネル形成領域２１、３１がゲート電極１３の下部における絶縁膜１２に対して突出してもよい。
例えば、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用した場合では、Ｘ方向（ゲート幅方向）において、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１がゲート電極１３の下部における絶縁膜１２に対して突出している。また、ゲート電極１３の下部における絶縁膜１２がｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に対して突出している。
これにより、Ｘ方向（ゲート幅方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を小さくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を大きくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制すること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させることができる。
一方、絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用した場合では、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１がゲート電極１３の下部における絶縁膜１２に対して突出している。また、ゲート電極１３の下部における絶縁膜１２がｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に対して突出している。
これにより、Ｘ方向（ゲート幅方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を小さくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を大きくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させることができる。
なお、図１１Ａ及び図１１Ｂ、図１２Ａ及び図１２Ｂで示す絶縁膜１２とソース・ドレイン領域２２、３２との界面の形状は、あくまで一例であり、これらに限定されない。また、これらの界面の形状を作成するには、第１の実施形態の製造工程で説明したＯＰＣ技術により所望の界面の形状となるようにレジストパターンを補正しておけばよい。
２．２ 作用・効果
以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２とで、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域２１、３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
なお、ｐ型トランジスタ形成領域Ｔｒ２の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域Ｔｒ１の周囲の絶縁膜１２の材料にその熱膨張係数が半導体基板１１の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域Ｔｒ２とｎ型トランジスタ形成領域Ｔｒ１との両方で、絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、本実施形態においても、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
また、Ｘ方向（ゲート幅方向）において、ゲート電極１３の下部における絶縁膜１２がチャネル形成領域２１／３１に対して突出する構成や、チャネル形成領域２１／３１がゲート電極１３の下部における絶縁膜１２に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１２とソース・ドレイン領域２２／３２との界面からゲート電極１３の端部までの距離ａの少なくとも一部に差を設ける構成、及び／又は、ソース・ドレイン領域２２、３２がチャネル形成領域２１、３１に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
さらに、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ１とｐ型トランジスタ形成領域Ｔｒ２で少なくとも一部が異なるように絶縁膜１２が形成されていれば、界面の形状は任意であるので、レジストパターンの設計の柔軟性を高めることができる。
その他の構成、動作、製造方法及び効果は、上述した第１の実施形態と同様であってよいため、ここでは詳細な説明を省略する。
（３．第３の実施形態）
３．１ 第３の実施形態の第１例に係る半導体装置の構成例
第１の実施形態及び第２の実施形態では、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明してきたが、これに限定されず、本開示に係る技術は、３次元の構造を有する半導体装置に対しても適用可能である。第３の実施形態では、３次元の構造を有する半導体装置に対して本開示に係る技術を適用した場合について説明する。
なお、本実施形態の説明において、第１又は第２の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
３次元の構造を有する半導体装置には、例えば、ＦｉｎＦＥＴ（フィンＦＥＴ）構造がある。ＦｉｎＦＥＴ構造は、半導体基板がフィン形状に突出して形成されたフィン部を備えており、チャネル形成領域がゲート電極の下のフィン部に形成されている。そのため、２次元の構造を有する半導体装置よりもチャネル形成領域の面積を大きくできることから、駆動電流を大きくできるため、より高速なデバイスを実現できる。
図１３Ａは、第３の実施形態の第１例に係る半導体装置の構成例を示す図であり、ＦｉｎＦＥＴ構造を示す。図１３Ｂは、図１３Ａに示すＸ−Ｘ’面での断面形状を示す断面図である。半導体装置２は、半導体基板１１１、素子分離膜１１２、絶縁膜１１６（破線領域）、ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４を備える。
半導体基板１１１は、例えばシリコン基板を用いる。また、半導体基板１１１はフィン形状に突出して形成されたフィン部を備える。素子分離膜１１２及び絶縁膜１１６（破線領域）は、例えば、酸化膜で形成され、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とを電気的に絶縁し、分離している。
３．２ 第３の実施形態の第１例に係るトランジスタの構成例
ｎ型トランジスタ形成領域Ｔｒ３は、ゲート電極１１３と、ゲート絶縁膜１１４と、サイドウォール絶縁膜１１５と、一対のソース・ドレイン領域１２２とからなるｎ型トランジスタを含む。半導体基板１１におけるゲート電極１１３の下の領域であって、一対のソース・ドレイン領域１２２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
同様に、ｐ型トランジスタ形成領域Ｔｒ４は、ゲート電極１１３と、ゲート絶縁膜１１４と、サイドウォール絶縁膜１１５と、一対のソース・ドレイン領域１３２とからなるｐ型トランジスタを含む。半導体基板１１１におけるゲート電極１１３の下の領域であって、一対のソース・ドレイン領域１３２で挟まれた領域は、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１３２に接触するコンタクト電極１３３を介して不図示の配線又は回路素子に電気的に接続されている。
なお、図１３Ａには、ゲート電極１１３とゲート絶縁膜１１４とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
ｎ型トランジスタ形成領域Ｔｒ３の半導体基板１１１中には、ｐ型の不純物が導入されたｐ型ウェル領域（図示せず）が形成され、ｐ型トランジスタ形成領域Ｔｒ４の半導体基板１１中には、ｎ型の不純物が導入されたｎ型ウェル領域（図示せず）が形成される。
チャネル形成領域１２１は、上記ｐ型ウェル領域にｐ型の不純物が導入されることで形成され、チャネル形成領域１３１は、上記ｎ型ウェル領域にｎ型の不純物が導入されることで形成される。また、チャネル形成領域１２１、１３１は、半導体基板１１１が突出して形成されたフィン部に形成されており、２次元の構造を有する半導体装置よりもチャネル形成領域の面積を大きくできることから、駆動電流を大きくできるため、より高速なデバイスを実現できる。
ゲート電極１１３は、Ｘ方向（ゲート幅方向）において、ｎ型トランジスタ形成領域Ｔｒ３と、ｐ型トランジスタ形成領域Ｔｒ４に形成される。なお、Ｘ方向（ゲート幅方向）とは、例えば、特許請求の範囲に記載される第１の方向に該当する。ゲート電極１１３には、例えば、金属化合物層もしくは金属層が用いられる。金属層としては、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。金属層は、単層の膜でもよいが、閾値電圧を調整するために複数の金属膜が積層された積層構造を有してもよい。
ゲート絶縁膜１１４は、例えば、２ｎｍ（ナノメートル）〜３ｎｍの厚さの高誘電率（Ｈｉｇｈ−ｋ）絶縁膜で形成される。Ｈｉｇｈ−ｋ材料としては、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムシリサイド（ＨｆＳｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などを用いることができる。もしくは、半導体基板１１１の表面を酸化することでゲート絶縁膜１１４を形成してもよい。
サイドウォール絶縁膜１１５は、ゲート絶縁膜１１４の側壁に形成され、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等で形成される。
一対のソース・ドレイン領域１２２は、半導体基板１１１が突出して形成されたフィン部の上層部分であって、ゲート電極１１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。同様に、一対のソース・ドレイン領域１３２は、半導体基板１１１が突出して形成されたフィン部の上層部分であって、ゲート電極１１３下の領域をＹ方向（ゲート長方向）から挟み込む一対の領域に形成される。なお、Ｙ方向（ゲート長方向）とは、例えば、特許請求の範囲に記載される第２の方向に該当する。
また、ソース・ドレイン領域１２２、１３２の表面には、それぞれ低抵抗化層が形成されてもよい。低抵抗化層は、ソース・ドレイン領域１２２、１３２とコンタクト電極１２３、１３３との間の抵抗を低減するための層であり、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物等により形成される。化合物としては、それらの金属の金属シリサイドがあげられる。
３．３ 第３の実施形態の第１例に係る半導体装置の平面形状
図１４Ａ、図１４Ｂは図１３ＡをＸ−Ｙ平面での平面形状を示す。Ｙ方向（ゲート長方向）における、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１，Ｌ１２がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように絶縁膜１１６が形成されている。
本実施形態では、第１の実施形態と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
本実施形態において、チャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する方法としては、例えば、素子分離膜１１２の全体又は少なくとも一部をストレスライナー膜とする方法が考えられる。素子分離膜１１２の全体又は少なくとも一部を、所定方向のひずみを発生させるストレスライナー膜とすることで、チャネル形成領域１２１、１３１に対して所望方向の圧縮／引張応力を印加することが可能となる。
なお、ゲート電極１１３をシリサイド化しない場合や、素子分離部膜１１２をゲート電極１１３のシリサイド化の前に形成する場合や、ゲート電極１１３に耐熱性の高いシリサイドを使用する場合には、素子分離膜１１２の上に形成された絶縁膜１１６の材料に、その熱膨張係数が半導体基板１１１の熱膨張係数より小さい材料を使用することでも、トランジスタ形成領域に圧縮応力を印加することが可能である。同様に、このような場合には、素子分離膜１１２の上に形成された絶縁膜１１６の材料に、その熱膨張係数が半導体基板１１１の熱膨張係数より大きい材料を使用することでも、トランジスタ形成領域に引張応力を印加することが可能である。
図１４Ａは、絶縁膜１１６がチャネル形成領域１２１、１３１に圧縮応力を印加する場合を示している。第１の実施形態と同様に、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２は、ｐ型トランジスタ形成領域Ｔｒ４がｎ型トランジスタ形成領域Ｔｒ３よりも短くなっている（Ｌ１１＞Ｌ１２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１１６からｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１に働く圧縮応力を大きくすること、及び／又は、素子分離膜１１２からｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度の低下を抑制することができる。
図１４Ｂは、絶縁膜１１６がチャネル形成領域１２１、１３１に引張応力を印加する場合を示している。第１の実施形態と同様に、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２は、ｎ型トランジスタ形成領域Ｔｒ３がｐ型トランジスタ形成領域Ｔｒ４よりも短くなっている（Ｌ１１＜Ｌ１２）。これにより、Ｙ方向（ゲート長方向）における、絶縁膜１１６からｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１３１に働く引張応力を大きくすること、及び／又は、絶縁膜１１６からｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度の低下を抑制することができる。
ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４における、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面から、ゲート電極１１３の端部までの距離Ｌ１１、Ｌ１２の差は大きい方が望ましい。距離Ｌ１１、Ｌ１２の差を調整することで、ｎ型トランジスタ形成領域Ｔｒ３のチャネル形成領域１２１のキャリア移動度を向上させること又はその低下を抑制することと、ｐ型トランジスタ形成領域Ｔｒ４のチャネル形成領域１３１のキャリア移動度の低下を抑制すること又はそれを向上させることとをバランス良く達成することができる。
また、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などで形成されたｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２は、チャネル形成領域１２１にＹ方向（ゲート長方向）の引張応力を印加するので、チャネル形成領域１２１のキャリア移動度をより効果的に向上させることができる。
同様に、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などで形成されたｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２は、チャネル形成領域１３１にＹ方向（ゲート長方向）の圧縮応力を印加するので、チャネル形成領域１３１のキャリア移動度をより効果的に向上させることができる。
コンタクト電極１２３、１３３の端部から、絶縁膜１１６とソース・ドレイン領域１２２、１３２との界面までの距離Ｌ１３は、プロセス精度から要求されるマージン以上であることが望ましい。これにより、コンタクト抵抗の増加や結線不良を抑えることができ、トランジスタの性能を向上させることができる。
ただし、距離Ｌ１１は、上述した距離Ｌ１と同様に、隣接トランジスタ間の素子分離が破綻しない範囲で大きな値とすることが望ましい。
一方、距離Ｌ１２は、その値を短くし過ぎると、ソース・ドレイン領域１２２、１３２に対してコンタクト電極１２３、１３３を形成する際に、コンタクト電極１２３、１３３の一部がソース・ドレイン領域１２２、１３２の上面から外れてソース・ドレイン領域１２２、１３２の側面にまで形成されたり、コンタクト電極１２３、１３３がソース・ドレイン領域１２２、１３２下の素子分離膜１１２にまで達してしまったりなどの不具合が発生し得る。そこで、距離Ｌ１２は、距離Ｌ２と同様に、距離Ｌ１３がゼロより大きな値をとるように設定されることが望ましい。ただし、結線不良を生じさせない範囲内であれば、距離Ｌ１２はできるだけ小さい方が好ましい。
また、本実施例では、ソース・ドレイン領域１２２、１３２の両方において、絶縁膜１１６とソース・ドレイン領域１２２、１３２の界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように形成したが、それに限定されない。ソース・ドレイン領域１２２、１３２のいずれか一方において、絶縁膜１１６とソース・ドレイン領域１２２、１３２の界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なるように形成してもよい。つまり、ソース・ドレイン領域１２２、１３２のソース領域もしくはドレイン領域のいずれか一方と絶縁膜１１６との界面から、ゲート電極１１３の端部までの距離がｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４で異なればよい。
また、第２の実施形態と同様に、Ｘ方向（ゲート幅方向）において、ゲート電極１１３の下部における絶縁膜１１６がチャネル形成領域１２１／１３１に対して突出してもよく、チャネル形成領域１２１／１３１がゲート電極１１３の下部における絶縁膜１１６に対して突出してもよい。
３．４ 第３の実施形態の第２例に係る半導体装置の構成例
３次元の構造を有する半導体装置には、例えば他に、ｎａｎｏｗｉｒｅ（ナノワイヤ）構造がある。ｎａｎｏｗｉｒｅ構造とは、極めて細いナノワイヤで形成されるチャネル形成領域が、その周りをゲート絶縁膜で囲い込まれるように形成される。これにより、急峻なオン・オフの切り替え特性と微細化の両立が可能となる。
図１５Ａは、第３の実施形態の第２例に係る半導体装置の構成例を示す図であり、ｎａｎｏｗｉｒｅ構造を示す。図１５Ｂは、図１５Ａに示すＸ−Ｘ’面での断面形状を示す断面図である。ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４にはそれぞれ、複数の極めて細いナノワイヤが積層されている。なお、図１５Ａ、図１５Ｂでは、積層されるナノワイヤの数が３つであるが、それに限定されない。
図１５Ａ、図１５Ｂに示すように、ｎ型トランジスタ形成領域Ｔｒ３の各ナノワイヤは、ゲート電極１１３の下に形成されたチャネル形成領域１２１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１２２が形成される。一対のソース・ドレイン領域１２２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
同様に、図１５Ａ、図１５Ｂに示すように、ｐ型トランジスタ形成領域Ｔｒ４の各ナノワイヤは、ゲート電極１１３の下に形成されたチャネル形成領域１３１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１３２が形成される。一対のソース・ドレイン領域１３２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１３２に接触するコンタクト電極１３３を介して不図示の配線又は回路素子に電気的に接続されている。
なお、図１５Ａでは、ゲート電極１１３とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
図１５Ａで示す本実施形態をＸ−Ｙ平面での平面形状を、図１６Ａ、図１６Ｂで示す。本実施形態では、第３の実施形態の第１例に係る半導体装置と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
なお、本実施形態の説明において、第３の実施形態の第１例に係る半導体装置と同様の構成、動作については、それらを引用することで、その重複する説明を省略する。
３．５ 第３の実施形態の第３例に係る半導体装置の構成例
３次元の構造を有する半導体装置には、例えば他に、ｎａｎｏｓｈｅｅｔ（ナノシート）構造がある。チャネル形成領域がナノワイヤ形状で形成されるｎａｎｏｗｉｒｅとは異なり、ｎａｎｏｓｈｅｅｔ構造では、ナノシート形状でチャネル形成領域がゲート絶縁膜で囲い込まれるように形成される。これにより、チャネル形成領域の接触面積を増やし、電流の増大を実現できる。
図１７Ａは、第３の実施形態の第３例に係る半導体装置の構成例を示す図であり、ｎａｎｏｓｈｅｅｔ構造を示す図である。図１７Ｂは、図１７Ａに示すＸ−Ｘ’面での断面形状を示す断面図である。ｎ型トランジスタ形成領域Ｔｒ３、ｐ型トランジスタ形成領域Ｔｒ４にはそれぞれ、複数のナノシートが積層されている。なお、図１７Ａ、図１７Ｂでは、積層されるナノシートの数が３つであるが、それに限定されない。
ｎ型トランジスタ形成領域Ｔｒ３の各ナノシートは、ゲート電極１１３の下に形成されたナノシート形状のチャネル形成領域１２１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１２２が形成される。一対のソース・ドレイン領域１２２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１２１として機能する。このｎ型トランジスタは、ソース・ドレイン領域２２に接触するコンタクト電極２３を介して不図示の配線又は回路素子に電気的に接続されている。
同様に、ｐ型トランジスタ形成領域Ｔｒ４の各ナノシートは、ゲート電極１１３の下に形成されたナノシート形状のチャネル形成領域１３１の周りがゲート絶縁膜１１４で覆われた構造を有する。また、チャネル形成領域１２１を挟むように一対のソース・ドレイン領域１３２が形成される。一対のソース・ドレイン領域１３２で挟まれた領域が、駆動時にチャネルが形成されるチャネル形成領域１３１として機能する。このｐ型トランジスタは、ソース・ドレイン領域１２２に接触するコンタクト電極１２３を介して不図示の配線又は回路素子に電気的に接続されている。
なお、図１７Ａは、ゲート電極１１３とサイドウォール絶縁膜１１５とからなるゲート構造体がｎ型トランジスタとｐ型トランジスタとで共用されている場合が例示されているが、このような構造に限定されず、ｎ型トランジスタとｐ型トランジスタとに、それぞれ異なるゲート構造体が設けられていてもよい。
図１７Ａで示す本実施形態をＸ−Ｙ平面での平面形状は、第３の実施形態の第２例に係る半導体装置をＸ−Ｙ平面での平面形状と同様であり、図１６Ａ、図１６Ｂに示す。本実施形態では、第３の実施形態の第１例及び第２例に係る半導体装置と同様に、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差を設ける。
なお、本実施形態の説明において、第３の実施形態の第１例及び第２例に係る半導体装置と同様の構成、動作については、それらを引用することで、その重複する説明を省略する。
３．６ 作用・効果
以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域Ｔｒ３とｐ型トランジスタ形成領域Ｔｒ４とで、絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域１２１、１３１に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板１１１に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
なお、ｐ型トランジスタ形成領域Ｔｒ４の周囲に配置するストレスライナー膜の応力発生方向と、ｎ型トランジスタ形成領域Ｔｒ３の周囲に配置するストレスライナー膜の応力発生方向とを反対の方向としてもよい。その場合、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、ソース・ドレイン領域１２２、１３２がチャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する構成とすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設ける構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
また、Ｘ方向（ゲート幅方向）において、ゲート電極１１３の下部における絶縁膜１１６がチャネル形成領域１２１／１３１に対して突出する構成や、チャネル形成領域１２１／１３１がゲート電極１１３の下部における絶縁膜１１６に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜１１６とソース・ドレイン領域１２２／１３２との界面からゲート電極１１３の端部までの距離ａに差を設ける構成、及び／又は、ソース・ドレイン領域１２２、１３２がチャネル形成領域１２１、１３１に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。また、本実施例では、インバータなどに適用される単一ゲート電極を備えるシングルゲート構造によるものを説明したが、それに限定されることはなく、複数のゲート電極を備えるマルチゲート構造でも適用可能である。さらに、本実施例では、単一のフィン部を備える構造、積層されたナノワイヤが単一で形成される構造、積層されたナノシートが単一で形成される構造によるものを説明したが、それに限定されることはなく、フィン部が並んで複数形成される構造、積層されたナノワイヤが並んで複数形成される構造、積層されたナノシートが並んで複数形成される構造でも適用可能である。
（４．第４の実施形態）
４．１ 第４の実施形態に係る半導体装置の断面形状
第１の実施形態から第３の実施形態では、図１、図１３Ａ、図１５Ａ、図１７ＡのＸ−Ｙ平面での平面形状において、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域に働く圧縮応力又は引張応力に差が設けられる説明をした。
ただし、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることは、Ｘ−Ｙ平面での平面形状に限定されず、Ｘ−Ｚ平面での断面形状でもよい。本実施例では、それを説明する。
図１８Ａは、第４の実施形態に係る半導体装置の断面形状の一例を示す断面図であり、図１に示すＡ−Ａ’面での断面形状である断面図を示す。図１８Ｂは、第４の実施形態に係る半導体装置の他の断面形状の一例を示す断面図であり、図１に示すＢ−Ｂ’面での断面形状である断面図を示す。なお、図１８Ａ及び図１８Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を示す。また、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
図１８Ａが示すように、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の一部が絶縁膜１２に対して突出している。一方、図１８Ｂが示すように、絶縁膜１２の一部がｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に対して突出している。したがって、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２が少なくとも一部が異なるように絶縁膜１２が形成される。図１８Ａ、図１８Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。
これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く圧縮応力を大きくすること、及び／又は、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１に働く圧縮応力を小さくすることが可能となる。その結果、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
一方、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の引張応力を印加する場合においては、絶縁膜１２の一部がｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に対して突出してもよく、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の一部が絶縁膜１２に対して突出してもよい。
これにより、Ｙ方向（ゲート長方向）における、絶縁膜１２からｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域３１に働く引張応力を大きくすること、及び／又は、絶縁膜１２からｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１に働く引張応力を小さくすることが可能となる。その結果、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度を向上させること、及び／又は、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度の低下を抑制することができる。
なお、絶縁膜１２とソース・ドレイン領域２２、３２との界面の形状は、あくまで一例であり、これらに限定されない。
また、本実施例は、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明してきたが、あくまで一例であり、第３の実施形態で説明した３次元の構造を有する半導体装置に対しても適用可能である。例えば、絶縁膜１１６がチャネル形成領域１２１、１３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合においては、ｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２の一部が絶縁膜１１６に対して突出してもよく、絶縁膜１１６の一部がｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２に対して突出してもよい。一方、絶縁膜１１６がチャネル形成領域１２１、１３１にＹ方向（ゲート長方向）の引張応力を印加する場合においては、絶縁膜１１６の一部がｎ型トランジスタ形成領域Ｔｒ３のソース・ドレイン領域１２２に対して突出してもよく、ｐ型トランジスタ形成領域Ｔｒ４のソース・ドレイン領域１３２の一部が絶縁膜１１６に対して突出してもよい。
４．２ 作用・効果
以上で説明したように、本実施形態では、Ｘ−Ｚ平面での断面形状において、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることで、チャネル形成領域に働く圧縮応力又は引張応力に差が設けられている。これにより、同一の半導体基板に形成されたｐ型トランジスタ又はｎ型トランジスタのうち、一方のトランジスタ（ｐ型トランジスタ又はｎ型トランジスタ）のキャリア移動度を高めつつ、他方のトランジスタ（ｎ型トランジスタ又はｐ型トランジスタ）のキャリア移動度の低減を抑制することが可能となる。
なお、ｐ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域とｎ型トランジスタ形成領域との両方で、Ｘ−Ｚ平面での断面形状において、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、Ｘ方向（ゲート幅方向）において、ゲート電極の下部における絶縁膜がチャネル形成領域に対して突出する構成や、チャネル形成領域がゲート電極の下部における絶縁膜に対して突出する構成にすることも可能である。さらに、このような構成を、Ｘ−Ｚ平面での断面形状において、ｐ型トランジスタとｎ型トランジスタとで絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａに差を設ける構成、及び／又は、ソース・ドレイン領域がチャネル形成領域に対して圧縮応力又は引張応力を印加する構成とを組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
（５．第５の実施形態）
５．１ 第５の実施形態に係る半導体装置の構成例
第１の実施形態から第４の実施形態に係る半導体装置において、チャネル形成領域にＹ方向（ゲート長方向）の圧縮及び引張応力を印加する、応力膜印加膜をさらに形成してもよい。
図１９Ａは、第５の実施形態に係る半導体装置の断面形状の一例を示す断面図であり、図１に示すＡ−Ａ’面での断面図を示す。図１９Ｂは、第５の実施形態に係る半導体装置の他の断面形状の一例を示す断面図であり、図１に示すＢ−Ｂ’面での断面図を示す。なお、図１９Ａ及び図１９Ｂは、絶縁膜１２がチャネル形成領域２１、３１にＹ方向（ゲート長方向）の圧縮応力を印加する場合を示す。また、本実施形態の説明において、第１の実施形態と同様の構成、動作及び製造方法については、それらを引用することで、その重複する説明を省略する。
図１９Ａ、図１９Ｂでは、絶縁膜１２とソース・ドレイン領域２２、３２との界面から、ゲート電極１３の端部までの距離Ｌ１、Ｌ２の少なくとも一部において、ｐ型トランジスタ形成領域Ｔｒ２がｎ型トランジスタ形成領域Ｔｒ１よりも短くなっている（Ｌ１＞Ｌ２）。そのため、ｐ型トランジスタ形成領域Ｔｒ２のチャネル形成領域３１のキャリア移動度を向上させること、及び／又は、ｎ型トランジスタ形成領域Ｔｒ１のチャネル形成領域２１のキャリア移動度の低下を抑制することができる。
図１９Ａが示すように、本実施例ではさらに応力印加膜２４が、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２の上で、かつゲート電極１３の両側に形成される。応力印加膜２４は、例えば、シリコン窒化膜（ＳｉＮ）で形成され、チャネル形成領域２１にＹ方向（ゲート長方向）の引張応力を印加する。これより、ｎ型トランジスタのキャリア移動度を向上させることができる。
一方、図１９Ｂが示すように、本実施例ではさらに応力印加膜３４が、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２の上で、かつゲート電極１３の両側に形成される。応力印加膜３４は、例えば、シリコン窒化膜（ＳｉＮ）で形成され、チャネル形成領域３１にＹ方向（ゲート長方向）の圧縮応力を印加する。これより、ｐ型トランジスタのキャリア移動度を向上させることができる。
また、本実施例は、２次元の構造を有する、いわゆるプレーナー型の半導体装置に対して本開示に係る技術を適用した場合を説明したが、あくまで一例であり、第３の実施形態で説明した３次元の構造を有する半導体装置に対しても適用可能である。例えば、ｎ型トランジスタ形成領域Ｔｒ３には、チャネル形成領域１２１にＹ方向（ゲート長方向）の引張応力を印加することが可能な応力印加膜を形成してもよい。一方、ｐ型トランジスタ形成領域Ｔｒ４には、チャネル形成領域１３１にＹ方向（ゲート長方向）の圧縮応力を印加することが可能な応力印加膜を形成してもよい。
５．２ 作用・効果
以上で説明したように、本実施形態では、ｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とで、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部に差を設けることに加え、ｎ型トランジスタ形成領域のチャネル形成領域及びｐ型トランジスタ形成領域のチャネル形成領域に対して圧縮応力又は引張応力を印加する応力印加膜を形成する。ｎ型トランジスタ形成領域には、Ｙ方向（ゲート長方向）の引張応力を印加することが可能な応力印加膜を形成し、ｐ型トランジスタ形成領域には、Ｙ方向（ゲート長方向）の圧縮応力を印加することが可能な応力印加膜を形成する。これにより、ｎ型トランジスタとｐ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
なお、ｐ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用し、ｎ型トランジスタ形成領域の周囲の絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用してもよい。その場合、ｐ型トランジスタ形成領域とｎ型トランジスタ形成領域との両方で、絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａの少なくとも一部を近づけることで、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度を高めることが可能となる。
また、Ｘ方向（ゲート幅方向）において、ゲート電極の下部における絶縁膜がチャネル形成領域に対して突出する構成や、チャネル形成領域がゲート電極の下部における絶縁膜に対して突出する構成にすることも可能である。さらに、このような構成を、ｐ型トランジスタとｎ型トランジスタとで絶縁膜とソース・ドレイン領域との界面からゲート電極の端部までの距離ａに差を設ける構成や、応力印加膜がｎ型トランジスタ形成領域のチャネル形成領域及びｐ型トランジスタ形成領域のチャネル形成領域に対して圧縮応力又は引張応力を印加する構成や、ソース・ドレイン領域がチャネル形成領域に対して圧縮応力又は引張応力を印加する構成と組み合わせることも可能である。これにより、ｐ型トランジスタとｎ型トランジスタとの両方のキャリア移動度をより効果的に高めることが可能となる。
なお、本実施例に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
（６．その他）
本開示では、例えば、キャリア移動度を向上させるために、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用した場合には、ｐ型トランジスタ形成領域における距離ａを小さくし、ｎ型トランジスタ形成領域における距離ａを大きくする構成を説明した。同様に、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域における距離ａを小さくし、ｐ型トランジスタ形成領域における距離ａを大きくする構成を説明した。しかし、本開示は、これに限定されない。
例えば、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より小さい材料を使用した場合には、ｐ型トランジスタ形成領域における距離ａを大きく、ｎ型トランジスタ形成領域における距離ａを小さくする構成でもよい。同様に、絶縁膜の材料にその熱膨張係数が半導体基板の熱膨張係数より大きい材料を使用した場合に、ｎ型トランジスタ形成領域における距離ａを大きくし、ｐ型トランジスタ形成領域における距離ａを小さくする構成でもよい。これにより、例えば、トランジスタの特性ばらつきを抑えることが可能となり、トランジスタの性能を向上させることができる。
なお、動作及び製造方法については、第1の実施形態から第５の実施形態で説明したそれと同様である。また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
また、上述した実施形態において、ｎ型トランジスタ形成領域Ｔｒ１のソース・ドレイン領域２２に、エピタキシャル成長により成長させた炭化シリコン（ＳｉＣ）、リン化シリコン（ＳｉＰ）などが用いられてもよい。それにより、絶縁膜１２と半導体基板１１との熱膨張係数の差により生じる引張応力に加えて、エピタキシャル成長膜により引張応力をチャネル領域２１に印加することが可能となるため、チャネル形成領域２１のキャリア移動度をより効果的に向上させることができる。
同様に、ｐ型トランジスタ形成領域Ｔｒ２のソース・ドレイン領域３２に、エピタキシャル成長により成長させたシリコンゲルマニウム（ＳｉＧｅ）などが用いられてもよい。それにより、絶縁膜１２と半導体基板１１との熱膨張係数の差により生じる圧縮応力に加えて、エピタキシャル成長膜により圧縮応力をチャネル領域３１に印加することが可能となるため、チャネル形成領域３１のキャリア移動度をより効果的に向上させることができる。
なお、本技術は以下のような構成も取ることができる。
（１）
ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、
前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、
半導体基板上の第１の方向に形成されたゲート電極と、
前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、
前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる
半導体装置。
（２）
前記絶縁膜は、前記第２の方向において、前記ゲート電極の下に形成されたチャネル形成領域に圧縮応力もしくは引張応力を印加する前記（１）に記載の半導体装置。
（３）
前記絶縁膜が前記チャネル形成領域に前記圧縮応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｐ型トランジスタ形成領域が前記ｎ型トランジスタ形成領域よりも短い前記（１）又は（２）に記載の半導体装置。
（４）
前記絶縁膜が前記チャネル形成領域に前記引張応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｎ型トランジスタ形成領域が前記ｐ型トランジスタ形成領域よりも短い前記（１）〜（３）のいずれかに記載の半導体装置。
（５）
前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で少なくとも一部が異なる前記（１）〜（４）のいずれかに記載の半導体装置。
（６）
前記絶縁膜の一部が前記ソース・ドレイン領域に対して突出している前記（１）〜（５）のいずれかに記載の半導体装置。
（７）
前記絶縁膜の一部が前記ソース・ドレイン領域のいずれか一方に対して突出している前記（１）〜（６）のいずれかに記載の半導体装置。
（８）
前記ソース・ドレイン領域の一部が前記絶縁膜に対して突出している前記（１）〜（７）のいずれかに記載の半導体装置。
（９）
前記ソース・ドレイン領域のいずれか一方の一部が前記絶縁膜に対して突出している前記（１）〜（８）のいずれかに記載の半導体装置。
（１０）
前記第１の方向において、前記ゲート電極の下部における前記絶縁膜が前記チャネル形成領域に対して突出している前記（２）〜（４）のいずれかに記載の半導体装置。
（１１）
前記第１の方向において、前記チャネル形成領域が前記ゲート電極の下部における前記絶縁膜に対して突出している前記（２）〜（４）のいずれかに記載の半導体装置。
（１２）
前記ｐ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する前記（１）〜（１１）のいずれかに記載の半導体装置。
（１３）
前記ｎ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の引張応力を印加する前記（１）〜（１２）のいずれかに記載の半導体装置。
（１４）
前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える前記（１）〜（１３）のいずれかに記載の半導体装置。
（１５）
前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える前記（１）〜（１３）のいずれかに記載の半導体装置。
（１６）
前記絶縁膜は、素子分離領域である前記（１）〜（１５）のいずれかに記載の半導体装置。
（１７）
半導体基板の上にレジストパターンを形成し、
前記レジストパターンをマスクとして前記半導体基板に溝を形成し、
前記溝に絶縁膜を形成し、
前記半導体基板上で、かつ第１の方向にゲート電極を形成し、
前記第１の方向と異なる第２の方向において、前記ゲート電極の両側にソース・ドレイン領域を形成する半導体製造方法であって、
前記レジストパターンは、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離がｎ型トランジスタ形成領域とｐ型トランジスタ形成領域で異なるように形成する
半導体製造方法。
１、２ 半導体装置
１１、１１１ 半導体基板
１２、１１６ 絶縁膜
１３、１１３ ゲート電極
１４、１１４ ゲート絶縁膜
１５、１１５ サイドウォール絶縁膜
２１、３１、１２１、１３１ チャネル形成領域
２２、３２、１２２、１３２ ソース・ドレイン領域
２３、３３、１２３、１３３ コンタクト電極
２４、３４ 応力印加膜
４１ シリコン酸化膜
４２ シリコン窒化膜
４３、４４ レジストパターン
６１、９２ 溝
８１ ダミーゲート構造
９１ 絶縁膜
１１２ 素子分離膜
Ｔｒ１、Ｔｒ３ ｎ型トランジスタ形成領域
Ｔｒ２、Ｔｒ４ ｐ型トランジスタ形成領域

Claims (17)

  1. ｎ型トランジスタ形成領域およびｐ型トランジスタ形成領域をそれぞれ分離する絶縁膜を備え、
    前記ｎ型トランジスタ形成領域および前記ｐ型トランジスタ形成領域のそれぞれは、
    半導体基板上の第１の方向に形成されたゲート電極と、
    前記第１の方向と異なる第２の方向において、前記ゲート電極の両側に形成されたソース・ドレイン領域とを備え、
    前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で異なる
    半導体装置。
  2. 前記絶縁膜は、前記第２の方向において、前記ゲート電極の下に形成されたチャネル形成領域に圧縮応力もしくは引張応力を印加する請求項１に記載の半導体装置。
  3. 前記絶縁膜が前記チャネル形成領域に前記圧縮応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｐ型トランジスタ形成領域が前記ｎ型トランジスタ形成領域よりも短い請求項２に記載の半導体装置。
  4. 前記絶縁膜が前記チャネル形成領域に前記引張応力を印加する場合、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離は、前記ｎ型トランジスタ形成領域が前記ｐ型トランジスタ形成領域よりも短い請求項２に記載の半導体装置。
  5. 前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離が前記ｎ型トランジスタ形成領域と前記ｐ型トランジスタ形成領域で少なくとも一部が異なる請求項１に記載の半導体装置。
  6. 前記絶縁膜の一部が前記ソース・ドレイン領域に対して突出している請求項１に記載の半導体装置。
  7. 前記絶縁膜の一部が前記ソース・ドレイン領域のいずれか一方に対して突出している請求項６に記載の半導体装置。
  8. 前記ソース・ドレイン領域の一部が前記絶縁膜に対して突出している請求項１に記載の半導体装置。
  9. 前記ソース・ドレイン領域のいずれか一方の一部が前記絶縁膜に対して突出している請求項８に記載の半導体装置。
  10. 前記第１の方向において、前記ゲート電極の下部における前記絶縁膜が前記チャネル形成領域に対して突出している請求項２に記載の半導体装置。
  11. 前記第１の方向において、前記チャネル形成領域が前記ゲート電極の下部における前記絶縁膜に対して突出している請求項２に記載の半導体装置。
  12. 前記ｐ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する請求項３に記載の半導体装置。
  13. 前記ｎ型トランジスタ形成領域の前記ソース・ドレイン領域は前記チャネル形成領域に対して前記第２の方向の引張応力を印加する請求項４に記載の半導体装置。
  14. 前記ｐ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の圧縮応力を印加する応力印加膜を備える請求項３に記載の半導体装置。
  15. 前記ｎ型トランジスタ形成領域の前記ゲート電極の両側には、前記チャネル形成領域に対して前記第２の方向の引張応力を印加する応力印加膜を備える請求項４に記載の半導体装置。
  16. 前記絶縁膜は、素子分離領域である請求項１に記載の半導体装置。
  17. 半導体基板の上にレジストパターンを形成し、
    前記レジストパターンをマスクとして前記半導体基板に溝を形成し、
    前記溝に絶縁膜を形成し、
    前記半導体基板上で、かつ第１の方向にゲート電極を形成し、
    前記第１の方向と異なる第２の方向において、前記ゲート電極の両側にソース・ドレイン領域を形成する半導体製造方法であって、
    前記レジストパターンは、前記第２の方向における、前記絶縁膜と前記ソース・ドレイン領域との界面から、前記ゲート電極の端部までの距離がｎ型トランジスタ形成領域とｐ型トランジスタ形成領域で異なるように形成する
    半導体製造方法。
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