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KR102302073B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR102302073B1
KR102302073B1 KR1020150106788A KR20150106788A KR102302073B1 KR 102302073 B1 KR102302073 B1 KR 102302073B1 KR 1020150106788 A KR1020150106788 A KR 1020150106788A KR 20150106788 A KR20150106788 A KR 20150106788A KR 102302073 B1 KR102302073 B1 KR 102302073B1
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gate structure
pattern
threshold voltage
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layer pattern
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장규백
조근휘
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Abstract

반도체 소자는, 기판 상에 게이트 절연막, 문턱 전압 조절막 패턴, 게이트 전극 및 하드 마스크가 적층된 게이트 구조물과, 상기 게이트 구조물의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴을 포함하는 더미 게이트 구조물 및 상기 게이트 구조물 양 측에 구비되는 P형의 소스/드레인 영역을 포함한다. 상기 반도체 소자는 스트레서 패턴이 구비됨으로써 트랜지스터의 채널 영역에 스트레인이 인가되어 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에는, 고성능의 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다. 이를 위하여, 트랜지스터의 채널 영역에 가해지는 스트레스를 조절함으로써 우수한 전기적 특성을 갖는 트랜지스터를 제조하는 방법이 개발되고 있다.
본 발명의 과제는 고성능의 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 과제는 상기 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 게이트 절연막, 문턱 전압 조절막 패턴, 게이트 전극 및 하드 마스크가 적층된 게이트 구조물이 구비된다. 상기 게이트 구조물의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴을 포함하는 더미 게이트 구조물이 구비된다. 상기 게이트 구조물 양 측에 P형의 소스/드레인 영역이 구비된다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 게이트 구조물과 다른 적층 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 게이트 절연막, 상기 제1 스트레서 패턴, 게이트 전극 및 하드 마스크가 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물의 문턱 전압 조절막 패턴은 티타늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물의 제1 스트레서 패턴은 상기 문턱 전압 조절막 패턴에 포함된 물질의 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 문턱 전압 조절막 패턴 상에 티타늄을 포함하는 베리어막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물의 제1 스트레서 패턴 상에 상기 베리어막 패턴에 포함된 물질의 산화물을 포함하는 제2 스트레서 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물의 폭은 상기 게이트 구조물의 폭과 동일하거나 더 넓을 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 게이트 구조물의 양 측에 각각 1개 또는 복수개가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 기판으로부터 돌출되는 액티브 핀이 구비되고, 상기 게이트 구조물 및 상기 더미 게이트 구조물은 상기 액티브 핀의 상부 및 측벽을 둘러싸면서 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물과 상기 더미 게이트 구조물 사이에, 상기 게이트 구조물과 동일한 적층 구조를 갖는 추가 더미 게이트 구조물이 더 포함될 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 제1 게이트 절연막, 제1 문턱 전압 조절막 패턴, 제1 게이트 전극 및 제1 하드 마스크가 적층된 제1 게이트 구조물과, 상기 제1 게이트 구조물의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴을 포함하는 제1 더미 게이트 구조물과, 상기 제1 게이트 구조물 양 측에 구비되는 P형의 소스/드레인 영역을 포함하는 제1 트랜지스터가 구비된다. 그리고, 상기 기판 상에, 제2 게이트 절연막, 제2 문턱 전압 조절막 패턴, 제2 게이트 전극 및 제2 하드 마스크가 적층된 제2 게이트 구조물과, 상기 제2 게이트 구조물의 양 측과 이격되어 구비되고, 상기 제2 게이트 구조물과 다른 구조를 갖고, 티타늄 및 티타늄 산화물을 포함하지 않는 제2 더미 게이트 구조물과, 상기 제2 게이트 구조물 양 측에 구비되는 N형의 소스/드레인 영역을 포함하는 제2 트랜지스터가 구비된다.
예시적인 실시예들에 있어서, 상기 제2 더미 게이트 구조물은 상기 제2 게이트 절연막, 상기 제2 게이트 전극 및 상기 하드 마스크가 적층된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 문턱전압 조절막 패턴은 4.5eV 이상의 일함수를 갖고, 상기 제2 문턱전압 조절패턴은 4.5eV이하의 일함수를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 문턱 전압 조절막 패턴들은 티타늄을 포함할 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 게이트 절연막 및 티타늄을 포함하는 문턱 전압 조절막 패턴이 적층된 예비 게이트 구조물 및 예비 더미 구조물을 형성한다. 상기 예비 더미 구조물의 문턱 전압 조절막 패턴을 선택적으로 산화시켜 제1 스트레서 패턴을 형성한다. 상기 예비 게이트 구조물 및 제1 스트레서 패턴 상에 각각 게이트 전극 및 하드 마스크를 적층하여 게이트 구조물 및 더미 게이트 구조물을 각각 형성한다. 상기 게이트 구조물 양 측에 구비되는 P형의 소스/드레인 영역을 형성한다.
예시적인 실시예들에 있어서, 상기 문턱 전압 조절막 패턴은 티타늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스트레서 패턴을 형성하기 위한 산화 공정은 플라즈마 산화 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 스트레서 패턴을 형성하기 위한 산화 공정을 수행하기 이 전에, 상기 게이트 구조물에 포함된 문턱 전압 조절막 패턴을 덮는 마스크 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 게이트 구조물 및 예비 더미 구조물을 형성하기 이 전에 상기 기판의 일부를 식각하여 상기 기판 표면으로부터 돌출되는 액티브 핀을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 우수한 전기적 특성을 갖는 트랜지스터를 포함할 수 있다. 또한, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2 및 도 3은 각각 도 1의 I-I' 및 II-II'의 단면도들이다.
도 4는 도 1의 일부를 나타내는 사시도이다.
도 5 내지 도 11은 도 1 내지 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 15는 도 1 내지 도 4에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 16 및 도 17은 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 18 및 도 19는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 20 및 21은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도들이다.
도 22 내지 도 27은 도 20 및 도 21에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 2 및 도 3은 각각 도 1의 I-I' 및 II-II'의 단면도들이다. 도 4는 도 1의 게이트 구조물 및 더미 게이트 구조물을 나타내는 사시도이다. 도 1에는 스페이서가 생략되었다.
이하에서 설명하는 반도체 소자는 P형의 핀 펫을 포함할 수 있다.
도 1 내지 도 4를 참조하면, 기판(100) 상에 게이트 구조물(140) 및 상기 게이트 구조물(140)과 제1 방향으로 이웃하여 더미 게이트 구조물(142)이 각각 구비될 수 있다. 상기 게이트 구조물(140)과 상기 더미 게이트 구조물(142)은 서로 다른 적층 구조를 가질 수 있다. 상기 게이트 구조물(140) 및 더미 게이트 구조물(142)의 양 측에는 스페이서(112)가 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 기판(100) 상에는 상기 기판(100) 표면으로부터 돌출된 액티브 핀(104a)을 포함할 수 있다. 상기 액티브 핀들(104a) 사이에는 소자 분리막(106)이 구비될 수 있다. 상기 소자 분리막(106)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 핀(104a)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 액티브 핀(104a) 상부의 일부 영역에는 리세스부(114)가 구비될 수 있다. 따라서 상기 액티브 핀(104a)은 리세스부(114) 양측이 돌출되는 형상을 가질 수 있다. 상기 액티브 핀(104a)에서, 상기 소자 분리막(106)에 의해 측벽이 커버되지 않는 부위는 실질적인 액티브 영역으로 제공될 수 있다.
상기 게이트 구조물(140)은 상기 액티브 핀(104a)의 측벽 및 상부면을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 게이트 구조물(140)은 P형의 핀 펫의 게이트로 제공될 수 있다.
상기 게이트 구조물(140)은 상기 액티브 핀(104a) 및 소자 분리막(106) 상에 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a) 및 제1 하드 마스크(136a)를 포함할 수 있다.
상기 게이트 절연막 패턴(122b)은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다.
상기 문턱 전압 조절막 패턴(124c)은 상기 P형 핀 펫의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 문턱 전압 조절막 패턴(124c)은 일함수가 4.5eV 보다 높은 금속 또는 금속 합금을 포함할 수 있다. 상기 문턱 전압 조절막 패턴은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막 패턴은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 문턱 전압 조절막 패턴(124c)에 포함되는 금속들의 조합에 의해 일함수가 조절될 수 있다.
상기 베리어막 패턴(126c)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 베리어막 패턴(126c)은 티타늄, 티타늄 질화물을 포함할 수 있다.
다른 예로, 상기 문턱 전압 조절막 패턴(124c)이 베리어막 패턴(126c)으로 제공될 수 있으며, 이 경우 베리어막 패턴(126c)은 형성되지 않을 수 있다. 다른 예로, 상기 베리어막 패턴(126c)은 탄탈륨, 탄탈륨 질화물 등을 포함할 수도 있다.
상기 게이트 전극(134a)은 예를들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다.
상기 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c) 및 게이트 전극(134a)은 순차적으로 적층될 수 있다. 또한, 상기 게이트 절연막 패턴(122b)은 상기 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c) 및 게이트 전극(134a)을 포함하는 구조물의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
상기 제1 하드 마스크(136a)는 상기 게이트 전극(134a) 상에 구비되고, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 핀(104a)과 상기 게이트 구조물(140)의 계면에 계면막 패턴(도시안됨)이 더 포함될 수 있다. 상기 계면막 패턴은 예를들어 실리콘 산화물을 포함할 수 있다.
상기 스페이서(112)는 상기 게이트 구조물(140)의 측벽을 둘러싸는 형상을 가질 수 있다.
상기 더미 게이트 구조물(142)은 상기 게이트 구조물(140)과 상기 제1 방향으로 이격되면서 상기 게이트 구조물(140)과 이웃하게 배치될 수 있다. 상기 더미 게이트 구조물(142)은 상기 액티브 핀(104a)의 측벽 및 상부면을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
상기 더미 게이트 구조물(142)은 상기 P형 핀 펫의 게이트로 동작하지 않는다. 상기 더미 게이트 구조물(142)은 상기 P형 핀 펫의 채널 영역에 스트레인을 인가하기 위한 스트레서로써 제공될 수 있다. 또한, 상기 더미 게이트 구조물(142)은 게이트 구조물(140)을 형성하기 위한 사진식각 공정 및 연마 공정에서 상기 게이트 구조물(140)의 낫에칭, 오버 에칭 또는 디싱 등의 불량을 방지하기 위하여 제공될 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(142)은 상기 게이트 구조물(140)의 양 측에 각각 1개 또는 복수개가 구비될 수 있다. 상기 제1 방향으로 상기 액티브 핀(104a)의 상부면을 절단한 단면도에서 볼 때, 상기 게이트 구조물(140)의 양 측벽으로부터 최외곽에 배치되는 더미 게이트 구조물(142)의 저면 일부는 소자 분리막 상에 오버랩될 수 있다.
상기 더미 게이트 구조물(142)은 게이트 절연막 패턴(122b), 제1 스트레서 패턴(130a), 제2 스트레서 패턴(130b), 게이트 전극(134a) 및 제2 하드 마스크(136b)를 포함할 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(142)에 포함되는 상기 게이트 절연막 패턴(122b), 게이트 전극(134a) 및 제2 하드 마스크(136b)는 상기 게이트 구조물(140)에 포함되는 게이트 절연막 패턴(122b), 게이트 전극(134a) 및 제1 하드 마스크(136a)와 각각 실질적으로 동일한 공정을 통해 형성된 동일한 물질을 포함할 수 있다.
다른 실시예에서, 상기 더미 게이트 구조물에 포함되는 상기 게이트 절연막 및 제2 하드 마스크는 상기 게이트 구조물에 포함되는 게이트 절연막 및 제1 하드 마스크와 각각 실질적으로 동일한 공정을 통해 형성된 동일한 물질을 포함하고, 상기 더미 게이트 구조물에 포함되는 제2 게이트 전극은 상기 게이트 구조물에 포함되는 제1 게이트 전극과 다른 물질을 포함할 수 있다. 예를들어, 상기 제2 게이트 전극은 상기 제1 게이트 전극에 포함되는 금속 물질의 산화물을 포함할 수 있다.
상기 제1 스트레서 패턴(130a)은 상기 문턱 전압 조절막 패턴(124c)을 이루는 물질의 산화물을 포함할 수 있다. 상기 제2 스트레서 패턴(130b)은 상기 베리어막 패턴(126c)을 이루는 물질의 산화물을 포함할 수 있다. 상기 문턱 전압 조절막 패턴(124c) 및 베리어막 패턴(126c)에는 티타늄이 포함되므로, 상기 제1 및 제2 스트레서 패턴들(130a, 130b)은 티타늄 산화물이 포함될 수 있다.
예시적인 실시예에서, 상기 베리어막 패턴(126c)이 구비되지 않는 경우, 상기 제2 스트레서 패턴(130b)이 형성되지 않을 수 있다.
상기 티타늄 산화물은 상기 기판(100)에 압축 스트레스를 가한다. 즉, 상기 제1 및 제2 스트레서 패턴들(130a, 130b)이 구비됨에 따라, 상기 게이트 구조물(140) 아래에 있는 채널 영역에 압축 스트레스가 가해지게 된다.
소자의 집적도 향상으로 상기 게이트 구조물(140) 및 더미 게이트 구조물(142)이 이격되는 간격이 매우 작기 때문에, 상기 더미 게이트 구조물(142)에 포함되는 티타늄 산화물에 의해 상기 P형 핀 펫의 채널 영역에 충분한 압축 스트레스를 가할 수 있다. 특히, 상기 더미 게이트 구조물(142)이 상기 액티브 핀(104a)의 측벽 및 상부면을 둘러싸면서 연장되므로, 상기 더미 게이트 구조물(142)과 상기 액티브 핀(104a)이 접촉 면적이 증가된다. 따라서, 상기 더미 게이트 구조물(142)에 의해 상기 P형 핀 펫의 채널 영역에 가해지는 스트레스가 증가될 수 있다. 따라서, P형 핀 펫의 홀의 이동도가 향상되어 전기적 특성이 우수해질 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(140)과 상기 더미 게이트 구조물(142)의 상기 제1 방향의 폭은 동일할 수 있다.
상기 스페이서(112)는 상기 더미 게이트 구조물의 측벽을 둘러싸는 형상을 가질 수 있다.
상기 리세스부(114)는 상기 스페이서 사이의 액티브 핀에 구비될 수 있다. 상기 리세스부(114) 내부에는 에피택시얼 패턴(116)이 구비될 수 있다. 상기 에피택시얼 패턴(116)은 상기 제2 방향으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 에피택시얼 패턴(116)은 상기 제2 방향으로 절단한 단면에서 볼 때, 오각형 혹은 육각형 형상을 가질 수 있다.
예시적인 실시예에 있어서, 복수의 상기 에피택시얼 패턴들(116)은 각각 상기 제2 방향으로 돌출되는 부위가 서로 접촉되어 상기 제2 방향으로 연결된 형상을 가질 수도 있다.
상기 에피택시얼 패턴(116) 내에는 P형 불순물이 도핑되어 있으며, 따라서, 상기 에피택시얼 패턴(116)은 상기 P형 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
상기 에피택시얼 패턴(116)은 실리콘 게르마늄을 포함할 수 있다. 상기 실리콘 게르마늄에 포함되는 게르마늄에 의해 상기 P형 핀 펫의 채널 영역에 스트레스가 가해질 수 있다. 그러나, 상기 게르마늄 농도를 과도하게 증가시키는 경우 실리콘의 격자 결함 발생 등의 문제가 발생될 수 있으므로, 상기 게르마늄을 통해서는 상기 채널 영역에 제한적으로 스트레스를 가할 수 있다.
예시적인 실시예에서, 상기 액티브 핀(104a)에 상기 리세스부(114)가 형성되지 않을 수 있으며, 상기 리세스부 내에 에피택시얼 패턴(116)도 형성되지 않을 수 있다. 이 경우, 상기 액티브 핀(104a) 표면 아래에 P형 불순물이 도핑되어 P형 핀 펫의 소스/드레인 영역(116)이 형성될 수 있다.
상기 에피택시얼 패턴(116) 상에는 금속 실리사이드 패턴(도시안됨)이 구비될 수도 있다.
상기 게이트 구조물(140) 및 상기 더미 게이트 구조물(142)의 사이를 채우는 제1 층간 절연막(118)이 구비될 수 있다.
도시하지 않았지만, 상기 게이트 구조물(140), 상기 더미 게이트 구조물(142) 및 제1 층간 절연막(118) 상에 제2 층간 절연막(도시안됨)이 구비될 수 있다. 상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물 양 측의 에피택시얼 패턴(116) 내의 소스/드레인 영역과 전기적으로 연결되는 배선 구조물이 더 포함될 수 있다. 예시적인 실시예에서, 상기 배선 구조물은 상기 스페이서(112)의 측벽과 접촉하는 형상을 갖는 셀프 얼라인된 콘택 플러그를 포함할 수 있다. 또한, 상기 콘택 플러그 상부면과 접촉하는 도전 패턴을 포함할 수 있다.
상기 반도체 소자는 P형의 핀 펫에 한해 설명하였지만, 다른 구조의 트랜지스터의 게이트 구조물 및 더미 게이트 구조물에도 동일하게 적용할 수 있다. 예를들어, P형의 플레너형 트랜지스터, P형의 리세스 채널 트랜지스터 등에도 동일하게 적용할 수 있다. 또한, 나노 와이어 또는 나노 벨트 상의 PMOS 트랜지스터에도 적용할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자는 더미 게이트 구조물에 티타늄 산화물을 포함하는 스트레서가 포함될 수 있다. 따라서, 상기 티타늄 산화물을 포함하는 스트레서에 의해 상기 P형 핀 펫의 채널 영역에 충분한 압축 스트레스를 인가할 수 있다. 그러므로, 상기 핀 펫은 우수한 전기적 특성을 가질 수 있다.
도 5 내지 도 11은 도 1 내지 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5 내지 도 11은 각각 도 1의 I-I' 부위를 절단한 단면도들이다.
도 5를 참조하면, 기판(100)에 소자 분리 공정을 수행하여 예비 액티브 핀(104) 및 소자 분리막(106)을 형성한다. 상기 기판(100) 상에 제1 및 제2 몰드 구조물들(109a, 109b)을 형성한다. 상기 제1 및 제2 몰드 구조물들(109a, 109b)의 측벽에 각각 스페이서(112)를 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 소자 분리막(106)은 상기 기판(100)의 일부를 식각하여 소자 분리용 트렌치(102) 및 예비 액티브 핀(104)을 형성하고, 상기 소자 분리용 트렌치(102)를 채우는 절연막을 형성하고, 상기 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화한다. 또한, 상기 절연막의 일부를 제거하여 상기 예비 액티브 핀(104)의 측벽이 일부 노출되도록 한다.
상기 제1 몰드 구조물(109a)은 게이트 구조물을 형성하기 위하여 제공되고, 상기 제2 몰드 구조물(109b)은 더미 게이트 구조물을 형성하기 위하여 제공된다.
상기 제1 및 제2 몰드 구조물들(109a, 109b)을 형성하기 위하여, 기판(100) 상에 몰드 게이트 절연막, 몰드 게이트 전극막 및 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시안됨)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 하드 마스크(108c)를 형성한다. 상기 하드 마스크(108c)를 식각 마스크로 사용하여 상기 몰드 게이트 전극막 및 상기 몰드 게이트 절연막을 순차적으로 식각한다. 이에 따라, 몰드 게이트 절연막 패턴(108a), 몰드 게이트 전극(108b) 및 하드 마스크(108c)가 적층된 제1 및 제2 몰드 구조물들(109a, 109b)을 형성할 수 있다.
상기 몰드 게이트 절연막 패턴(108a)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 몰드 게이트 전극(108b)은 예를 들어, 폴리실리콘을 포함할 수 있다. 상기 하드 마스크는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 몰드 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 몰드 게이트 전극막 및 상기 하드 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
상기 제1 및 제2 몰드 구조물들(109a, 109b), 소자 분리막(106) 및 기판(100) 표면 상에 스페이서막을 형성한다. 상기 스페이서막은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서막은 원자층 적층법 또는 화학기상 증착법으로 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 제1 및 제2 몰드 구조물들(109a, 109b)의 측벽 상에 상기 스페이서(112)를 각각 형성한다.
도 6을 참조하면, 상기 스페이서(112) 사이에 리세스부(114)를 형성하고, 상기 리세스부(114) 내부에 소스/드레인 영역을 포함하는 에피택시얼 패턴(116)을 형성한다. 또한, 상기 제1 및 제2 몰드 구조물들(109a, 109b)의 사이에는 제1 층간 절연막(118)을 형성한다.
구체적으로, 상기 제1 및 제2 몰드 구조물들(109a, 109b) 및 상기 스페이서(112)를 식각 마스크로 사용하여 상기 예비 액티브 핀(104)을 이방성 식각하여 리세스부(114)를 포함하는 액티브 핀(104a)을 형성한다. 예시적인 실시예들에 있어서, 상기 스페이서(112) 및 리세스부(114)를 형성하기 위한 이방성 식각 공정은 인-시튜로 수행될 수 있다.
상기 리세스부(114)를 채우는 에피택시얼 패턴(116)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 나란하게 배치되는 복수의 에피택시얼 패턴들(116)은 상기 제2 방향으로 측벽이 서로 접촉될 수 있다.
구체적으로, 상기 리세스부(114) 저면에 위치하는 액티브 핀(104a)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 상기 에피택시얼 패턴(116)을 형성할 수 있다. 상기 에피택시얼 패턴(116)은 상기 제2 방향으로 절단한 단면에서 볼 때, 육각형 또는 오각형 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 패턴(116)은 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 P형 불순물을 도핑할 수 있다. 따라서, 상기 에피택시얼 패턴(116)은 P형 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 에피택시얼 패턴(116)을 형성한 다음에, 소스/드레인 형성을 위한 P형 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
예시적인 실시예에서, 상기 리세스부(114)를 형성하는 공정 및 에피택시얼 패턴(116)의 형성 공정이 수행되지 않을 수도 있다. 이 경우, 상기 제1 및 제2 몰드 게이트 구조물들(109a, 109b) 양 측의 예비 액티브 핀의 표면 상에 P형 불순물을 이온 주입하여 상기 소스/드레인을 형성할 수 있다.
상기 제1 층간 절연막(118)은 상기 제1 및 제2 몰드 구조물들(109a, 109b), 스페이서(112), 에피택시얼 패턴(220) 및 소자 분리막(106)을 덮도록 형성할 수 있다. 이 후, 상기 몰드 게이트 전극(108b)의 상부면이 노출될 때까지 상기 제1 층간 절연막(118)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 평탄화 공정에서, 상기 제1 및 제2 몰드 구조물들(109a, 109b)의 하드 마스크(108c)가 제거될 수 있다. 이와는 다른 예로, 상기 몰드 게이트 전극(108b) 상에 상기 하드 마스크(108c)가 일부 남아있을 수도 있다.
도 7을 참조하면, 상기 제1 및 제2 몰드 구조물들(109a, 109b)을 등방성 식각 공정을 통해 제거하여 제1 및 제2 개구부들(120a, 120b)을 각각 형성한다. 상기 제1 및 제2 개구부들(120a, 120b)의 저면에는 상기 기판(100) 표면이 노출될 수 있다.
상기 제1 및 제2 개구부들(120a, 120b)의 측벽 및 저면과 상기 스페이서(112) 및 제1 층간 절연막(118)의 상부면 상에 컨포멀하게 게이트 절연막(122)을 형성한다. 상기 게이트 절연막(122)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막(122)은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
예시적인 실시예에서, 상기 게이트 절연막(122)을 형성하기 이 전에 상기 제1 및 제2 개구부에 의해 노출되는 기판(100) 표면 상에 산화물을 포함하는 계면막 패턴(도시안됨)을 형성할 수도 있다.
도 8을 참조하면, 상기 게이트 절연막(122) 상에 컨포멀하게 문턱 전압 조절막(124) 및 베리어막(126)을 순차적으로 형성한다.
상기 문턱 전압 조절막(124)은 상기 P형 핀 펫의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 문턱 전압 조절막(124)은 일함수가 4.5eV 보다 높은 금속 또는 금속 합금을 포함할 수 있다. 상기 문턱 전압 조절막(124)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막(124)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 문턱 전압 조절막(124)에 포함되는 금속들의 조합에 의해 일함수를 조절할 수 있다.
상기 베리어막(126)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 베리어막(126)은 티타늄, 티타늄 질화물을 포함할 수 있다.
다른 예로, 상기 베리어막(126)은 형성되지 않을 수도 있다. 또 다른 예로, 상기 베리어막(126)은 탄탈륨, 탄탈륨 질화물을 포함할 수도 있다.
예시적인 실시예에서, 상기 문턱 전압 조절막(124) 및 상기 베리어막(126)은 ALD 공정 또는 CVD 공정을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막(124) 및 상기 베리어막(126)은 인시튜로 형성할 수 있다.
도 9를 참조하면, 상기 베리어막(126) 상에 상기 게이트 구조물이 형성될 부위를 덮는 마스크 패턴(127)을 형성한다. 이 후, 상기 노출된 베리어막(126) 및 그 하부의 문턱 전압 조절막(124)을 산화시켜 제2 스트레스막(128b) 및 제1 스트레스막(128a)을 각각 형성한다.
상기 마스크 패턴(127)은 상기 제1 개구부(120a) 및 이와 인접하는 제1 층간 절연막(118) 상의 베리어막(126)을 덮을 수 있다. 상기 마스크 패턴(127)은 예를들어 스핀온 하드 마스크, 하드 마스크 또는 포토레지스트 패턴을 등을 사용할 수 있다.
상기 제1 및 제2 스트레스막들(128a, 128b)은 상기 더미 게이트 구조물이 형성될 부위의 게이트 절연막(122) 상에 형성된다. 상기 제1 및 제2 스트레스막들(128a, 128b)은 티타늄을 포함하고 있는 상기 문턱 전압 조절막(124) 및 베리어막(126)을 산화시켜 형성되므로, 티타늄 산화물이 포함될 수 있다. 상기 티타늄 산화물은 상기 기판에 압축 스트레스를 인가한다. 따라서, 상기 P형 핀 펫의 채널 영역에 압축 스트레스가 인가될 수 있다.
상기 제1 및 제2 스트레스막들(128a, 128b)을 형성하기 위한 산화 공정은 500도 이하의 온도에서 수행될 수 있으며, 예를들어 100 내지 500도의 온도에서 수행될 수 있다. 상기 산화 공정은 플라즈마 산화를 포함할 수 있다.
따라서, 상기 게이트 구조물이 형성될 부위에는 상기 문턱 전압 조절막(124a) 및 베리어막(126a)이 남아있고, 상기 더미 게이트 구조물이 형성될 부위에는 티타늄 산화물을 포함하는 제1 및 제2 스트레스막들(128a, 128b)이 형성된다.
도 10을 참조하면, 상기 마스크 패턴(127)을 제거한다. 상기 제1 개구부(120a) 내부에 예비 게이트 절연막 패턴(122a), 예비 문턱 전압 조절막 패턴(124b), 예비 베리어막 패턴(126b) 및 예비 게이트 전극(134)을 형성하고, 상기 제2 개구부(120b) 내부에 예비 게이트 절연막 패턴(122a), 제1 예비 스트레서 패턴(129a), 제2 예비 스트레서 패턴(129b) 및 예비 게이트 전극(134)을 형성한다.
구체적으로, 상기 문턱 전압 조절막(124a), 베리어막(126a), 제1 및 제2 스트레스막들(128a, 128b) 상에 상기 제1 및 제2 개구부들(120a, 120b) 내부를 채우는 게이트 전극막을 형성한다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성할 수 있다.
이 후, 상기 제1 층간 절연막(118)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 문턱 전압 조절막(124a), 베리어막(126a), 제1 및 제2 예비 스트레스막들(129a, 129b) 및 상기 게이트 절연막(122)을 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
따라서, 상기 제1 개구부(120a) 내부에는 예비 게이트 절연막 패턴(122a), 예비 문턱 전압 조절막 패턴(124b), 예비 베리어막 패턴(126b) 및 예비 게이트 전극(134)이 형성된다. 또한, 상기 제2 개구부(120b) 내부에는 예비 게이트 절연막 패턴(122a), 제1 예비 스트레서 패턴(129a), 제2 예비 스트레서 패턴(129b) 및 예비 게이트 전극(134)이 형성된다.
도 11을 참조하면, 상기 제1 및 제2 개구부들(120a, 120b)의 상부에 위치하는 상기 예비 게이트 절연막 패턴(122a), 예비 게이트 전극(134), 예비 베리어막 패턴(126b), 예비 문턱 전압 조절막 패턴(124b), 제1 및 제2 예비 스트레서 패턴들(129a, 129b)을 일부 식각한다. 이 후, 상기 식각된 부위를 채우는 하드 마스크막을 형성하고, 이를 평탄화하여 제1 및 제2 하드 마스크들(136a, 136b)을 각각 형성한다.
따라서, 상기 제1 개구부(120a) 내부에는 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a), 및 제1 하드 마스크(136a)를 포함하는 게이트 구조물(140)이 형성된다. 또한, 상기 제2 개구부(120b) 내부에는 게이트 절연막 패턴(122b), 제1 및 제2 스트레서 패턴들(130a, 130b), 게이트 전극(134a) 및 제2 하드 마스크(136b)를 포함하는 더미 게이트 구조물(142)이 형성된다.
예시적인 실시예에서, 상기 게이트 구조물(140) 및 더미 게이트 구조물에 포함되는 게이트 절연막 패턴(122b), 게이트 전극(134a)은 각각 실질적으로 동일한 물질을 포함할 수 있다. 또한, 상기 제1 및 제2 하드 마스크(136a, 136b)는 실질적으로 동일한 물질을 포함할 수 있다.
도 12 내지 도 15는 도 1 내지 도 4에 도시된 반도체 소자의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 12를 참조하면, 먼저 도 5 내지 8을 참조로 설명한 것과 동일한 공정을 수행한다. 이 후, 도 9를 참조로 설명한 공정을 수행하지 않고, 도 10 및 도 11을 참조로 설명한 공정을 수행한다.
따라서, 상기 제1 및 제2 개구부들(120a, 120b) 내부에는 각각 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a) 및 제1 하드 마스크(136a)가 형성된다.
도 13을 참조하면, 상기 게이트 구조물이 형성될 부위의 제1 하드 마스크(136a), 스페이서(112) 및 제1 층간 절연막(118)의 상부를 덮는 마스크 패턴(144)을 형성한다.
상기 마스크 패턴(144)을 식각 마스크로 이용하여 상기 더미 게이트 구조물이 형성될 부위의 상기 제1 하드 마스크(136a)를 선택적으로 제거하여 제3 개구부(146)를 형성한다. 즉, 상기 제2 개구부(120b) 내에 형성된 제1 하드 마스크(136a)가 선택적으로 제거될 수 있다.
예시적인 실시예에서, 상기 제1 하드 마스크(136a)와 스페이서(112)가 동일한 물질을 포함하는 경우, 상기 제1 하드 마스크(136a)를 제거할 때 노출되는 상기 스페이서(112)의 상부도 일부 제거될 수 있다.
상기 제3 개구부(146) 저면에는 상기 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a)이 일부 노출될 수 있다.
도 14를 참조하면, 상기 노출된 문턱 전압 조절막 패턴(124c) 및 베리어막 패턴(126c)을 산화시켜 티타늄 산화물을 포함하는 제1 스트레서 패턴(130a) 및 제2 스트레서 패턴(130b)을 형성한다.
상기 제1 및 제2 스트레서 패턴들(130a, 130b)에 의해 상기 P형 핀 펫의 채널 영역에 압축 스트레스가 인가될 수 있다.
상기 산화 공정에서 상기 노출된 게이트 전극(134a)도 함께 산화되어 더미 게이트 전극(135)이 형성될 수 있다. 상기 더미 게이트 전극(135)은 금속 산화물을 포함할 수 있다.
상기 제1 및 제2 스트레서 패턴들(130a, 130b)을 형성하기 위한 산화 공정은 500도 이하의 온도에서 수행될 수 있으며, 예를들어 100 내지 500도의 온도에서 수행될 수 있다. 상기 산화 공정은 플라즈마 산화를 포함할 수 있다.
도 15를 참조하면, 상기 제3 개구부(146)를 채우도록 마스크막을 형성하고, 상기 마스크막을 평탄화하여 제2 하드 마스크(136b)를 형성한다.
따라서, 상기 제1 개구부(120a) 내부에는 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a) 및 제1 하드 마스크(136a)를 포함하는 게이트 구조물(140)이 형성된다. 또한, 상기 제2 개구부(120b) 내부에는 게이트 절연막 패턴(122b), 제1 및 제2 스트레서 패턴들(130a, 130b), 더미 게이트 전극(135) 및 제2 하드 마스크(136b)를 포함하는 더미 게이트 구조물(142)이 형성된다.
이와같이, 상기 게이트 구조물(140) 및 더미 게이트 구조물(142)에 포함되는 게이트 절연막 패턴(122b)은 실질적으로 동일한 물질을 포함할 수 있다. 상기 제1 하드 마스크(136a) 및 제2 하드 마스크(136b)는 동일한 물질 또는 서로 다른 물질을 포함할 수 있다. 또한, 상기 게이트 전극(134a) 및 더미 게이트 전극(135)은 서로 다른 물질을 포함할 수 있다.
도 16 및 도 17은 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다. 도 17은 도 16의 I-I'의 단면도이다.
도 16에 도시된 반도체 소자는 더미 게이트 구조물들을 제외하고는 도 1 내지 도 4를 참조로 설명한 것과 동일한 구조를 가질 수 있다.
도 16 및 도 17을 참조하면, 기판(100) 상에 게이트 구조물(140) 및 상기 게이트 구조물(140)과 제1 방향으로 이웃하여 제1 및 제2 더미 게이트 구조물들(142a, 142b)이 각각 구비될 수 있다. 상기 게이트 구조물(140)과 제1 및 제2 더미 게이트 구조물들(142a, 142b)의 양 측에는 스페이서(112)가 구비될 수 있다.
상기 기판(100) 상에는 상기 제1 방향으로 연장되는 액티브 핀(104a)이 구비될 수 있다. 상기 게이트 구조물(140)과 제1 및 제2 더미 게이트 구조물들(142a, 142b)은 상기 제1 방향과 수직한 제2 방향으로 연장되면서 상기 액티브 핀(104a) 상에 형성될 수 있다. 상기 액티브 핀(104a)에는 리세스부(114)가 포함되고, 상기 리세스부(114) 내에는 에피택시얼 패턴(116)이 구비될 수 있다. 상기 에피택시얼 패턴에는 P형의 소스/드레인 영역이 형성된다.
상기 제1 더미 게이트 구조물(142a)은 상기 게이트 구조물(140)의 양 측으로부터 상기 제1 방향으로 이격되면서 상기 게이트 구조물(140)과 이웃하게 배치될 수 있다. 예시적인 실시예에서, 상기 제1 더미 게이트 구조물(142a)은 상기 게이트 구조물(140)의 양 측에 각각 1개 또는 복수개가 구비될 수 있다.
상기 게이트 구조물(140)은 도 1 내지 도 4를 참조로 설명한 게이트 구조물과 동일한 구조를 가질 수 있다. 또한, 상기 제1 더미 게이트 구조물(142a)은 상기 게이트 구조물(140)과 동일한 구조를 가질 수 있다.
즉, 상기 게이트 구조물(140) 및 제2 더미 게이트 구조물(142b)은 게이트 절연막 패턴(122b), 문턱 전압 조절막 패턴(124c), 베리어막 패턴(126c), 게이트 전극(134a) 및 제1 하드 마스크(136a)를 포함할 수 있다.
상기 제1 더미 게이트 구조물(142a)은 상기 P형 핀 펫의 게이트로 동작하지 않는다. 상기 제1 더미 게이트 구조물(142a)은 게이트 구조물(140)을 형성하기 위한 사진 식각 공정 및 연마 공정에서 상기 게이트 구조물의 낫에칭, 오버 에칭 또는 디싱 등을 방지하기 위하여 제공될 수 있다.
상기 제2 더미 게이트 구조물(142b)은 게이트 구조물(140)의 양측벽으로부터 상기 제1 방향으로 가장자리 부위에 위치할 수 있다. 즉, 상기 제2 더미 게이트 구조물(142b)은 상기 게이트 구조물(140)의 양 측벽으로부터 최외곽에 배치되는 상기 제1 더미 게이트 구조물(142a)과 이웃하게 배치될 수 있다. 예시적인 실시예에서, 상기 제2 더미 게이트 구조물(142b)은 상기 최외곽의 제1 더미 게이트 구조물(142a)의 일 측과 이격되어 1개 또는 복수개가 구비될 수 있다. 상기 제1 방향을 따라 액티브 핀(104a)의 상부면을 절단한 단면도에서 볼 때, 상기 게이트 구조물(140)의 양 측벽으로부터 최외곽에 배치되는 제2 더미 게이트 구조물(142b)의 저면은 소자 분리막(106) 상에 오버랩될 수 있다.
상기 제2 더미 게이트 구조물(142b)은 게이트 절연막 패턴(122b), 제1 스트레서 패턴(130a), 제2 스트레서 패턴(130b), 게이트 전극(134a) 및 제2 하드 마스크(136b)를 포함할 수 있다. 즉, 상기 제2 더미 게이트 구조물(142b)은 도 1 내지 4를 참조로 설명한 더미 게이트 구조물(142)과 동일한 구조를 가질 수 있다.
즉, 상기 제1 및 제2 스트레서 패턴들(130a, 130b)은 상기 티타늄 산화물이 포함될 수 있다. 따라서, 상기 제2 더미 게이트 구조물(142b)에 포함된 상기 제1 및 제2 스트레서 패턴들(130a,130b)에 의해 상기 게이트 구조물 아래에 있는 채널 영역에 압축 스트레스가 가해질 수 있다. 그러므로, 상기 P형 핀 펫은 우수한 전기적 특성을 가질 수 있다.
상기 반도체 소자는 도 5 내지 도 11을 참조로 설명한 공정들을 동일하게 수행하여 형성할 수 있다. 다만, 게이트 구조물과 이웃하여 상기 게이트 구조물과 동일한 구조의 제1 더미 게이트 구조물을 추가적으로 더 형성한다.
도 18 및 도 19는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다. 도 19는 도 18의 I-I'의 단면도이다.
도 18에 도시된 반도체 소자는 더미 게이트 구조물의 폭을 제외하고는 도 1 내지 도 4를 참조로 설명한 것과 동일한 구조를 가질 수 있다.
도 18 및 도 19를 참조하면, 기판(100) 상에 게이트 구조물(140) 및 상기 게이트 구조물(140)과 이웃하여 더미 게이트 구조물(143)이 각각 구비될 수 있다. 상기 게이트 구조물(140)과 더미 게이트 구조물(143)의 양 측에는 스페이서(112)가 구비될 수 있다.
상기 게이트 구조물(140)은 도 1 내지 도 4를 참조로 설명한 게이트 구조물과 동일한 구조를 가질 수 있다.
상기 더미 게이트 구조물(143)은 도 1 내지 도 4를 참조로 설명한 게이트 구조물과 동일한 적층 구조를 가질 수 있다. 다만, 상기 더미 게이트 구조물(143)의 제1 방향의 폭은 상기 게이트 구조물(140)의 제1 방향의 폭보다 더 넓을 수 있다.
상기 더미 게이트 구조물(143)에 포함된 상기 제1 및 제2 스트레서 패턴들(130a, 130b)에 의해 상기 게이트 구조물 아래에 있는 채널 영역에 압축 스트레스가 가해질 수 있다.
또한, 상기 더미 게이트 구조물(143)의 폭이 넓기 때문에, 상기 더미 게이트 구조물(143) 내에 포함되는 게이트 전극(134a)의 용적이 증가하게 된다. 상기 게이트 전극(134a)은 금속 물질을 포함하고 있으며, 상기 금속 물질의 용적이 증가함에 따라 상기 금속 물질에 의해서도 상기 채널 영역에 압축 스트레스가 가해질 수 있다. 따라서, 상기 더미 게이트 구조물(143)의 폭을 조절함으로써 상기 채널 영역에 가해지는 스트레스를 조절할 수 있다.
상기 반도체 소자는 도 5 내지 도 11을 참조로 설명한 공정들을 동일하게 수행하여 형성할 수 있다. 다만, 상기 더미 게이트 구조물(143)은 상기 게이트 구조물(140)보다 넓은 폭을 갖도록 형성할 수 있다.
도 20 및 21은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도들이다. 도 20 및 도 21은 각각 도 1의 I-I' 및 II-II' 부위를 절단한 단면도들이다.
이하에서 설명하는 반도체 소자는 N형의 핀 펫을 포함할 수 있다. 도 20에 도시된 반도체 소자는 게이트 구조물, 더미 게이트 구조물 및 핀 펫의 소스/드레인 영역을 제외하고는 도 1 내지 도 4를 참조로 설명한 것과 동일한 구조를 가질 수 있다
도 20 및 도 21을 참조하면, 기판(100) 상에 게이트 구조물(170) 및 상기 게이트 구조물(170)과 이웃하여 더미 게이트 구조물(172)이 각각 구비될 수 있다. 상기 게이트 구조물(170)과 상기 더미 게이트 구조물(172)은 서로 다른 적층 구조를 가질 수 있다. 상기 게이트 구조물(170) 및 더미 게이트 구조물(172)의 양 측에는 스페이서(112)가 구비될 수 있다.
상기 기판(100) 상에는 상기 기판 표면으로부터 돌출된 형상을 갖는 액티브 핀(104a)을 포함할 수 있다. 상기 액티브 핀들(104a) 사이에는 소자 분리막(106)이 구비될 수 있다. 상기 액티브 핀(104a)에는 리세스부(150)가 포함될 수 있다.
상기 게이트 구조물(170)은 상기 액티브 핀(104a)의 측벽 및 상부면을 둘러싸면서 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물(170)은 N형의 핀 펫의 게이트로 제공될 수 있다.
상기 게이트 구조물(170)은 상기 액티브 핀(104a) 및 소자 분리막(106) 상에 순차적으로 적층된 게이트 절연막 패턴(154b), 문턱 전압 조절막 패턴(156c), 베리어막 패턴(158c), 게이트 전극(160a) 및 제1 하드 마스크(162a)를 포함할 수 있다.
상기 게이트 절연막 패턴(154b), 게이트 전극(160a) 및 제1 하드 마스크(162a)는 도 1 내지 도 4를 참조로 설명한 것과 동일할 수 있다.
상기 문턱 전압 조절막 패턴(156c)은 상기 N형 핀 펫의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 문턱 전압 조절막 패턴(156c)은 일함수가 4.5eV 보다 낮은 금속 또는 금속 합금을 포함할 수 있다. 상기 문턱 전압 조절막 패턴(156c)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막 패턴(156c)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 문턱 전압 조절막 패턴(156c)에 포함되는 금속들의 조합에 의해 일함수를 조절할 수 있다.
상기 베리어막 패턴(158c)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 베리어막 패턴(158c)은 티타늄, 티타늄 질화물을 포함할 수 있다. 다른 예로, 상기 베리어막 패턴(158c)은 형성되지 않거나 또는 탄탈륨, 탄탈륨 질화물을 포함할 수도 있다.
상기 더미 게이트 구조물(172)은 게이트 절연막 패턴(154b), 게이트 전극(160a) 및 제2 하드 마스크(162b)를 포함할 수 있다.
상기 더미 게이트 구조물(172)은 상기 게이트 구조물(170)에 포함된 문턱 전압 조절막 패턴(156c) 및 베리어막 패턴(158c)을 포함하지 않는다. 따라서, 상기 게이트 절연막 패턴(154b) 상에 게이트 전극(160a)이 직접 접촉될 수 있다.
즉, 상기 더미 게이트 구조물(172)은 티타늄 또는 티타늄 산화물과 같은 스트레서들이 포함되지 않는다. 그러므로, 상기 실리콘을 포함하는 기판에 압축 스트레스가 감소되므로, 상기 압축 스트레스에 의해 N형 핀 펫의 전기적 특성이 나빠지는 것을 억제할 수 있다.
상기 리세스부(150)는 상기 스페이서(112) 사이의 액티브 핀(104a)에 형성될 수 있다. 상기 리세스부(150) 내부에는 에피택시얼 패턴(152)이 구비될 수 있다.
예시적인 실시예에 있어서, 상기 에피택시얼 패턴(152)의 상부면은 상기 액티브 핀(104a)의 상부면보다 높을 수 있다. 상기 에피택시얼 패턴(152) 내에는 N형 불순물이 도핑되어 있으며, N형 핀 펫의 소스/드레인 영역으로 제공될 수 있다. 상기 에피택시얼 패턴(152)은 실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 액티브 핀(104a)에 리세스부가 형성되지 않을 수 있으며, 상기 에피택시얼 패턴도 형성되지 않을 수 있다. 이 경우, 상기 액티브 핀(104a) 표면 아래에 N형 불순물이 도핑되어 N형 핀 펫의 소스/드레인 영역이 형성될 수 있다.
상기 에피택시얼 패턴(152) 상에는 금속 실리사이드 패턴(도시안됨)이 구비될 수도 있다. 상기 게이트 구조물(170) 및 상기 더미 게이트 구조물(172)의 사이에는 제1 층간 절연막(118)이 구비될 수 있다.
도시하지 않았지만, 상기 게이트 구조물(170), 상기 더미 게이트 구조물(172) 및 제1 층간 절연막(118) 상에 제2 층간 절연막이 구비될 수 있다. 상기 제1 및 제2 층간 절연막들을 관통하여 상기 게이트 구조물(170) 양 측의 에피택시얼 패턴(152)의 소스/드레인 영역과 전기적으로 연결되는 배선 구조물(도시안됨)이 더 포함될 수 있다. 예시적인 실시예에서, 상기 배선 구조물은 상기 스페이서(112)의 측벽과 접촉하는 형상을 갖는 셀프 얼라인된 콘택 플러그를 포함할 수 있다. 또한, 상기 콘택 플러그 상부면과 접촉하는 도전 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 N형 핀 펫의 경우에도, 도 16에 도시된 것과 같이, 상기 게이트 구조물과 더미 게이트 구조물 사이에 상기 게이트 구조물과 동일한 구조를 갖는 추가 더미 게이트 구조물이 더 구비될 수 있다.
예시적인 실시예들에 있어, 상기 N형 핀 펫의 경우에도, 도 18에 도시된 것과 같이, 상기 더미 게이트 구조물은 상기 게이트 구조물보다 더 넓은 폭을 가질 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자는 더미 게이트 구조물에 티타늄 또는 티타늄 산화물을 포함하는 스트레서가 포함되지 않는다. 따라서, 상기 N형 핀 펫의 채널 영역에 압축 스트레스가 감소되되어, 상기 N형 핀 펫은 우수한 전기적 특성을 가질 수 있다.
도 22 내지 도 27은 도 20 및 도 21에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조로 설명한 공정을 수행하여 도 5에 도시된 구조를 형성한다.
도 22를 참조하면, 상기 스페이서(112) 사이에 리세스부(150)를 형성하고, 상기 리세스부(150) 내부에 에피택시얼 패턴(152)을 형성한다. 또한, 상기 제1 및 제2 몰드 구조물들(109a, 109b)사이에는 제1 층간 절연막(118)을 형성한다.
예시적인 실시예들에 있어서, 상기 에피택시얼 패턴(152)은 실리콘 을 포함할 수 있다. 상기 에피택시얼 패턴(152)의 상부면은 상기 액티브 핀(104a)의 상부면보다 더 높거나 또는 동일한 평면에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 N형 불순물을 도핑할 수 있다. 따라서, 상기 에피택시얼 패턴(152)은 N형 핀 펫의 소스/드레인 영역으로 제공될 수 있다.
예시적인 실시예에서, 상기 에피택시얼 패턴(152)을 형성한 다음에, 소스/드레인 형성을 위한 N형 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
예시적인 실시예에서, 상기 리세스부(150)를 형성하는 공정 및 에피택시얼 패턴(152)의 형성 공정이 수행되지 않을 수도 있다. 이 경우, 상기 몰드 게이트 구조물 양 측의 액티브 핀의 표면 상에 N형 불순물 이온 주입 공정을 수행하여 상기 소스/드레인 영역을 형성할 수 있다.
상기 제1 및 제2 몰드 구조물들(109a, 109b), 스페이서(112), 에피택시얼 패턴(152) 및 소자 분리막(106)을 덮는 상기 제1 층간 절연막(118)을 형성한다. 상기 몰드 게이트 전극(108b)의 상부면이 노출될 때까지 상기 제1 층간 절연막(118)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
도 23을 참조하면, 상기 제1 및 제2 몰드 구조물들(109a, 109b)을 등방성 식각 공정을 통해 제거하여 제1 및 제2 개구부(120a, 120b)를 각각 형성한다. 상기 제1 및 제2 개구부들(120a, 120b)의 측벽 및 저면과 상기 스페이서 및 제1 층간 절연막의 상부면 상에 컨포멀하게 게이트 절연막(154)을 형성한다.
상기 제1 및 제2 몰드 구조물(109a, 109b)을 제거하는 공정 및 게이트 절연막(154)을 형성하는 공정은 도 7을 참조로 설명한 것과 동일할 수 있다.
도 24를 참조하면, 상기 게이트 절연막 상에 컨포멀하게 문턱 전압 조절막(156) 및 베리어막(158)을 순차적으로 형성한다.
상기 문턱 전압 조절막(156)은 상기 N형 핀 펫의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 문턱 전압 조절막(156)은 일함수가 4.5eV 보다 낮은 금속 또는 금속 합금을 포함할 수 있다. 상기 문턱 전압 조절막(156)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막(156)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 문턱 전압 조절막(156)에 포함되는 금속들의 조합에 의해 일함수를 조절할 수 있다.
상기 베리어막(158)은 티타늄을 포함할 수 있다. 예시적인 실시예에서, 상기 베리어막(158)은 티타늄, 티타늄 질화물을 포함할 수 있다. 다른 예로, 상기 베리어막(158)은 형성되지 않거나 또는 탄탈륨, 탄탈륨 질화물을 포함할 수도 있다.
예시적인 실시예에서, 상기 문턱 전압 조절막(156) 및 상기 베리어막(158)은 ALD 공정 또는 CVD 공정을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 문턱 전압 조절막(156) 및 상기 베리어막(158)은 인시튜로 형성할 수 있다.
도 25를 참조하면, 상기 베리어막(158) 상에 상기 게이트 구조물이 형성될 부위를 덮는 마스크 패턴(159)을 형성한다. 이 후, 상기 노출된 베리어막(158) 및 그 하부의 문턱 전압 조절막(156)을 제거한다. 따라서, 더미 게이트 구조물이 형성될 부위에는 상기 게이트 절연막(154)이 노출된다. 그러므로, 상기 더미 게이트 구조물에는 티타늄 및 티타늄 산화물이 포함되지 않는다. 즉, 압축 스트레스를 인가하는 스트레서가 포함되지 않는다.
도 26을 참조하면, 상기 마스크 패턴(159)을 제거한다. 상기 제1 개구부(120a) 내부에 예비 게이트 절연막 패턴(154a), 예비 문턱 전압 조절막 패턴(156b), 예비 베리어막 패턴(158b) 및 예비 게이트 전극(160)을 형성하고, 상기 제2 개구부 내부에 예비 게이트 절연막 패턴(154a) 및 예비 게이트 전극(160)을 형성한다.
상기 공정은 도 10을 참조로 설명한 것과 동일하게 수행될 수 있다.
도 27을 참조하면, 상기 제1 및 제2 개구부들(120a, 120b)의 상부에 위치하는 상기 예비 게이트 절연막 패턴(154a), 예비 게이트 전극(160), 예비 베리어막 패턴(158b), 예비 문턱 전압 조절막 패턴(156b)을 일부 식각한다. 이 후, 상기 식각된 부위를 채우는 하드 마스크막을 형성하고, 이를 평탄화하여 제1 및 제2 하드 마스크들(162a, 162b)을 각각 형성한다.
따라서, 상기 제1 개구부(120a) 내부에는 게이트 절연막 패턴(154b), 문턱 전압 조절막 패턴(156c), 베리어막 패턴(158c), 게이트 전극(160a) 및 제1 하드 마스크(162a)를 포함하는 게이트 구조물(170)이 형성된다. 또한, 상기 제2 개구부(120b) 내부에는 게이트 절연막 패턴(154b), 게이트 전극(160a) 및 제2 하드 마스크(162b)를 포함하는 더미 게이트 구조물(172)이 형성된다.
예시적인 실시예에서, 상기 게이트 구조물(170) 및 더미 게이트 구조물(172)에 포함되는 게이트 절연막 패턴(154b), 게이트 전극(160a), 제1 및 제2 하드 마스크들(162a, 162b)은 실질적으로 동일한 물질을 포함할 수 있다.
도 28은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 28을 참조하면, 기판의 제1 영역에는 제1 게이트 구조물(140), 제1 더미 게이트 구조물(142) 및 제1 소스/드레인 영역(116)을 포함하는 제1 트랜지스터가 구비된다. 상기 제1 트랜지스터는 P형의 핀 펫일 수 있다.
상기 제1 게이트 구조물(140)은 제1 게이트 절연막 패턴(122b), 제1 문턱 전압 조절막 패턴(124c), 제1 베리어막 패턴(126c), 제1 게이트 전극(134a) 및 제1 하드 마스크(136a)가 적층될 수 있다. 상기 제1 더미 게이트 구조물(142)은 상기 제1 게이트 구조물(140)의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴(130a)을 포함할 수 있다. 상기 제1 소스/드레인 영역(116)은 P형의 불순물이 도핑될 수 있다.
상기 제1 트랜지스터는 도 1 내지 4를 참조로 설명한 것과 동일한 구성을 가질 수 있다.
상기 기판의 제2 영역에는 제2 게이트 구조물(170), 제2 더미 게이트 구조물(172) 및 제2 소스/드레인 영역(152)을 포함하는 제2 트랜지스터가 구비된다. 상기 제2 트랜지스터는 N형의 핀 펫일 수 있다.
상기 제2 게이트 구조물(170)은 제2 게이트 절연막 패턴(154b), 제2 문턱 전압 조절막 패턴(156c), 제2 베리어막 패턴(158c), 제2 게이트 전극(160a) 및 제2 하드 마스크(162b)가 적층될 수 있다. 상기 제2 더미 게이트 구조물(172)은 상기 제2 게이트 구조물(170)의 양 측과 이격되어 구비되고, 상기 제2 게이트 구조물(170)과 다른 적층 구조를 가질 수 있다. 그리고, 티타늄 및 티타늄 산화물을 포함하지 않을 수 있다. 상기 제2 소스/드레인 영역(152)은 N형의 불순물이 도핑될 수 있다.
상기 제2 트랜지스터는 도 20을 참조로 설명한 것과 동일한 구성을 가질 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 소자는 우수한 전기적 특성을 갖는 P형 핀 펫 및 N형 핀 펫을 포함할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판
104a: 액티브 핀 106 : 소자 분리막
109a, 109b : 제1 및 제2 몰드 구조물들
112 : 스페이서 114 : 리세스부
116 : 에피택시얼 패턴 118 : 제1 층간 절연막
120a, 120b : 제1 및 제2 개구부들
122b : 게이트 절연막 패턴
124c : 문턱 전압 조절막 패턴
126c : 베리어막 패턴
128a, 128b : 제1 및 제2 스트레스막들
130a, 130b : 제1 및 제2 스트레스 패턴들
134a, 160a : 게이트 전극
136a, 136b, 162a, 162b : 제1 및 제2 하드 마스크
140 : 게이트 구조물 142 : 더미 게이트 구조물
142a, 142b : 제1 및 제2 더미 게이트 구조물들
150 : 리세스부 154b :게이트 절연막 패턴
156c : 문턱 전압 조절막 패턴
158c : 베리어막 패턴 170 : 게이트 구조물
172 : 더미 게이트 구조물

Claims (10)

  1. 기판 상에 게이트 절연막, 문턱 전압 조절막 패턴, 게이트 전극 및 하드 마스크가 적층된 게이트 구조물;
    상기 게이트 구조물의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴을 포함하는 더미 게이트 구조물; 및
    상기 게이트 구조물 양 측에 구비되는 P형의 소스/드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 더미 게이트 구조물은 상기 게이트 구조물과 다른 적층 구조를 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 더미 게이트 구조물은 게이트 절연막, 상기 제1 스트레서 패턴, 게이트 전극 및 하드 마스크가 적층된 구조를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 게이트 구조물의 문턱 전압 조절막 패턴은 티타늄을 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 더미 게이트 구조물의 제1 스트레서 패턴은 상기 문턱 전압 조절막 패턴에 포함된 물질의 산화물을 포함하는 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 구조물의 문턱 전압 조절막 패턴 상에 티타늄을 포함하는 베리어막 패턴을 더 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 더미 게이트 구조물의 제1 스트레서 패턴 상에 상기 베리어막 패턴에 포함된 물질의 산화물을 포함하는 제2 스트레서 패턴을 더 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 더미 게이트 구조물의 폭은 상기 게이트 구조물의 폭과 동일하거나 더 넓은 반도체 소자.
  9. 제1항에 있어서, 상기 기판 표면으로부터 돌출되는 액티브 핀이 구비되고, 상기 게이트 구조물 및 상기 더미 게이트 구조물은 상기 액티브 핀의 상부 및 측벽을 둘러싸면서 연장되는 반도체 소자.
  10. 기판 상에, 제1 게이트 절연막, 제1 문턱 전압 조절막 패턴, 제1 게이트 전극 및 제1 하드 마스크가 적층된 제1 게이트 구조물,
    상기 제1 게이트 구조물의 양 측과 이격되어 구비되고, 티타늄 산화물을 포함하는 제1 스트레서 패턴을 포함하는 제1 더미 게이트 구조물,
    상기 제1 게이트 구조물 양 측에 구비되는 P형의 소스/드레인 영역을 포함하는 제1 트랜지스터; 및
    상기 기판 상에, 제2 게이트 절연막, 제2 문턱 전압 조절막 패턴, 제2 게이트 전극 및 제2 하드 마스크가 적층된 제2 게이트 구조물,
    상기 제2 게이트 구조물의 양 측과 이격되어 구비되고, 상기 제2 게이트 구조물과 다른 구조를 갖고, 티타늄 및 티타늄 산화물을 포함하지 않는 제2 더미 게이트 구조물을 포함하고,
    상기 제2 게이트 구조물 양 측에 구비되는 N형의 소스/드레인 영역을 포함하는 제2 트랜지스터를 포함하는 반도체 소자.
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