CN102386095B - 半导体结构的制造方法 - Google Patents
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Abstract
本申请公开了一种半导体结构的制造方法，包括：a)提供n型场效应晶体管，所述晶体管包括源区、漏区和第一栅极，b)在所述n型场效应晶体管上形成拉应力层，c)去除所述第一栅极，以形成栅极开口，d)进行退火，使得在源区和漏区中记忆拉应力层产生的应力，e)形成第二栅极，f)去除所述拉应力层，以及g)在所述n型场效应晶体管上形成层间介质层。本发明的方法利用替代栅工艺和应力记忆技术，在源/漏区记忆更大的应力，从而改进电子的迁移率，提高半导体结构的整体性能。
Description
技术领域
本发明一般地涉及一种半导体结构的制造方法，更具体地，涉及一种利用替代栅工艺和应力记忆技术来制造高性能半导体结构的方法。
背景技术
已知将应力施加于场效应晶体管(FET：field effecttransistor)可以改进它们的性能。当在沿着沟道长度的纵向方向(即，在电流方向)上施加应力时，拉应力可以提高电子迁移率(或nFET驱动电流)，而压应力可以提高空穴迁移率(或pFET驱动电流)。
一种提供这种应力的方式被称为应力记忆技术(SMT：stressmemorization technique)，其包括在半导体结构的各个部位，例如沟道区上方，形成固有应力材料(例如，氮化硅)并进行退火以使应力被记忆在相应的部位(例如栅极区或延伸区)中，然后去除应力材料。这样，应力得以保留并改进电子或空穴的迁移率，从而提高半导体结构的整体性能。
但是，迄今为止，现有技术中的应力记忆技术通常是针对先栅工艺(gate-first)进行的，其中在栅极之后形成和去除应力材料。应力材料层产生的一部分应力被栅极导体被先前形成的栅极导体抵消，从而降低了应力记忆效果。
因此，还需要提供一种可以与后栅工艺(gate-last，也称作替代栅)兼容并且进一步增强应力的应力记忆技术。
发明内容
鉴于上述问题，本发明的目的是提供一种将应力记忆技术与后栅工艺相结合的制造半导体结构的方法。
根据本发明的一个方面，提供一种制造半导体结构的方法，包括：
a)提供n型场效应晶体管，所述晶体管包括源区、漏区和第一栅极，
b)在所述n型场效应晶体管上形成拉应力层，
c)去除所述第一栅极，以形成栅极开口，
d)进行退火，使得在源区和漏区中记忆拉应力层产生的应力，
e)形成第二栅极，
f)去除所述拉应力层，以及
g)在所述n型场效应晶体管上形成层间介质层。
优选地，所述拉应力层包括选自Si3N4、SiO、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的至少一种材料。
优选地，在步骤b)中，通过淀积工艺形成所述拉应力层。
优选地，在步骤a)之后和步骤b)之前，通过淀积工艺形成刻蚀停止层。
优选地，所述刻蚀停止层包括SiO2。
优选地，所述第一栅极包括伪栅极导体和第一栅介质层。
优选地，在步骤c)中，通过刻蚀工艺去除所述伪栅极导体，以暴露栅极导体下面的第一栅介质层。
优选地，通过刻蚀工艺去除第一栅介质层，以暴露第一栅介质层下面的衬底。
优选地，在步骤d)之后和步骤e)之前，向通过栅极开口进行离子注入，以形成超陡倒退阱区。
优选地，所述超陡倒退阱区包括p-型掺杂剂。
优选地，所述所述p-型掺杂剂包括硼、铟或其组合。
在本发明的半导体结构的制造方法中，利用替代栅工艺和应力记忆技术相结合，在去除栅极导体的情形下利用应力材料原位施加应力，能够在源/漏区记忆更大的应力，从而改进电子的迁移率，提高半导体结构的整体性能。参照以下的说明书和权利要求书，将更容易理解本发明的这些和其他特征、方面和优点。
附图说明
图1示出用于本发明方法的一个实施例的初步结构的示意性截面图。
图2-13示出根据本发明的一个实施例的制作方法流程的中间结构的示意性截面图。
图14示出根据本发明方法的一个实施例制作的半导体结构的示意性截面图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的半导体结构的各种结构的俯视图、截面图及透视图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
根据本发明的实施例，提供了一种利用替代栅工艺和应力记忆技术来制造高性能半导体结构的方法，该方法能够在源/漏区记忆更大的应力，从而改进电子的迁移率，提高半导体结构的整体性能。
图1示出用于本发明方法的一个实施例的初步结构的示意性截面图。
该初步结构为n型场效应晶体管(nFET)100。图1所示的nFET100已经对衬底10完成了初始处理，诸如常规浅沟槽隔离(STI)12的形成、阱注入、栅介质层14的形成、伪栅极导体16的形成、以及第一侧墙18的形成。
图2-13示出根据本发明的一个实施例的制作方法流程的中间结构的示意性截面图。
参考图2，在根据本发明方法的一个实施例中，优选地，对初始结构nFET 100进行延伸注入(extension implantation)。可选地，还可以进行晕圈注入(halo implantation)。
延伸注入包括采用伪栅极导体16和第一侧墙18为掩膜，沿着箭头202所示的方向注入掺杂剂，在伪栅极导体16和第一侧墙18的两侧，于衬底10的暴露部分形成延伸区20。对于根据本发明实施例的nFET，可以采用n-型掺杂剂例如砷(As)、磷(P)或其组合进行延伸注入。延伸区20用于降低电场峰值，控制短沟道效应。
晕圈注入包括再次采用伪栅极导体16和第一侧墙18为掩膜，沿着箭头204所示的方向以一定的倾角注入掺杂剂，从而在衬底10中栅介质14下方的相应位置形成晕圈区21。对于根据本发明实施例的nFET，可以采用p-型掺杂剂例如硼(B或BF2)、铟(In)或其组合进行晕圈注入。这里，晕圈区21主要用于阻挡后面形成源/漏区24(如后面图3所示)向沟道区扩散，从而控制短沟道效应。
参考图3，在伪栅极导体16和第一侧墙18的两侧形成第二侧墙22，并且形成源/漏区24。
例如，通过常规的淀积工艺，如物理气相淀积(PVD)、化学气相淀积(CVD)、原子层淀积(ALD)或溅射等，在整个半导体结构上形成第二侧墙材料，然后进行各向异性刻蚀，优选反应离子刻蚀(RIE)，来形成如图3所示的第二侧墙22。所述第二侧墙22的材料与第一侧墙18的材料可以相同，也可以不同。优选地，所述第二侧墙22可以包括Si3N4。在后续步骤中，第二侧墙22可以起到掩膜和/或刻蚀保护层的作用。
采用伪栅极导体16和第二侧墙22为掩膜，沿着箭头206所示的方向进行离子注入，在伪栅极导体16和第二侧墙22组成的栅极区的两侧，衬底10的暴露部分形成源/漏区24。对于根据本发明实施例的nFET，可以采用n-型掺杂剂例如砷(As)、磷(P)或其组合进行源/漏区注入。典型地，源/漏区24与延伸区20所用掺杂剂的极性相同，但是所选用的具体掺杂剂种类以及掺杂浓度可以相同也可以不同。
参照图4，在图3所示的半导体结构上依次形成刻蚀停止层26和拉应力层28。
这里，例如，可以通过前面所述的淀积工艺形成各层。典型地，所述刻蚀停止层26可以包括SiO2，所述拉应力层28可以包括选自Si3N4、SiO、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、PSG和BPSG中的至少一种材料。可选地，也可以采用热氧化方法形成刻蚀停止层26。
参照图5，对拉应力层28进行平面化处理，例如采用CMP(化学机械抛光)来实现。该平面化处理停止在刻蚀停止层26上，从而获得了半导体结构的平整表面。
参照图6，依次刻蚀(例如反应离子刻蚀，RIE)伪栅极导体16上方的刻蚀停止层和伪栅极导体16，并停止在栅介质层14上，以形成栅极开口30。
可选地，也可以进一步刻蚀栅介质层14并停止在栅介质层14下方的衬底10上。
进行退火，使得半导体结构能够记忆来自拉应力层28的应力，并且激活延伸区20和源/漏区24(以及晕圈区21，如果有的话)中的杂质，同时修复半导体材料体内和表面的缺陷。
在本发明的一个实施例中，可以在例如约1000℃进行快速热退火(RTA)，热退火过程持续0-约1秒。
根据本发明的制造半导体的方法，通过淀积拉应力层，刻蚀去除伪栅极导体，继而退火来记忆应力。由于不存在伪栅极导体，应力将集中到源/漏区，较之现有技术中与先栅技术相结合的应力记忆技术，可以实现更强的应力记忆效果。
从图6可以看出，经过退火之后，延伸区20向栅介质14下方的沟道区发生扩散。
参照图7，在图6所示半导体结构上整体形成高K介质层32，例如，可以通过前面所述的淀积工艺来实现。
可选地，可以在淀积高K介质层32之后进行退火激活操作，以修复高K介质层的分子结构，从而改善高K介质层的的分子结构，从而改善高K介质层的和可靠性。
高K介质层32的非限制性的例子包括铪基材料(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO)、氧化锆、氧化镧、氧化钛、BST(钛酸钡锶)或PZT(锆钛酸铅)。
优选地，可以沿着图7中箭头302的方向向栅极开口30进行离子注入，然后退火(例如激光退火)，以激活注入的杂质，从而在衬底10的栅介质14下方的相应位置形成SSRW(超陡倒退阱区，super-steep-retrograded well)34，如图8所示。
栅极开口30提供了SSRW区的离子注入的窗口。这里，优选地，SSRW注入所用的掺杂剂与延伸注入所用的掺杂剂类型相反。例如，对于n-MOSFET，可以选用p-型掺杂剂，例如硼(B或BF2)、铟(In)或其组合进行SSRW注入。
在最终得到的超陡倒退掺杂阱区34中，可以是两个相互分开的晕圈，也可以是两个相互交叠的晕圈(图中未示出)。通过形成晕圈超陡倒退阱区，利用晕圈超陡倒退阱区中掺杂浓度随栅极长度的变化来实现栅极对沟道区的有效控制，能够更好地抑制短沟道效应，改善半导体结构的性能。
需要指出的是，在半导体结构中，栅极长度对晕圈超陡倒退阱区中掺杂峰值浓度产生重要影响。与栅极长度较长的半导体结构相比，在栅极长度较短的半导体结构中，晕圈超陡倒退阱区中的掺杂峰值浓度更高，晕圈超陡倒退阱区的掺杂效果更好。
在本发明的实施例中，由于栅极开口30提供了离子注入的窗口，并且位于拉应力层28表面上的高K介质层32提供了硬掩膜，因此上述SSRW注入可以在原位进行，从而减少了掩膜数量并简化了工艺。
参照图9，形成新的栅极导体层36，例如可以通过前面所述的淀积工艺来实现，所述栅极导体层36覆盖整个半导体结构。对栅极导体层36和高K层32进行平面化处理，例如采用CMP(化学机械抛光)来实现。该平面化处理停止在拉应力层28上，从而获得了半导体结构的平整表面。
所述栅极导体层36可以包括但不限于金属、金属合金、金属氮化物和金属硅化物，以及它们的层叠物和组合物。这里，栅极导体层36优选包括功函数金属层和栅极金属层的层叠物；所述功函数金属层的非限制的例子包括TiN、TiAlN、TaN或TaAlN中的一种或其组合。如果存在功函数金属层，则该层位于栅极金属层和栅介质层之间。
参照图10，去除拉应力层28。
例如可以通过湿法刻蚀来实现，刻蚀停止在刻蚀停止层26上。
这里，历经前面的操作步骤之后，刻蚀停止层26已经变得非常薄，甚至可以忽略不计，所以图中不再示出。
然后，如图11所示，可选地，在整个半导体结构上形成薄的第一保护层38，优选氮化硅，例如可以通过淀积工艺来实现。
进一步地，例如通过淀积工艺，在整个半导体结构上形成层间介质层(ILD，inter-layer dielectric)40，并且进行平坦化处理，例如CMP，停止在栅极导体36上。
这里，层间介质层40优选包括二氧化硅，也可以包括各种掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)。
参考图12-14，对图11所示的半导体结构进行常规的接触孔形成工艺和硅化物形成工艺。
如图12所示，在整个半导体结构上形成第二保护层42，例如可以通过淀积工艺来实现。典型地，第二保护层42可以包括氮化硅，其厚度为约10nm-约20nm。
在图12中，可选地，在形成有第二保护层42的半导体结构上形成掩膜(例如光刻胶)，将所述掩膜图案化，并进行刻蚀，以在层间介电层40中的预定位置，形成接触孔44。
所述接触孔44穿过第二保护层42、层间介电层40和第一保护层38(如果存在该层)。在接触孔44的底部，暴露出衬底10。
之后，如图13所示，例如通过淀积工艺来形成金属层，所述金属填充接触孔44并且覆盖第二保护层42。典型地，所述金属层的厚度为约3nm-约10nm。所述金属优选包括NiPt。
进行退火工艺，例如在约250℃-约500℃进行，以使所填充的金属与其下方的硅反应，形成硅化物层46。
这里，硅化物层46优选包括NiPtSi。硅化物层46可以降低源/漏区24与后面形成的接触孔中的金属插头48(如后面图14所示)之间的接触电阻。
然后，例如通过湿法刻蚀(例如采用含有硫酸的溶液)，选择性去除未反应的金属。
如图14所示，在接触孔44中形成金属插头48，使得金属插头48分别与其下方相应位置的硅化物区域46相接触。
在这一步骤中，可以首先淀积衬里(图中未示出，例如，TiN、TaN、Ta或Ti)，然后再淀积导电金属(例如，Ti、Al、TiAl、Cu、W等)，最后再对金属进行平面化处理(例如CMP)。
在本发明的制造半导体结构的方法中，结合了替代栅工艺和应力记忆技术。在产生应力(即图6所示的步骤)时已经去除了伪栅极导体，因此，应力将集中在源/漏区，从而增强了应力记忆效应，改进电子的迁移率，提高半导体结构的整体性能。
尽管以上实施例描述了图14所示的特定的半导体结构，但是本领域技术人员应当认识到，可以将上述的替代栅工艺和应力记忆技术应用于期望利用应力提高电子迁移率的各种半导体器件。
在以上的描述中，对于一些常规操作的技术细节并没有作出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。本发明的范围由所附权利要求书及其等价物限定。在不脱离本发明范围的前提下，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围内。
Claims (11)
1.一种半导体结构的制造方法，包括：
a)提供n型场效应晶体管，所述晶体管包括源区、漏区和第一栅极，
b)在所述n型场效应晶体管上形成拉应力层，
c)去除所述第一栅极，以形成栅极开口，
d)在步骤c)之后进行退火，使得在源区和漏区中记忆拉应力层产生的应力，
e)在步骤d)之后形成第二栅极，
f)去除所述拉应力层，以及
g)在所述n型场效应晶体管上形成层间介质层，
其中在不填充所述栅极开口的情况下执行步骤d)。
2.如权利要求1所述的方法，其中，所述拉应力层包括选自Si3N4、SiO、SiOF、SiCOH、SiCO、SiCON、SiON、PSG和BPSG中的至少一种材料。
3.如权利要求1所述的方法，其中，在步骤b)中，通过淀积工艺形成所述拉应力层。
4.如权利要求1所述的方法，其中，在步骤a)之后和步骤b)之前，通过淀积工艺形成刻蚀停止层。
5.如权利要求4所述的方法，其中，所述刻蚀停止层包括SiO2。
6.如权利要求1所述的方法，其中，所述第一栅极包括伪栅极导体和第一栅介质层。
7.如权利要求6所述的方法，其中，在步骤c)中，通过刻蚀工艺去除所述伪栅极导体，以暴露伪栅极导体下面的第一栅介质层。
8.如权利要求7所述的方法，其中，通过刻蚀工艺去除第一栅介质层，以暴露第一栅介质层下面的衬底。
9.如权利要求1所述的方法，其中，在步骤d)之后和步骤e)之前，还包括以下步骤：
通过栅极开口进行离子注入，以形成超陡倒退阱区。
10.如权利要求9所述的方法，其中，所述超陡倒退阱区包括p-型掺杂剂。
11.如权利要求10所述的方法，其中，所述p-型掺杂剂包括硼、铟或其组合。
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| CN113823677B (zh) * | 2020-06-18 | 2023-12-26 | 联华电子股份有限公司 | 埋入式栅极通道的金属氧化物半导体场效晶体管及其制法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121096A (en) * | 1999-03-17 | 2000-09-19 | National Semiconductor Corporation | Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer |
| CN101641780A (zh) * | 2007-03-20 | 2010-02-03 | 索尼株式会社 | 半导体器件及其制造方法 |
Family Cites Families (6)
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|---|---|---|---|---|
| US6245618B1 (en) * | 1999-02-03 | 2001-06-12 | Advanced Micro Devices, Inc. | Mosfet with localized amorphous region with retrograde implantation |
| KR100372641B1 (ko) * | 2000-06-29 | 2003-02-17 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 제조방법 |
| US20060166417A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Transistor having high mobility channel and methods |
| US20070281405A1 (en) * | 2006-06-02 | 2007-12-06 | International Business Machines Corporation | Methods of stressing transistor channel with replaced gate and related structures |
| US7416931B2 (en) * | 2006-08-22 | 2008-08-26 | Advanced Micro Devices, Inc. | Methods for fabricating a stress enhanced MOS circuit |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121096A (en) * | 1999-03-17 | 2000-09-19 | National Semiconductor Corporation | Implant process utilizing as an implant mask, spacers projecting vertically beyond a patterned polysilicon gate layer |
| CN101641780A (zh) * | 2007-03-20 | 2010-02-03 | 索尼株式会社 | 半导体器件及其制造方法 |
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