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KR100423916B1 - 미스(mis)소자및이것을사용한아날로그미스페트(misfet),임계치전압의보정방법,채널포텐셜조정방법,바이어스회로,전하전송장치,고체촬상장치,전하검출장치 - Google Patents

미스(mis)소자및이것을사용한아날로그미스페트(misfet),임계치전압의보정방법,채널포텐셜조정방법,바이어스회로,전하전송장치,고체촬상장치,전하검출장치 Download PDF

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KR100423916B1
KR100423916B1 KR1019950020573A KR19950020573A KR100423916B1 KR 100423916 B1 KR100423916 B1 KR 100423916B1 KR 1019950020573 A KR1019950020573 A KR 1019950020573A KR 19950020573 A KR19950020573 A KR 19950020573A KR 100423916 B1 KR100423916 B1 KR 100423916B1
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KR
South Korea
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mis
potential
charge
voltage
gate
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KR1019950020573A
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Inventor
히로다이사오
Original Assignee
소니 가부시끼 가이샤
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Publication date
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Abstract

MIS소자에 있어서, 그 임계치전압 내지 채널포텐셜을 아날로그적으로 설정가능하게 한다.
게이트절연막이 산화막, 질화막, 산화막의 순으로 적층된 다층구조를 가지는 MIS소자로서, 이 MIS소자의 임계치전압 내지 채널포텐셜을 질화막에 주입한 전하량에 의하여 제어하도록 구성한다.

Description

미스(MIS)소자 및 이것을 사용한 아날로그미스페트(MISFET), 임계치전압의 보정방법, 채널포텐셜조정방법, 바이어스회로, 전하전송장치, 고체촬상장치, 전하검출장치 {MISELEMENT AND ANALOG MISFET USING THE SAME, THRESHOLD VOLTAGE CORRECTING METHOD, CHANNEL POTENTIAL ADJUSTING METHOD, BIAS CIRCUIT, CHARGE TRANSFER DEVICE, SOLID-STATE IMAGING DEVICE, AND CHARGE DETECTING DEVICE}
본 발명은 미스(MIS)소자 (MISFET, CCD구조를 포함함) 및 이것을 사용한 아날로그 미스페트(MISFET), 임계치전압의 보정방법, 포텐셜조정방법, 바이어스회로, 전하전송장치, 고체촬상장치, 전하검출장치에 관한 것이다.
더욱 상세히 설명하면, 본 발명은 아날로그적으로 임계치전압 내지 채널포텐셜이 제어된 MIS소자에 관한 것이다.
본 발명은 복수의 MIS소자로 이루어지는 반도체집적회로의 각 MIS소자간의 임계치전압의 불균일을 보정할 수 있는 임계치전압의 보정방법에 관한 것이다.
본 발명은 MIS소자의 채널포텐셜을 조정할 수 있는 채널포텐셜조정방법에 관한 것이다.
본 발명은 아날로그적으로 출력바이어스를 설정할 수 있는 바이어스회로에 관한 것이다.
본 발명은 CCD를 사용한 전하전송장치에 관한 것이다.
본 발명은, 예를 들면 CCD고체촬상장치, 증폭형 고체촬상장치 등의 고체촬상장치에 관한 것이다.
본 발명은 고체촬상장치 등에 사용되는 전하검출장치에 관한 것이다.
CCD고체촬상소자의 촬상영역은 n형 반도체기판을 예로 들면, 이 n형 반도체 기판에 p형의 웰영역이 형성되고, 다시 이 웰영역의 표면에 n형의 광전변환부, 즉 수광부가 형성되고, 이 수광부가 복수 매트릭스형으로 배열되어 구성되어 있다.
이와 같은 CCD고체촬상소자에 있어서, 광의 입사에 의하여 수광부에 축적되는 신호전하 e의 허용량, 이른바 수광부의 취급전하량은 제23도의 포텐셜분포도에 나타낸 바와 같이, p형의 웰영역에서 구성되는 오버플로배리어 OFB의 포텐셜장벽의 높이로 결정된다. 즉, 수광부에 축적되는 신호전하 e의 취급전하량을 초과한 경우, 그 초과한 분의 전하가 오버플로배리어의 포텐셜장벽을 넘어 오버플로드레인 OFD을 구성하는 n형 기판에 넘쳐버린다.
이 수광부의 취급전하량, 즉 오버플로배리어 OFB의 포텐셜장벽의 높이는 오버플로드레인으로 될 기판에 인가하는 바이어스전압, 즉 이른바 기판전압 Vsub에 의하여 제어하고 있다. 그러나, 이 구조는 디바이스의 제조불균일 때문에, 오버플로배리어 OFB의 포텐셜장벽의 높이가 파선으로 나타낸 바와 같이 불균일이 많고, 디바이스마다 상이한 기판전압 Vsub,Vsub'을 설정할 필요가 있다.
또, CCD고체촬상소자에서는 제22도에 나타낸 바와 같이, 수평전송레지스터(1)의 후단(後段)에 수평출력게이트부 HOG를 통하여 전하전압변환하기 위한 플로팅 디퓨전영역 FD이 배설되고, 다시 플로팅디퓨전영역 FD에 전송된 신호전하를 1화소 마다 리셋하기 위한 리셋게이트부(2) 및 리셋드레인영역(3)이 배설되어 있다.
수평전송레지스터(1)는, 예를 들면 p형의 웰영역(2)의 표면에 형성한 n형의 전송채널영역(5)상에 게이트절연막을 개재하여 복수의 전송전극(6)[6A,6B]이 형성되고, 서로 접속된 인접하는 2개의 전송전극(6A) 및 (6B)을 1조로 하여, 하나 걸러의 조의 전송전극(6)[6A,6B]과, 다른 하나 걸러의 전송전극(6)[6A,6B]에, 각각 2상의 수평구동펄스H1및H2가 인가되어 구성된다. 그리고, 각 제2의 전송전극(6B) 아래의 전송채널영역(5)에 예를 들면 p형 영역(7)이 이온주입으로 형성되고, 제1의 전송전극(6A)을 스토리지전극으로 하는 스토리지부와, 제2의 전송전극(6B)을 트랜스퍼전극으로 하는 트랜스퍼부를 가지는 전송부가 형성된다.
수평출력게이트부 HOG는 게이트절연막을 개재하여 게이트전극(8)이 형성되어 이루어지고, 이 게이트전극(8)에 접지전위가 인가된다. 플로팅디퓨전영역 FD은, 예를 들면 n형 반도체영역으로 형성되고, 전하검출회로(9)에 접속된다. t1는 출력 단자이다. 리셋드레인영역(3)은 예를 들면 n형 반도체영역으로 형성되고, 리셋드레인영역(3)에는 리셋전압 VRD, 예를 들면 전원전압 VDD이 인가된다.
리셋게이트부(2)는 게이트절연막을 개재하여 게이트전극(10)이 형성되어 이루어지고, 이 게이트전극에 리셋펄스 RG가 인가된다.
근년의 CCD고체촬상소자에서는, 수평전송레지스터(1)에 구동펄스H1,H2를 인가하기 위한 구동회로, 리셋펄스 RG를 인가하기 위한 구동회로는 타이밍제네레이터에 내장되게 되고, 또한 저소비전력화를 위하여 펄스진폭이 낮추어져 있다.
이와 같은 경우, 리셋펄스 RG에 있어서는 그 동작점이 리셋전압 VRD인 전원 전압 VDD에 의하여 결정되므로, 제22도에 나타낸 리셋게이트부(2) 아래의 포텐셜의 불균일 (파선 도시)이 문제로 된다. 이 대책으로서 예를 들면 디바이스마다 리셋펄스 RG의 DC바이어스치를 원하는 값으로 설정할 필요가 있다. 이 리셋펄스 RG의 DC바이어스치의 설정은 종래 외부회로 (이른바 바이어스회로)에서 행해지고 있거나, 내장형으로 해도 페이즈컷방식으로 디지탈적으로밖에 설정되어 있지 않다.
또, 고체촬상소자로서 증폭형 고체촬상소자가 알려져 있다. 이 증폭형 고체촬상소자는 광전변환에 의하여 얻어진 홀 (신호전하)을 n채널 MOS트랜지스터 (화소 트랜지스터)의 p형 웰영역에 축적하여 두고, 이 p형 웰영역에 있어서의 전위변동(즉, 백게이트의 전위변화)에 따른 채널전류의 변화를 화소신호로서 출력하도록 하고 있다. 여기서는, p형 기판상에 n형 웰영역이 형성되고, 이 n형 웰영역에 전술한 전하가 축적되는 p형의 웰영역이 형성된다. 이 증폭고체촬상소자에 있어서도, 기판전압의 설정이 필요하게 된다.
한편, 게이트절연막에 SiN막을 이용하고, 포텐셜제어하여 기억하는 것으로서 자외선소거형의 ROM이 알려져 있다. 이 ROM은 제24도에 나타낸 바와 같이, p형 영역(11)의 표면에 n형의 소스영역(12) 및 드레인영역(13)을 형성하고, 양 영역(12) 및 (13) 사이 의 위에 실리콘산화막(14) 및 실리콘질화막(15)으로 이루어지는 게이트절연막(16)을 개재하여, 예를 들면 다결정실리콘의 게이트전극(17)을 형성하여 이루어지고, 실리콘질화막(15)중에 일렉트론이나 홀을 축적하여 메모리효과를 내도록 구성되어 있다. 그러나, 이 ROM은 디지탈의 온ㆍ오프설정만이고, SiN과 게이트 전극이 접하면, 주입 e'이 게이트로 리크하기 쉬우므로 아날로그적인 DC바이어스제어는 아니다.
CCD고체촬상소자는, 이른바 MIS소자의 포텐셜을 이용한 제품이지만, 그 포텐셜제어는 곤란하고, 제조불균일이 크다. 종래는 그 포텐셜불균일을 외부로부터 인가하는 바이어스치를 제어하여 회피하고 있다. 이에 대하여, 본 발명자는 포텐셜의불균일을 측정하여, 선별적으로, 강제적으로 조정하는 것을 발상하였다. MIS소자에서 후로부터 동작점을 변화시키는 것에, 전술한 ROM이 알려져 있지만, 그러나 이것은 온/오프의 디지탈동작으로서 아날로그적으로 포텐셜조정할 수는 없다.
본 발명은 전술한 점에 감안하여, 신규의 MIS소자를 제공하는 동시에, 이 MIS소자를 사용하여 포텐셜조정, 리셋의 DC바이어스설정, 기판전압설정 등의 외부 무조정화를 가능하게 한 고체촬상장치를 제공하는 것이다.
또, 본 발명은 상기 MIS소자를 사용하여, 고체촬상장치 등에 적용가능한 전하전송장치, 전하검출장치를 제공하는 것이다.
또, 본 발명은 상기 MIS소자를 사용하여, 고체촬상장치 등의 바이어스치의 설정에 적용가능한 바이어스회로를 제공하는 것이다.
또, 본 발명은 상기 MIS소자를 사용하여, 아날로그회로에 적용가능한 아날로그 MISFET를 제공하는 것이다.
또, 본 발명은 상기 MIS소자를 사용하여, MIS소자간의 임계치의 불균일을 보정가능하게 한 임계치전압보정방법, MIS소자의 채널포텐셜을 조정가능하게 한 채널포텐셜조정방법을 제공하는 것이다.
제1도는 본 발명에 관한 MIS소자의 실시예를 나타낸 구성도.
제2도는 본 발명에 관한 n채널 MIS소자의 경우의 포텐셜시프트동작의 설명도.
제3도는 본 발명에 관한 p채널 MIS소자의 경우의 포텐셜시프트동작의 설명도.
제4도는 본 발명에 관한 CCD고체촬상소자의 일예를 나타낸 개략적 구성도.
제5도는 제4도의 A-A선상의 단면도.
제6도는 제4도의 B-B선상의 단면도.
제7도는 리셋게이트부에서의 포텐셜조정의 설명을 위한 포텐셜분포를 포함하는 설명도.
제8도 A는 본 발명에 관한 소스폴로어방식의 바이어스회로의 일예를 나타낸 회로도.
제8도 B는 본 발명에 관한 소스폴로어방식의 바이어스회로의 다른 예를 나타낸 회로도.
제9도는 제8도의 바이어스회로를 사용한 본 발명에 관한 CCD고체촬상소자의 요부의 구성도.
제10도는 본 발명의 설명을 위한 회로설명도.
제11도는 제10도의 등가회로에 있어서의 V - I 특성도.
제12도는 본 발명에 관한 다단구성의 바이어스회로의 일예를 나타낸 회로도.
제13도는 본 발명에 관한 인버터방식의 바이어스회로의 일예를 나타낸 회로도.
제14도는 본 발명에 관한 인버터방식의 바이어스회로의 다른 예를 나타낸 회로도.
제15도는 본 발명에 관한 바이어스회로의 다른 예를 나타낸 회로도.
제16도는 본 발명에 관한 바이어스회로의 다른 예를 나타낸 회로도.
제17도는 본 발명에 관한 바이어스회로의 다른 예를 나타낸 회로도.
제18도는 본 발명에 관한 MIS소자의 포텐셜시프트를 행하는 방법의 일예를 나타낸 플로차트.
제19도는 본 발명에 관한 MIS소자의 포텐셜시프트를 행하는 방법의 다른 예를 나타낸 플로차트.
제20도는 증폭형 고체촬상소자의 화소MOS트랜지스터의 예를 나타낸 단면도.
제21도는 증폭형 고체촬상소자의 독출시 및 리셋시의 포텐셜분포도.
제22도는 종래의 CCD고체촬상소자의 설명을 위한 요부의 구성도.
제23도 A는 종래의 CCD고체촬상소자의 설명을 위한 수광을 포함하는 기판방향의 포텐셜도.
제23도 B는 조정 후의 포텐셜도.
제24도는 종래의 자외선소거형 ROM의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
(21): MIS소자, (22): 제1 도전형 영역, (23): 제2 도전형 소스영역, (24): 제2 도전형 드레인영역, (25): 게이트절연막, (26): 실리콘산화막, (27): 실리콘질화막, (28): 실리콘산화막, (30): 게이트전극, (41): CCD고체촬상소자, (42): 수광부, (43): 수직전송레지스터, (44): 촬상영역, (45): 수평전송레지스터, (46): 출력회로(전하검출회로), (56): 실리콘산화막, (57): 실리콘질화막, (58): 실리콘산화막, (59),(84): 게이트절연막, (67): 수평출력게이트부, (81): 리셋드레인영역, (82): 리셋게이트부, (86): 보호소자, (91),(102): 소스플로어 방식의 바이어스회로, (92): 구동용 MIS트랜지스터, (93): 부하저항기, (95): 게이트단자, (96): 전원단자, (97): 칩, (105),(110): 인버터방식의 바이어스회로, FD: 플로팅 디퓨전영역.
제1의 본 발명에 관한 MIS 소자는 반도체층, 상기 반도체층 위에 배치된 게이트 전극, 그리고 상기 반도체층과 게이트 전극 사이에 배치된 게이트 절연막을 포함하고, 상기 게이트 절연막에는 MIS 소자의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복된다.
제2의 본 발명은 제1의 발명의 상기 MIS 소자가 아날로그 MIS 전계효과형 트랜지스터인 것을 특징으로 한다.
제3의 본 발명은 제1의 발명에서 상기 게이트 절연막이 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지고, 상기 전하가 상기 질화막에 주입되는 것을 특징으로 한다.
제4의 본 발명은 복수의 MIS 소자로 이루어진 반도체 집적 회의 각 MIS 소자사이의 임계치 전압의 불균일을 보정하는 임계치 전압 보정 방법으로서, MIS 소자의 게이트 절연막에 전하를 주입하는 단계를 포함한다.
제5의 본 발명에 따른 MIS 소자의 임계치 전압 조정 방법은, MIS 소자의 임계치 전압을 검출하는 단계, 상기 검출된 임계치 전압을 기준치와 비교하는 단계, 상기 검출된 임계치 전압과 상기 기준치의 차이를 보정하는 분량의 전하를 상기 MIS소자에 형성된 게이트 절연막에 주입하는 단계, 그리고 상기 검출 단계, 상기 비교 단계, 그리고 상기 주입 단계를 상기 검출된 임계치 전압과 상기 기준치가 일치하기까지 반복하는 단계를 포함한다.
제6의 본 발명은 제5의 발명의 임계치 전압의 조정 방법에서 상기 전하가 질화막으로 이루어지는 게이트 절연막에 주입되는 것을 특징으로 한다.
제7의 본 발명은 제5의 발명의 임계치 전압의 조정 방법에서, 상기 전하는 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지는 게이트 절연막의 질화막에 주입되는 것을 특징으로 한다.
제8의 본 발명은 제5의 발명의 임계치 전압의 조정 방법에서 상기 전하 주입 단계는 상기 MIS 소자의 게이트 전극과 반도체 기판 사이에 전압을 인가하는 단계에 의하여 행해지는 것을 특징으로 한다.
제9의 본 발명에 따른 바이어스 회로는 제1의 전위와 제2의 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 포함하고, 상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복된다.
제10의 본 발명에 따른 전하 전송 장치는, 전하 전송부, 상기 전하 전송부에 의하여 전송된 전하를 축적하는 부유(浮遊) 용량, 상기 부유 용량의 전위를 소정의 전위로 리셋하는 리셋 트랜지스터, 그리고 상기 리셋 트랜지스터의 제어 전극에 공급하는 바이어스 전압을 발생시키는 바이어스 회로를 포함하고, 상기 바이어스 회로는 제1 전위와 제2 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 가지고, 상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복된다.
제11의 본 발명에 따른 고체 촬상 장치는, 복수의 화소, 상기 화소로부터 얻어지는 신호를 출력하는 수단, 상기 화소 중 불요(不要) 신호를 배출하는 수단, 그리고 상기 배출 수단의 배출 동작을 제어하는 제어 전압을 발생시키는 바이어스 회로를 포함하고, 상기 바이어스 회로는 제1 전위와 제2 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 가지고, 상기 MIS 전계효과형 트랜지스터의게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복된다.
제12의 본 발명은 제11의 발명의 고체 촬상 장치에서, 상기 화소는 제1 도전형의 반도체 영역으로 이루어지는 신호 전하 축적부를 가지고, 상기 불요 신호 배출 수단은 상기 신호 전하 축적부에 인접하여 형성된 제2 도전형의 반도체 영역으로 이루어지는 게이트부와 이 게이트부에 인접하여 형성된 제1 도전형의 반도체 영역으로 이루어지는 드레인부를 포함하는 것을 특징으로 한다.
제13의 본 발명은 제12의 발명에서 상기 제어 전압이 상기 드레인부에 공급되는 것을 특징으로 한다.
제14의 본 발명에 따른 전하 검출 장치는 신호 전하를 축적하는 부유 용량, 상기 부유 용량에 축적된 전하를 검출하는 검출 회로, 상기 부유 용량의 전위를 소정의 전위로 리셋하는 MIS 전계효과형 트랜지스터를 포함하고, 상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복된다.
제15의 본 발명은 제14의 본 발명에서 상기 게이트 절연막이 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지는 것을 특징으로 한다.
제16의 본 발명에 따른 반도체 집적 회로는 복수의 MIS 소자, 그리고 상기 복수의 MIS 소자에 형성되고, 상기 복수의 MIS 소자 사이의 불균일을 보정하는 분량의 전하가 주입되는 절연막을 포함한다.
제1의 본 발명에 관한 MIS소자에 있어서는, 게이트절연막을 산화막, 질화막,산화막의 순으로 적층된 다층구조로 하고, 이 질화막에 주입된 전하량을 아날로그적으로 제어함으로써, 임계치전압 내지 채널포텐셜이 아날로그적으로 제어되는 원하는 값으로 설정할 수 있다.
질화막에 주입된 전하는 상하의 산화막에 협지되어 있고, 통상의 구동전압에서는 그 장벽을 넘는 일이 없고, 영구히 유지된다. 이 MIS소자는 MISFET, CCD구조 등을 포함한다.
제4의 본 발명에 관한 임계치 전압의 보정 방법에 있어서는, MIS 소자의 게이트 절연막에 전하를 주입하는 단계를 포함함으로써, 이 주입 전하량으로 임계치 전압을 아날로그적으로 설정할 수 있다. 따라서 반도체 집적회로의 각 MIS 소자사이의 임계치 전압의 불균일을 용이하게 보정할 수 있다.
제5의 본 발명에 관한 임계치전압의 보정방법에 있어서는, MIS소자의 게이트 절연막에 전하를 주입하는 공정을 가짐으로써, 이 주입전하량으로 임계치전압을 아날로그적으로 설정할 수 있다. 따라서, 반도체집적회로의 각 MIS소자간의 임계치 전압의 불균일을 용이하게 보정할 수 있다.
제6의 본 발명에 있어서는, 제5의 발명의 임계치전압의 보정방법에 있어서, 게이트절연막에 질화막을 가짐으로써, 이 질화막에 전하가 주입되어, 임계치전압의 보정이 가능하게 된다.
제7의 본 발명에 있어서는, 제4의 발명의 임계치전압의 보정방법에 있어서, 절연막이 산화막, 질화막, 산화막의 순으로 적층한 3층구조를 가짐으로써, 질화막에 주입된 전하는 상하의 산화막에 협지되어 통상의 구동전압에서는 그 장벽을 넘는 일이 없고, 영구히 유지되므로, 임계치전압의 보정이 적정하게 행해진다.
제8의 본 발명에 있어서는, 제5의 발명의 임계치전압의 보정방법에 있어서, 전하의 주입을 MIS소자의 게이트전극과, 반도체기판 사이에 전압을 인가하여 행함으로써, 반도체기판으로부터의 전하가 게이트절연막을 구성하는 질화막에 주입된다. 이 전하량은 그 게이트전극과 반도체기판 사이에 인가하는 전압, 인가시간에 의존하여, 원하는 양의 전하를 게이트절연막에 주입할 수 있다. 이로써, 각 MIS소자간의 임계치전압의 불균일을 적정하게 보정할 수 있다.
제9의 본 발명에 있어서는, 제1의 전위와 제2의 전위와의 사이에 직렬접속된 부하 및 MISFET를 가지고, 부하와 MISFET와의 접점으로부터 바이어스전압을 얻도록 한 바이어스회로에 있어서, MISFET의 게이트절연막에 임계치전압을 조정하는 전하가 주입된 구성이므로, 주입된 전하량에 따라서 아날로그적으로 제어된 원하는 값의 출력바이어스전압이 출력단자로부터 얻어진다.
또한, 제1의 전위와 제2의 전위와의 사이에 직렬접속된 부하 및 MISFET를 가지고, 부하와 MISFET와의 접점으로부터 바이어스전압을 얻도록 한 바이어스회로에 있어서, 게이트절연막에의 전하주입에 의한 MISFET의 채널포텐셜조정 후에, MISFET가 엔한스멘트로 되도록 한 구성이므로, 부하의 전류를 작게 했을 때, 등가적으로 다이오드특성을 가지는 로크램프회로로 된다. 따라서, 이 바이어스회로로부터의 바이어스전압을 리셋게이트의 DC바이어스 VRG로서 부여한 경우, 리셋펄스의 진폭이나 듀티비의 변동이 있어도 리셋게이트의 로레벨의 전압은 일정하게 되어 포화신호량부족이 생기는 일이 없다.
제10의 본 발명에 관한 전하전송장치에 있어서는, 리셋트랜지스터의 제어전극에 공급하는 바이어스전압을 제10 또는 제11의 발명의 바이어스회로로부터 발생시킴으로써, 리셋트랜지스터에 대하여 원하는 채널포텐셜을 설정할 수 있고, 리셋동작을 적정하게 행할 수 있다.
제11의 본 발명에 관한 고체촬상장치에 있어서는, 화소의 신호를 배출하는 배출수단에 부여하는 제어전압을 제9의 발명의 바이어스회로에 의하여 발생시킴으로써, 원하는 값의 제어전압을 설정할 수 있고, 배출수단에 있어서의 전압제어 또는 포텐셜제어를 적정하게 행할 수 있다.
제12의 본 발명에 있어서는, 제11의 발명의 고체촬상장치에 있어서, 화소가 제1 도전형의 반도체영역으로 이루어지는 신호전하축적부를 가지고, 신호를 배출하는 수단이 신호전하축적부에 인접하여 형성된 제2 도전형의 반도체영역으로 이루어지는 배출게이트부와, 이 배출게이트부와 인접하여 형성된 제1 도전형의 반도체영역으로 이루어지는 배출드레인부를 가지는 구성으로 함으로써, 그 배출드레인부의 전압제어, 배출게이트부의 포텐셜제어가 적정하게 행해진다. 즉, 예를 들면 CCD고체촬상장치, 증폭형 고체찰상장치에 있어서의 기판전압의 제어, 리셋게이트부의 채널포텐셜의 제어 등을 적정하게 행할 수 있다.
제13의 본 발명에 있어서는, 제12의 발명의 고체촬상장치에 있어서, 제어전압을 배출드레인부에 공급함으로써, 배출드레인전압의 제어, 또 이 배출드레인부의 전압에 따른 배출게이트부의 포텐셜제어를 적정하게 행할 수 있다.
제14의 본 발명에 관한 전하검출장치에 있어서는, 리셋용 MISFET의 게이트절연막에 소정량의 전하가 주입됨으로써, 리셋용 MISFET의 포텐셜의 조정이 가능하게 되어, 포텐셜을 원하는 값으로 설정할 수 있다. 이 전하검출장치는 고체촬상장치에 적용하기 적합하다.
제15의 본 발명에 있어서는, 제14의 발명의 전하검출장치에서, 리셋용 MISFET의 게이트절연막을 산화막, 질화막, 산화막의 순으로 적층된 다층구조로 함으로써, 이 질화막에 주입된 전하는 상하의 산화막에 협지되어, 통상의 구동전압에서는 그 장벽을 넘는 일이 없고, 영구히 유지되므로, 리셋용 MISFET의 포텐셜을 원하는 값에 설정할 수 있고, 리셋동작이 적정하게 행해진다.
다음에, 도면을 참조하여 본 발명의 실시예를 설명한다.
먼저, 본 발명에 관한 금속(전극) - 절연체 - 반도체구조를 가지는 소자, 이른바 MIS소자의 실시예를 나타낸다. 본 예의 MIS소자는 게이트절연막, 특히 그 중 질화막중에의 일렉트론이나 홀 등의 전하의 축적량을 아날로그적으로 제어함으로써, 게이트 아래의 포텐셜 내지 임계치전압 Vth을 아날로그적으로 설정할 수 있도록 구성하는 것이다.
제1도는 본 발명에 관한 MIS소자를 MISFET (절연게이트형 전계효과트랜지스터)에 예를 들어 나타낸다. 본 예의 MISFET(21)는 제1 도전형 (예를 들면 n형 또는 p형)의 반도체영역 (반도체웰, 반도체기체 등)(22)의 주면에 제2 도전형 (p형 또는 n형)의 소스영역(23) 및 드레인영역(24)을 형성하고, 반도체영역(22)의 소스영역(23) 및 드레인영역(24) 사이에 대응하는 주면상에, 산화막 예를 들면 실리콘 산화막(SiO2)(26), 질화막 예를 들면 실리콘질화막(SiN)(27) 및 산화막 예를 들면 실리콘산화막(SiO2)(28)을 이 순으로 적층하여 이루어지는 3층구조의 게이트절연막(25)을 형성하고, 이 게이트절연막(25)상에 예를 들면 다결정실리콘으로 이루어지는 게이트전극(30)을 소스영역(23) 및 드레인영역(24)상에 각각 소스전극(31) 및 드레인전극(32)을 각각 형성하여 구성한다.
이 이른바 MONOS(metal oxide nitride oxide semiconductor)구조의 MISFET(21)에 있어서는, 게이트절연막(25)의 실리콘질화막(27)중에 일렉트론을 축적하면, 게이트전압 VG에 일정한 부전위(負電位)의 오프셋을 가한 것과 동등하게 되어, 예를 들면 n채널형이면, 게이트 아래의 포텐셜이 이른바 엔한스멘트의 방향(포텐셜이 얕아지는 방향)으로, p채널형이면 디플레이션 (포텐셜이 깊어지는 방향)으로 움직이는 결과로 된다. 역으로 게이트절연막(25)의 실리콘질화막(27)중에 홀을 축적하면, 게이트전압 VG에 일정한 정전위(正電位)의 오프셋을 가한 것과 동등하게 되어, 예를 들면 n채널형이면 게이트 아래의 포텐셜이 이른바 디플레이션의 방향으로, p채널형이면 엔한스멘트의 방향으로 움직이게 된다.
예를 들면, 제2도에 나타낸 바와 같이 MONOS구조의 n채널 MISFET(21N)로 한 경우에는, 게이트전극(30)과 그 바로 아래의 채널영역과의 사이에 고전압을 부여하고, 일예로서, 소스전압 VS및 드레인전압 VD을 모두 0V로 하고 (단, p형 반도체영역(22)은 접지되어 있음), 게이트전극(30)에 +(正)의 높은 게이트전압 (통상의 구동전압보다 높은 전압) VG을 일정시간 부여하면, 어떤 일정량의 일렉트론 e이 소스 영역(23) 및 드레인영역(24)을 구성하는 n+층으로부터 실리콘질화막(27)중에 주입된다. 이 일렉트론 e의 주입량은 게이트전극(30)에의 인가전압 VG이나, 인가시간에 의존하고, 이들 인가전압, 인가시간을 제어하면, 원하는 양의 일렉트론 e을 주입할 수 있다. 즉, 포텐셜이 엔한스멘트의 방향으로 움직여서, 원하는 포텐셜, 또는 임계치전압 Vth이 얻어진다.
역으로 이 n채널 MISFET(21N)의 게이트전극 (30)에 -(負)의 높은 게이트전압 VG을 인가한 경우, 게이트 근방에 p형의 홀공급원이 있으면, 이것으로부터 홀 h이 실리콘질화막(27)중에 주입되어, 포텐셜은 디플레이션의 방향으로 움직인다.
또, 예를 들면 제3도에 나타낸 바와 같이, MONOS구조의 p채널 MISFET(21P)로 한 경우에는, 마찬가지로 게이트전극(30)과 그 채널영역과의 사이에 고전압을 부여하고, 일예로서 소스전압 VS및 드레인전압 VD을 모두 0V로 하고 (단, n형 반도체영역(22)은 소정의 정전압이 인가되어 있음), 게이트전극(30)에 -(負)의 높은 게이트전압 VG(통상의 구동전압보다 높은 전압)을 인가하면, 소스영역(23) 및 드레인영역(24)을 구성하는 p+층으로부터 홀 h이 마찬가지로 게이트절연막(25)의 실리콘질화막(27)중에 주입되어, 포텐셜이 엔한스멘트의 방향으로 움직여서, 원하는포텐셜, 또는 임계치전압 Vth이 얻어진다.
이 p채널 MISFET (21P)에서도, 역으로 게이트전극(30)에 +(正)의 높은 게이트전압 VG을 인가한 경우, 게이트 근방에 n형의 일렉트론공급원이 있으면, 이것으로부터 일렉트론 e이 실리콘질화막(27)중에 주입되어, 포텐셜은 디플레이션의 방향으로 움직인다.
실리콘질화막(27)중에 한번 주입된 일렉트론이나 홀의 전하는 실리콘질화막(27)의 상하의 실리콘산화막(26) 및 (28)에 의하여 협지되어 있어서, 도피하기 어렵고, 통상의 구동전압에서는 그 장벽을 넘는 일이 없고, 영구히 실리콘질화막(27)중에 유지된다.
이러한 구성의 MISFET(21)에 의하면, 그 게이트절연막(25)의 실리콘질화막(27)에 주입하는 전하량을 제어함으로써, 채널포텐셜 내지 임계치전압 Vth을 아날로그적으로 설정할 수 있다. 이 MISFET(21)는 아날로그 MISFET로 하여 아날로그회로 등에 사용하는 것이 가능하게 된다.
전술한 포텐셜 또는 임계치전압을 아날로그적으로 설정할 수 있는 MONOS구조의 MIS소자는 MISFET 외에, 아날로그용 메모리소자, 원하는 값의 출력바이어스를 얻는 바이어스회로 등에 응용할 수 있다.
또, 전술한 MONOS구조의 MIS소자는 고체촬상장치, 전하전송장치 또는 전하검출장치에 있어서의 리셋게이트부, 또는 CCD전송레지스터의 전송부에 응용할 수 있다.
또한, 고체촬상장치, 전하전송장치, 전하검출장치에 있어서의 기판전압의 설정, 리셋게이트바이어스의 설정 등에 응용할 수 있다.
제4도∼제6도는 본 발명에 관한 CCD고체촬상소자의 일예를 나타낸다. 본 예는, 특히 상기 MIS소자, 즉 MONOS구조를 사용하여 리셋게이트부의 포텐셜을 제어하도록 한 것이다.
이 도면은 인터라인전송방식의 CCD고체촬상소자에 적용한 경우이다. 그리고, 이 CCD고체촬상소자는 포화전하를 기판방향으로, 즉 종방향으로 쓸어버리는 소위 종형 오버플로구조로 되어 있다.
이 CCD고체촬상소자(41)는 화소로 될 복수의 수광부(42)가 매트릭스형으로배열되고, 각 수광부열의 일측에 CCD구조의 수직전송레지스터(43)가 배설된 촬상영역(44)과, 각 수직전송레지스터(43)의 종단(終段)이 접속된 CCD구조의 수평전송레지스터(45)와, 수평전송레지스터(45)의 출력측에 접속된 출력회로, 즉 전하검출회로(46)를 구비하여 이루어진다.
촬상영역(44)에서는 제5도에 나타낸 바와 같이, 제1 도전형 예를 들면 n형의 실리콘반도체기판(48)상의 제2 도전형 즉 p형의 제1의 웰영역(49)내에, 수광부(42)를 구성하는 n형의 불순물확산영역(50)과, 수직전송레지스터(43)를 구성하는 n형의 전송채널영역(51)과, p형의 채널영역(52)이 형성되고, 상기 n형의 불순물확산영역(50)상에 p형의 정전하축적영역(53)이 n형의 전송채널영역(51)의 바로 아래에 제2의 p형 웰영역(54)이 각각 형성되어 있다.
여기서, n형의 불순물확산영역(50)과 p형 웰영역(49)과의 pn접합에 의한 포토다이오드 PD에 의하여 수광부(광전변환부)(42)가 구성된다. 수직전송레지스터(43)를 구성하는 전송채널영역(51), 채널스톱영역(52) 및 독출게이트부(47)상에 걸쳐서, 실리콘산화막(SiO2)(56), 실리콘질화막(Si3N4)(57) 및 실리콘산화막(SiO2)(58)이 순차 적층되어 이루어지는 3층구조의 게이트절연막(59)이 형성되고, 이 게이트절연막(59)상에 예를 들면 1층째 및 2층째의 다결정실리콘으로 이루어지는 복수의 전송전극(61)이 전송방향에 향하여 배열형성되고, 전송채널영역(51), 게이트절연막(59) 및 전송전극(61)에 의하여 수직전송레지스터(43)가 구성된다.
수직전송레지스터(43)는 예를 들면 4상의 수직구동펄스V1,V2,V3및V4로 구동된다.
한편, 수평전송레지스터(45)는 제6도에 나타낸 바와 같이, n형의 전송채널영역(51)상에, 상기와 같은 실리콘산화막(SiO2)(56), 실리콘질화막(Si3N4)(57) 및 실리콘산화막(SiO2)(58)으로 이루어지는 3층구조의 게이트절연막(59)을 개재하여, 1층째의 다결정실리콘막으로 이루어지는 제1의 전송전극(65A)과 2층째의 다결정실리콘막으로 이루어지는 제2의 전송전극(65B)이 전송방향에 따라서 교호로 복수 배열하여 구성된다.
이 수평전송레지스터(45)에서는, 서로 접속된 인접하는 2개의 전송전극(65A) 및 (65B)을 1조로 하여 하나 걸러의 조의 전송전극(65)[65A,65B]과, 다른 하나 걸러의 조의 전송전극(65)[65A,65B]에 각각 2상의 수평구동펄스H1,H2가 인가된다. 각 제2의 전송전극(65B) 아래의 전송채널영역(51)에는, 제2 도전형 즉 p형의 반도체영역(66)이 예를 들면 불순물의 이온주입으로 형성되고, 이로써 제1의 전송전극(65A)을 스토리지전극으로 하는 스토리지부와, 제2의 전송전극(65B)을 트랜스퍼전극으로 하는 트랜스퍼부를 가지는 전송부가 형성된다.
게이트절연막(59)에 있어서는, 통상 동작중에 다결정실리콘전극으로부터 실리콘질화막(57)에의 전하의 주입이 실리콘산화막(58)에 의하여 저지되어 포텐셜변동이 생기지 않는다.
수평전송레지스터(45)의 최종단의 전송부의 뒤에는 게이트절연막(59)을 개재하여 예를 들면 2층째의 다결정실리콘막으로 이루어지는 게이트전극(67)을 형성하여 이루어지는 수평출력게이트부 HOG가 형성된다. 수평출력게이트부 HOG에는 고정의 출력게이트전압, 예를 들면 그라운드전위(GND)가 인가된다. 이 수평출력게이트부 HOG의 후단(後段)에는, 전하검출장치(80)가 형성된다. 이 전하검출장치(80)는 수평출력게이트부 HOG에 인접하여 신호전하를 축적하는 n형 반도체영역으로 이루어지는 플로팅디퓨전영역 FD과, 다시 이 플로팅디퓨전영역 FD에 인접하여 플로팅디퓨전영역 FD의 축적신호전하를 리셋하기 위한 리셋게이트부(82)와 리셋드레인영역(81)과, 플로팅디퓨전영역 FD에 접속되어 이 플로팅디퓨전영역 FD에 축적된 신호전하를 검출하는 출력회로 (검출회로)(46)를 가지고 구성된다. t2는 출력단자이다.
리셋드레인영역(81)은 n형 반도체층으로 형성되고, 이것에 리셋전압 VRD(예를 들면 전원전압 VDD)이 인가된다. 리셋게이트부(82)에는 리셋펄스 RG가 인가된다.
이렇게 하여, 본 예에 있어서는, 특히 리셋게이트부(82)를 p형 웰(49)상에 수직, 수평전송레지스터(43),(45)의 게이트절연막(59)과 동시에 형성한 실리콘산화막(SiO2)(56), 실리콘질화막(Si3N4)(57) 및 실리콘산화막(SiO2)(58)을 순차 적층하여 이루어지는 3층 구조의 게이트절연막(84)을 개재하여, 예를 들면 다결정실리콘막에 의한 게이트전극(85)을 형성하여 구성한다. 즉, 이 리셋게이트부(82)에서는, 전술한 MONOS구조의 MIS소자로서 구성된다. 여기서는, 이 리셋게이트부와 플로팅디퓨전영역 및 리셋드레인영역에 의하여 MONOS구조의 MIS소자 즉 MISFET가 구성된다.
이 CCD고체촬상소자(41)에서는, 각 수광부(42)에 있어서 수광량에 따라서 광전변환된 신호전하가 수직전송레지스터(43)에 독출되어, 수직전송레지스터(43)내를 전송하여 수평전송레지스터(45)에 전송된다. 수평전송레지스터(45)에 전송된 신호 전하는 1화소분마다 플로팅디퓨전영역 FD에 전송되고, 출력회로(46)를 통하여 전하전압변환되어 단자 t2로부터 CCD출력으로서 독출된다.
1화소의 신호전하가 독출된 후, 리셋게이트부(82)에 리셋펄스 RG가 인가됨으로써, 플로팅디퓨전영역 FD의 신호전하를 리셋게이트부(82)를 통하여 리셋드레인 영역(81)에 쓸어버리고, 플로팅디퓨전영역 FD의 포텐셜이 리셋드레인영역(81)의 전위에 리셋된다.
이렇게 하여, 본 실시예의 CCD고체촬상소자(41)에 있어서, 제7도의 조정 전의 포텐셜분포(89)로 나타낸 바와 같이, 제조불균일에 의하여 리셋게이트부(82) 아래의 포텐셜 m이 깊어진 경우에는, 다음과 같이 하여 포텐셜조정을 행한다.
즉, 리셋게이트부(82) 아래의 포텐셜 m( = m1)을 검출하고, 이 포텐셜 m1을 기준치 m2(즉 설정해야 할 포텐셜의 값)와 비교한다
그리고, 기준치 m2와의 어긋남을 보충할 양의 전하를 게이트절연막(84)의 실리콘질화막(57)에 주입한다. 즉, 리셋드레인영역(81)의 리셋전압 VRD을 OV로 하고, 리셋게이트부(82)의 게이트전극(85)에, 어긋난 양에 따라서 설정된 소요의 +(正)의 고전압 VRD을 소요시간 인가하고, 게이트절연막(84)의 실리콘질화막(57)에 기준치 m2와의 어긋남을 보충할 양의 일렉트론을 주입하여 축적한다.
실제는, 화상출력의 파형을 관찰하면서, 적정한 파형으로 되기까지 전하량을 주입한다.
이 실리콘질화막(57)에 축적된 일렉트론에 의하여, 리셋게이트부(82) 아래의 포텐셜을, 제조 직후 (조정전)의 포텐셜 m1로부터 조정 후의 포텐셜분포(90)로 나타낸 바와 같이, 엔한스멘트의 방향, 따라서 얕아지는 방향으로 움직이게 할 수 있고, 정상의 포텐셜 m2로 조정할 수 있다.
여기서, 리셋드레인의 단자 및 리셋게이트부의 단자는 외부에 도출되어 있는 단자이므로, 정전기(靜電氣)로 전술한 바와 같은 포텐셜변동이 발생하는 것은 피하지 않으면 안된다. 통상, 이들 외부단자에는, 고전압이 인가되지 않도록 보호소자(예를 들면 다이오드, 트랜지스터 등)가 부가되어 있다. 이 보호소자가 부가된 상태에서는 포텐셜조정은 할 수 없다.
그래서, 포텐셜조정할 때만, 보호소자를 분리하거나, 그 내압(耐壓)을 높게 하여 보호소자의 동작을 정지시켜서, 포텐셜조정을 가능하게 한다. 포텐셜조정 후는, 다시 보호소자를 접속하는 등하여 보호소자를 동작시켜서, 이후 조정치가 어긋나지 않도록 한다.
구체예로서, 제7도에 나타낸 바와 같이, 동일 반도체 웨이퍼상에 촬상소자본체와 함께, 예를 들면 1쌍의 직렬접속된 다이오드 PD로 이루어지고, 일단을 전원전압 VDD에 접속하고, 타단을 접지하여, 양 다이오드 PD의 접속중점을 외부도출단자(87)에 접속되도록 한 보호소자(86)를 형성하고, 웨이퍼상태에서는 리셋게이트부(82)의 게이트전극(85)에 접속되어 있는 외부도출단자(87)와 보호소자(86)를 분리시킨 상태로 해 둔다. 웨이퍼상태에서의 검사시에 리셋게이트부(82) 아래의 포텐셜 m을 조정하고, 조립시에 외부도출단자(87)와 보호소자(86)를 와이어본딩(88)으로 접속한다. 이로써, 출하 후에 외부도출단자(85)에 정전기가 인가되어도, 보호 소자(86)에 의하여 리셋게이트부(82)에 정전기가 인가되는 일이 없고, 출하 후의 고장을 방지할 수 있다.
제4도∼제7도에 나타낸 CCD고체찰상소자(41)에 의하면, 실리콘산화막(56), 실리콘질화막(57) 및 실리콘산화막(58)의 3층으로 이루어지는 게이트절연막(84)을 가진 이른바 MONOS구조의 리셋게이트부(82)를 구성하고, 그 게이트절연막(84)의 실리콘질화막(57)중에 아날로그적으로 원하는 양의 전하를 주입하여 축적함으로써, 리셋게이트부(82) 아래의 포텐셜 m을 아날로그적으로 조정할 수 있다.
따라서, 종래의 CCD고체촬상소자 완성 후에, 외부회로 등에서 포텐셜조정하는데 비하여 완성 후의 포텐셜의 무조정화가 가능하게 되고, 또한 저소비전력화를 위한 리셋펄스 RG의 저진폭화를 도모할 수 있다.
한편, CCD고체촬상소자에 있어서, 기판전압 Vsub의 설정은 기판구조가 pn접합을 가지고 있으며, MIS트랜지스터구조가 아니므로, 전술한 리셋게이트부(82)와 같은 직접적인 조정방법은 채택할 수 없다.
이러한 경우에는, 조정회로 즉 조정용의 바이어스회로를 별도 부가하고, 이 바이어스회로에 전술한 MONOS구조의 MIS소자를 사용하고, 이 MIS소자의 채널포텐셜 조정에 의하여 바이어스회로로부터의 출력바이어스치를 조정하고, 이 출력바이어스를 CCD고체촬상소자의 기판(48)에 인가하면 된다.
또, 위 예에서는 리셋게이트부(82) 아래의 포텐셜 m을 직접적으로 조정하도록 하였지만, 간접적으로 조정할 수도 있다. 포텐셜 m의 불균일은 게이트전극(85)에 걸리는 DC바이어스 VRG의 불균일과 동일하게 생각할 수 있으므로,리셋게이트부(82)의 게이트전극(85)에 걸리는 DC바이어스 VRG를 상기 바이어스회로에 의하여 제어하면 되게 된다.
제8도 A는 이러한 바이어스회로의 일예를 나타낸다. 이 바이어스회로(91)는 구동용 MIS트랜지스터(92)와 부하저항(93)으로 이루어지는 소스폴로어회로로 구성된다.
이 구동용 MIS트랜지스터(92)로서, 제1도에 나타낸 MONOS구조의 MISFET 예를 들면 n채널 MISFET(21N)를 사용한다.
구동용 MIS트랜지스터(92)의 드레인은 전원전압 VDD이 인가되는 전원단자(96)에 접속되고, 부하저항(93)의 타단은 그라운드(GND)에 접속되고, 소스측으로부터 출력단자 t3가 도출된다.
그리고, 특정 게이트바이어스가 인가되도록 구동용 MIS트랜지스터(92)의 게이트가 저항 R1을 통하여 드레인(전원)에 접속된다.
또, 제8도 B의 바이어스회로(91')의 예에서는, 특정 게이트바이어스가 인가되도록, 구동용 MISFET트랜지스터(92')의 게이트가 저항 R1'을 통하여 그라운드(GND)에 접속된다.
제8도 A와 제8도 B는 저항 R1, R1'의 접속이 상이한 이외는, 동일한 구성이다. 따라서, 제8도 B에서는 제8도 A에 대응하는 부분에, 동일 부호에 대시를 붙여 중복설명을 생략한다.
통상, 온칩회로에서는, 게이트를 저항을 통하지 않고 직접 전원이나 GND에 접속하면 되지만, 고전압을 인가할 때에는, 후술하는 바와 같이 드레인을 OV로 하고, 게이트단자(95)에 고전압을 인가하므로, 이 고전압을 인가해도, MIS트랜지스터(92)가 파괴되지 않도록 한 저항 R1이 필요하게 된다. 이 저항 R1은 고전압에 견딜 수 있으면 되고, 다결정실리콘에 의한 저항, 확산저항, MIS저항 등을 사용할 수 있다.
이러한 바이어스회로(91)에 있어서는, 구동용 MIS트랜지스터(92)의 초기출력(포텐셜)을 게이트전압 VG≒소스전압 VS으로 될 정도로 설정하여 두고 (즉 임계치전압 Vth이 OV), 또 바이어스회로(91')에 있어서는, 구동용 MIS트랜지스터(92')의 초기출력을 게이트전압 VG=OV시에 전원전압(VDD)으로 될 정도로 설정하여 두고 (Vth≒-VDD), VDD= Vsub(또는 VRG)=OV (즉 전원단자(96),(96') 및 출력단자 t3, t3'를 OV)로 하고, 게이트단자(95),(95')에 고전압을 인가하고, 구동용 MIS트랜지스터(92),(92')의 게이트절연막의 실리콘질화막(27)에 전하를 주입하여, 게이트 아래를 원하는 포텐셜로 조정한다.
이 바이어스회로(91')의 출력단자 t3'에 부여되는 출력바이어스전압을 CCD고체촬상소자의 기판전압 Vsub으로서 기판에 인가하도록 한다.
이 결과, 예를 들면 기판전압 Vsub의 값으로서는, 전원전압 VDD으로부터 OV의전압까지 가변가능하게 된다. 즉, 구동용 MIS트랜지스터(92')가 Vth=-VDD의 디플레이션에 있는 상태이면, 출력은 전원전압 VDD으로 되고, 이어서 엔한스멘트방향으로 포텐셜조정하여 감에 따라서 출력은 내려가고, 완전히 구동용 MIS트랜지스터(92')가 오프하면 출력은 OV 부근으로 되어, VDD∼OV 부근의 범위에서 가변할 수 있다.
또, 바이어스회로(91)의 출력단자 t3에 부여되는 출력바이어스전압을 CCD고체촬상소자의 리셋게이트부의 DC바이어스 VRG로서 리셋게이트전극에 인가하도록 한다.
이 결과, 예를 들면 리셋게이트부의 DC바이어스 VRG의 값으로서는, 전원전압 VDD으로부터 OV의 전압까지 가변가능하게 된다. 즉, 구동용 MIS트랜지스터(92)가 디플레이션으로 온되어 있는 상태이면, 출력은 전원전압 VDD으로 되고, 이어서 엔한스멘트방향으로 포텐셜조정하여 감에 따라서 출력은 내려가고, 완전히 구동용 MIS트랜지스터(92)가 오프되면, 출력은 OV로 되어, VDD∼OV의 범위에서 가변할 수 있다.
그리고, 소스폴로어회로를 구성하는 부하(93),(93')로서는, 저항 이외에도, 예를 들면 정전류원(97),(97')을 사용해도 된다. 정전류원쪽이 보다 입출력특성의 리니어리티가 양호하게 된다.
이와 같은 조정회로 즉 바이어스회로(91),(91')를 CCD고체촬상소자의 칩에 내장하면, 포텐셜조정해야 할 구동용 MIS트랜지스터(92)의 게이트단자(95),(95')를외부에 도출할 필요가 없으므로, 웨이퍼검사시에 구동용 MIS트랜지스터(92),(92')의 게이트 아래의 포텐셜을 조정하면, 조립시 또는 조립 후에 보호소자를 게이트단자(95),(95')에 부가할 필요가 없어진다.
단, 전원단자(96),(96')에는 보호소자가 필요하게 된다.
바이어스회로(91')에서는, 입력게이트가 접지되므로, 전원전압이 변동해도, 출력이 잘 변동하지 않고, Vsub의 바이어스회로에 적합하다.
전술한 바이어스회로(91)에 있어서는, 전원전압 VDD이 변동하면 출력바이어스도 대략 동일하게 변동한다. 기판전위 Vsub의 공급에 이 바이어스회로(91)를 이용한 경우, 전원전압 VDD이 변동했을 때에는, 기판전압 Vsub이 변동하고, 이에 따라서 오버플로배리어의 높이가 변동하여 수광부에서의 취급전하량이 크게 변화할 우려가 있다.
이에 대하여, 리셋게이트부(82)의 DC바이어스 VRG의 조정에, 이 바이어스회로(91)를 이용한 경우에는, 리셋드레인전압 VRD으로 될 전원전압 VDD이 변동했을 때에, 바이어스회로(91)의 구동용 MIS트랜지스터(92)의 게이트전압 VG도 변동하고, VDD의 변동과 동일한 변화량으로 출력바이어스치, 따라서 리셋게이트의 DC바이어스치가 변동하게 되어, 역으로 이점으로 된다.
즉, 전원추종성이 양호하게 되고, 리셋게이트부에 포텐셜조정용의 DC바이어스를 부여하기 위한 바이어스회로로서는, 이 소스폴로어방식의 바이어스회로(91)는최적으로 된다.
제9도는 상기 바이어스회로(91)를 CCD고체촬상소자의 리셋게이트부(82)의 포텐셜조정 (즉, DC바이어스조정)에 적용한 실시예이다. 그리고, 이 도면에 있어서, 제4도∼제6도에 대응하는 부분에 동일 부호를 붙여 중복설명을 생략한다.
본 예의 CCD고체촬상소자(101)에서는 제9도에 나타낸 바와 같이, CCD고체촬상소자를 구성하는 칩(97)에 상기 소스폴로어방식의 바이어스회로(91)를 내장하고, 그 구동용 MIS트랜지스터(92)의 드레인측을 리셋드레인영역(81)에 접속된 전원단자(96)에 접속한다. 이 전원단자(96)를 통하여 리셋드레인영역(81)에는 리셋드레인 전압 VRD으로 될 전원전압 VDD이 인가된다.
또, 구동용 MIS트랜지스터(92)의 소스측이 리셋게이트부(82)의 게이트전극(85)에 접속되는 동시에, 칩(97) 외의 외부용량(99)을 통하여 리셋펄스발생수단(100)에 접속된다. (98)은 외부단자이다.
그리고, 리셋게이트부(82)에서는, 그 게이트절연막으로서는, 여기에 전하를 주입할 필요는 없으므로 특별한 구성으로 할 필요는 없고, 상기 3층 구조, 또는 다른 구성의 게이트절연막으로 할 수 있다.
이 제9도의 실시예에 있어서는, 웨이퍼검사시에 리셋게이트부(82) 아래의 포텐셜 m을 측정하고, 기준치 m2로부터 어긋나 있으면, 바이어스회로(91)에 있어서의 구동용 MIS트랜지스터(92)의 게이트절연막에 그 어긋남을 보충할 양의 전하를 전술한 방법으로 주입하여, 구동용 MIS트랜지스터의 채널포텐셜을 조정함으로써,바이어스회로(91)로부터 원하는 값의 출력바이어스전압이 얻어져셔, 리셋게이트부에 DC바이어스 VRG로서 인가된다. 이로써, 리셋게이트부(82) 아래의 포텐셜 m이 조정된다.
리셋게이트전극(85)에는, 이 DC바이어스 VRG에 리셋펄스발생수단(100)으로부터의 리셋펄스의 고주파성분이 중첩된 리셋펄스 RG가 인가된다.
포텐셜 m의 조정 후는, 구동용 MIS트랜지스터(92)가 엔한스멘트로 되므로, 부하전류 i를 극소로 한 경우, 단자 t3로부터 바이어스회로(91)를 보아, 등가적으로 제너다이오드 ZD를 사용한 로클램프회로(98)로 된다(제10도 참조). 제11도는 이등가회로의 V - I 특성도이다. 만일, 구동용 MIS트랜지스터(92)가 디플레이션이면, 다이오드로 되지 않고 저항특성을 가지게 되므로 평균치클램프회로로 되어 버리고, 리셋펄스의 진폭이나 듀티비의 변동에 따라서, 리셋게이트전압이 변동되어 버려서, 플로팅디퓨전 FD의 포화신호량부족이나 리셋불량을 발생한다. 그러나, 로클램프회로(98)이면, 펄스진폭, 듀티비의 변동이 있어도, 리셋게이트펄스의 로레벨의 전압은 일정하게 되어, 포화신호량부족이 생기는 일이 없다.
따라서, 이 CCD고체촬상소자(101)에 의하면, 전원전압 VDD이 변동하면, 이것과 동일한 변화량으로 리셋게이트부(82)의 포텐셜도 변동하므로, 전원전압 VDD의 변동에 따라서 리셋게이트부(82) 아래의 포텐셜과 리셋드레인영역(81)과의 사이의 포텐셜차는 변동하는 일이 없다.
위 예의 바이어스회로(91)에서는, 포텐셜의 시프트량이 큰 경우, VG≫VS로 되고, 게이트ㆍ소스간 전위차가 커져서, 실동작상태에서의 내압(耐壓)이 문제로 되어 왔다. 또, 바이어스회로(91')에서는, 초기에 VG《VD로 되고, 게이트 - 드레인간 전위차가 커서, 마찬가지로 내압이 문제로 되어 왔다. 예를 들면 기판전압 Vsub의 불균일은 크고, 수 V의 불균일이 있어서 조정범위로서는 10V 가까운 값으로 된다.
이 해결책의 일예를 제12도에 나타낸다. 본 예에 관한 바이어스회로(102)는 전술한 MONOS구조의 구동용 MIS트랜지스터(92)를 직렬로 다수 접속하고 (본 예에서는 3단), 최종단의 구동용 MIS트랜지스터의 소스측에 부하저항(93)을 접속하여 소스폴로어방식으로 구성한다. t3는 출력단자이다. 각 단의 구동용 MIS트랜지스터(92)의 게이트ㆍ드레인 사이에는 저항 R1이 접속되고, 각 게이트단자(95)[95A,95B,95C]가 배설된다.
조정시에는, 각 단의 구동용 MIS트랜지스터(92)의 드레인측과 VDD와 단자 t3를 파선으로 나타낸 바와 같이 접지하여, 각 게이트단자(95)[95A,95B,95C]에 원하는 고전압을 인가하여, 각각의 구동용 MIS트랜지스터(92)의 채널포텐셜을 조정한다.
이러한 구성의 바이어스회로(102)에 의하면, 1단당의 구동용 MIS트랜지스터(92)의 포텐셜시프트량을 줄이고, 즉 조정범위를 작게 하고, 합계의 포텐셜시프트량에 따라서 조정범위를 크게 할 수 있는 동시에, 실동작상태에서의구동용 MIS트랜지스터(92)의 게이트ㆍ소스 및 드레인간의 내압열화를 회피할 수 있다.
즉, 모든 구동용 MIS트랜지스터가 디플레이션으로 온되어 있는 상태이면, 출력단자 t3로부터의 처음의 출력은 전원전압 VDD으로 되고, 이로부터 엔한스멘트방향(포텐셜이 얕아지는 방향)으로 포텐셜조정함에 따라서 출력이 내려가고, 완전히 각 구동용 MIS트랜지스터(92)가 오프되면 출력이 OV로 된다. 따라서, VDD∼OV까지 광범위한 조정이 가능하고 또한 구동용 MIS트랜지스터의 내압문제가 해결된다.
제8도에 나타낸 구동용 MIS트랜지스터(92)의 1단의 바이어스회로(91)는 리셋 게이트부와 같은, 원래 포텐셜의 불균일이 적고, 시프트량이 적은 장소에 대한 조정에 적합하다.
기판전압 Vsub과 같이 불균일이 큰 장소에 대한 조정에는, 제12도의 구동용 MIS트랜지스터(92)를 다단 접속한 바이어스회로(102)가 적당하다. 단, 전원변동의 문제는 역시 회피할 수 없다.
제13도는 바이어스회로의 다른 예를 나타낸다. 본 예는 광범위하게 조정가능한 바이어스회로이다. 특히, 적은 시프트량으로 큰 출력변화가 얻어지는 증폭형으로 구성하고 있다.
본 예의 바이어스회로(105)는 구동용 MIS트랜지스터(106)와 부하저항(107)을 가지고, 구동용 MIS트랜지스터(106)의 드레인 D이 부하저항(107)을 통하여 전원전압 VDD이 인가되는 전원단자(109)에 접속되고, 그 소스 S가 접지되고, 게이트 G를 입력으로 하여 드레인 D측에 출력단자 t4를 도출한 인버터회로를 가지고 구성된다.
이 구동용 MIS트랜지스터(106)에는, 제1도에 나타낸 MONOS구조의 MISFET, 예를 들면 n채널 MISFET(21N)가 사용된다.
구동용 MIS트랜지스터(106)의 게이트 및 소스 사이에는 제8도에 나타낸 R1과 동일한 저항(122)이 접속된다.
이 인버터방식의 바이어스회로(105)에서는, 초기상태에서 구동용 MIS트랜지스터(106)를 온상태로 하여 두고, 이어서, 위 예에 따라서, 구동용 MIS트랜지스터(106)에 대한 포텐셜시프트를 이용하여, 구동용 MIS트랜지스터(106)를 엔한스멘트 방향으로 하고, 완전히 오프상태로 되기까지 콘트롤하면, 출력단자 t4로부터의 출력 바이어스는 OV로부터 전원전압 VDD의 범위까지 변화한다. 따라서, 이 바이어스회로(105)는 인버터방식이므로, 적은 포텐셜시프트량으로 큰 조정범위가 얻어진다. 단, 이 바이어스회로(105)는 전원변동의 영향은 역시 받는다.
제14도는 또한 전원변동에 영향받지 않도록 한 인버터방식의 바이어스회로의 다른 예를 나타낸다.
본 예의 바이어스회로(110)는 전술한 인버터방식에 의한 바이어스회로, 즉 구동용 MIS트랜지스터(106)와 부하저항(107)을 가지고, 구동용 MIS트랜지스터(106)의 드레인 D이 부하저항(107)을 통하여 전원전압 VDD에 접속되고, 그 소스 S가 접지되고, 게이트 G를 입력으로 하고, 드레인 D측에 출력단자 t4를 도출한 구성에 더하여, 다시 게이트 G에 통상의 인가전압을 전원전압 VDD으로부터의 저항 Ra과 Rb에 의한 저항분할로 인가하고, 그 분할비를 인버터의 이득과 동등하게 되도록 구성한다. 구동용 MIS트랜지스터(106)는 제1도에서 나타낸 MONOS구조의 MISFET, 예를 들면 n채널 MISFET(21N)가 사용된다.
인버터의 소스는 직접 GND가 아니라도, 제13도, 제14도의 원(111)내에 나타낸 바와 같이, 피드백저항 R을 통하여 접지해도 되고, 필요한 게인에 따라서 넣는 것이 바람직하다. 적당히 게인을 내리는 편이 포텐셜 m조정이 하기 쉬워진다. 또, 피드백저항은 다결정실리콘에 의한 저항, MIS저항, 확산저항중 어느 것이라도 된다.
부하저항(107)은 소스폴로어일 때와 동등하며, 정전류원이라도 되고, 또 저항(122), Ra, Rb은 다결정실리콘에 의한 저항, MIS저항, 확산저항중 어느 것이라도 고전압에 견딜 수 있으면 된다.
이 바이어스회로(110)에 의하면, 전원전압 VDD이 변동하면, 게이트에 인가된 게이트바이어스 (점 a의 게이트바이어스)가 전원의 (1/이득)분만큼 변동한다. 이 게이트바이어스의 변동분은 출력측에 이득분 증폭되어 반전되어 나오므로, 드레인측에 가해지는 전원변동분이 흡수되어 변동분 0으로 된다.
이 바이어스회로(110)에서는, 구동용 MIS트랜지스터(106)의 게이트에 부여되는 게이트바이어스로 트랜지스터(106)가 온되어 있으면, 출력은 초기단계에서 OV로 되고, 그곳으로부터 일렉트론주입으로 엔한스멘트방향으로 가지고 가게 되고, 전원전압 VDD까지 출력을 변화시킬 수 있다.
이와 같이 하면, 적은 시프트량으로 큰 출력변화가 얻어지고, 또한 전원변동의 영향을 받는 일이 없다. 따라서, 이 바이어스회로(110)는 CCD고체촬상소자의 기판전압 Vsub의 설정에 최적의 조정회로로 된다.
제15도∼제17도는 바이어스회로의 또 다른 예를 나타낸다.
제15도의 바이어스회로(125)는 제14도의 인버터식 바이어스회로의 출력에, 구동용 MIS트랜지스터(126)와 부하저항(127)으로 이루어지는 소스폴로어회로를 접속하고, 그 MIS트랜지스터(126)의 소스측으로부터 출력단자 ts를 도출하여 출력임피던스를 내리도록 구성한 것이다.
제16도의 바이어스회로(130)는 제14도의 인버터식 바이어스회로의 출력에, 구동용 바이폴라트랜지스터(131)와 부하저항(132)으로 이루어지는 에미터폴로어회로를 접속하고, 바이폴라트랜지스터(131)의 에미터측으로부터 출력단자 t6를 도출하여 구성한 것이다. 이 바이어스회로(130)에 의하면, 출력임피던스를 내리는 동시에, 예를 들면 고체촬상소자에 있어서의 셔터펄스인가시의 내압을 향상시킬 수 있다.
제17도의 바이어스회로(140)는 제15도의 바이어스회로의 출력에, 또한 제16도에 나타낸 구동용 바이폴라트랜지스터(131)와 부하저항(132)으로 이루어지는 에미터폴로어회로를 접속하고, 그 바이폴라트랜지스터(131)의 에미터측으로부터 출력단자 t7를 도출하여 구성한 것이다. 이 바이어스회로에 있어서도 최종 출력단에 에미터폴로어회로가 추가되어 있으므로, 출력임피던스를 내리는 동시에, 셔터펄스인 가시의 내압을 향상시킬 수 있다.
여기서 전술한 MIS소자의 포텐셜시프트를 행할 때의 구체적인 공정을 설명한다.
예를 들면 n채널 MIS소자로 포텐셜시프트시키는 경우에 대하여 설명한다.
전술한 제2도에서 설명한 바와 같이, 소스영역(23) 및 드레인영역(24)의 양자 또는 어느 한쪽을 OV로 함으로써 채널표면에 일렉트론 e을 충만시켜서, 채널전위를 OV로 한다. 이 상태에서 게이트전극에 (+)정의 고전압 VG을 인가하면, 게이트절연막(25)에 강한 전계가 걸리고, 실리콘표면의 일렉트론 e이 실리콘산화막(26)의 장벽을 넘어 실리콘질화막(27)중에 들어간다. 즉, 실리콘산화막(26)에 가해지는 전계와 시간에 따라서 실리콘질화막(27)중에 들어가는 일렉트론 e의 총량이 결정된다. 전압은 게이트절연막(25)의 막두께 d1의 두께에 비례한 양을 인가할 필요가 있다.
따라서, 원하는 포텐셜을 얻는데는, 인가전압 또는 인가시간을 제어한다.
포텐셜치≒소스폴로어 (또는 인버터)회로의 출력전압이므로, 게이트에 펄스 전압을 인가하여 출력치를 읽고, 판단하고, 반복하게 된다.
MONOS구조에 있어서의 MIS소자의 포텐셜을 조정하는 방식으로서는, 펄스진폭변조와, 펄스폭변조의 2 방식이 있다. 제18도는 펄스진폭변조방식을 이용한 경우이다. 전술한 제8도와 마찬가지로, MONOS구조의 MIS소자를 구동용 MIS트랜지스터(92)로 하여, 이 구동용 MIS트랜지스터(92)와 부하저항(93)으로 이루어지는 소스폴로어회로를 구성한다.
먼저, 제18도의 스텝 [Ⅰ]에서 소스폴로어회로의 출력전압 Vout을 검출한다.
다음에, 스텝[Ⅱ]에서 이 출력전압 Vout을 기준치(원하는 전압치)와 비교하여, 일치(즉 Vout≤ 기준치)하면, 원하는 포텐셜에 설정되어 있는 것으로 되어, 조정공정을 정지시킨다.
스텝 [Ⅱ]의 비교공정에서 출력전압 Vout과 기준치가 불일치 (즉 Vout〉 기준치)하면, 다음의 스텝[Ⅲ]에서 드레인측의 전원단자(96)를 OV로 하고, 기준치와 출력전압 Vout의 차분에 비례한 고전압(즉 일정한 펄스폭으로 진폭을 변조한 펄스전압) VG을 구동용 MIS트랜지스터(92)의 게이트에 인가하여, 소정량의 일렉트론을 게이트절연막중에 주입한다.
이어서, 스텝[Ⅰ]로 돌아가서, 다시 소스폴로어회로의 출력전압 Vout을 검출하고, 스텝[Ⅱ]에서 그 출력전압 Vout과 기준치와를 비교한다. 일치하기까지 이 공정을 반복한다.
제19도는 펄스폭변조방식을 이용한 경우이다.
제18도와 마찬가지로 MONOS구조의 MIS소자를 구동용 MIS트랜지스터(92)로 하여 이것과 부하저항(93)으로 소스폴로어회로를 구성한다.
먼저, 스텝[Ⅰ]에서 소스폴로어회로의 출력전압 Vout을 검출한다.
다음에, 스텝[Ⅱ]에서 이 출력전압 Vout을 기준치(원하는 전압치)와 비교하여, 일치 (즉 Vout≤ 기준치의 상태)하면, 원하는 포텐셜에 설정되어 있는 것으로 되어, 조정공정을 정지시킨다.
스텝[Ⅱ]의 비교공정에서 출력전압 Vout과 기준치가 불일치 (즉 Vout> 기준치)하면, 다음의 스텝[Ⅲ]에서 드레인측의 전원단자(96)를 OV로 하고, 게이트에 고전압을 기준치와 출력전압 Vout의 차분에 비례한 시간만큼, 즉 일정한 전압(진폭)으로 펄스폭을 조정한 펄스전압 VG을 인가하여, 소정량의 일렉트론을 게이트절연막중에 주입한다.
그리고, 스텝[Ⅰ]로 돌아가서, 다시 소스폴로어회로의 출력전압 Vout을 검출하고, 스텝[Ⅱ]에서 그 출력전압 Vout과 기준치와를 비교한다. 일치하기까지 이 공정을 반복한다.
이와 같이 하여, MONOS구조의 MIS소자의 포텐셜을 원하는 값에 설정할 수 있다.
인버터회로를 사용한 경우도 그 출력전압을 검출하여 동일한 공정을 반복함으로써, 원하는 포텐셜을 설정할 수 있다.
그리고, 위 예는 인터라인전송방식의 CCD고체촬상소자에 적용하였으나, 프레임인터라인전송방식의 CCD고체촬상소자에도 적용할 수 있는 것은 물론이다.
위 예에서는 바이어스회로를 CCD고체촬상소자의 기판전압의 설정, 리셋게이트바이어스의 설정에 적용하였으나, 기타 증폭형 고체촬상소자에 있어서 그 기판에 인가하는 제어전압의 설정을 상기 바이어스회로에 의하여 행할 수도 있다.
증폭형 고체촬상소자는 광전변환에 의하여 얻어진 홀(신호전하)을 n채널 MOS트랜지스터의 p형 포텐셜웰에 축적하여 두고, 이 p형 포텐셜웰에 있어서의 전위변동(이른바 백게이트의 전위변화)에 의한 채널전류의 변화를 화소신호로서 출력하도록 하고 있다.
제20도는 증폭형 고체촬상소자의 단위화소의 반도체구조를 나타낸다. 이 도면에 있어서, (120)은 p형 기판, (121)은 n형 웰영역, (122)는 광전변환된 홀(신호전하)(123)을 축적하는 p형 웰영역이다. 이 p형 웰영역(122)에 n형의 소스영역(124) 및 드레인영역(125)이 형성되고, 양 영역(124) 및 (125) 사이의 위에 게이트 절연막을 개재하여 게이트전극(126)이 형성된다. 이 단위화소가 복수 매트릭스형으로 배설되고, 도시하지 않지만, 예를 들면 단위화소의 게이트가 수직주사회로로부터의 수직선택선에 접속되고, 소스가 신호선에 접속된다. 신호선의 일단부는 부하 MOS트랜지스터가 접속되고, 신호선의 타단은 화소신호를 샘플홀드하는 샘플홀드회로 및 스위칭용 MOS트랜지스터를 통하여 수평신호선에 접속되고, 각 스위칭용 MOS트랜지스터의 게이트가 수평주사회로에 접속된다. 각 단위화소의 드레인이 전원에 접속되고, 전원과 신호선 사이에 리셋시의 스위칭용 MOS트랜지스터가 접속된다.
단위화소의 p형 웰영역(122)에 축적된 홀은 독출시에 있어서의 채널영역을 억제하고, 이로써 단위화소와 부하 MOS트랜지스터로 구성되는 소스폴로어회로에 있어서의 소스단자의 전위가 변화하고, 이 전위변화가 화소신호로서 샘플홀드회로를 통하여 수평신호선에 출력된다.
이 증폭형 고체촬상소자에서는, 제21도의 포텐셜도의 실선으로 나타낸 바와 같이, 화소의 독출시에, 기판단자 Sub에 기판전압 Vsub(예를 들면 OV)이 인가된다. 리셋시 (또는 전자셔터시)에는, 파선으로 나타낸 바와 같이 예를 들면 게이트에 독출시와 동일한 게이트전압이 인가되는 동시에, 기판단자 Sub에 원하는 기판전압 VsubR(예를 들면 -6V ∼ -10V 정도)이 인가된다. 홀(신호전하)(123)이 기판(120)에 배출된다. 이 리셋시 (또는 전자셔터시)의 기판전압 VsubR의 설정에도 전술한 바이어스회로(91),(102), (105) 또는 (110)를 사용할 수 있다.
또, 본 발명은 복수의 MIS소자로 이루어지는 반도체집적회로의 각 MIS소자간의 임계치전압의 불균일을 보정하는 방법에 적용할 수 있다. 이 예에서는, 각 MIS소자를 실리콘산화막, 실리콘질화막 및 실리콘산화막의 순으로 적층된 3층구조의 게이트절연막을 가지는 이른바 MONOS구조로 구성한다. 그리고, 각 MIS소자의 채널포텐셜을 검출하고, 채널포텐셜을 기준치와 비교한다. 그리고, 소스 및 드레인을 OV로 하고, 게이트에 고전압을 인가하여, 그 채널포텐셜과 기준치와의 어긋남을 보충할 양의 전하를 전술과 같은 전하주입법에 의하여 게이트절연막의 실리콘질화막중에 주입하여 축적한다. 이로써, 각 MIS소자의 임계치전압의 불균일을 보정할 수있다.
본 발명은 MIS소자의 채널포텐셜조정방법에 적용할 수 있다. 이 예에 있어서도, MIS소자를 실리콘산화막, 실리콘질화막 및 실리콘산화막의 순으로 적층된 3층구조의 게이트절연막을 가지는 MONOS구조로 구성한다. 그리고, 이 MIS소자의 채널포텐셜을 기준치와 비교하고, 이 기준치와의 어긋남을 보충할 양의 전하를 상기와 같은 방법으로 MIS소자의 게이트절연막의 실리콘질화막에 주입한다. 이로써, MIS소자의 채널포텐셜을 조정할 수 있다.
본 발명은 다른 실시예로서, 고체촬상장치, 기타 등에 적용되는 CCD구조의 전하전송장치에 적용할 수 있다. 본 예의 전하전송장치는 반도체기판상에 게이트 절연막을 개재하여 전송방향으로 복수의 전송전극을 배열하여 이루어지는 전하전송부와, 이 전하전부로부터 전송된 전하를 축적하는 부유용량, 즉 하나의 도전형의 반도체영역으로 이루어지는, 이른바 플로팅디퓨전영역과, 이 부유용량의 전위를 소정전위에 리셋하는 리셋트랜지스터를 구비하고 있다. 리셋트랜지스터는 소정 전위가 부여되는 하나의 도전형의 반도체영역으로 이루어지는 이른바 리셋드레인영역과 부유용량 사이에 MIS구조의 리셋게이트부를 형성하여 구성된다. 그리고, 이 리셋트랜지스터, 즉 그 리셋게이트부의 게이트전극(제어전극)에 공급하는 바이어스전압을 전술한 바이어스회로(91),(102),(105) 또는 (110)에 의하여 얻도록 한다.
또, 본 발명에 관한 MIS소자는 CCD구조, CCD전송레지스터, MISFET 등을 총칭하여 가리킨다.
예를 들면, CCD전송레지스터의 게이트절연막을 실리콘산화막, 실리콘질화막및 실리콘산화막의 3층 구조로 하고, 그 실리콘질화막에 전하를 축적하여 전송부 아래의 채널포텐셜을 설정할 수도 있다.
전술한 바와 같이, 본 발명의 실시예에 의하면, MIS소자에 있어서의 포텐셜 또는 게이트바이어스의 값을 아날로그적으로 세밀하게 설정할 수 있다. 따라서, 예를 들면 CCD고체촬상소자에 예를 들면 그 CCD고체촬상소자의 특히 리셋게이트부, 기판전압의 무조정화를 도모할 수 있고, 또 리셋펄스의 저진폭화를 도모할 수 있어서 저소비전력화를 도모할 수 있다.
또, 바이어스회로를 사용하는 경우는, 일부 보호소자의 생략도 가능하게 되는 등, 보호소자면에서 유리하게 된다.
또한, 소스폴로어식의 바이어스회로는 CCD고체촬상소자의 리셋게이트부의 DC바이어스 VRG를 얻는 바이어스회로에 적합하고, 인버터식의 바이어스회로는 고체촬상소자의 기판전압을 얻는 바이어스회로에 적합한 것이다.
본 발명에 관한 아날로그 MISFET에 의하면, 임계치전압을 아날로그적으로 세밀하게 설정할 수 있고, 아날로그회로 등에 사용하여 적합하게 한 것이다.
본 발명에 관한 MIS소자에 의하면, 임계치전압 내지 채널포텐셜을 아날로그적으로 세밀하게 설정할 수 있고, MISFET, CCD구조 (고체촬상소자 등을 포함) 등에 적용하여 적합하게 한다. 예를 들면 CCD고체촬상소자에 적용한 경우에는, 리셋게이트부의 포텐셜의 외부무조정화를 할 수 있다.
본 발명에 관한 임계치전압의 보정방법에 의하면, 각 MIS소자에 대하여 임계치전압의 불균일의 차분에 따른 전하량을 게이트절연막에 주입함으로써, 반도체집적회로에 있어서의 각 MIS소자간의 임계치전압의 불균일을 보정할 수 있다.
그리고, 게이트절연막으로서 산화막, 질화막, 산화막의 3층구조로 하고, 보정에 있어서는, MIS소자의 채널포텐셜을 검출하고, 그 검출한 채널포텐셜을 기준치와 비교하고, 그 차분에 따른 전하를 게이트절연막의 질화막에 주입함으로써, MIS소자간의 임계치전압의 불균일을 용이하고 또한 고정밀도로 보정할 수 있다.
본 발명에 관한 MIS소자의 채널포텐셜조정방법에 의하면, MIS소자의 채널포텐셜을 기준치와 비교하고, 그 기준치와의 어긋남을 보충할 양의 전하를 MIS소자의 게이트절연막에 주입함으로써, 아날로그적으로 세밀하게 채널포텐셜의 조정을 행할 수 있다.
본 발명에 관한 바이어스회로에 의하면, 제1의 전위와 제2의 전위와의 사이에 부하 및 MISFET가 직렬접속된 회로구성을 가지고, 그 MISFET로서, 그 게이트절연막에 주입한 전하로 임계치전압이 제어되는 MISFET를 사용함으로써, 출력바이어스를 아날로그적으로 세밀하게 설정할 수 있다.
본 발명에 관한 바이어스회로에 의하면, 그 MISFET의 게이트절연막에의 전하주입에 의한 채널포텐셜조정 후에, 이 MISFET가 엔한스멘트로 되도록 함으로써, 부하의 전류를 작게 했을 때 다이오드특성을 가지는 로크램프회로로 되고, 이 바이어스회로로부터의 바이어스전압을 리셋게이트의 DC바이어스 VRG로 한 경우에, 리셋펄스의 진폭이나 듀티비의 변동이 있어도 리셋게이트의 로레벨의 전압을 일정하게 할 수 있고, 포화신호부족이 생기는 일이 없다.
본 발명에 관한 전하전송장치에 의하면, 그 부유용량의 전위를 리셋하는 리셋트랜지스터의 제어전극에 공급하는 바이어스전압을 상기 바이어스회로에 의하여 발생시킴으로써, 원하는 바이어스전압을 공급할 수 있고, 적정한 리셋동작을 행하게 할 수 있다.
본 발명에 관한 고체촬상장치에 의하면, 화소의 신호를 배출하는 수단에 부여하는 제어전압을 상기 바이어스회로에 의하여 발생시킴으로써, 원하는 제어전압을 부여할 수 있고, 적정한 배출동작을 할 수 있다. 예를 들면 CCD고체촬상소자의 리셋게이트부에의 DC바이어스전압, 기판전압 등의 외부무조정화가 가능하게 되고, 또 리셋펄스의 저진폭화에 의한 저소비전력화가 가능하게 된다. 증폭형 고체촬상소자에 있어서의 기판전압의 설정의 외부무조정화도 가능하게 된다. 또, 상기 바이어스회로를 고체촬상장치의 칩내에 내장함으로써, 보호소자의 일부 삭감이 가능하게 된다.
본 발명에 관한 전하검출장치에 의하면, 신호전하를 축적하는 부유용량의 전위를 리셋하는 리셋용 MISFET에 대하여 그 게이트절연막, 특히 산화막, 질화막, 산화막의 다충구조의 게이트절연막에 전하를 주입함으로써, 게이트아래의 포텐셜을 아날로그적으로 적정한 값으로 설정할 수 있다. 따라서, 고체촬상소자 등의 전하 검출장치에 적용하여 적합하게 한다.

Claims (15)

  1. 반도체층,
    상기 반도체층 위에 배치된 게이트 전극, 그리고
    상기 반도체층과 게이트 전극 사이에 배치된 게이트 절연막
    을 포함하고,
    상기 게이트 절연막에는 MIS 소자의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복되는
    MIS 소자.
  2. 제1항에서,
    상기 MIS 소자가 아날로그 MIS 전계효과형 트랜지스터인 MIS 소자.
  3. 제1항에서,
    상기 게이트 절연막은 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지며, 상기 전하는 상기 질화막에 주입되는 MIS 소자.
  4. MIS 소자의 임계치 전압을 검출하는 단계,
    상기 검출된 임계치 전압을 기준치와 비교하는 단계,
    상기 검출된 임계치 전압과 상기 기준치의 차이를 보정하는 분량의 전하를상기 MIS소자에 형성된 게이트 절연막에 주입하는 단계, 그리고
    상기 검출 단계, 상기 비교 단계, 그리고 상기 주입 단계를 상기 검출된 임계치 전압과 상기 기준치가 일치하기까지 반복하는 단계
    를 포함하는 MIS 소자의 임계치 전압 조정 방법.
  5. 제4항에서,
    상기 전하는 질화막으로 이루어지는 게이트 절연막에 주입되는 MIS소자의 임계치 전압의 조정 방법.
  6. 제4항에서,
    상기 전하는 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지는 게이트 절연막의 질화막에 주입되는 MIS소자의 임계치 전압의 조정 방법.
  7. 제4항에서,
    상기 전하 주입 단계는 상기 MIS 소자의 게이트 전극과 반도체 기판 사이에 전압을 인가하는 단계에 의하여 행해지는 MIS 소자의 임계치 전압의 조정 방법.
  8. 제1의 전위와 제2의 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 포함하고,
    상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복되는
    바이어스 회로.
  9. 전하 전송부,
    상기 전하 전송부에 의하여 전송된 전하를 축적하는 부유(浮遊) 용량,
    상기 부유 용량의 전위를 소정의 전위로 리셋하는 리셋 트랜지스터, 그리고
    상기 리셋 트랜지스터의 제어 전극에 공급하는 바이어스 전압을 발생시키는 바이어스 회로
    를 포함하고,
    상기 바이어스 회로는 제1 전위와 제2 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 가지고, 상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복되는
    전하 전송 장치.
  10. 복수의 화소,
    상기 화소로부터 얻어지는 신호를 출력하는 수단,
    상기 화소 중 불요(不要) 신호를 배출하는 수단, 그리고
    상기 배출 수단의 배출 동작을 제어하는 제어 전압을 발생시키는 바이어스 회로
    를 포함하고,
    상기 바이어스 회로는 제1 전위와 제2 전위 사이에 직렬로 접속된 부하 및 MIS 전계효과형 트랜지스터를 가지고, 상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복되는
    고체 촬상 장치.
  11. 제10항에서,
    상기 화소는 제1 도전형의 반도체 영역으로 이루어지는 신호 전하 축적부를 가지고, 상기 불요 신호 배출 수단은 상기 신호 전하 축적부에 인접하여 형성된 제2 도전형의 반도체 영역으로 이루어지는 게이트부와 이 게이트부에 인접하여 형성된 제1 도전형의 반도체 영역으로 이루어지는 드레인부를 포함하는 고체 촬상 장치.
  12. 제11항에서,
    상기 제어 전압이 상기 드레인부에 공급되는 고체 촬상 장치.
  13. 신호 전하를 축적하는 부유 용량,
    상기 부유 용량에 축적된 전하를 검출하는 검출 회로,
    상기 부유 용량의 전위를 소정의 전위로 리셋하는 MIS 전계효과형 트랜지스터
    를 포함하고,
    상기 MIS 전계효과형 트랜지스터의 게이트 절연막에는 상기 MIS 전계효과형 트랜지스터의 임계치 전압과 기준치가 일치하기까지 전하의 주입이 반복되는
    전하 검출 장치.
  14. 제13항에서,
    상기 게이트 절연막이 산화막, 질화막 및 산화막이 이 순서대로 적층된 다층 구조를 가지는 전하 검출 장치.
  15. 복수의 MIS 소자, 그리고
    상기 복수의 MIS 소자에 형성되고, 상기 복수의 MIS 소자 사이의 불균일을 보정하는 분량의 전하가 주입되는 절연막
    을 포함하는 반도체 집적 회로.
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