JP4739706B2 - 固体撮像素子及びその製造方法 - Google Patents

Description

本発明は、固体撮像素子及びその製造方法に関し、特に電荷排出用ドレインに隣接するゲート上方の絶縁膜中に窒化膜を含む固体撮像素子及びその製造方法に関する。

図７（Ａ）は、固体撮像素子を組み込んだ固体撮像装置の主要部を示すブロック図であり、図７（Ｂ）及び（Ｃ）は、固体撮像素子の構成を示す概略的な平面図である。また、図７（Ｄ）は、固体撮像素子の画素配列部の一部の概略を示す断面図である。

図７（Ａ）を参照する。固体撮像装置は、画素ごとに入射した光量に応じて信号電荷を発生し、発生した信号電荷に基づく画像信号を供給する固体撮像素子５１、固体撮像素子５１を駆動するための駆動信号（転送電圧等）を発生し、固体撮像素子５１に供給する駆動信号発生装置５２、固体撮像素子５１の出力信号を相関二重サンプリングした上で、外部より設定されたゲインで増幅した後に、アナログ−デジタル変換し、デジタル出力するアナログ前段処理装置（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ、ＡＦＥ）５３、アナログ前段処理装置５３から供給される画像信号の認識処理、データ圧縮、ネットワークコントロール等の処理を行って画像データを出力するデジタル信号処理装置（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ、ＤＳＰ）５４、及び固体撮像素子５１、駆動信号発生装置５２、アナログ前段処理装置５３にタイミング信号を発し、それらの動作を制御するタイミングジェネレータ（Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ、ＴＧ）５５を含んで構成される。

駆動信号発生装置５２は、たとえば垂直ＣＣＤ駆動信号を発生するＶドライバを含む。駆動信号発生装置５２から固体撮像素子５１に供給される信号は、水平ＣＣＤ駆動信号、垂直ＣＣＤ駆動信号、出力アンプ駆動信号及び基板バイアス信号である。

図７（Ｂ）を参照する。固体撮像素子は、たとえば行列状に配置された複数の感光部６２、感光部６２の各列に近接して形成された複数の垂直ＣＣＤ部６４、複数の垂直ＣＣＤ部６４にＶドレイン部６８を介して電気的に結合された水平ＣＣＤ部６６、及び水平ＣＣＤ部６６の端部に設けられ、水平ＣＣＤ部６６からの出力電荷信号を増幅する増幅回路部６７を含んで構成される。なお、画素配列部６１は感光部６２及び垂直ＣＣＤ部６４を含んで構成される。

感光部６２は、感光素子、たとえば光電変換素子（フォトダイオード）及び読み出しゲートを含んで構成される。光電変換素子は、入射した光量に応じて信号電荷を発生、蓄積する。蓄積された信号電荷の垂直ＣＣＤ部６４（垂直転送チャネル）への読み出しは、読み出しゲートに印加される電圧により制御される。垂直ＣＣＤ部６４に読み出された信号電荷は、垂直ＣＣＤ部６４内（垂直転送チャネル）を、全体として水平ＣＣＤ部６６に向かう方向（垂直方向、列方向）に転送される。

垂直ＣＣＤ部６４の末端からＶドレイン部（Ｖ（Ｖｅｒｔｉｃａｌ）ＣＣＤ用ドレイン部）６８を介して転送された信号電荷は、水平ＣＣＤ部６６内（水平転送チャネル）を水平方向（行方向とも称する。）に転送され、増幅回路部６７で増幅されて外部に取り出される。Ｖドレイン部６８は、ドレイン９５を含んで構成される。Ｖドレイン部６８については後に詳述する。

なお、感光部６２の配列は、図７（Ｂ）に示したような行方向及び列方向にそれぞれ一定ピッチで正方行列的に配列される場合の他、行方向及び列方向に１つおきにたとえば１／２ピッチずつ位置をずらして配列されるハニカム配列がある。

図７（Ｃ）は、ハニカム配列された固体撮像素子の概略的な平面図である。ハニカム配列とは、第１の正方行列的に配列された感光部６２と、その格子間位置に第２の正方行列的に配列された感光部６２とからなる感光部６２の配列のことをいう。垂直ＣＣＤ部６４（垂直転送チャネル）は感光部６２の間を蛇行するように形成される。なお、ハニカム配列とはいっても、この構成における感光部６２は多くの場合、八角形状である。

図７（Ｄ）を参照する。たとえばｎ型のシリコン基板である半導体基板８１に形成されたｐ型のウエル層８２に、ｎ型の不純物添加領域で構成される電荷蓄積領域７１とその上方のｐ+型の埋め込み領域７１ａ、及びそれらに近接するｎ型領域の垂直転送チャネル７３が形成されている。ｎ型の電荷蓄積領域７１とその下のｐ型領域で光電変換素子が形成される。光電変換素子は入射した光量に応じて信号電荷を生成する。生成された信号電荷は、電荷蓄積領域７１に蓄積される。電荷蓄積領域７１と垂直転送チャネル７３との間に画定されるのが読み出しゲート７２である。垂直転送チャネル７３上方には絶縁膜７４を介して、垂直転送電極７５が形成されている。隣り合う電荷蓄積領域７１間にはｐ型のチャネルストップ領域７６が形成されている。

チャネルストップ領域７６は、電荷蓄積領域７１、垂直転送チャネル７３等の電気的な分離を行うための領域である。絶縁膜７４は、半導体基板８１表面上に、たとえば熱酸化により形成された酸化シリコン膜を含む。垂直転送電極７５は、たとえばポリシリコンで形成される第１層垂直転送電極及び第２層垂直転送電極を含む。これらはアモルファスシリコンで形成することも可能である。垂直転送電極７５に印加される電圧（駆動信号）によって、信号電荷は垂直転送チャネル７３内を転送される。また、読み出しゲート７２上方の垂直転送電極７５は印加電圧（駆動信号）により、電荷蓄積領域７１に蓄積された信号電荷を、読み出しゲート７２から垂直転送チャネル７３に読み出す役割も果たす。垂直転送電極７５上には、たとえばポリシリコンの熱酸化により得られる絶縁性のシリコン酸化膜７７が形成されている。垂直転送チャネル７３、及びその上方の絶縁膜７４、垂直転送電極７５を含んで、垂直ＣＣＤ部６４は構成される。

垂直転送電極７５上方には、絶縁性の酸化シリコン膜７７を介して、たとえばタングステンにより遮光膜７９が形成されている。遮光膜７９には、電荷蓄積領域７１の上方に開口部７９ａが形成されている。遮光膜７９上には、窒化シリコン膜７８が形成されている。なお、窒化シリコン膜７８は必ずしも必要ではない。

遮光膜７９は、上述のように各電荷蓄積領域７１上方に開口部７９ａを有し、画素配列部６１に入射する光が光電変換素子以外の領域に入射するのを防止する。

遮光膜７９上方には、たとえばＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）でつくられた平坦化層８３ａが形成され、その平坦な表面上に、たとえば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色のカラーフィルタ層８４が形成される。その上を平坦化するために、更に平坦化層８３ｂが形成される。平坦な表面を有する平坦化層８３ｂ上には、たとえばマイクロレンズ用のフォトレジストパタンを溶融、固化してマイクロレンズ８５が形成される。マイクロレンズ８５は、各電荷蓄積領域７１の上方に、たとえば微小な半球状の凸レンズが配列されたものである。マイクロレンズ８５は入射光を光電変換素子に集光する。１つのマイクロレンズ８５で集束される光は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかの色のカラーフィルタ層８４を通して１つの光電変換素子に入射する。したがって、複数の光電変換素子は、それぞれ上方に形成された赤（Ｒ）のカラーフィルタ層８４を透過した光が入射する光電変換素子、緑（Ｇ）のカラーフィルタ層８４を透過した光が入射する光電変換素子、青（Ｂ）のカラーフィルタ層８４を透過した光が入射する光電変換素子の３種類の光電変換素子を含む。

図８（Ａ）及び（Ｂ）は、固体撮像素子の製造方法を説明するための概略的な断面図である。

図８（Ａ）を参照する。たとえばｎ型のシリコン基板である半導体基板８１を準備し、その表面からｐ型の不純物、たとえばホウ素をイオン注入し、ｐ型のウエル層８２を形成する。

ウエル層８２の表面近傍にｎ型不純物、たとえばリンまたはヒ素をイオン注入し、垂直転送チャネル７３を形成する。またｐ型不純物、たとえばホウ素をイオン注入し、チャネルストップ領域７６を形成する。半導体基板８１上に、熱酸化による酸化シリコン膜、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、化学気相成長法）による窒化シリコン膜、熱酸化による酸化シリコン膜を形成してＯＮＯ膜とし、絶縁膜７４を形成する。なお、絶縁膜７４中の窒化シリコン膜は、酸素遮蔽膜としての機能を担う。

垂直転送チャネル７３上方を覆うように、たとえばポリシリコンで垂直転送電極７５を形成する。垂直転送電極７５は、たとえば第１層と第２層の転送電極を含んで構成され、垂直転送チャネル７３のポテンシャルを制御することによって、光電変換素子で生成された信号電荷を垂直方向に転送する。垂直転送電極７５は、絶縁膜７４上にたとえばＣＶＤでポリシリコンを堆積し、フォトリソグラフィとエッチングでポリシリコンをパタニングすることによって作製される。

垂直転送電極７５をマスクとして、または垂直転送電極７５や絶縁膜７４上に、レジストを塗布した後、露光、現像を行って、レジストを所定位置にのみ残し、そのレジストをマスクとして、ｎ型不純物、たとえばリンまたはヒ素をイオン注入して電荷蓄積領域７１を形成する。また、ｐ型不純物、たとえばホウ素をイオン注入して、電荷蓄積領域７１を埋め込む埋め込み領域７１ａを形成する。なお、電荷蓄積領域７１と垂直転送チャネル７３の間に画定されるｐ型領域が読み出しゲート７２である。垂直転送電極７５を熱酸化して、その表面上に酸化シリコン膜７７を形成する。なお、光電変換素子（電荷蓄積領域７１）は、正方行列状に形成してもよいし、ハニカム配列に形成してもよい。

また、図８（Ａ）の断面図には現れていないが、半導体基板８１に、水平ＣＣＤ部６６、Ｖドレイン部６８を、上記の工程と重複する工程によって形成する。Ｖドレインについては後に詳述するが、たとえば画素配列部において第１層垂直転送電極を形成する工程と同一の工程で、Ｖドレインにおいても第１層垂直転送電極を形成する。また、画素配列部において第２層垂直転送電極を形成する工程と同一の工程で、Ｖドレインのゲート制御用電極を、第１層垂直転送電極上方に形成する。更に、増幅回路部６７等を形成する。

図８（Ｂ）を参照する。酸化シリコン膜７７の上方にたとえばタングステンで遮光膜７９を形成する。遮光膜７９上にレジストを塗布し、露光、現像を行って、所定の位置にのみレジストを残し、レジストをマスクとしたエッチングにより、電荷蓄積領域７１の上方に開口部７９ａを形成する。

遮光膜７９の上方を含む領域に、窒化シリコン膜７８を形成した後、たとえばＣＶＤによりＢＰＳＧで平坦化層８３ａを形成する。たとえば堆積したＢＰＳＧ膜を８５０℃でリフロすることで平坦化層８３ａの平坦化された表面を得る。なお、平坦化には、リフロ以外の、たとえば化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ，ＣＭＰ）を用いることもできる。また、ＢＰＳＧの他、不純物を添加して融点を下げた他の酸化シリコンを用いることも可能である。

平坦化層８３ａの平坦な表面に、たとえば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３原色のカラーフィルタ層８４を形成する。カラーフィルタ層８４は、たとえばフォトレジスト液に粒状の色素が混じった液（顔料分散レジスト）を平坦化層８３ａの表面上に塗布し、露光、現像によりパタン形成し、たとえば硬化温度２２０℃で熱硬化させることにより形成する。赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のフィルタ層を順に形成する。

カラーフィルタ層８４上に、平坦化層８３ｂを形成する。カラーフィルタ層８４は、表面に凹凸を有するためである。平坦化層８３ｂは、たとえば透明なレジストと同様の組成をもつ材料を塗布し、２２０℃の硬化温度で熱硬化させることによって形成する。続いて、平坦化層８３ｂ上にマイクロレンズ８５を形成する。

図９（Ａ）及び（Ｂ）は、それぞれＶドレイン部６８を説明するための概略的な平面図及び断面図である。

図９（Ａ）を参照する。前述のように、Ｖドレイン部６８は、画素配列部６１に隣接して信号電荷の垂直転送方向側（画素配列部６１と水平ＣＣＤ部との間）に形成、配置される。

Ｖドレイン部６８は、受光部６２で過剰に生成した電荷、受光部６２もしくは垂直転送チャネル７３等に残留した電荷、または非受光部で生成された不要の電荷を排出する高速掃き出し機能を有する構造であるＶドレイン（Ｖ（Ｖｅｒｔｉｃａｌ）ＣＣＤ用ドレイン）６８ａを含んで構成される。Ｖドレイン６８ａは、たとえば受光部６２の各列に１つ配置されるｎ型の不純物添加領域であるドレイン９５を含んで構成される。ドレイン９５は、画素配列部６１から続く垂直転送チャネル７３に近接して形成される。また、Ｖドレイン６８ａにおいては、第１層垂直転送電極７５ｂ上方を含む領域に、ゲート制御用電極９９が形成される。

図９（Ｂ）を参照する。図９（Ｂ）は、図９（Ａ）の９Ｂ−９Ｂ線に沿った断面図である。不要電荷は、ｐ型のゲート９４を介して、垂直転送チャネル７３からドレイン９５に移動される。ゲート９４は、垂直転送チャネル７３とドレイン９５との間に画定されたバリア領域である。ゲート制御用電極９９は、印加される電圧（掃き出し電圧）によって、ゲート９４のポテンシャルを制御する。不要電荷はドレイン９５に排出される（掃き出される）。ドレイン９５に掃き出された（移動された）不要電荷は、メタル配線９６を介してＶドレイン６８ａの外部に排出される。メタル配線９６は、ドレイン９５内のコンタクト部１００に電気的に接続されている。

なお、図面の明瞭化のため、ゲート制御用電極９９とメタル配線９６の間の構成は省略してある。この部分には、図７（Ｄ）に示した構成と同様に、ゲート制御用電極９９上のシリコン酸化膜７７、その上方の開口部７９ａを備える遮光膜７９、更にその上方の窒化シリコン膜７８、及び平坦化層８３ａが含まれる。

また、各部に印加される電圧は概ね以下の通りである。ドレイン９５、メタル配線９６及びゲート制御用電極９９には１５Ｖ程度の電源電圧が印加される。また、第１層垂直転送電極７５ｂには、信号電荷転送のために０〜−１０Ｖ程度のパルス電圧が印加される。

Ｖドレイン６８ａを備える固体撮像素子は、たとえば連写等、電荷の高速駆動を必要とする動作を容易に行うことができる。

Ｖドレイン６８ａの絶縁膜７４は、画素配列部６１における絶縁膜７４と同工程で形成される。このためＶドレイン６８ａの絶縁膜（半導体基板８１表面、第１層垂直転送電極７５ｂ下に形成される絶縁膜）にも、画素配列部６１と同じく、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、及び酸化シリコン膜（トップ酸化膜）７４ｃのＯＮＯ構造が採用されている。

ところが、掃き出し電圧による高電界で加速され、一部がホットエレクトロンとなった不要電荷は、窒化シリコン膜７４ｂと酸化シリコン膜７４ａとの界面にトラップされ、掃き出し電圧の変動（経時変化）を引き起こすことがある。このため、固体撮像素子を長時間使用した場合、掃き出し性能、ひいては固体撮像素子の性能、品質が低下するという問題が生じることがあった。

図１０（Ａ）〜（Ｃ）は、Ｖドレイン６８ａの製造方法を説明するための概略的な断面図である。

図１０（Ａ）を参照する。図８（Ａ）を参照して説明した画素配列部６１におけるイオン注入と同一のイオン注入によって、ｐ型のウエル層８２、及びｎ型の垂直転送チャネル７３を形成する。また、たとえばリンまたはヒ素がイオン注入されたｎ型不純物領域であるドレイン９５を形成する。垂直転送チャネル７３とドレイン９５との間のｐ型領域がゲート９４となる。画素配列部６１における絶縁膜７４の形成工程と同一工程によって、Ｖドレイン６８ａにも、垂直転送チャネル７３、ゲート９４、及びドレイン９５の上方を含む領域に、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、酸化シリコン膜（トップ酸化膜）７４ｃを形成してＯＮＯ膜とする。

ＯＮＯ膜上に、高濃度にリンがドープされた多結晶シリコン膜を堆積し、フォトリソグラフィで形成したレジストパタンをマスクとして、異方性の反応性イオンエッチングにより、この多結晶シリコン膜をパタニングして、第１層垂直転送電極７５ｂを形成する。

図１０（Ｂ）を参照する。レジスト除去後、次工程で形成するゲート制御用電極との絶縁性を確保するために、第１層垂直転送電極７５ｂ表面を熱酸化し、絶縁膜８０を形成する。

図１０（Ｃ）を参照する。更に、高濃度にリンがドープされた多結晶シリコン膜を堆積し、フォトリソグラフィと異方性の反応性イオンエッチングでパタニングして、ゲート制御用電極９９を、第１層垂直転送電極７５ｂ上方に形成する。Ｖドレインにおける第１層垂直転送電極７５ｂ、及びその表面上の絶縁膜８０は画素配列部６１におけるそれらと同一工程、ゲート制御用電極９９は、画素配列部６１における第２層垂直転送電極７５ｃと同一工程で形成される。なお、Ｖドレイン６８ａにおいて、ゲート制御用電極９９は、ゲート９４上方を含む領域に形成される。

図示は省略してあるが、前述のように、ゲート制御用電極９９上にシリコン酸化膜７７を形成する。その上方にたとえばタングステンで遮光膜を形成し、パタニングしたレジストをマスクとして開口部を形成する。更にその上方に、窒化シリコン膜、及び平坦化層を形成する。

たとえばパタニングしたレジストをマスクとして、反応性イオンエッチングにより、平坦化層からドレイン９５に至るコンタクトホールを形成する。コンタクトホールを通してドレイン９５に、更に、ｎ型不純物、たとえばヒ素をイオン注入し、ドレイン９５内に高濃度ｎ型不純物層であるコンタクト部１００を形成する。メタル配線９６をコンタクトホールを通して、ドレイン９５内のコンタクト部１００に電気的に接続するように形成する。

ホットエレクトロンによる電圧の経時変化の発生を抑え、安定で、信頼性の高い薄型の高耐圧固体撮像素子の提供を目的とする発明の開示がなされている。（たとえば特許文献１参照。）
特許文献１記載の発明に係る固体撮像素子は、半導体基板に形成された光電変換素子と、それに近接した垂直転送チャネル上方の絶縁膜が、酸化シリコン膜と窒化シリコン膜の積層構造で構成され、少なくとも絶縁膜の光電変換素子上方側端部が、窒化シリコン膜を含まないことを特徴とする。

特開２００３−３３２５５６号公報

本発明の目的は、高品質の固体撮像素子及びその製造方法を提供することである。

本発明の一観点によれば、半導体基板内に行列状に配置され、入射光を光電変換した信号電荷を蓄積する第１導電型の電荷蓄積領域と、前記電荷蓄積領域の各列に近接して形成され、前記電荷蓄積領域に蓄積された信号電荷が全体として列方向に転送される前記第１導電型の複数の垂直転送チャネルと、前記垂直転送チャネルの上方を含む領域に形成され、前記垂直転送チャネルのポテンシャルを制御することによって、前記電荷蓄積領域に蓄積された信号電荷を前記列方向に転送する垂直転送電極と、前記電荷蓄積領域が行列状に配置された領域の前記列方向側に、前記垂直転送チャネルに近接して形成され、信号電荷を排出することのできる前記第１導電型のドレインと、前記ドレインと前記垂直転送チャネルとの間に形成されたバリア領域であるゲートと、前記ドレイン、前記ゲート、及び前記垂直転送チャネル上方に形成され、酸化シリコン膜と、前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出して形成された窒化シリコン膜とを含む絶縁膜と、前記絶縁膜上方に形成され、前記ゲートのポテンシャルを制御することによって、前記垂直転送チャネルを転送された信号電荷を前記ドレインに排出するゲート制御用電極と、前記ドレインの形成されている領域の前記列方向側に形成され、前記垂直転送チャネルから転送される信号電荷を行方向に転送する水平ＣＣＤ部とを有する固体撮像素子が提供される。

この固体撮像素子は、電荷を排出する（掃き出す）ために必要な電圧の経時変化、長時間使用による特性の劣化を抑えることのできる高品質の固体撮像素子である。

また、本発明の他の観点によれば、（ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向（あるいは、列方向とも称する。）に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、（ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、（ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、（ｄ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、（ｅ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記窒化シリコン膜のエッチングに際しては、前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出すように、エッチングする工程と、（ｆ）前記絶縁膜上、及び、前記工程（ｅ）で露出した前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、（ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程とを有する固体撮像素子の製造方法が提供される。

更に、本発明の他の観点によれば、（ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、（ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、（ｃ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングをする工程と、（ｄ）前記第１の部分の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、（ｅ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、（ｆ）前記絶縁膜上、及び、前記工程（ｃ）で露出した、前記第１の部分と前記第２の部分との間の前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、（ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程とを有する固体撮像素子の製造方法が提供される。

また、本発明の他の観点によれば、（ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、（ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、（ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、（ｄ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングする工程と、（ｅ）前記第１層垂直転送電極表面に絶縁膜を形成するとともに前記第１の部分と前記第２の部分の間の前記第１の酸化シリコン膜を酸化し、該第１の酸化シリコン膜を厚くする工程と、（ｆ）前記絶縁膜上、及び、前記第１の部分と前記第２の部分との間の厚くなった前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、（ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程とを有する固体撮像素子の製造方法が提供される。

更に、本発明の他の観点によれば、（ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、（ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、（ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、（ｄ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、（ｅ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングする工程と、（ｆ）前記絶縁膜上、及び、前記第１の部分と前記第２の部分との間の前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、（ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程とを有する固体撮像素子の製造方法が提供される。

これらの固体撮像素子の製造方法によれば、電荷掃き出し電圧の経時変化、長時間使用による特性の劣化を抑えることのできる高品質の固体撮像素子を製造することができる。

本発明によれば、高品質の固体撮像素子及びその製造方法を提供することができる。

図１（Ａ）〜（Ｄ）は、第１の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。

図１（Ａ）を参照する。図１（Ａ）は図１０（Ａ）と同図であり、図１０（Ａ）を参照して説明した工程と同様の工程によって、半導体基板８１にウエル層８２、垂直転送チャネル７３、ドレイン９５、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、酸化シリコン膜（トップ酸化膜）７４ｃ、及び、垂直転送チャネル７３上方の酸化シリコン膜（トップ酸化膜）７４ｃ上に、第１層垂直転送電極７５ｂを形成する。垂直転送チャネル７３とドレイン９５との間にｐ型領域であるゲート９４が画定される。

ここで垂直転送チャネル７３及びドレイン９５を形成するにあたっては、たとえばリンまたはヒ素をドーズ量５×１０^１２／ｃｍ^２、加速エネルギ１００ｋｅＶでイオン注入する。

また、たとえば酸化シリコン膜（ボトム酸化膜）７４ａの厚さを２５ｎｍ、窒化シリコン膜７４ｂの厚さを５０ｎｍ、酸化シリコン膜（トップ酸化膜）７４ｃの厚さを５ｎｍに形成する。

更に、第１層垂直転送電極７５ｂを形成するに際しては、高濃度にリンがドープされた多結晶シリコン膜を厚さ０．３μｍに堆積する。

図１（Ｂ）を参照する。図１（Ｂ）は図１０（Ｂ）と同図であり、図１０（Ｂ）を参照して説明した工程と同様の工程によって、第１層垂直転送電極７５ｂ上に絶縁膜８０を厚さ１００ｎｍに形成する。

図１（Ｃ）を参照する。絶縁膜８０の形成された第１層垂直転送電極７５ｂをマスクとして、酸化シリコン膜（トップ酸化膜）７４ｃをフッ酸系の薬液で除去する。下地の窒化シリコン膜７４ｂへのダメージの少ないケミカルドライエッチング（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ，ＣＤＥ）で除去してもよい。

その後、やはり第１層垂直転送電極７５ｂをマスクとした等方性エッチング、たとえば等方性のケミカルドライエッチングにより、窒化シリコン膜７４ｂをエッチングする。熱燐酸によるウェットエッチングを用いることもできる。このとき、窒化シリコン膜７４ｂが、垂直転送チャネル７３の上方を覆い、ドレイン９５近傍を除くゲート９４の上方に張り出すようにエッチングを行う。等方性のエッチングであるため、窒化シリコン膜７４ｂの端部は、第１層垂直転送電極７５ｂ側壁上の絶縁膜８０の表面よりも、内側（第１層垂直転送電極７５ｂ側）に引き込んだ位置に形成される。

図１（Ｄ）を参照する。図１（Ｄ）は、図１０（Ｃ）に対応する図であり、図１０（Ｃ）を参照して説明した工程と同様の工程により、ゲート制御用電極９９及びメタル配線９６を形成する。ゲート制御用電極９９は、絶縁膜８０、及び、窒化シリコン膜７４ｂのエッチングにより露出した酸化シリコン膜７４ａ上を含む領域に形成される。

ここでドレイン９５内にコンタクト部１００を形成するにあたっては、たとえばヒ素をドーズ量１×１０^１５／ｃｍ^２、加速エネルギ１００ｋｅＶでイオン注入する。

また、ゲート制御用電極９９は、高濃度にリンがドープされた多結晶シリコン膜を厚さ０．３μｍに堆積して形成する。

なお、コンタクト部１００は、図１（Ａ）を参照して説明した工程中、ドレイン９５の形成後、パタニングしたレジストをマスクとして、たとえばヒ素をドーズ量１×１０^１５／ｃｍ^２、加速エネルギ１００ｋｅＶでイオン注入することにより形成してもよい。

このようにして固体撮像素子のＶドレイン６８ａを製造する。固体撮像素子のその他の部分は、たとえば図８（Ａ）及び（Ｂ）を参照して行った説明と同様にして製造することができる。

このような工程を含んで製造される固体撮像素子は、Ｖドレインにおいて、ドレイン、ゲート、及び垂直転送チャネル上方の絶縁膜が、酸化シリコン膜と窒化シリコン膜を含んで構成される。また、当該絶縁膜中の窒化シリコン膜は、垂直転送チャネルの上方を覆い、ドレイン近傍を除くゲートの上方に張り出すように形成される。

窒化シリコン膜がドレイン近傍にないため、窒化シリコン膜と酸化シリコン膜（ボトム酸化膜）との界面にトラップされるホットエレクトロンを減少させ、電荷の掃き出し電圧の経時変化、固体撮像素子の長時間使用による特性の劣化を抑えることが可能となり、高品質の固体撮像素子を製造することができる。

図２（Ａ）及び（Ｂ）は、第２の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。

第２の実施例による製造方法は、第１の実施例によるそれと比較した場合、窒化シリコン膜７４ｂのエッチングにおいてのみ相違する。その他はすべて第１の実施例による製造方法と同じである。

図２（Ａ）を参照する。図２（Ａ）は、図１（Ｃ）に対応する図である。

第１の実施例による製造方法においては、絶縁膜８０の形成された第１層垂直転送電極７５ｂをマスクとして、酸化シリコン膜（トップ酸化膜）７４ｃをフッ酸系の薬液で除去した後、等方性エッチングにより、窒化シリコン膜７４ｂをエッチングした。このため、窒化シリコン膜７４ｂの端部は、第１層垂直転送電極７５ｂ側壁上の絶縁膜８０の表面よりも、内側（第１層垂直転送電極７５ｂ側）に引き込んだ位置に形成された。

第２の実施例による製造方法においては、表面に絶縁膜８０の形成された第１層垂直転送電極７５ｂをマスクとした酸化シリコン膜７４ｃの除去の後、異方性エッチング、たとえば異方性の反応性イオンエッチング（ＲＩＥ）により、窒化シリコン膜７４ｂをエッチングする。異方性のエッチングであるため、窒化シリコン膜７４ｂの端部は、第１層垂直転送電極７５ｂ側壁上の絶縁膜８０の表面とほぼ揃うことになる。

図２（Ｂ）を参照する。図２（Ｂ）は、図１（Ｄ）に対応する図である。第１の実施例による製造方法と同様にして、ゲート制御用電極９９及びメタル９５を形成する。異方性のエッチングにより窒化シリコン膜７４ｂをエッチングすることにより、サイドエッチングを生じさせず、第１層垂直転送電極７５ｂとゲート制御用電極９９との間の耐圧の減少を防止することができる。

図３（Ａ）〜（Ｄ）は、第３の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。

第１及び第２の実施例においては、第１層垂直転送電極７５ｂ、及び絶縁膜８０を形成した後、窒化シリコン膜７４ｂをエッチングしたが、第３の実施例においては、窒化シリコン膜７４ｂのエッチングの後、第１層垂直転送電極７５ｂを形成する点において、またエッチング後、窒化シリコン膜７４ｂを残す位置等において相違する。

なお、後述の第４及び第５の実施例とは、どの段階で窒化シリコン膜７４ｂのエッチングを行うかという点、及びそれに付随して生じる点において相違する。

図３（Ａ）を参照する。図１（Ａ）を参照して説明した工程と同様の工程によって、半導体基板８１にウエル層８２、垂直転送チャネル７３、ドレイン９５、酸化シリコン膜（ボトム酸化膜）、窒化シリコン膜、酸化シリコン膜（トップ酸化膜）を形成する。

続いて、酸化シリコン膜（トップ酸化膜）上に、レジストを形成、パタニングしてマスクとし、フッ酸系の薬液を用いることによって酸化シリコン膜（トップ酸化膜）を除去する。次に、異方性の反応性イオンエッチング（ＲＩＥ）で窒化シリコン膜をエッチングする。

エッチングは、酸化シリコン膜（トップ酸化膜）７４ｃ及び窒化シリコン膜７４ｂが、垂直転送チャネル７３上方を覆い、ドレイン９５近傍を除くゲート９４上方に張り出して残るように行う。また、ドレイン９５上方にも残るように行う。ただしこの場合、ドレイン９５のゲート９４側の端部上方においては残らないようにエッチングする。このようにして、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、及び酸化シリコン膜（トップ酸化膜）７４ｃを含んで構成される絶縁膜７４を形成する。

図３（Ｂ）を参照する。垂直転送チャネル７３上を覆い、ドレイン９５近傍を除くゲート９４上方に張り出す窒化シリコン膜７４ｂ上の酸化シリコン膜（トップ酸化膜）７４ｃ上に、第１及び第２の実施例と同様にして、第１層垂直転送電極７５ｂを形成する。

図３（Ｃ）を参照する。第１層垂直転送電極７５ｂの表面を熱酸化して、絶縁膜８０を形成する。

図３（Ｄ）を参照する。第１及び第２の実施例と同様にして、ゲート制御用電極９９を、絶縁膜８０表面上、及び絶縁膜７４のうち窒化シリコン膜７４ｂが形成されている部分（垂直転送チャネル７３上方の部分とドレイン９５上方の部分）間の酸化シリコン膜（ボトム酸化膜）７４ａ上を含む領域に形成する。層間絶縁膜形成後、メタル配線９６を形成する。

図４（Ａ）〜（Ｃ）は、第４の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。

第４の実施例による製造方法は、第３の実施例によるそれとは異なって、第１層垂直転送電極を形成した後に、窒化シリコン膜をエッチングする点が特徴的である。

図４（Ａ）を参照する。図４（Ａ）は図１（Ａ）と同図であり、図１（Ａ）を参照して説明した工程と同じ工程によって、半導体基板８１にウエル層８２、垂直転送チャネル７３、ドレイン９５、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、酸化シリコン膜（トップ酸化膜）７４ｃ、及び第１層垂直転送電極７５ｂを形成する。

図４（Ｂ）を参照する。第１層垂直転送電極７５ｂをマスクとして、フッ酸系の薬液で酸化シリコン膜（トップ酸化膜）７４ａをエッチングする。続いて露出した窒化シリコン膜７４ｂ上に、レジストを形成、パタニングしてマスクとし、異方性の反応性イオンエッチング（ＲＩＥ）で窒化シリコン膜７４ｂをエッチングする。

エッチングは、窒化シリコン膜７４ｂの残る位置が、図３を参照して説明した第３の実施例の場合と同じであるように行う。

続いて、第１層垂直転送電極７５ｂの表面を熱酸化して、絶縁膜８０を形成する。

また、第１層垂直転送電極７５ｂの熱酸化（絶縁膜８０の形成）に伴って、窒化シリコン膜７４ｂが形成されている部分（垂直転送チャネル７３上方の部分とドレイン９５上方の部分）間の酸化シリコン膜（ボトム酸化膜）７４ａも酸化され、酸化シリコン膜（ボトム酸化膜）７４ａが厚くなる。こうして、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、及び酸化シリコン膜（トップ酸化膜）７４ｃを含む絶縁膜７４を形成する。

図４（Ｃ）を参照する。第１乃至第３の実施例と同様にして、ゲート制御用電極９９を、絶縁膜８０表面上、及び絶縁膜７４のうち窒化シリコン膜７４ｂが形成されている部分（垂直転送チャネル７３上方の部分とドレイン９５上方の部分）間の、厚くなった酸化シリコン膜（ボトム酸化膜）７４ａ上を含む領域に形成する。また、メタル配線９６を形成する。

図５（Ａ）〜（Ｄ）は、第５の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。

第５の実施例による製造方法は、第３または第４の実施例によるそれとは異なって、第１層垂直転送電極、及びその表面の絶縁膜を形成した後に、窒化シリコン膜をエッチングする点が特徴的である。

図５（Ａ）を参照する。図５（Ａ）は図１（Ａ）と同図であり、図１（Ａ）を参照して説明した工程と同じ工程によって、半導体基板８１にウエル層８２、垂直転送チャネル７３、ドレイン９５、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、酸化シリコン膜（トップ酸化膜）７４ｃ、及び第１層垂直転送電極７５ｂを形成する。

図５（Ｂ）を参照する。第１層垂直転送電極７５ｂの表面上に熱酸化による絶縁膜８０を形成する。

図５（Ｃ）を参照する。酸化シリコン膜（トップ酸化膜）７４ｃ上に、レジストを形成、パタニングしてマスクとし、フッ酸系の薬液を用いることによって酸化シリコン膜（トップ酸化膜）７４ｃを除去する。次に、異方性の反応性イオンエッチング（ＲＩＥ）で窒化シリコン膜７４ｂをエッチングする。こうして、酸化シリコン膜（ボトム酸化膜）７４ａ、窒化シリコン膜７４ｂ、及び酸化シリコン膜（トップ酸化膜）７４ｃを含んで構成される絶縁膜７４を形成する。

エッチングは、第３の実施例と同様の範囲に、酸化シリコン膜（トップ酸化膜）７４ｃ及び窒化シリコン膜７４ｂが残るように行う。

図５（Ｄ）を参照する。第１乃至第４の実施例と同様にして、ゲート制御用電極９９を、絶縁膜８０表面上、及び絶縁膜７４のうち窒化シリコン膜７４ｂが形成されている部分（垂直転送チャネル７３上方の部分とドレイン９５上方の部分）間の酸化シリコン膜（ボトム酸化膜）７４ａ上を含む領域に形成する。また、メタル配線９６を形成する。

第２乃至第５の実施例による製造方法を用いて、固体撮像素子のＶドレイン６８ａを製造する。第１の実施例の説明の際に述べたのと同様に、固体撮像素子のその他の部分は、たとえば図８（Ａ）及び（Ｂ）を参照して行った説明と同様にして製造することができる。

第２乃至第５の実施例において説明した工程を含んで製造される固体撮像素子も、Ｖドレインにおいて、ドレイン、ゲート、及び垂直転送チャネル上方の絶縁膜が、酸化シリコン膜と窒化シリコン膜を含んで構成される。また、当該ゲート絶縁膜中の窒化シリコン膜は、垂直転送チャネルの上方を覆い、ドレイン近傍を除くゲートの上方に張り出すように形成される。

窒化シリコン膜がドレイン近傍にないため、窒化シリコン膜と酸化シリコン膜（ボトム酸化膜）との界面にトラップされるホットエレクトロンを減少させ、電荷の読み出しに必要なパルス電圧の経時変化、固体撮像素子の長時間使用による特性の劣化を抑えることが可能となり、高品質の固体撮像素子を製造することができる。

図６（Ａ）及び（Ｂ）は、第１乃至第５の実施例による製造方法に追加可能なプロセスを説明するための概略的な断面図である。当該プロセスは、ゲート９４の少なくとも一部を含む領域に、ゲート９４とは異なる導電型の不純物（ｎ型不純物）を添加するプロセスである。図６（Ａ）及び（Ｂ）を用い、第５の実施例において、当該プロセスを追加する場合を説明する。

図６（Ａ）を参照して、図５（Ｃ）を用いて説明した窒化シリコン膜７４ｂのエッチング工程に続く工程を説明する。

窒化シリコン膜７４ｂをエッチングした後、ｎ型不純物のイオン注入を行い、ゲート９４の少なくとも一部を含む領域に、ｎ型不純物添加領域９７を形成する。

イオン注入は、リンまたはヒ素のｎ型不純物を、水平転送チャネル７３形成時以下のドーズ量、たとえばドーズ量３×１０^１２／ｃｍ^２、加速エネルギ１００ｋｅＶで行う。

図６（Ｂ）を参照する。図５（Ｄ）を参照して行った説明と同様にして、ゲート制御用電極９９及びメタル配線９６を形成する。

Ｖドレイン６８ａのゲート９４の少なくとも一部を含む領域に、ｎ型不純物添加領域９７を形成することによって、形成しない場合よりも、ゲート９４部分のトランジスタ構造を短チャネルとし、ドレイン９５への電荷掃き出し能力を高めることができる。

第１、第２、第３、及び第４の実施例による製造方法においても、たとえばそれぞれ図１（Ｃ）、図２（Ａ）、図３（Ａ）、及び図４（Ａ）を参照して説明した窒化シリコン膜のエッチング後に、ｎ型不純物添加領域９７を形成するためのイオン注入を行い、同様の効果を得ることができる。エッチングの次の工程として行うに限らず、窒化シリコン膜のエッチング後、ゲート制御用電極の形成前にｎ型不純物添加領域９７を形成することが可能である。

以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、ｎ型とｐ型を反転させることも可能である。ｎ型の半導体基板にｐウエルを形成するのではなく、ｐ型の半導体基板を使うこともできる。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。

上述した固体撮像素子は、デジタルカメラ全般、またたとえば携帯電話機等のデジタルカメラの機能を備えた機器等にも用いることができる。

（Ａ）〜（Ｄ）は、第１の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。 （Ａ）及び（Ｂ）は、第２の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。 （Ａ）〜（Ｄ）は、第３の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。 （Ａ）〜（Ｃ）は、第４の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。 （Ａ）〜（Ｄ）は、第５の実施例による固体撮像素子の特徴部分（Ｖドレイン）の製造方法を示す概略的な断面図である。 （Ａ）及び（Ｂ）は、第１乃至第５の実施例による製造方法に追加可能なプロセスを説明するための概略的な断面図である。 （Ａ）は、固体撮像素子を組み込んだ固体撮像装置の主要部を示すブロック図であり、（Ｂ）及び（Ｃ）は、固体撮像素子の構成を示す概略的な平面図であり、（Ｄ）は、固体撮像素子の画素配列部の一部の概略を示す断面図である。 （Ａ）及び（Ｂ）は、固体撮像素子の製造方法を説明するための概略的な断面図である。 （Ａ）及び（Ｂ）は、それぞれＶドレイン部を説明するための概略的な平面図及び断面図である。 （Ａ）〜（Ｃ）は、Ｖドレインの製造方法を説明するための概略的な断面図である。

符号の説明

５１ 固体撮像素子
５２ 駆動信号発生装置
５３ アナログ前段処理装置
５４ デジタル信号処理装置
５５ タイミングジェネレータ
６１ 画素配列部
６２ 感光部
６４ 垂直ＣＣＤ部
６６ 水平ＣＣＤ部
６７ 増幅回路部
６８ Ｖドレイン部
６８ａ Ｖドレイン
７１ 電荷蓄積領域
７１ａ 埋め込み領域
７２ 読み出しゲート
７３ 垂直転送チャネル
７４ 絶縁膜
７４ａ 酸化シリコン膜
７４ｂ 窒化シリコン膜
７４ｃ 酸化シリコン膜
７５ 垂直転送電極
７５ｂ 第１層垂直転送電極
７５ｃ 第２層垂直転送電極
７６ チャネルストップ領域
７７ シリコン酸化膜
７８ 窒化シリコン膜
７９ 遮光膜
７９ａ 開口部
８０ 絶縁膜
８１ 半導体基板
８２ ウエル層
８３ａ，ｂ 平坦化層
８４ カラーフィルタ層
８５ マイクロレンズ
９４ ゲート
９５ ドレイン
９６ メタル配線
９７ ｎ型不純物添加領域
９９ ゲート制御用電極
１００ コンタクト部

Claims (25)

1. 半導体基板内に行列状に配置され、入射光を光電変換した信号電荷を蓄積する第１導電型の電荷蓄積領域と、
   前記電荷蓄積領域の各列に近接して形成され、前記電荷蓄積領域に蓄積された信号電荷が全体として列方向に転送される前記第１導電型の複数の垂直転送チャネルと、
   前記垂直転送チャネルの上方を含む領域に形成され、前記垂直転送チャネルのポテンシャルを制御することによって、前記電荷蓄積領域に蓄積された信号電荷を前記列方向に転送する垂直転送電極と、
   前記電荷蓄積領域が行列状に配置された領域の前記列方向側に、前記垂直転送チャネルに近接して形成され、信号電荷を排出することのできる前記第１導電型のドレインと、
   前記ドレインと前記垂直転送チャネルとの間に形成されたバリア領域であるゲートと、
   前記ドレイン、前記ゲート、及び前記垂直転送チャネル上方に形成され、酸化シリコン膜と、前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出して形成された窒化シリコン膜とを含む絶縁膜と、
   前記絶縁膜上方に形成され、前記ゲートのポテンシャルを制御することによって、前記垂直転送チャネルを転送された信号電荷を前記ドレインに排出するゲート制御用電極と、
   前記ドレインの形成されている領域の前記列方向側に形成され、前記垂直転送チャネルから転送される信号電荷を行方向に転送する水平ＣＣＤ部と
   を有する固体撮像素子。
2. 前記行列状に配置された電荷蓄積領域が、第１の正方行列状に配列された第１の電荷蓄積領域と、前記第１の正方行列状に配列された第１の電荷蓄積領域の格子間位置に、第２の正方行列状に配列された第２の電荷蓄積領域とを含む請求項１に記載の固体撮像素子。
3. （ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、
   （ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、
   （ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、
   （ｄ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、
   （ｅ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記窒化シリコン膜のエッチングに際しては、前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出すように、エッチングする工程と、
   （ｆ）前記絶縁膜上、及び、前記工程（ｅ）で露出した前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、
   （ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程と
   を有する固体撮像素子の製造方法。
4. 更に、前記工程（ｅ）に続けて、前記ゲートの少なくとも一部を含む領域に、前記第１導電型の不純物を添加する工程を含む請求項３に記載の固体撮像素子の製造方法。
5. 前記工程（ｅ）におけるエッチングが等方性のエッチングを含む請求項３または４に記載の固体撮像素子の製造方法。
6. 前記工程（ｅ）における等方性のエッチングが、ケミカルドライエッチングまたはウェットエッチングである請求項５に記載の固体撮像素子の製造方法。
7. 前記工程（ｅ）におけるエッチングが、異方性のエッチングを含む請求項３または４に記載の固体撮像素子の製造方法。
8. 前記工程（ｅ）における異方性のエッチングが、反応性イオンエッチングである請求項７に記載の固体撮像素子の製造方法。
9. 前記工程（ｇ）において、複数の前記電荷蓄積領域を、第１の正方行列と、その格子間位置の第２の正方行列とからなる行列状に形成する請求項３〜８のいずれか１項に記載の固体撮像素子の製造方法。
10. 前記第１導電型がｎ型である請求項３〜９のいずれか１項に記載の固体撮像素子の製造方法。
11. （ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、
    （ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、
    （ｃ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングをする工程と、
    （ｄ）前記第１の部分の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、
    （ｅ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、
    （ｆ）前記絶縁膜上、及び、前記工程（ｃ）で露出した、前記第１の部分と前記第２の部分との間の前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、
    （ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程と
    を有する固体撮像素子の製造方法。
12. 更に、前記工程（ｃ）、（ｄ）、または（ｅ）に続けて、前記ゲートの少なくとも一部を含む領域に、前記第１導電型の不純物を添加する工程を含む請求項１１に記載の固体撮像素子の製造方法。
13. 前記工程（ｃ）における異方性エッチングが反応性イオンエッチングである請求項１１または１２に記載の固体撮像素子の製造方法。
14. 前記工程（ｇ）において、複数の前記電荷蓄積領域を、第１の正方行列と、その格子間位置の第２の正方行列とからなる行列状に形成する請求項１１〜１３のいずれか１項に記載の固体撮像素子の製造方法。
15. 前記第１導電型がｎ型である請求項１１〜１４のいずれか１項に記載の固体撮像素子の製造方法。
16. （ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、
    （ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、
    （ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、
    （ｄ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングする工程と、
    （ｅ）前記第１層垂直転送電極表面に絶縁膜を形成するとともに前記第１の部分と前記第２の部分の間の前記第１の酸化シリコン膜を酸化し、該第１の酸化シリコン膜を厚くする工程と、
    （ｆ）前記絶縁膜上、及び、前記第１の部分と前記第２の部分との間の厚くなった前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、
    （ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程と
    を有する固体撮像素子の製造方法。
17. 更に、前記工程（ｄ）または（ｅ）に続けて、前記ゲートの少なくとも一部を含む領域に、前記第１導電型の不純物を添加する工程を含む請求項１６に記載の固体撮像素子の製造方法。
18. 前記工程（ｄ）における異方性エッチングが反応性イオンエッチングである請求項１６または１７に記載の固体撮像素子の製造方法。
19. 前記工程（ｇ）において、複数の前記電荷蓄積領域を、第１の正方行列と、その格子間位置の第２の正方行列とからなる行列状に形成する請求項１６〜１８のいずれか１項に記載の固体撮像素子の製造方法。
20. 前記第１導電型がｎ型である請求項１６〜１９のいずれか１項に記載の固体撮像素子の製造方法。
21. （ａ）半導体基板に不純物を添加して、電荷が全体として第１の方向に転送される複数の第１導電型の垂直転送チャネル、前記垂直転送チャネルに、バリアを形成するゲートを介して近接する前記第１導電型のドレインを形成する工程と、
    （ｂ）前記垂直転送チャネル、前記ゲート、及び前記ドレイン上方を含む領域に、第１の酸化シリコン膜、窒化シリコン膜、及び第２の酸化シリコン膜を下からこの順に堆積する工程と、
    （ｃ）前記垂直転送チャネル上方の前記第２の酸化シリコン膜上に、第１層垂直転送電極を形成する工程と、
    （ｄ）前記第１層垂直転送電極表面に絶縁膜を形成する工程と、
    （ｅ）前記第２の酸化シリコン膜及び前記窒化シリコン膜をエッチングする工程であって、前記第２の酸化シリコン膜及び前記窒化シリコン膜が前記垂直転送チャネル上方を覆い、前記ドレイン近傍を除く前記ゲート上方に張り出す第１の部分に残るように、及び前記ドレインの上方の第２の部分であって前記ゲート側端部上方を含まない第２の部分に残るように異方性エッチングする工程と、
    （ｆ）前記絶縁膜上、及び、前記第１の部分と前記第２の部分との間の前記第１の酸化シリコン膜上に、ゲート制御用電極を形成する工程と、
    （ｇ）前記ドレインよりも前記第１の方向と反対方向側に画定された領域に、複数の電荷蓄積領域を行列状に、かつ各列が前記垂直転送チャネルの１本に近接するように形成する工程と
    を有する固体撮像素子の製造方法。
22. 更に、前記工程（ｅ）に続けて、前記ゲートの少なくとも一部を含む領域に、前記第１導電型の不純物を添加する工程を含む請求項２１に記載の固体撮像素子の製造方法。
23. 前記工程（ｃ）における異方性エッチングが反応性イオンエッチングである請求項２１または２２に記載の固体撮像素子の製造方法。
24. 前記工程（ｇ）において、複数の前記電荷蓄積領域を、第１の正方行列と、その格子間位置の第２の正方行列とからなる行列状に形成する請求項２１〜２３のいずれか１項に記載の固体撮像素子の製造方法。
25. 前記第１導電型がｎ型である請求項２１〜２４のいずれか１項に記載の固体撮像素子の製造方法。

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