JP2010206172A - 撮像装置およびカメラ - Google Patents

Abstract

【課題】画素における１／ｆノイズの低減と撮像装置における信号の読み出しの高速化とを両立する。
【解決手段】画素を構成する増幅ＰＭＯＳトランジスタは、そのゲートがｎ型導電パターンであり、かつ、第１素子分離領域およびその少なくとも下側部分を覆うｎ型不純物領域によって分離され、周辺回路の列選択回路に含まれるＰＭＯＳトランジスタは、そのゲートがｐ型導電パターンであり、かつ、第２素子分離領域によって分離され、前記第２不純物領域の下側部分の近傍領域におけるｎ型不純物濃度が前記ｎ型不純物領域におけるｎ型不純物濃度よりも低い。
【選択図】図１０

Description

本発明は、撮像装置およびカメラに関する。

特許文献１には、ＭＯＳ型イメージセンサの画素に含まれる増幅トランジスタのゲートを埋め込みチャネル構造にすることによって１／ｆノイズを低減することが開示されている。また、特許文献１の段落００３４には、その方法として、増幅トランジスタが第１導電型のＭＯＳトランジスタである場合に、そのゲート電極を第２導電型のポリシリコンで構成することが開示されている。特許文献１の段落００６２には、増幅トランジスタとしてＮＭＯＳトランジスタのほか、ＰＭＯＳトランジスタを用いることができることが開示されている。

特許文献１では、画素領域以外の領域である周辺領域におけるトランジスタのチャネル構造に関する検討がなされていない。プロセスの簡単化を追求するのであれば、画素領域および周辺領域における同一導電型のＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタ）のすべてを同一チャネル構造にするべきである。その場合には、画素領域の増幅トランジスタと同一導電型のＭＯＳトランジスタのすべてが埋め込みチャネル構造となるであろう。

しかしながら、埋め込み型のチャネル構造を有するＭＯＳトランジスタ（例えば、ｎ型のゲート電極を有するＰＭＯＳトランジスタ）は、ノーマリーオンとなりやすい。このためリーク電流が増え、消費電力が高くなってしまう場合がある。

また、特許文献１では、ＭＯＳトランジスタにおけるチャネルストッパ領域の構造に関する検討がなされていない。画素の増幅トランジスタは、フォトダイオードに隣接して配置されるので、暗電流の影響を抑制するために、チャネルストップ領域を伴う素子分離構造によって分離されるべきである。一方、列選択回路では、画素を構成するトランジスタよりも微細なトランジスタが要求されるので、トランジスタのオン抵抗を下げることが重要となり得るが、暗電流を考慮する必要性は低い。チャネルストップ領域の配置は、オン抵抗を増大させるのみならず微細化を妨げるので、列選択回路へのチャネルストップ領域の配置は、利益よりも不利益をもたらし得る。周辺回路において特に高速動作が要求される部分、特に列選択回路（列デコーダ、水平走査回路などとも呼ばれうる。）のＭＯＳトランジスタを画素の増幅ＭＯＳトランジスタと同じ構成のものを用いると、十分な読み出しスピードを有する撮像装置を得ることができないであろう。

特開２００６−１２０６７９号公報

本発明は、上記の課題認識を契機としてなされたものであり、例えば、画素における１／ｆノイズの低減と撮像装置における信号の読み出しの高速化とを両立することを目的とする。

本発明の第１の側面は、撮像装置に係り、前記撮像装置は、複数の行および複数の列を構成するように画素が配列された画素アレイと、前記画素アレイにおける行を選択する行選択回路、前記画素アレイにおける列を選択する列選択回路、および、前記画素アレイにおける前記列選択回路によって選択された列の信号を読み出す読出回路を含む周辺回路とを備え、前記画素は、フォトダイオードと、浮遊拡散部と、前記フォトダイオードの蓄積領域に蓄積された正孔を前記浮遊拡散部に転送する転送ＰＭＯＳトランジスタと、前記浮遊拡散部に現れる信号を増幅する増幅ＰＭＯＳトランジスタと、前記浮遊拡散部の電位をリセットするリセットＰＭＯＳトランジスタとを含み、前記増幅ＰＭＯＳトランジスタは、そのゲートがｎ型導電パターンであり、かつ、第１素子分離領域およびその少なくとも下側部分を覆うｎ型不純物領域によって分離され、前記列選択回路に含まれるＰＭＯＳトランジスタは、そのゲートがｐ型導電パターンであり、かつ、第２素子分離領域によって分離され、前記第２素子分離領域の下側部分の近傍領域におけるｎ型不純物濃度が前記ｎ型不純物領域におけるｎ型不純物濃度よりも低い。

本発明の第２の側面は、カメラに係り、前記カメラは、上記の光電変換装置と、前記光電変換装置によって得られた信号を処理する信号処理部とを備える。

本発明によれば、例えば、画素における１／ｆノイズの低減と撮像装置における信号の読み出しの高速化とを両立することができる。

本発明の好適な実施形態の撮像装置の概略構成を示す図である。 画素アレイの画素ユニットの構成例を示す回路図である。 読出回路の一部分および列選択回路の一部分の構成例を示す図である。 画素アレイを構成する画素ユニットの構成例を示すレイアウト図である。 図４におけるＡ−Ａ'に沿った模式的な断面図である。 図４におけるＢ−Ｂ'に沿った模式的な断面図である。 図４におけるＣ−Ｃ'に沿った模式的な断面図である。 列選択回路の一部を構成するドライバの構成例を示すレイアウト図である。 図８に示されたＰＭＯＳトランジスタのＤ−Ｄ'に沿った模式的な断面図である。 図４に示される増幅トランジスタにおけるＡ'−Ａ”に沿った模式的な断面図である。 図４に示されるリセットトランジスタのＦ−Ｆ'に沿った模式的な断面図である。 図８に示される列選択回路のＰＭＯＳトランジスタのＧ−Ｇ'に沿った模式的な断面図である。 本発明の好適な実施形態のカメラの概略構成を示す図である。 本発明の他の実施形態の撮像装置の製造方法を例示的に説明する図である。

以下、添付図面を参照しながら本発明の実施形態を説明する。

図１は、本発明の実施形態の撮像装置２００の概略構成を示す図である。撮像装置２００は、半導体基板に形成され、例えば、固体撮像装置、ＭＯＳ型イメージセンサ、ＣＭＯＳセンサなどと呼ばれうる。

本発明の実施形態の撮像装置２００は、複数の行および複数の列が構成されるように画素が２次元配列された画素アレイ２１０を含む。撮像装置２００はまた、画素アレイ２１０における行を選択する行選択回路２４０と、画素アレイ２１０における列を選択する列選択回路２３０と、画素アレイ２１０における列選択回路２３０によって選択された列の信号を読み出す読出回路２２０とを含みうる。行選択回路２４０および列選択回路２３０は、例えば、シフトレジスタを含みうるが、行および列をそれぞれランダムアクセスすることができるように構成されてもよい。

図２は、画素アレイ２１０の画素ユニットＰＵの構成例を示す回路図である。この構成例では、画素ユニットＰＵは、２つの画素を含むが、他の実施形式では、画素ユニットＰＵは、単一の画素を構成してもよいし、３以上の画素を含んでもよい。画素ユニットＰＵは、光電変換によって生じうる電子および正孔のうち正孔を信号として読み出すように構成されている。画素アレイ２１０は、少なくとも１つの画素を含む画素ユニットＰＵが２次元配列されることによって構成される。

図２に示す構成例では、画素ユニットＰＵは、光電変換部として機能する２つのフォトダイオードＰＤ１、ＰＤ２と、２つの転送トランジスタＴＴ１、ＴＴ２と、１つの増幅トランジスタＳＦと、１つのリセットトランジスタＲＴとを含みうる。増幅トランジスタＳＦおよびリセットトランジスタＲＴは、フォトダイオードＰＤ１、ＰＤ２および転送トランジスタＴＴ１、ＴＴ２によって共用される。転送トランジスタＴＴ（ＴＴ１、ＴＴ２）、増幅トランジスタＳＦ、リセットトランジスタＲＴは、ＰＭＯＳトランジスタで構成される。増幅トランジスタＳＦは、増幅ＰＭＯＳトランジスタと呼ぶことができる。転送トランジスタＴＴは、転送ＰＭＯＳトランジスタと呼ぶことができる。リセットトランジスタＲＴは、リセットＰＭＯＳトランジスタと呼ぶことができる。

転送トランジスタＴＴ１、ＴＴ２は、そのゲートに接続された転送信号線Ｔｘ１、Ｔｘ２にアクティブパルス（ローパルス）が印加されるとオンする。これにより、フォトダイオードＰＤ１、ＰＤ２の蓄積領域（ｐ型領域）に蓄積された正孔が浮遊拡散部（フローティングディフュージョン）ＦＤに転送される。なお、フォトダイオードＰＤ１とＰＤ２とは、互いに異なる行を構成するように配置され、転送信号線Ｔｘ１、Ｔｘ２には、互いに異なるタイミングでアクティブパルスが印加される。

増幅トランジスタＳＦは、垂直信号線（列信号線）ＶＳＬに定電流を供給する定電流源ＣＣＳとともにソースフォロア回路を構成している。増幅トランジスタＳＦは、転送トランジスタＴＴを介して浮遊拡散部ＦＤに正孔が転送されることによる浮遊拡散部ＦＤに現れる信号（電位変化）をソースフォロア動作によって増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬに出力された信号は、読出回路２２０によって読み出される。リセットトランジスタＲＴは、そのゲートに接続されたリセット信号線ＲＥＳにアクティブパルス（ローパルス）が印加されるとオンして浮遊拡散部ＦＤをリセットする。

図２に示す構成例では、リセットトランジスタＲＴのドレイン電極に与えられる電位ＶＦＤＣを制御することによって行を選択するように構成されている。増幅トランジスタＳＦがオンしない電位に浮遊拡散部ＦＤの電位がリセットされた行は非選択状態となり、増幅トランジスタＳＦがオンする電位に浮遊拡散部ＦＤの電位がリセットされた行は選択状態となる。他の実施形式では、行を選択するための選択トランジスタが、接地電位と垂直信号線ＶＳＬとの間に増幅トランジスタＳＦと直列に設けられうる。該選択トランジスタは、例えば、接地電位と増幅トランジスタＳＦとの間、または、増幅トランジスタＳＦと垂直信号線ＶＳＬとの間に設けられうる。

図３は、読出回路２２０の一部分および列選択回路２３０の一部分の構成例を示す図である。読出回路２２０は、列ごと、即ち、垂直信号線（列信号線）ＶＳＬごとに、容量２２１およびスイッチ２２２を有しうる。容量２２１は、画素アレイ２１０の垂直信号線（列信号線）ＶＳＬに出力される信号またはそれを不図示のアンプによって増幅した信号を保持する。スイッチ２２２は、例えば、ＭＯＳトランジスタによって構成される。スイッチ２２２は、それが列選択回路２３０によって選択されると（即ち、ゲートにアクティブレベルの信号φＨ１（φＨ２・・・）が印加されると）オンして、容量２２１に保持された信号を水平信号線２２３に出力する。水平信号線２２３に出力された信号は、例えば、不図示の出力アンプによって増幅されてパッドを通じて外部に出力されうる。

列選択回路２３０は、例えば、シフトレジスタ２３１と、画素アレイ２１０の列数に相当する数のドライバ２３２とを有しうる。ドライバ２３２は、ＰＭＯＳトランジスタ２３４とＮＭＯＳトランジスタ２３３とによって構成されるＣＭＯＳインバータを含みうる。シフトレジスタ２３１は、画素アレイ２１０の複数の列を順に選択するために、列選択信号ＣＳＬ１、ＣＳＬ２・・・を順にアクティブレベルに駆動する。ドライバ２３２は、それに対応する列を選択する列選択信号がアクティブレベルになると、当該列のスイッチ２２２をオンさせる。

なお、図３における読出回路２２０および列選択回路２３０は、単純な構成を例示するものであり、読出回路２２０および列選択回路２３０は、他の種々の構成を有しうる。

図４は、画素アレイ２１０を構成する画素ユニットＰＵの構成例を示すレイアウト図である。図５は、図４におけるＡ−Ａ'に沿った模式的な断面図である。図６は、図４におけるＢ−Ｂ'に沿った模式的な断面図である。図７は、図４におけるＣ−Ｃ'に沿った模式的な断面図である。

この実施形態では、ｐ型領域ＰＲと、ｐ型領域ＰＲの下に形成されたｎ型の埋め込み層１０とによってフォトダイオードＰＤ（ＰＤ１、ＰＤ２）が形成されている。ｐ型領域ＰＲはアノード、埋め込み層１０はカソードである。ｐ型領域ＰＲは、ｐ型の第１領域１５と、少なくとも一部が第１領域１５とｎ型の埋め込み層１０との間に配置されたｐ型の第２領域１'とを含む。第１領域１５は、主たる電荷蓄積領域として機能する。第２領域１'のｐ型不純物の濃度は、例えば、ｐ型のシリコン基板（半導体基板）１と同一でありうる。第１領域１５のｐ型不純物の濃度は、第２領域１'のｐ型不純物の濃度よりも高い。ｐ型領域ＰＲは、ｎ型の表面領域１８の下に形成されることが好ましく、この場合には、ｎ型の表面領域１８、ｐ型領域ＰＲおよびｎ型埋め込み層１０によって埋め込み型のフォトダイオードＰＤが構成される。埋め込み型のフォトダイオードは、暗電流によるノイズが小さいことが知られている。

ｎ型の表面領域１８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、ｎ型の表面領域１８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、表面領域１８を砒素（Ａｓ）で形成することは、その境界の確定が容易であるので微細化に有利である。一方、燐（Ｐ）は、砒素（Ａｓ）に比べて半導体基板の深い位置まで侵入させることが容易であるので、埋め込み層１０を燐（Ｐ）で形成することは、深い位置に埋め込み層１０を形成することを可能にし、感度の向上に有利である。また、燐（Ｐ）は、拡散係数が砒素（Ａｓ）よりも大きいので、燐（Ｐ）によって埋め込み層１０を形成することは、広く分布したポテンシャル障壁の形成において有利である。また、燐（Ｐ）は、イオン半径がシリコン基板１の格子定数より大きいので、シリコン基板１への燐（Ｐ）の注入によってシリコン基板１の格子に歪みを生じさせ、不純物金属元素のゲッタリング効果を生じさせるために有利であり、これは点欠陥の改善に寄与する。埋め込み層１０は、チャネリング現象を利用して燐（Ｐ）を半導体基板１にイオン注入することによって形成されうる。本発明において、注入またはドープする不純物は、砒素（Ａｓ）および燐（Ｐ）に制限されず、他の不純物を使用することもできる。

浮遊拡散部ＦＤは、ｐ型の第３領域である。フォトダイオードＰＤの一部を構成するｐ型の第１領域１５と浮遊拡散部ＦＤ（ｐ型の第３領域）との間の領域の上には、転送トランジスタＴＴ（ＴＴ１、ＴＴ２）のゲート１０５が配置されている。換言すると、転送トランジスタＴＴは、ｐ型の第１領域１５、浮遊拡散部ＦＤ（ｐ型の第３領域）およびゲート１０５によって構成されている。転送トランジスタＴＴは、フォトダイオードＰＤのｐ型領域（１５、１'）に蓄積された正孔を浮遊拡散部ＦＤに転送する。この実施形態では、転送トランジスタＴＴは、ＰＭＯＳトランジスタである。転送トランジスタＴＴのゲート１０５は、ポリシリコンで構成されうる。

ｐ型の第２領域１'は、断面においてｐ型の第１領域１５を取り囲むように配置されうる。第２領域１'と浮遊拡散部ＦＤ（第３領域）とは、ｎ型領域１６によって分離されていて、ｎ型領域１６に転送トランジスタＴＴのチャネルが形成される。

素子分離領域９は、フォトダイオードＰＤ、転送トランジスタＴＴ、増幅トランジスタＳＦおよびリセットトランジスタＲＴが形成されるべき活性領域を分離するように配置されている。活性領域は、図４では、表面領域１８、浮遊拡散部ＦＤ、拡散領域１０４、１０８および１１０であり、これら以外の領域が素子分離領域９とされうる。素子分離領域９の形成には、典型的には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）技術が使用されうる。

素子分離領域９の少なくとも下側部分（下部側面および下面）を覆う領域には、チャネルストップ領域８が形成される。チャネルストップ領域８の主要不純物の拡散係数は、埋め込み層１０の主要不純物の拡散係数より小さいことが好ましい。例えば、チャネルストップ領域８の主要不純物が砒素（Ａｓ）であり、埋め込み層１０の主要不純物が燐（Ｐ）であることが好ましい。前述のとおり、砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、チャネルストップ領域８を砒素（Ａｓ）で形成することは、微細化に有利である。チャネルストップ領域８の主要不純物は、表面領域１８の主要不純物と同一でありうる。

フォトダイオードＰＤ間には、ポテンシャル障壁１１が形成されている。また、必要に応じて、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間にもポテンシャル障壁１１が形成されうる。素子分離領域９が十分に深くまで形成されている場合には、フォトダイオードＰＤと増幅トランジスタＳＦおよびリセットトランジスタＲＴとの間のポテンシャル障壁は不要である。この実施形態では、ポテンシャル障壁１１の形成によってポテンシャル障壁１１によって囲まれたｐ型領域１'が確定される。

増幅トランジスタＳＦのゲート１０７は、浮遊拡散部ＦＤに対して電気的に接続される。増幅トランジスタＳＦのゲート１０７は、ポリシリコンで構成されうる。この実施形態では、増幅トランジスタＳＦのゲート１０７は、コンタクトプラグ１０２によって浮遊拡散部ＦＤに対して電気的に接続される。ここで、開口率の向上または画素密度の向上の観点において、コンタクトプラグ１０２は、シェアードコンタクトプラグであることが好ましい。シェアードコンタクトプラグは、１つのトランジスタの拡散領域（ソースまたはドレイン）と他のトランジスタのゲートとを１つのコンタクトプラグで電気的に接続するコンタクトプラグである。なお、増幅トランジスタＳＦのゲート１０７は、ゲート１０７に電気的に接続される１つのコンタクトプラグと、浮遊拡散部ＦＤに電気的に接続される他のコンタクトプラグと、少なくとも１つの導電パターンとを介して接続されてよい。

増幅トランジスタＳＦは、浮遊拡散部ＦＤに電気的に接続されたゲート１０７と、拡散領域１０４、１０８とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴは、リセット信号線ＲＥＳに接続されたゲート１０６と、浮遊拡散部ＦＤと、拡散領域１１０とを含むＰＭＯＳトランジスタである。リセットトランジスタＲＴのゲートは、ポリシリコンで構成されうる。

増幅トランジスタＳＦは、埋め込みチャネル構造を有することが好ましい。これは、増幅トランジスタＳＦを埋め込みチャネル構造にすることによって１／ｆノイズを低減することができるからである（１／ｆノイズは、チャネル幅とチャネル長との積に反比例する）。一方、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）、特にリセットトランジスタＲＴは、表面チャネル構造を有することが好ましい。これは、浮遊拡散部ＦＤへの正孔のリークを抑制するためには、トランジスタのオフ状態が重要であることによる。埋め込みチャネル型のトランジスタでは、ノーマリーオンの状態になりやすく、オフ状態にしにくい場合がある。また、画素の微細化のためには、リセットトランジスタＲＴおよび転送トランジスタＴＴ（行を選択する選択トランジスタが存在する場合には、当該行選択トランジスタ）を微細化することが有効であり、そのためには、表面チャネル型の方が有利である。

図６および図７を参照しながら、リセットトランジスタＲＴおよび増幅トランジスタＳＦの好ましい構造について考える。図６において、ＷＡＲは、リセットトランジスタＲＴのチャネル幅方向における素子分離領域９間の間隔であり、ＷＣＲは、リセットトランジスタＲＴのチャネル幅である。ここで、チャネルストップ領域８が存在しない場合には、ＷＡＲとＷＣＲとが一致するが、チャネルストップ領域８の存在によりチャネル幅ＷＣＲは、ＷＡＲよりも小さくなる。図７において、ＷＡＳは、増幅トランジスタＳＦのチャネル幅方向における素子分離領域９間の間隔であり、ＷＣＳは、増幅トランジスタＳＦのチャネル幅である。ここで、チャネルストップ領域８が存在しない場合には、ＷＡＳとＷＣＳとが一致するが、チャネルストップ領域８の存在によりチャネル幅ＷＣＳは、ＷＡＳよりも小さくなる。この明細書では、チャネル幅は、チャネルストップ領域を考慮した寸法を意味する。なお、図６、７において、２０１は、ゲート絶縁膜である。

増幅トランジスタＳＦを埋め込みチャネル構造とし、リセットトランジスタＲＴを表面チャネル構造とするためには、増幅トランジスタＳＦのチャネル幅ＷＣＳがリセットトランジスタＲＴのチャネル幅ＷＣＲよりも大きいことが好ましい。増幅トランジスタＳＦのチャネル幅ＷＣＳを大きくすることは１／ｆノイズの低減に効果がある。一方、リセットトランジスタＲＴのチャネル幅ＷＣＲを大きくすることは、１／ｆノイズの低減に効果がなく、面積の増大をもたらすので好ましくない。埋め込みチャネル構造を実現するための方法として、ゲート絶縁膜と基板との界面から所定深さの位置にチャネルドープを行う方法がある。チャネルドープする不純物の導電型はソース・ドレイン領域と同じ導電型であり、濃度はソース・ドレイン領域よりも低くされる。チャネル幅が狭い場合には、チャネルドープを行うべき領域の幅が狭くなってしまう。更に、チャネルストップ領域８の不純物の導電型は、チャネルドープ領域の導電型と逆導電型であるため、チャネルストップ領域８の不純物がチャネルドープを行うべき領域に拡散する場合もある。そのような場合には、チャネルドープ領域の不純物濃度が下がり、埋め込みチャネル構造となりにくくなる。

即ち、埋め込みチャネル構造の増幅トランジスタＳＦと表面チャネル構造のリセットトランジスタＲＴとを実現するためには、増幅トランジスタＳＦのチャネル幅ＷＣＳがリセットトランジスタＲＴのチャネル幅ＷＣＲよりも大きいことが好ましい。ここで、増幅トランジスタＳＦのチャネル幅ＷＣＳは、０．１μｍよりも大きく、リセットトランジスタＲＴのチャネル幅ＷＣＲは、０．１μｍよりも小さいことが好ましい。

この実施形態では、更に、増幅トランジスタＳＦをより安定した埋め込みチャネル構造とするために、増幅トランジスタＳＦのゲートがｎ型導電パターンで構成される。転送トランジスタＴＴおよびリセットトランジスタＲＴのゲートは、ｐ型導電パターンで構成されてもよいが、ｎ型導電パターンで構成されてもよい。いずれの場合であっても、転送トランジスタＴＴおよびリセットトランジスタＲＴを表面チャネル構造とすることができる。転送トランジスタＴＴおよびリセットトランジスタＲＴのゲートがｎ型導電パターンで構成される場合には、前述のようにチャネル幅を小さくすること、例えば０．１μｍよりも小さくすることにより、容易に表面チャネル構造を得ることができる。

図８は、列選択回路２３０の一部を構成するドライバ２３２の構成例を示すレイアウト図である。ドライバ２３２は、ＰＭＯＳトランジスタ２３４およびＮＭＯＳトランジスタ２３３で構成されるＣＭＯＳインバータを含みうる。図９は、図８に示されたＰＭＯＳトランジスタ２３４のＤ−Ｄ'に沿った模式的な断面図である。ＰＭＯＳトランジスタ２３４は、例えば、ｐ型のシリコン基板１に形成されたｎ型ウェル２０に形成される。ＰＭＯＳトランジスタ２３４のゲートは、ｐ型導電パターンである。ここでは、一例としてドライバ２３２の構成例を示すが、列選択回路２３０を構成する他の要素もＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、該ＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２３４と同様のゲート構造およびチャネル構造を有する。更に、周辺回路を構成する他の回路、例えば、行選択回路２４０および読出回路２２０に含まれるＰＭＯＳトランジスタも、ＰＭＯＳトランジスタ２３４と同様のゲート構造およびチャネル構造を有しうる。

以上のように、画素アレイ２１０或いは画素における増幅トランジスタ（増幅ＰＭＯＳトランジスタ）ＳＦのゲートをｎ型導電パターンとすることによって増幅トランジスタＳＦをより安定的に埋め込みチャネル構造とすることができる。これは、画素における１／ｆノイズの低減に寄与する。一方、周辺回路、特に高速動作が要求される列選択回路のＰＭＯＳトランジスタのゲートをｐ型導電パターンで構成し、該ＰＭＯＳトランジスタを表面チャネル構造とすることによりリーク電流を抑制することが可能になる。

次に、画素アレイ２１０或いは画素におけるＰＭＯＳトランジスタおよび列選択回路（周辺領域）２３０におけるＰＭＯＳトランジスタの素子分離構造について考える。図１０は、図４に示される増幅トランジスタＳＦにおけるＡ'−Ａ”に沿った模式的な断面図である。図１１は、図４に示されるリセットトランジスタＲＴのＦ−Ｆ'に沿った模式的な断面図である。図１２は、図８に示される列選択回路２３０のＰＭＯＳトランジスタのＧ−Ｇ'に沿った模式的な断面図である。図１０、図１１、図１２に例示されるように、画素アレイ２１０或いは画素における素子分離領域および周辺回路における素子分離領域は、集積化の観点において、ＳＴＩ領域であることが好ましい。

図１０に例示されるように、画素ユニットＰＵあるいは画素の増幅トランジスタ（増幅ＰＭＯＳトランジスタ）ＳＦのゲート１０７はｎ型導電パターンである。また、増幅トランジスタ（増幅ＰＭＯＳトランジスタ）ＳＦは、素子分離領域（第１素子分離領域）９およびその少なくとも下側部分を覆うチャネルストップ領域（ｎ型不純物領域）８よって分離されている。図１１に例示されるように、画素ユニットＰＵあるいは画素のリセットトランジスタ（リセットＰＭＯＳトランジスタ）ＲＴのゲート１０６はｎ型導電パターンであることが好ましい。また、リセットトランジスタ（リセットＰＭＯＳトランジスタ）ＲＴは、素子分離領域（第１素子分離領域）９およびその少なくとも下側部分を覆うチャネルストップ領域（ｎ型不純物領域）８によって分離されることが好ましい。転送トランジスタＴＴについても、ゲートはｎ型導電パターンであることが好ましく、素子分離領域９およびその少なくとも下側部分を覆うチャネルストップ領域（ｎ型不純物領域）８によって分離されることが好ましい。チャネルストップ領域８の主要不純物は、前述のように砒素（Ａｓ）であることが好ましい。

以上のように、画素ユニットＰＵあるいは画素のＰＭＯＳトランジスタ、特に増幅トランジスタＳＦを素子分離領域９およびその少なくとも下側部分を覆うチャネルストップ領域８によって分離することによって、暗電流の影響を抑制することができる。

一方、列選択回路２３０に含まれるＰＭＯＳトランジスタ２３４のゲート４０１は、ｐ型導電パターンである。また、列選択回路２３０に含まれるＰＭＯＳトランジスタ２３４は、チャネルストップ領域８を伴わない素子分離領域（第２素子分離領域）９によって分離される。換言すると、ＰＭＯＳトランジスタ２３４の分離のための素子分離領域９の下側部分の近傍領域におけるｎ型不純物濃度は、増幅トランジスタＳＦを分離する素子分離領域９の少なくとも下側部分を覆うチャネルストップ領域８におけるｎ型不純物濃度よりも低い。

以上のように、周辺回路、特に高速動作が要求される列選択回路２３０のＰＭＯＳトランジスタがチャネルストップ領域８を伴わない素子分離領域９によって分離されることによって該ＰＭＯＳトランジスタのオン抵抗を下げることができる。

この実施形態によれば、画素および周辺回路のそれぞれのＰＭＯＳトランジスタのチャネル構造および分離構造を最適化することによって、画素における１／ｆノイズの低減と撮像装置における信号の読み出しの高速化とを両立することができる。

増幅トランジスタＳＦのソースおよびドレインは、その全体が低不純物濃度の領域とされることが好ましい。一方、列選択回路２３０のＰＭＯＳトランジスタのソースおよびドレインは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有することが好ましい。ここで、増幅トランジスタＳＦのソースおよびドレインの最大深さが第１深さＤ１であるものとする。列選択回路２３０のＰＭＯＳトランジスタのソースおよびドレインのＬＤＤ構造は、第１深さＤ１を有する部分と、第１深さＤ１よりも深い第２深さＤ２を有する部分とを含む。

図１４に本発明のさらに別の実施形態に係る撮像装置（あるいは光電変換装置）の断面構成を示す。図１４には、フォトダイオード、浮遊拡散部、及び、周辺回路を構成する一つのトランジスタ部分が示されている。上述の実施形態の構成と同一の機能を有する部分には、同一の符号を付し、詳細な説明は省略する。図１４に示す実施形態の上述の実施形態との違いは光の入射する方向である。図１４に示す実施形態においては、図１４における下方向（つまり、配線層が配された側とは逆側）から光が入射する裏面入射構造となっている。

光電変換部およびトランジスタの半導体領域などが半導体基板１３０１に形成される。半導体基板１３０１の第１主面側（表面側）には、配線層１３０２が配置される。配線層１３０２の上部、すなわち、配線層１３０２から見て基板１３０１とは反対側に、主として撮像装置の強度を保つことを目的として、支持基板１３０３が設けられる。半導体基板１３０１の第２主面側（裏面側）、すなわち、半導体基板１３０１から見て配線層１３０２とは反対側には、酸化膜１３０４、保護膜１３０５を介して、必要に応じて光学機能部１３０６が配される。光学機能部１３０６には例えばカラーフィルタ、マイクロレンズ、平坦化膜などが含まれうる。このように、図１４に示す実施形態に係る撮像装置は、配線層が配される側とは反対側、すなわち裏面側から光が入射する裏面照射型の構成を有する。

図１４には、画素領域１３０７と周辺回路領域１３０８とが示されている。画素領域１３０７は、画素アレイ２１０に対応する領域である。画素領域１３０７には、複数の光電変換部が配置される。周辺回路領域１３０８には、周辺回路トランジスタ用のウエル１３１０が配される。周辺回路領域１３０８には、読み出し回路２２０、列選択回路２３０、行選択回路２４０が含まれる。

半導体基板１３０１の第２主面側（裏面側）の界面には、高濃度のｎ型半導体領域１３０９が配置されている。ｎ型半導体領域１３０９は、埋め込み層１０に対応する領域である。ｎ型半導体領域１３０９は、酸化膜１３０４の界面における暗電流を抑制するための層としても機能しうる。つまり裏面照射型の場合には第１主面と第２主面とに暗電流抑制層が配されているといえる。図１４では、ｎ型半導体領域１３０９が半導体基板１３０１の全面にわたって配置されているが、画素領域１３０８のみに配されていてもよい。

ｎ型の表面領域１８の主要不純物の拡散係数は、埋め込み層としてのｎ型半導体領域１３０９の主要不純物の拡散係数より小さいことが好ましい。例えば、ｎ型の表面領域１８の主要不純物が砒素（Ａｓ）であり、ｎ型半導体領域１３０９の主要不純物が燐（Ｐ）であることが好ましい。砒素（Ａｓ）は、拡散係数が燐（Ｐ）よりも小さいので、表面領域１８を砒素（Ａｓ）で形成することは、その境界の確定が容易であるので微細化に有利である。一方、燐（Ｐ）は、砒素（Ａｓ）に比べて半導体基板の深い位置まで侵入させることが容易であるので、ｎ型半導体領域１３０９を燐（Ｐ）で形成することは、深い位置にｎ型半導体領域１３０９を形成することを可能にし、感度の向上に有利である。また、燐（Ｐ）は、拡散係数が砒素（Ａｓ）よりも大きいので、燐（Ｐ）によってｎ型半導体領域１３０９を形成することは、広く分布したポテンシャル障壁の形成において有利である。また、燐（Ｐ）は、イオン半径が半導体基板１３０１の格子定数より大きいので、シリコン基板１への燐（Ｐ）の注入によって半導体基板１３０１の格子に歪みを生じさせ、不純物金属元素のゲッタリング効果を生じさせるために有利である。これは点欠陥の改善に寄与する。ｎ型半導体領域１３０９は、チャネリング現象を利用して燐（Ｐ）を半導体基板１３０１にイオン注入することによって形成されうる。本発明において、注入またはドープする不純物は、砒素（Ａｓ）および燐（Ｐ）に制限されず、他の不純物を使用することもできる。

図１３は、本発明の好適な実施形態のカメラの概略構成を示す図である。なお、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラ４００は、上記の撮像装置２００に代表される固体撮像装置１００４を備える。被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって補正、データ圧縮などの信号処理がなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。カメラ４００の各ブロックは、全体制御・演算部１００９によって制御される。カメラ４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。カメラ４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１３に示すカメラ４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

Claims (9)

1. 複数の行および複数の列を構成するように画素が配列された画素アレイと、
   前記画素アレイにおける行を選択する行選択回路、前記画素アレイにおける列を選択する列選択回路、および、前記画素アレイにおける前記列選択回路によって選択された列の信号を読み出す読出回路を含む周辺回路とを備え、
   前記画素は、フォトダイオードと、浮遊拡散部と、前記フォトダイオードの蓄積領域に蓄積された正孔を前記浮遊拡散部に転送する転送ＰＭＯＳトランジスタと、前記浮遊拡散部に現れる信号を増幅する増幅ＰＭＯＳトランジスタと、前記浮遊拡散部の電位をリセットするリセットＰＭＯＳトランジスタとを含み、
   前記増幅ＰＭＯＳトランジスタは、そのゲートがｎ型導電パターンであり、かつ、第１素子分離領域およびその少なくとも下側部分を覆うｎ型不純物領域によって分離され、
   前記列選択回路に含まれるＰＭＯＳトランジスタは、そのゲートがｐ型導電パターンであり、かつ、第２素子分離領域によって分離され、前記第２素子分離領域の下側部分の近傍領域におけるｎ型不純物濃度が前記ｎ型不純物領域におけるｎ型不純物濃度よりも低い、
   ことを特徴とする撮像装置。
2. 前記画素アレイにおける素子分離領域および前記周辺回路における素子分離領域がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域である、
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記ｎ型不純物領域のｎ型不純物が砒素である、
   ことを特徴とする請求項１又は２に記載の撮像装置。
4. 前記転送ＰＭＯＳトランジスタのゲートおよび前記リセットＰＭＯＳトランジスタのゲートがｐ型導電パターンである、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記増幅ＰＭＯＳトランジスタは埋め込みチャネル構造を有し、前記転送ＰＭＯＳトランジスタおよび前記リセットＰＭＯＳトランジスタは表面チャネル構造を有する、
   ことを特徴とする請求項４に記載の撮像装置。
6. 前記増幅ＰＭＯＳトランジスタのソースおよびドレインの最大深さは、第１深さであり、
   前記列選択回路に含まれるＰＭＯＳトランジスタのソースおよびドレインは、前記第１深さを有する部分と、前記第１深さよりも深い第２深さを有する部分とを含むＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有する、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
7. 裏面照射型の光電変換装置として構成されていることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
8. 前記増幅ＰＭＯＳトランジスタのチャネル幅が前記リセットＰＭＯＳトランジスタのチャネル幅よりも大きい、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の撮像装置。
9. 請求項１乃至７のいずれか１項に記載の撮像装置と、
   前記光電変換装置によって得られた信号を処理する信号処理部と、
   を備えることを特徴とするカメラ。

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